TW202314431A - 包括時脈路徑的半導體裝置及半導體系統 - Google Patents

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Abstract

公開了包括時脈路徑的半導體裝置及半導體系統。該半導體裝置包括內部時脈生成電路、停止控制電路和資料時脈生成電路。內部時脈生成電路基於參考時脈信號來生成多個內部時脈信號。停止控制電路基於參考時脈信號和多個內部時脈信號來生成停止信號和時脈位準信號。資料時脈生成電路基於多個內部時脈信號、停止信號和時脈位準信號來生成資料時脈信號和互補資料時脈信號。

Description

包括時脈路徑的半導體裝置及半導體系統
各個實施例總體上係關於積體電路技術，並且更具體地係關於包括時脈路徑的半導體裝置。
電子設備包括許多電子元件，並且作為電子設備的計算機系統包括各自被配置為包括半導體的許多半導體裝置。配置計算機系統的半導體裝置可以包括發送電路和接收電路以與彼此進行通信。半導體裝置可以透過對系統時脈信號進行緩衝或分頻來生成具有各種相位的內部時脈信號。因為半導體裝置透過各種內部電路來生成內部時脈信號，所以可能出現不同步延遲。因此，可能出現內部時脈信號和系統時脈信號之間的相位差。通常，半導體裝置可以設有延遲鎖定環電路以透過補償不同步延遲來生成具有與系統時脈信號同步的相位的延遲時脈信號。透過對從延遲鎖定環電路生成的時脈信號進行分頻，半導體裝置可以生成具有不同相位的多個內部時脈信號。而且，半導體裝置可以同步於系統時脈信號、基於多個內部時脈信號來生成資料時脈信號。
相關申請案的交叉引用： 本申請請求於2021年9月15日在韓國智慧財產局提交的申請號為10-2021-0123073的韓國申請的優先權，該申請透過引用被整體合併於此。
在實施例中，半導體裝置可以包括內部時脈生成電路、停止控制電路以及資料時脈生成電路。內部時脈生成電路可以被配置為基於參考時脈信號來生成具有不同相位的多個內部時脈信號。停止控制電路可以被配置為基於多個內部時脈信號來生成停止信號，以及被配置為基於參考時脈信號和停止信號來生成時脈位準信號。資料時脈生成電路可以被配置為基於多個內部時脈信號、停止信號和時脈位準信號來生成資料時脈信號和互補資料時脈信號。
在實施例中，半導體裝置可以包括內部時脈生成電路、停止控制電路以及資料時脈生成電路。內部時脈生成電路可以被配置為基於參考時脈信號來生成具有不同相位的多個內部時脈信號。停止控制電路可以被配置為基於多個內部時脈信號來生成停止信號，被配置為基於參考時脈信號和停止信號來生成時脈位準信號，以及被配置為基於多個內部時脈信號、停止信號和時脈位準信號來生成多個輸出時脈信號。資料時脈生成電路可以被配置為基於多個輸出時脈信號來生成資料時脈信號和互補資料時脈信號。
在實施例中，半導體系統可以包括第一半導體裝置和第二半導體裝置。第一半導體裝置可以被配置為提供系統時脈信號，以及被配置為基於資料時脈信號和互補資料時脈信號來生成命令信號。第二半導體裝置可以被配置為基於系統時脈信號來生成多個內部時脈信號。第二半導體裝置可以被配置為基於多個內部時脈信號來生成資料時脈信號和互補資料時脈信號。第二半導體裝置可以被配置為當系統時脈信號停止時將資料時脈信號和互補資料時脈信號固定為不同的邏輯位準，以及被配置為基於命令信號來調整用於驅動資料時脈信號和互補資料時脈信號的驅動力。
圖1是示出根據實施例的包括時脈路徑的半導體裝置100的配置的圖。參考圖1，半導體裝置100可以接收成對的系統時脈信號CLKT和CLKC並且可以輸出成對的資料時脈信號DQST和DQSC。成對的系統時脈信號CLKT和CLKC可以是從外部裝置（未圖示）向半導體裝置100提供的外部信號。成對的系統時脈信號CLKT和CLKC可以包括系統時脈信號CLKT和互補系統時脈信號CLKC。互補系統時脈信號CLKC可以相對於系統時脈信號CLKT具有180°的相位差。半導體裝置100可以包括時脈路徑。透過時脈路徑，半導體裝置100可以從成對的系統時脈信號CLKT和CLKC生成成對的資料時脈信號DQST和DQSC。成對的資料時脈信號DQST和DQSC可以包括資料時脈信號DQST和互補資料時脈信號DQSC。互補資料時脈信號DQSC可以相對於資料時脈信號DQST具有180°的相位差。時脈路徑可以包括所有內部電路，成對的系統時脈信號CLKT和CLKC透過上述內部電路被傳播，直到成對的資料時脈信號DQST和DQSC被生成為止。
半導體裝置100可以包括內部時脈生成電路110、停止控制電路120以及資料時脈生成電路130。內部時脈生成電路110可以接收參考時脈信號RCLK，並且可以基於參考時脈信號RCLK來生成多個內部時脈信號ICLK、QCLK、IBCLK和QBCLK。在實施例中，內部時脈生成電路110還可以接收互補參考時脈信號RCLKB，並且可以基於參考時脈信號RCLK和互補參考時脈信號RCLKB來生成多個內部時脈信號ICLK、QCLK、IBCLK和QBCLK。參考時脈信號RCLK可以是透過緩衝成對的系統時脈信號CLKT和CLKC所生成的時脈信號。半導體裝置100還可以包括時脈接收器（RX）140。時脈接收器140可以從外部裝置接收成對的系統時脈信號CLKT和CLKC，並且可以透過有區別地放大成對的系統時脈信號CLKT和CLKC來生成參考時脈信號RCLK。參考時脈信號RCLK可以具有對應於系統時脈信號CLKT的相位。實際上，由於出現在時脈接收器140中的延遲，參考時脈信號RCLK可以具有略微地滯後於系統時脈信號CLKT的相位。內部時脈生成電路110可以對參考時脈信號RCLK執行延遲鎖定操作，以生成具有不同相位的多個內部時脈信號ICLK、QCLK、IBCLK和QBCLK。例如，多個內部時脈信號ICLK、QCLK、IBCLK和QBCLK可以包括第一內部時脈信號ICLK、第二內部時脈信號QCLK、第三內部時脈信號IBCLK和第四內部時脈信號QBCLK。第一至第四內部時脈信號ICLK、QCLK、IBCLK和QBCLK可以相對彼此依次具有90°的相位差。第一內部時脈信號ICLK可以具有相比第二內部時脈信號QCLK超前90°的相位。第二內部時脈信號QCLK可以具有相比第三內部時脈信號IBCLK超前90°的相位。第三內部時脈信號IBCLK可以具有相比第四內部時脈信號QBCLK超前90°的相位。第四內部時脈信號QBCLK可以具有相比第一內部時脈信號ICLK超前90°的相位。
內部時脈生成電路110可以包括延遲鎖定環電路111和多相時脈生成電路112。延遲鎖定環電路111可以透過接收參考時脈信號RCLK以及對參考時脈信號RCLK執行延遲鎖定操作來生成延遲鎖定時脈信號CLKDLL。在半導體裝置100的時脈路徑中，由於時脈接收器140和稍後描述的內部電路，可能出現延遲。因此，可能存在如下情況，即，透過時脈路徑傳播的時脈信號最終相對於系統時脈信號CLKT具有相位差。延遲鎖定環電路111可以將參考時脈信號RCLK延遲以補償時脈路徑的傳播延遲，由此使成對的資料時脈信號DQST和DQSC與成對的系統時脈信號CLKT和CLKC同步。例如，延遲鎖定環電路111延遲參考時脈信號RCLK的延遲時間量與傳播延遲的時間量的總和可以對應於成對的系統時脈信號CLKT和CLKC的週期的倍數。延遲鎖定環電路111可以包括被配置為執行延遲鎖定操作的任何類型的延遲鎖定環。例如，延遲鎖定環電路111可以包括數位延遲鎖定環。
多相時脈生成電路112可以耦接到延遲鎖定環電路111，並且可以從延遲鎖定環電路111接收延遲鎖定時脈信號CLKDLL。多相時脈生成電路112可以基於延遲鎖定時脈信號CLKDLL來生成多個內部時脈信號ICLK、QCLK、IBCLK和QBCLK。多相時脈生成電路112可以透過對延遲鎖定時脈信號CLKDLL另外執行延遲鎖定操作來生成第一至第四內部時脈信號ICLK、QCLK、IBCLK和QBCLK。多相時脈生成電路112可以對延遲鎖定時脈信號CLKDLL進行分頻，並且可以對經分頻的時脈信號的相位進行插值以生成第一至第四內部時脈信號ICLK、QCLK、IBCLK和QBCLK。多相時脈生成電路112可以包括被配置為生成具有不同相位的多個時脈信號的任何類型的時脈生成器。例如，多相時脈生成電路112可以包括另一數位延遲鎖定環、模擬延遲鎖定環和相位插值器中的至少一個。
內部時脈生成電路110還可以包括分頻電路113。分頻電路113可以對參考時脈信號RCLK進行分頻以生成經分頻參考時脈信號RCLKD。分頻電路113可以對參考時脈信號RCLK的頻率進行分頻以生成經分頻參考時脈信號RCLKD。經分頻參考時脈信號RCLKD可以具有比參考時脈信號RCLK低的頻率。例如，經分頻參考時脈信號RCLKD的頻率可以是參考時脈信號RCLK的頻率的一半（1/2）。當設有分頻電路113時，延遲鎖定環電路111可以接收經分頻參考時脈信號RCLKD並且可以對經分頻參考時脈信號RCLKD執行延遲鎖定操作。在實施例中，當延遲鎖定環電路111接收經分頻參考時脈信號RCLKD並且對經分頻參考時脈信號RCLKD執行延遲鎖定操作時，可以調整更新延遲鎖定環電路111的延遲時間量的週期，並且因此可以減少用於延遲鎖定操作的功率消耗。此外，在一些實施例中，因為延遲鎖定環電路111對具有較低頻率的時脈信號執行延遲鎖定操作，所以可以提高延遲鎖定操作的可靠性。
可以提供停止控制電路120以便監測半導體裝置100的參數。半導體裝置100的參數可以是包括半導體裝置100的任何類型的操作狀態或規格的值或資訊。例如，半導體裝置100的參數可以是被配置為生成成對的資料時脈信號DQST和DQSC的資料時脈生成電路130的操作電阻值。操作電阻值可以與驅動成對的資料時脈信號DQST和DQSC的驅動力和/或強度有關。透過將成對的資料時脈信號DQST和DQSC固定為不同的邏輯位準，停止控制電路120可以允許接收成對的資料時脈信號DQST和DQSC的外部裝置監測和/或測量半導體裝置100的操作電阻值。外部裝置可以將成對的系統時脈信號CLKT和CLKC固定為特定邏輯位準，以測量半導體裝置100的操作電阻值。例如，半導體裝置100可以從外部裝置接收被固定為低邏輯位準的系統時脈信號CLKT以及被固定為高邏輯位準的互補系統時脈信號CLKC。例如，半導體裝置100可以從外部裝置接收被固定為高邏輯位準的系統時脈信號CLKT以及被固定為低邏輯位準的互補系統時脈信號CLKC。
停止控制電路120可以接收參考時脈信號RCLK以及多個內部時脈信號ICLK、QCLK、IBCLK和QBCLK，並且可以生成停止信號STOP和時脈位準信號CLK_LV。基於多個內部時脈信號ICLK、QCLK、IBCLK和QBCLK，停止控制電路120可以生成停止信號STOP。停止控制電路120可以檢測多個內部時脈信號ICLK、QCLK、IBCLK和QBCLK的邏輯位準以生成停止信號STOP。基於參考時脈信號RCLK和停止信號STOP，停止控制電路120可以生成時脈位準信號CLK_LV。當停止信號STOP變為致能時，停止控制電路120可以提供參考時脈信號RCLK作為時脈位準信號CLK_LV。
停止控制電路120可以包括停止信號生成電路121和選通電路122。停止信號生成電路121可以接收多個內部時脈信號ICLK、QCLK、IBCLK和QBCLK。停止信號生成電路121可以檢測多個內部時脈信號ICLK、QCLK、IBCLK和QBCLK的邏輯位準以生成停止信號STOP。當多個內部時脈信號ICLK、QCLK、IBCLK和QBCLK全部具有相同的邏輯位準時，停止信號生成電路121可以致能停止信號STOP。例如，當多個內部時脈信號ICLK、QCLK、IBCLK和QBCLK全部具有高邏輯位準時，停止信號生成電路121可以致能停止信號STOP。當成對的系統時脈信號CLKT和CLKC的邏輯位準被固定時，從內部時脈生成電路110輸出的第一至第四內部時脈信號ICLK、QCLK、IBCLK和QBCLK全部可以被固定為高邏輯位準。當第一至第四內部時脈信號ICLK、QCLK、IBCLK和QBCLK全部具有高邏輯位準時，停止控制電路120可以檢測出成對的系統時脈信號CLKT和CLKC被停止，並且可以致能停止信號STOP。
選通電路122可以接收參考時脈信號RCLK和停止信號STOP。選通電路122可以基於參考時脈信號RCLK和停止信號STOP來生成時脈位準信號CLK_LV。選通電路122可以基於停止信號STOP來對參考時脈信號RCLK進行選通。當停止信號STOP處於禁止狀態中時，選通電路122可以阻止參考時脈信號RCLK而不將參考時脈信號RCLK提供為時脈位準信號CLK_LV。當停止信號STOP變為致能時，選通電路122可以提供參考時脈信號RCLK作為時脈位準信號CLK_LV。選通電路122可以包括及閘。該及閘可以接收參考時脈信號RCLK和停止信號STOP，並且可以對參考時脈信號RCLK和停止信號STOP執行與運算以輸出時脈位準信號CLK_LV。
資料時脈生成電路130可以基於多個內部時脈信號ICLK、QCLK、IBCLK和QBCLK、停止信號STOP以及時脈位準信號CLK_LV來生成資料時脈信號DQST和互補資料時脈信號DQSC。當停止信號STOP處於禁止狀態中時，資料時脈生成電路130可以基於多個內部時脈信號ICLK、QCLK、IBCLK和QBCLK來生成資料時脈信號DQST和互補資料時脈信號DQSC。資料時脈信號DQST和互補資料時脈信號DQSC可以根據多個內部時脈信號ICLK、QCLK、IBCLK和QBCLK的邏輯位準的週期性改變而切變。當停止信號STOP變為致能時，資料時脈生成電路130可以基於時脈位準信號CLK_LV來生成資料時脈信號DQST和互補資料時脈信號DQSC。根據時脈位準信號CLK_LV，資料時脈生成電路130可以將資料時脈信號DQST和互補資料時脈信號DQSC固定為不同的邏輯位準。例如，資料時脈生成電路130可以將資料時脈信號DQST固定為對應於時脈位準信號CLK_LV的邏輯位準，並且可以將互補資料時脈信號DQSC固定為與時脈位準信號CLK_LV相反的邏輯位準。
資料時脈生成電路130可以包括觸發電路131和資料時脈發送器（TX）132。觸發電路131可以接收多個內部時脈信號ICLK、QCLK、IBCLK和QBCLK、停止信號STOP以及時脈位準信號CLK_LV，並且可以生成資料時脈驅動信號DQSTEN和互補資料時脈驅動信號DQSCEN。當停止信號STOP變為禁止時，觸發電路131可以基於多個內部時脈信號ICLK、QCLK、IBCLK和QBCLK來生成資料時脈驅動信號DQSTEN和互補資料時脈驅動信號DQSCEN。當停止信號STOP變為致能時，觸發電路131可以基於時脈位準信號CLK_LV將資料時脈驅動信號DQSTEN和互補資料時脈驅動信號DQSCEN固定為特定邏輯位準。觸發電路131可以將資料時脈驅動信號DQSTEN固定為對應於時脈位準信號CLK_LV的邏輯位準，並且可以將互補資料時脈驅動信號DQSCEN固定為與時脈位準信號CLK_LV相反的邏輯位準。
資料時脈發送器132可以接收資料時脈驅動信號DQSTEN和互補資料時脈驅動信號DQSCEN，並且可以生成資料時脈信號DQST和互補資料時脈信號DQSC。資料時脈發送器132可以向外部裝置輸出資料時脈信號DQST和互補資料時脈信號DQSC。資料時脈發送器132可以接收電阻設置信號RON＜1:n＞（‘n’是等於或大於2的整數）。可以根據電阻設置信號RON＜1:n＞來確定資料時脈發送器132的操作電阻值。基於電阻設置信號RON＜1:n＞，可以確定資料時脈發送器132用來基於資料時脈驅動信號DQSTEN和互補資料時脈驅動信號DQSCEN驅動資料時脈信號DQST和互補資料時脈信號DQSC的驅動力和/或強度。電阻設置信號RON＜1:n＞可以確定資料時脈發送器132用來將資料時脈信號DQST和互補資料時脈信號DQSC上拉驅動為高邏輯位準的驅動力和/或強度，並且可以確定資料時脈發送器132用來將資料時脈信號DQST和互補資料時脈信號DQSC下拉驅動為低邏輯位準的驅動力和/或強度。
半導體裝置100還可以包括時脈分配網絡150。時脈分配網絡150可以耦接在內部時脈生成電路110和資料時脈生成電路130之間。時脈分配網絡150可以是時脈樹。時脈分配網絡150可以從多相時脈生成電路112接收多個內部時脈信號ICLK、QCLK、IBCLK和QBCLK，並且可以驅動多個內部時脈信號ICLK、QCLK、IBCLK和QBCLK。時脈分配網絡150可以向資料時脈生成電路130提供被驅動的多個內部時脈信號ICLK、QCLK、IBCLK和QBCLK。時脈分配網絡150可以驅動第一至第四內部時脈信號ICLK、QCLK、IBCLK和QBCLK，並且可以向資料時脈生成電路130提供第一至第四內部時脈信號ICLK、QCLK、IBCLK和QBCLK。在實施例中，時脈分配網絡150可以被提供在延遲鎖定環電路111和多相時脈生成電路112之間。在實施例中，當時脈分配網絡150設置在延遲鎖定環電路111和多相時脈生成電路112之間時，時脈分配網絡150可以被配置為驅動延遲鎖定時脈信號CLKDLL以向多相時脈生成電路112提供延遲鎖定時脈信號CLKDLL。
圖2是示出圖1所示的停止信號生成電路121的配置的圖。參考圖2，停止信號生成電路121可以包括預備停止信號生成器210和停止信號驅動器220。預備停止信號生成器210可以接收多個內部時脈信號ICLK、QCLK、IBCLK和QBCLK，並且可以基於多個內部時脈信號ICLK、QCLK、IBCLK和QBCLK來生成預備停止信號STOP_PRE。預備停止信號生成器210可以檢測多個內部時脈信號ICLK、QCLK、IBCLK和QBCLK的邏輯位準以生成預備停止信號STOP_PRE。當多個內部時脈信號ICLK、QCLK、IBCLK和QBCLK的邏輯位準週期性地改變時，預備停止信號生成器210可以週期性地致能和禁止預備停止信號STOP_PRE。當多個內部時脈信號ICLK、QCLK、IBCLK和QBCLK被固定為特定邏輯位準時，預備停止信號生成器210可以致能預備停止信號STOP_PRE並且可以保持預備停止信號STOP_PRE被致能。停止信號驅動器220可以接收預備停止信號STOP_PRE，並且可以基於預備停止信號STOP_PRE生成停止信號STOP。當預備停止信號STOP_PRE保持致能達預定時間量時，停止信號驅動器220可以致能停止信號STOP。當預備停止信號STOP_PRE被週期性地致能和禁止時，停止信號驅動器220可以不致能停止信號STOP。當多個內部時脈信號ICLK、QCLK、IBCLK和QBCLK被固定為特定邏輯位準並且預備停止信號STOP_PRE保持致能時，停止信號驅動器220可以致能停止信號STOP。這裡所使用的關於參數的詞語“預定”（諸如預定時間）意味著在處理或演算法中使用參數之前確定了該參數的值。對於某些實施例，在處理或演算法開始之前確定參數的值。在其他實施例中，在處理或演算法期間、但是在處理或演算法中使用參數之前，確定該參數的值。
預備停止信號生成器210可以包括第一觸發器211、第二觸發器212、第三觸發器213、第四觸發器214、第一反相器215、第二反相器216和及閘217。第一至第四觸發器211、212、213和214中的每一個可以是SR觸發器。第一觸發器211可以在置位節點S接收第一內部時脈信號ICLK，可以在重置節點R接收第三內部時脈信號IBCLK，並且可以在輸出節點Q輸出第一邊沿信號IEDGE。當第一內部時脈信號ICLK從低邏輯位準轉換為高邏輯位準時，第一觸發器211可以將第一邊沿信號IEDGE致能為高邏輯位準。當第三內部時脈信號IBCLK從低邏輯位準轉換為高邏輯位準時，第一觸發器211可以將第一邊沿信號IEDGE禁止為低邏輯位準。第二觸發器212可以在置位節點S接收第二內部時脈信號QCLK，可以在重置節點R接收第四內部時脈信號QBCLK，並且可以在輸出節點Q輸出第二邊沿信號QEDGE。當第二內部時脈信號QCLK從低邏輯位準轉換為高邏輯位準時，第二觸發器212可以將第二邊沿信號QEDGE致能為高邏輯位準。當第四內部時脈信號QBCLK從低邏輯位準轉換為高邏輯位準時，第二觸發器212可以將第二邊沿信號QEDGE禁止為低邏輯位準。第三觸發器213可以在置位節點S接收第三內部時脈信號IBCLK，可以在重置節點R接收第一內部時脈信號ICLK，並且可以在輸出節點Q輸出第三邊沿信號IBEDGE。當第三內部時脈信號IBCLK從低邏輯位準轉換為高邏輯位準時，第三觸發器213可以將第三邊沿信號IBEDGE致能為高邏輯位準。當第一內部時脈信號ICLK從低邏輯位準轉換為高邏輯位準時，第三觸發器213可以將第三邊沿信號IBEDGE禁止為低邏輯位準。第四觸發器214可以在置位節點S接收第四內部時脈信號QBCLK，可以在重置節點R接收第二內部時脈信號QCLK，並且可以在輸出節點Q輸出第四邊沿信號QBEDGE。當第四內部時脈信號QBCLK從低邏輯位準轉換為高邏輯位準時，第四觸發器214可以將第四邊沿信號QBEDGE致能為高邏輯位準。當第二內部時脈信號QCLK從低邏輯位準轉換為高邏輯位準時，第四觸發器214可以將第四邊沿信號QBEDGE禁止為低邏輯位準。第一反相器215可以接收第一邊沿信號IEDGE，並且可以使第一邊沿信號IEDGE反相以輸出經反相第一邊沿信號IEDGEB。第二反相器216可以接收第二邊沿信號QEDGE，並且可以使第二邊沿信號QEDGE反相以輸出經反相第二邊沿信號QEDGEB。及閘217可以接收第一反相器215的輸出、第二反相器216的輸出、第三邊沿信號IBEDGE和第四邊沿信號QBEDGE。及閘217可以對經反相第一邊沿信號IEDGEB、經反相第二邊沿信號QEDGEB、第三邊沿信號IBEDGE和第四邊沿信號QBEDGE執行與運算以輸出預備停止信號STOP_PRE。例如，當系統時脈信號CLKT被固定為特定邏輯位準並且參考時脈信號RCLK被固定為低邏輯位準或高邏輯位準時，第一至第四內部時脈信號ICLK、QCLK、IBCLK和QBCLK可以依次轉換為高邏輯位準。因此，第一觸發器211和第二觸發器212可以分別生成具有低邏輯位準的第一邊沿信號IEDGE和第二邊沿信號QEDGE，並且第三觸發器213和第四觸發器214可以分別生成具有高邏輯位準的第三邊沿信號IBEDGE和第四邊沿信號QBEDGE。及閘217可以接收具有高邏輯位準的經反相第一邊沿信號IEDGEB、經反相第二邊沿信號QEDGEB、第三邊沿信號IBEDGE和第四邊沿信號QBEDGE，並且因此及閘217可以致能預備停止信號STOP_PRE並且可以保持預備停止信號STOP_PRE被致能。
停止信號驅動器220可以包括第一電晶體221、第二電晶體222、電容器223和反相器224。第一電晶體221和第二電晶體222中的每一個可以是P通道MOS電晶體。第一電晶體221可以在其閘極接收預備停止信號STOP_PRE，並且可以在其源極耦接到供應第一電源電壓VDD的節點，並且可以在其汲極耦接到檢測節點SN。第二電晶體222可以在其閘極和汲極耦接到供應第二電源電壓VSS的節點，並且可以在其源極耦接到檢測節點SN。第二電源電壓VSS可以具有比第一電源電壓VDD低的電壓位準。例如，第一電源電壓VDD可以是半導體裝置100的供給電壓，並且第二電源電壓VSS可以是接地電壓。電容器223可以在其一端耦接到檢測節點SN，並且可以在其另一端耦接到供應第二電源電壓VSS的節點。反相器224可以在其輸入節點耦接到檢測節點SN，並且可以在其輸出節點輸出停止信號STOP。停止信號驅動器220還可以包括第三電晶體225。第三電晶體225可以是P通道MOS電晶體。第三電晶體225可以耦接在第一電晶體221和供應第一電源電壓VDD的節點之間，並且可以接收重置信號RST。當重置信號RST被致能時，第三電晶體225可以阻止第一電源電壓VDD而不將第一電源電壓VDD提供到第一電晶體221。當重置信號RST被禁止時，第三電晶體225可以向第一電晶體221提供第一電源電壓VDD。當預備停止信號STOP_PRE被週期性地致能時，停止信號驅動器220可以週期性地向檢測節點SN提供第一電源電壓VDD，並且因此電容器223中的電荷量可以被保持並且檢測節點SN可以保持為高邏輯位準。當預備停止信號STOP_PRE保持致能達預定時間量或更多時間量時，在上述預定時間量內，可以不將第一電源電壓VDD提供到檢測節點SN，並且可以使電容器223放電，並且因此檢測節點SN的邏輯位準可以改變為低邏輯位準。當檢測節點SN變為具有低邏輯位準時，停止信號STOP可以被致能。預定時間量可以取決於電容器223的電容。
圖3是示出圖1所示的觸發電路131的配置的方塊圖。參考圖3，觸發電路131可以包括第一觸發電路310和第二觸發電路320。第一觸發電路310可以接收多個內部時脈信號ICLK、QCLK、IBCLK和QBCLK、停止信號STOP以及時脈位準信號CLK_LV，並且可以生成資料時脈驅動信號DQSTEN。當停止信號STOP處於禁止狀態中時，第一觸發電路310可以根據多個內部時脈信號ICLK、QCLK、IBCLK和QBCLK的邏輯位準來致能和禁止資料時脈驅動信號DQSTEN。當停止信號STOP變為致能時，第一觸發電路310可以根據時脈位準信號CLK_LV將資料時脈驅動信號DQSTEN固定為特定邏輯位準。第二觸發電路320可以接收多個內部時脈信號ICLK、QCLK、IBCLK和QBCLK、停止信號STOP以及時脈位準信號CLK_LV，並且可以生成互補資料時脈驅動信號DQSCEN。當停止信號STOP處於禁止狀態中時，第二觸發電路320可以根據多個內部時脈信號ICLK、QCLK、IBCLK和QBCLK的邏輯位準來致能和禁止互補資料時脈驅動信號DQSCEN。當停止信號STOP變為致能時，第二觸發電路320可以根據時脈位準信號CLK_LV將互補資料時脈驅動信號DQSCEN固定為特定邏輯位準。
圖4是示出圖3所示的第一觸發電路310的配置的圖。參考圖4，第一觸發電路310可以包括第一反及閘411、第二反及閘412、第三反及閘413、第四反及閘414、第一反相器421、第二反相器422、第三反相器423、第四反相器424、第五反相器425、第六反相器426、第七反相器427、第八反相器428、第五反及閘431、第六反及閘432、第七反及閘433、第八反及閘434、第九反及閘441、第十反及閘442、第九反相器451、第十一反及閘452、第十二反及閘453、第十三反及閘454以及及閘461。第一反及閘411可以接收第二電源電壓VSS和第一內部時脈信號ICLK。第二反及閘412可以接收第二電源電壓VSS和第三內部時脈信號IBCLK。第三反及閘413可以接收第一電源電壓VDD和第二內部時脈信號QCLK。第四反及閘414可以接收第一電源電壓VDD和第四內部時脈信號QBCLK。第一反相器421可以接收第一反及閘411的輸出並且可以使第一反及閘411的輸出反相。第二反相器422可以接收第二內部時脈信號QCLK並且可以使第二內部時脈信號QCLK反相。第三反相器423可以接收第二反及閘412的輸出並且可以使第二反及閘412的輸出反相。第四反相器424可以接收第四內部時脈信號QBCLK並且可以使第四內部時脈信號QBCLK反相。第五反相器425可以接收第三反及閘413的輸出並且可以使第三反及閘413的輸出反相。第六反相器426可以接收第三內部時脈信號IBCLK並且可以使第三內部時脈信號IBCLK反相。第七反相器427可以接收第四反及閘414的輸出並且可以使第四反及閘414的輸出反相。第八反相器428可以接收第一內部時脈信號ICLK並且可以使第一內部時脈信號ICLK反相。
第五反及閘431可以接收第一反相器421的輸出和第二反相器422的輸出。第六反及閘432可以接收第三反相器423的輸出和第四反相器424的輸出。第七反及閘433可以接收第五反相器425的輸出和第六反相器426的輸出。第八反及閘434可以接收第七反相器427的輸出和第八反相器428的輸出。第九反及閘441可以接收第五反及閘431的輸出和第六反及閘432的輸出。第十反及閘442可以接收第七反及閘433的輸出和第八反及閘434的輸出。第九反相器451可以接收停止信號STOP並且可以使停止信號STOP反相。第十一反及閘452可以接收第九反及閘441的輸出和第九反相器451的輸出。第十二反及閘453可以接收第十反及閘442的輸出和第九反相器451的輸出。第十三反及閘454可以接收停止信號STOP和時脈位準信號CLK_LV的互補信號，即互補時脈位準信號CLK_LVB。及閘461可以接收第十一反及閘452的輸出、第十二反及閘453的輸出和第十三反及閘454的輸出，並且可以生成資料時脈驅動信號DQSTEN。
圖5是示出圖3所示的第二觸發電路320的配置的圖。參考圖5，第二觸發電路320可以包括第一反及閘511、第二反及閘512、第三反及閘513、第四反及閘514、第一反相器521、第二反相器522、第三反相器523、第四反相器524、第五反相器525、第六反相器526、第七反相器527、第八反相器528、第五反及閘531、第六反及閘532、第七反及閘533、第八反及閘534、第九反及閘541、第十反及閘542、第九反相器551、第十一反及閘552、第十二反及閘553、第十三反及閘554以及及閘561。第一反及閘511可以接收第一電源電壓VDD和第一內部時脈信號ICLK。第二反及閘512可以接收第一電源電壓VDD和第三內部時脈信號IBCLK。第三反及閘513可以接收第二電源電壓VSS和第二內部時脈信號QCLK。第四反及閘514可以接收第二電源電壓VSS和第四內部時脈信號QBCLK。第一反相器521可以接收第一反及閘511的輸出並且可以使第一反及閘511的輸出反相。第二反相器522可以接收第二內部時脈信號QCLK並且可以使第二內部時脈信號QCLK反相。第三反相器523可以接收第二反及閘512的輸出並且可以使第二反及閘512的輸出反相。第四反相器524可以接收第四內部時脈信號QBCLK並且可以使第四內部時脈信號QBCLK反相。第五反相器525可以接收第三反及閘513的輸出並且可以使第三反及閘513的輸出反相。第六反相器526可以接收第三內部時脈信號IBCLK並且可以使第三內部時脈信號IBCLK反相。第七反相器527可以接收第四反及閘514的輸出並且可以使第四反及閘514的輸出反相。第八反相器528可以接收第一內部時脈信號ICLK並且可以使第一內部時脈信號ICLK反相。
第五反及閘531可以接收第一反相器521的輸出和第二反相器522的輸出。第六反及閘532可以接收第三反相器523的輸出和第四反相器524的輸出。第七反及閘533可以接收第五反相器525的輸出和第六反相器526的輸出。第八反及閘534可以接收第七反相器527的輸出和第八反相器528的輸出。第九反及閘541可以接收第五反及閘531的輸出和第六反及閘532的輸出。第十反及閘542可以接收第七反及閘533的輸出和第八反及閘534的輸出。第九反相器551可以接收停止信號STOP並且可以使停止信號STOP反相。第十一反及閘552可以接收第九反及閘541的輸出和第九反相器551的輸出。第十二反及閘553可以接收第十反及閘542的輸出和第九反相器551的輸出。第十三反及閘554可以接收停止信號STOP和時脈位準信號CLK_LV。及閘561可以接收第十一反及閘552的輸出、第十二反及閘553的輸出和第十三反及閘554的輸出，並且可以生成互補資料時脈驅動信號DQSCEN。
[表1]
ICLK QCLK IBCLK QBCLK DQSTEN DQSCEN
L L H H L H
H L L H H L
H H L L L H
L H H L H L
（“L”表示低邏輯位準，並且“H”表示高邏輯位準。）
表1示出當停止信號STOP被禁止時的第一觸發電路310的操作和第二觸發電路320的操作。當停止信號STOP被禁止時，第一觸發電路310和第二觸發電路320可以根據第一至第四內部時脈信號ICLK、QCLK、IBCLK和QBCLK的邏輯位準來週期性地致能資料時脈驅動信號DQSTEN和互補資料時脈驅動信號DQSCEN。當第一內部時脈信號ICLK和第二內部時脈信號QCLK具有低邏輯位準並且第三內部時脈信號IBCLK和第四內部時脈信號QBCLK具有高邏輯位準時，第一觸發電路310可以將資料時脈驅動信號DQSTEN禁止為低邏輯位準，並且第二觸發電路320可以將互補資料時脈驅動信號DQSCEN致能為高邏輯位準。當第一內部時脈信號ICLK和第四內部時脈信號QBCLK具有高邏輯位準並且第二內部時脈信號QCLK和第三內部時脈信號IBCLK具有低邏輯位準時，第一觸發電路310可以將資料時脈驅動信號DQSTEN致能為高邏輯位準，並且第二觸發電路320可以將互補資料時脈驅動信號DQSCEN禁止為低邏輯位準。當第一內部時脈信號ICLK和第二內部時脈信號QCLK具有高邏輯位準並且第三內部時脈信號IBCLK和第四內部時脈信號QBCLK具有低邏輯位準時，第一觸發電路310可以將資料時脈驅動信號DQSTEN禁止為低邏輯位準，並且第二觸發電路320可以將互補資料時脈驅動信號DQSCEN致能為高邏輯位準。當第一內部時脈信號ICLK和第四內部時脈信號QBCLK具有低邏輯位準並且第二內部時脈信號QCLK和第三內部時脈信號IBCLK具有高邏輯位準時，第一觸發電路310可以將資料時脈驅動信號DQSTEN致能為高邏輯位準，並且第二觸發電路320可以將互補資料時脈驅動信號DQSCEN禁止為低邏輯位準。
[表2]
STOP CLK_LV DQSTEN DQSCEN
H L L H
H H H L
（“L”表示低邏輯位準，並且“H”表示高邏輯位準。）
表2示出當停止信號STOP被致能時的第一觸發電路310的操作和第二觸發電路320的操作。當停止信號STOP被致能時，第一觸發電路310和第二觸發電路320可以根據時脈位準信號CLK_LV將資料時脈驅動信號DQSTEN和互補資料時脈驅動信號DQSCEN固定為特定邏輯位準。當停止信號STOP被致能為高邏輯位準並且時脈位準信號CLK_LV具有低邏輯位準時，第一觸發電路310可以將資料時脈驅動信號DQSTEN固定為低邏輯位準，並且第二觸發電路320可以將互補資料時脈驅動信號DQSCEN固定為高邏輯位準。當停止信號STOP被致能為高邏輯位準並且時脈位準信號CLK_LV具有高邏輯位準時，第一觸發電路310可以將資料時脈驅動信號DQSTEN固定為高邏輯位準，並且第二觸發電路320可以將互補資料時脈驅動信號DQSCEN固定為低邏輯位準。
圖6和圖7是示出根據實施例的半導體裝置100的操作的圖。在下文中，將參考圖1至圖7描述根據實施例的半導體裝置100的操作。在正常操作期間，半導體裝置100可以接收週期性地切變的成對的系統時脈信號CLKT和CLKC。經分頻參考時脈信號RCLKD的週期可以比系統時脈信號CLKT的週期長。例如，經分頻參考時脈信號RCLKD的週期可以是系統時脈信號CLKT的週期的兩倍長。將不示出由於時脈接收器140和分頻電路113引起的傳播延遲。內部時脈生成電路110可以對經分頻參考時脈信號RCLKD執行延遲鎖定操作，並且可以生成相對於彼此依次具有90°的相位差的第一至第四內部時脈信號ICLK、QCLK、IBCLK和QBCLK。當成對的系統時脈信號CLKT和CLKC以及參考時脈信號RCLK週期性地切變時，第一至第四內部時脈信號ICLK、QCLK、IBCLK和QBCLK也可以連續地切變。儘管停止信號生成電路121可以基於第一至第四內部時脈信號ICLK、QCLK、IBCLK和QBCLK而週期性地致能預備停止信號STOP_PRE，但檢測節點SN的電壓位準可以不改變為可能低於反相器224的閾值的低邏輯位準，並且停止信號STOP可以保持禁止。當停止信號STOP處於禁止狀態中時，資料時脈生成電路130可以生成根據第一至第四內部時脈信號ICLK、QCLK、IBCLK和QBCLK的邏輯位準週期性地切變的成對的資料時脈信號DQST和DQSC。成對的資料時脈信號DQST和DQSC可以具有同步於成對的系統時脈信號CLKT和CLKC的相位，並且可以具有與成對的系統時脈信號CLKT和CLKC相同的週期和/或頻率。
為了測量半導體裝置100的操作電阻值，成對的系統時脈信號CLKT和CLKC可以被固定為特定邏輯位準。如圖6中所示，系統時脈信號CLKT可以被固定為高邏輯位準，並且互補系統時脈信號CLKC可以被固定為低邏輯位準。當系統時脈信號CLKT被固定為高邏輯位準時，參考時脈信號RCLK可以同步於系統時脈信號CLKT的最後上升沿被固定為高邏輯位準，並且第一至第四內部時脈信號ICLK、QCLK、IBCLK和QBCLK可以依次改變為高邏輯位準。當第一至第四內部時脈信號ICLK、QCLK、IBCLK和QBCLK依次改變為高邏輯位準時，預備停止信號生成器210可以將第一邊沿信號IEDGE和第二邊沿信號QEDGE固定為低邏輯位準，可以將第三邊沿信號IBEDGE和第四邊沿信號QBEDGE固定為高邏輯位準，並且可以保持預備停止信號STOP_PRE被致能。當預備停止信號STOP_PRE保持致能時，檢測節點SN的電壓位準可以下降到足夠低於反相器224的閾值的位準，並且停止信號STOP可以變得被致能為高邏輯位準。當停止信號STOP被致能為高邏輯位準時，選通電路122可以提供系統時脈信號CLKT作為時脈位準信號CLK_LV，並且該時脈位準信號CLK_LV可以具有高邏輯位準。基於時脈位準信號CLK_LV，資料時脈生成電路130可以將資料時脈驅動信號DQSTEN和資料時脈信號DQST固定為高邏輯位準，並且可以將互補資料時脈驅動信號DQSCEN和互補資料時脈信號DQSC固定為低邏輯位準。可以基於電阻設置信號RON＜1:n＞來確定資料時脈發送器132的上拉驅動力和/或強度以及下拉驅動力和/或強度。因此，被固定為高邏輯位準的資料時脈信號DQST可以是能夠透過其來測量半導體裝置100的上拉電阻值的信號，並且被固定為低邏輯位準的互補資料時脈信號DQSC可以是能夠透過其來測量半導體裝置100的下拉電阻值的信號。
如與圖6的圖示相反的圖7中所示，系統時脈信號CLKT可以被固定為低邏輯位準，並且互補系統時脈信號CLKC可以被固定為高邏輯位準。當系統時脈信號CLKT被固定為低邏輯位準時，參考時脈信號RCLK可以同步於系統時脈信號CLKT的最後上升沿被固定為高邏輯位準，並且第一至第四內部時脈信號ICLK、QCLK、IBCLK和QBCLK可以依次改變為高邏輯位準。當第一至第四內部時脈信號ICLK、QCLK、IBCLK和QBCLK依次改變為高邏輯位準時，預備停止信號生成器210可以將第一邊沿信號IEDGE和第二邊沿信號QEDGE固定為低邏輯位準，可以將第三邊沿信號IBEDGE和第四邊沿信號QBEDGE固定為高邏輯位準，並且可以保持預備停止信號STOP_PRE被致能。當預備停止信號STOP_PRE保持致能時，檢測節點SN的電壓位準可以下降到足夠低於反相器224的閾值的位準，並且停止信號STOP可以變得被致能為高邏輯位準。當停止信號STOP被致能為高邏輯位準時，選通電路122可以提供系統時脈信號CLKT作為時脈位準信號CLK_LV，並且該時脈位準信號CLK_LV可以具有低邏輯位準。基於時脈位準信號CLK_LV，資料時脈生成電路130可以將資料時脈驅動信號DQSTEN和資料時脈信號DQST固定為低邏輯位準，並且可以將互補資料時脈驅動信號DQSCEN和互補資料時脈信號DQSC固定為高邏輯位準。可以基於電阻設置信號RON＜1:n＞來確定資料時脈發送器132的上拉驅動力和/或強度以及下拉驅動力和/或強度。因此，被固定為低邏輯位準的資料時脈信號DQST可以是能夠透過其來測量半導體裝置100的下拉電阻值的信號，並且被固定為高邏輯位準的互補資料時脈信號DQSC可以是能夠透過其來測量半導體裝置100的上拉電阻值的信號。
圖8是示出根據實施例的半導體裝置800的配置的圖。參考圖8，半導體裝置800可以包括內部時脈生成電路810、停止控制電路820和資料時脈生成電路830。內部時脈生成電路810可以包括分頻電路813、延遲鎖定環電路811和多相時脈生成電路812。資料時脈生成電路830可以包括觸發電路831和資料時脈發送器832。半導體裝置800還可以包括時脈接收器840和時脈分配網絡850。半導體裝置800可以包括與圖1所示的半導體裝置100相同的或相似的元件，並且將省略關於相同元件的重複描述。停止控制電路820可以接收多個內部時脈信號ICLK、QCLK、IBCLK和QBCLK以及參考時脈信號RCLK，並且可以生成多個輸出時脈信號ICLKO、QCLKO、IBCLKO和QBCLKO。停止控制電路820可以基於多個內部時脈信號ICLK、QCLK、IBCLK和QBCLK來生成停止信號STOP。停止控制電路820可以檢測多個內部時脈信號ICLK、QCLK、IBCLK和QBCLK的邏輯位準以生成停止信號STOP。基於參考時脈信號RCLK和停止信號STOP，停止控制電路820可以生成時脈位準信號CLK_LV。當停止信號STOP變為致能時，停止控制電路820可以提供參考時脈信號RCLK作為時脈位準信號CLK_LV。基於多個內部時脈信號ICLK、QCLK、IBCLK和QBCLK、停止信號STOP以及時脈位準信號CLK_LV，停止控制電路820可以生成多個輸出時脈信號ICLKO、QCLKO、IBCLKO和QBCLKO。多個輸出時脈信號ICLKO、QCLKO、IBCLKO和QBCLKO可以包括第一輸出時脈信號ICLKO、第二輸出時脈信號QCLKO、第三輸出時脈信號IBCLKO和第四輸出時脈信號QBCLKO。
停止控制電路820可以包括停止信號生成電路821、選通電路822和輸出時脈生成電路823。停止信號生成電路821可以接收多個內部時脈信號ICLK、QCLK、IBCLK和QBCLK。停止信號生成電路821可以檢測多個內部時脈信號ICLK、QCLK、IBCLK和QBCLK的邏輯位準以生成停止信號STOP。當多個內部時脈信號ICLK、QCLK、IBCLK和QBCLK全部具有相同的邏輯位準時，停止信號生成電路821可以致能停止信號STOP。例如，當多個內部時脈信號ICLK、QCLK、IBCLK和QBCLK全部具有高邏輯位準時，停止信號生成電路821可以致能停止信號STOP。當成對的系統時脈信號CLKT和CLKC的邏輯位準被固定時，從內部時脈生成電路810輸出的第一至第四內部時脈信號ICLK、QCLK、IBCLK和QBCLK全部可以被固定為高邏輯位準。當第一至第四內部時脈信號ICLK、QCLK、IBCLK和QBCLK全部具有高邏輯位準時，停止信號生成電路821可以檢測出成對的系統時脈信號CLKT和CLKC停止，並且可以致能停止信號STOP。
選通電路822可以接收參考時脈信號RCLK和停止信號STOP。選通電路822可以基於停止信號STOP來對參考時脈信號RCLK進行選通。當停止信號STOP處於禁止狀態中時，選通電路822可以阻止參考時脈信號RCLK而不將參考時脈信號RCLK提供為時脈位準信號CLK_LV。當停止信號STOP變為致能時，選通電路822可以提供參考時脈信號RCLK作為時脈位準信號CLK_LV。選通電路822可以包括及閘。該及閘可以接收參考時脈信號RCLK和停止信號STOP，並且可以對參考時脈信號RCLK和停止信號STOP執行與運算以輸出時脈位準信號CLK_LV。
輸出時脈生成電路823可以接收停止信號STOP、時脈位準信號CLK_LV以及多個內部時脈信號ICLK、QCLK、IBCLK和QBCLK。當停止信號STOP處於禁止狀態中時，輸出時脈生成電路823可以提供多個內部時脈信號ICLK、QCLK、IBCLK和QBCLK作為多個輸出時脈信號ICLKO、QCLKO、IBCLKO和QBCLKO。例如，輸出時脈生成電路823可以提供第一內部時脈信號ICLK作為第一輸出時脈信號ICLKO，可以提供第二內部時脈信號QCLK作為第二輸出時脈信號QCLKO，可以提供第三內部時脈信號IBCLK作為第三輸出時脈信號IBCLKO，並且可以提供第四內部時脈信號QBCLK作為第四輸出時脈信號QBCLKO。當停止信號STOP變為致能時，輸出時脈生成電路823可以基於時脈位準信號CLK_LV將多個輸出時脈信號ICLKO、QCLKO、IBCLKO和QBCLKO固定為特定邏輯位準。例如，輸出時脈生成電路823可以將第一內部時脈信號ICLK和第三內部時脈信號IBCLK固定為對應於時脈位準信號CLK_LV的邏輯位準，並且可以將第二內部時脈信號QCLK和第四內部時脈信號QBCLK固定為與時脈位準信號CLK_LV相反的邏輯位準。當時脈位準信號CLK_LV具有高邏輯位準時，輸出時脈生成電路823可以將第一輸出時脈信號ICLKO和第三輸出時脈信號IBCLKO固定為高邏輯位準，並且可以將第二輸出時脈信號QCLKO和第四輸出時脈信號QBCLKO固定為低邏輯位準。當時脈位準信號CLK_LV具有低邏輯位準時，輸出時脈生成電路823可以將第一輸出時脈信號ICLKO和第三輸出時脈信號IBCLKO固定為低邏輯位準，並且可以將第二輸出時脈信號QCLKO和第四輸出時脈信號QBCLKO固定為高邏輯位準。
時脈分配網絡850可以耦接到輸出時脈生成電路823，並且可以接收多個輸出時脈信號ICLKO、QCLKO、IBCLKO和QBCLKO。時脈分配網絡850可以驅動多個輸出時脈信號ICLKO、QCLKO、IBCLKO和QBCLKO以向資料時脈生成電路830提供上述多個輸出時脈信號ICLKO、QCLKO、IBCLKO和QBCLKO。基於多個輸出時脈信號ICLKO、QCLKO、IBCLKO和QBCLKO，資料時脈生成電路830可以生成資料時脈信號DQST和互補資料時脈信號DQSC。
圖9是示出圖8所示的輸出時脈生成電路823的配置的圖。參考圖9，輸出時脈生成電路823可以包括位準信號生成器910和輸出時脈驅動器920。位準信號生成器910可以接收停止信號STOP和時脈位準信號CLK_LV，並且可以基於停止信號STOP和時脈位準信號CLK_LV來生成第一位準信號LVH和第二位準信號LVL。當停止信號STOP變得禁止時，位準信號生成器910可以將第一位準信號LVH和第二位準信號LVL固定為相同的邏輯位準。例如，位準信號生成器910可以將第一位準信號LVH和第二位準信號LVL固定為高邏輯位準。當停止信號STOP變得致能時，位準信號生成器910可以根據時脈位準信號CLK_LV將第一位準信號LVH和第二位準信號LVL固定為彼此不同的邏輯位準。當時脈位準信號CLK_LV具有高邏輯位準時，位準信號生成器910可以將第一位準信號LVH固定為高邏輯位準，並且可以將第二位準信號LVL固定為低邏輯位準。當時脈位準信號CLK_LV具有低邏輯位準時，位準信號生成器910可以將第一位準信號LVH固定為低邏輯位準，並且可以將第二位準信號LVL固定為高邏輯位準。
位準信號生成器910可以包括第一多工器911、反相器912和第二多工器913。第一多工器911可以接收第一電源電壓VDD、時脈位準信號CLK_LV和停止信號STOP。基於停止信號STOP，第一多工器911可以輸出第一電源電壓VDD和時脈位準信號CLK_LV之一作為第一位準信號LVH。當停止信號STOP變為禁止時，第一多工器911可以輸出第一電源電壓VDD作為第一位準信號LVH。當停止信號STOP變為致能時，第一多工器911可以輸出時脈位準信號CLK_LV作為第一位準信號LVH。反相器912可以接收時脈位準信號CLK_LV，並且可以使時脈位準信號CLK_LV反相以輸出互補時脈位準信號CLK_LVB。第二多工器913可以接收第一電源電壓VDD、反相器912的輸出和停止信號STOP。基於停止信號STOP，第二多工器913可以輸出第一電源電壓VDD和互補時脈位準信號CLK_LVB之一作為第二位準信號LVL。當停止信號STOP變為禁止時，第二多工器913可以輸出第一電源電壓VDD作為第二位準信號LVL。當停止信號STOP變為致能時，第二多工器913可以輸出互補時脈位準信號CLK_LVB作為第二位準信號LVL。
輸出時脈驅動器920可以接收多個內部時脈信號ICLK、QCLK、IBCLK和QBCLK、第一位準信號LVH和第二位準信號LVL。輸出時脈驅動器920可以基於多個內部時脈信號ICLK、QCLK、IBCLK和QBCLK、第一位準信號LVH和第二位準信號LVL來生成多個輸出時脈信號ICLKO、QCLKO、IBCLKO和QBCLKO。輸出時脈驅動器920可以基於第一內部時脈信號ICLK、第一位準信號LVH和第二位準信號LVL來生成第一輸出時脈信號ICLKO。當第一位準信號LVH和第二位準信號LVL被固定為相同的邏輯位準時，輸出時脈驅動器920可以提供第一內部時脈信號ICLK作為第一輸出時脈信號ICLKO。當第一位準信號LVH和第二位準信號LVL具有彼此不同的邏輯位準時，輸出時脈驅動器920可以將第一輸出時脈信號ICLKO固定為高邏輯位準和低邏輯位準之一。輸出時脈驅動器920可以基於第二內部時脈信號QCLK、第一位準信號LVH和第二位準信號LVL來生成第二輸出時脈信號QCLKO。當第一位準信號LVH和第二位準信號LVL被固定為相同的邏輯位準時，輸出時脈驅動器920可以提供第二內部時脈信號QCLK作為第二輸出時脈信號QCLKO。當第一位準信號LVH和第二位準信號LVL具有彼此不同的邏輯位準時，輸出時脈驅動器920可以將第二輸出時脈信號QCLKO固定為高邏輯位準和低邏輯位準之一。輸出時脈驅動器920可以基於第三內部時脈信號IBCLK、第一位準信號LVH和第二位準信號LVL來生成第三輸出時脈信號IBCLKO。當第一位準信號LVH和第二位準信號LVL被固定為相同的邏輯位準時，輸出時脈驅動器920可以提供第三內部時脈信號IBCLK作為第三輸出時脈信號IBCLKO。當第一位準信號LVH和第二位準信號LVL具有彼此不同的邏輯位準時，輸出時脈驅動器920可以將第三輸出時脈信號IBCLKO固定為高邏輯位準和低邏輯位準之一。輸出時脈驅動器920可以基於第四內部時脈信號QBCLK、第一位準信號LVH和第二位準信號LVL來生成第四輸出時脈信號QBCLKO。當第一位準信號LVH和第二位準信號LVL相同的邏輯位準時，輸出時脈驅動器920可以提供第四內部時脈信號QBCLK作為第四輸出時脈信號QBCLKO。當第一位準信號LVH和第二位準信號LVL具有彼此不同的邏輯位準時，輸出時脈驅動器920可以將第四輸出時脈信號QBCLKO固定為高邏輯位準和低邏輯位準之一。
輸出時脈驅動器920可以包括第一反及閘921、第二反及閘922、第三反及閘923、第四反及閘924、第五反及閘925、第六反及閘926、第七反及閘927以及第八反及閘928。第一反及閘921可以接收第一位準信號LVH和第一內部時脈信號ICLK。第二反及閘922可以接收第二位準信號LVL和第一反及閘921的輸出以輸出第一輸出時脈信號ICLKO。第三反及閘923可以接收第二位準信號LVL和第二內部時脈信號QCLK。第四反及閘924可以接收第一位準信號LVH和第三反及閘923的輸出以輸出第二輸出時脈信號QCLKO。第五反及閘925可以接收第一位準信號LVH和第三內部時脈信號IBCLK。第六反及閘926可以接收第二位準信號LVL和第五反及閘925的輸出以輸出第三輸出時脈信號IBCLKO。第七反及閘927可以接收第二位準信號LVL和第四內部時脈信號QBCLK。第八反及閘928可以接收第一位準信號LVH和第七反及閘927的輸出以輸出第四輸出時脈信號QBCLKO。
圖10是示出圖8所示的觸發電路831的配置的圖。參考圖10，觸發電路831可以包括第一觸發電路1010和第二觸發電路1050。第一觸發電路1010可以接收多個輸出時脈信號ICLKO、QCLKO、IBCLKO和QBCLKO，並且可以基於多個輸出時脈信號ICLKO、QCLKO、IBCLKO和QBCLKO來生成資料時脈驅動信號DQSTEN。第二觸發電路1050可以接收多個輸出時脈信號ICLKO、QCLKO、IBCLKO和QBCLKO，並且可以基於多個輸出時脈信號ICLKO、QCLKO、IBCLKO和QBCLKO來生成互補資料時脈驅動信號DQSCEN。第一觸發電路1010和第二觸發電路1050可以接收從輸出時脈生成電路823生成的多個輸出時脈信號ICLKO、QCLKO、IBCLKO和QBCLKO，並且因此不需要接收停止信號STOP和時脈位準信號CLK_LV。
第一觸發電路1010可以包括第一反及閘1011、第二反及閘1012、第三反及閘1013、第四反及閘1014、第一反相器1021、第二反相器1022、第三反相器1023、第四反相器1024、第五反相器1025、第六反相器1026、第七反相器1027、第八反相器1028、第五反及閘1031、第六反及閘1032、第七反及閘1033、第八反及閘1034、第九反及閘1041、第十反及閘1042、第九反相器1043、第十反相器1044以及及閘1045。第一反及閘1011可以接收第二電源電壓VSS和第一輸出時脈信號ICLKO。第二反及閘1012可以接收第二電源電壓VSS和第三輸出時脈信號IBCLKO。第三反及閘1013可以接收第一電源電壓VDD和第二輸出時脈信號QCLKO。第四反及閘1014可以接收第一電源電壓VDD和第四輸出時脈信號QBCLKO。第一反相器1021可以接收第一反及閘1011的輸出並且可以使第一反及閘1011的輸出反相。第二反相器1022可以接收第二輸出時脈信號QCLKO並且可以使第二輸出時脈信號QCLKO反相。第三反相器1023可以接收第二反及閘1012的輸出並且可以使第二反及閘1012的輸出反相。第四反相器1024可以接收第四輸出時脈信號QBCLKO並且可以使第四輸出時脈信號QBCLKO反相。第五反相器1025可以接收第三反及閘1013的輸出並且可以使第三反及閘1013的輸出反相。第六反相器1026可以接收第三輸出時脈信號IBCLKO並且可以使第三輸出時脈信號IBCLKO反相。第七反相器1027可以接收第四反及閘1014的輸出並且可以使第四反及閘1014的輸出反相。第八反相器1028可以接收第一輸出時脈信號ICLKO並且可以使第一輸出時脈信號ICLKO反相。
第五反及閘1031可以接收第一反相器1021的輸出和第二反相器1022的輸出。第六反及閘1032可以接收第三反相器1023的輸出和第四反相器1024的輸出。第七反及閘1033可以接收第五反相器1025的輸出和第六反相器1026的輸出。第八反及閘1034可以接收第七反相器1027的輸出和第八反相器1028的輸出。第九反及閘1041可以接收第五反及閘1031的輸出和第六反及閘1032的輸出。第十反及閘1042可以接收第七反及閘1033的輸出和第八反及閘1034的輸出。第九反相器1043可以接收第九反及閘1041的輸出並且可以使第九反及閘1041的輸出反相。第十反相器1044可以接收第十反及閘1042的輸出並且可以使第十反及閘1042的輸出反相。及閘1045可以接收第九反相器1043的輸出和第十反相器1044的輸出，並且可以生成資料時脈驅動信號DQSTEN。
第二觸發電路1050可以包括第一反及閘1051、第二反及閘1052、第三反及閘1053、第四反及閘1054、第一反相器1061、第二反相器1062、第三反相器1063、第四反相器1064、第五反相器1065、第六反相器1066、第七反相器1067、第八反相器1068、第五反及閘1071、第六反及閘1072、第七反及閘1073、第八反及閘1074、第九反及閘1081、第十反及閘1082、第九反相器1083、第十反相器1084以及及閘1085。第一反及閘1051可以接收第一電源電壓VDD和第一輸出時脈信號ICLKO。第二反及閘1052可以接收第一電源電壓VDD和第三輸出時脈信號IBCLKO。第三反及閘1053可以接收第二電源電壓VSS和第二輸出時脈信號QCLKO。第四反及閘1054可以接收第二電源電壓VSS和第四輸出時脈信號QBCLKO。第一反相器1061可以接收第一反及閘1051的輸出並且可以使第一反及閘1051的輸出反相。第二反相器1062可以接收第二輸出時脈信號QCLKO並且可以使第二輸出時脈信號QCLKO反相。第三反相器1063可以接收第二反及閘1052的輸出並且可以使第二反及閘1052的輸出反相。第四反相器1064可以接收第四輸出時脈信號QBCLKO並且可以使第四輸出時脈信號QBCLKO反相。第五反相器1065可以接收第三反及閘1053的輸出並且可以使第三反及閘1053的輸出反相。第六反相器1066可以接收第三輸出時脈信號IBCLKO並且可以使第三輸出時脈信號IBCLKO反相。第七反相器1067可以接收第四反及閘1054的輸出並且可以使第四反及閘1054的輸出反相。第八反相器1068可以接收第一輸出時脈信號ICLKO並且可以使第一輸出時脈信號ICLKO反相。
第五反及閘1071可以接收第一反相器1061的輸出和第二反相器1062的輸出。第六反及閘1072可以接收第三反相器1063的輸出和第四反相器1064的輸出。第七反及閘1073可以接收第五反相器1065的輸出和第六反相器1066的輸出。第八反及閘1074可以接收第七反相器1067的輸出和第八反相器1068的輸出。第九反及閘1081可以接收第五反及閘1071的輸出和第六反及閘1072的輸出。第十反及閘1082可以接收第七反及閘1073的輸出和第八反及閘1074的輸出。第九反相器1083可以接收第九反及閘1081的輸出並且可以使第九反及閘1081的輸出反相。第十反相器1084可以接收第十反及閘1082的輸出並且可以使第十反及閘1082的輸出反相。及閘1085可以接收第九反相器1083的輸出和第十反相器1084的輸出，並且可以生成互補資料時脈驅動信號DQSCEN。
當第一輸出時脈信號ICLKO和第二輸出時脈信號QCLKO具有低邏輯位準並且第三輸出時脈信號IBCLKO和第四輸出時脈信號QBCLKO具有高邏輯位準時，第一觸發電路1010可以將資料時脈驅動信號DQSTEN禁止為低邏輯位準，並且第二觸發電路1050可以將互補資料時脈驅動信號DQSCEN致能為高邏輯位準。當第一輸出時脈信號ICLKO和第四輸出時脈信號QBCLKO具有高邏輯位準並且第二輸出時脈信號QCLKO和第三輸出時脈信號IBCLKO具有低邏輯位準時，第一觸發電路1010可以將資料時脈驅動信號DQSTEN致能為高邏輯位準，並且第二觸發電路1050可以將互補資料時脈驅動信號DQSCEN禁止為低邏輯位準。當第一輸出時脈信號ICLKO和第二輸出時脈信號QCLKO具有高邏輯位準並且第三輸出時脈信號IBCLKO和第四輸出時脈信號QBCLKO具有低邏輯位準時，第一觸發電路1010可以將資料時脈驅動信號DQSTEN禁止為低邏輯位準，並且第二觸發電路1050可以將互補資料時脈驅動信號DQSCEN致能為高邏輯位準。當第一輸出時脈信號ICLKO和第四輸出時脈信號QBCLKO具有低邏輯位準，並且第二輸出時脈信號QCLKO和第三輸出時脈信號IBCLKO具有高邏輯位準時，第一觸發電路1010可以將資料時脈驅動信號DQSTEN致能為高邏輯位準，並且第二觸發電路1050可以將互補資料時脈驅動信號DQSCEN禁止為低邏輯位準。當第一輸出時脈信號ICLKO和第三輸出時脈信號IBCLKO具有高邏輯位準並且第二輸出時脈信號QCLKO和第四輸出時脈信號QBCLKO具有低邏輯位準時，第一觸發電路1010可以將資料時脈驅動信號DQSTEN致能為高邏輯位準，並且第二觸發電路1050可以將互補資料時脈驅動信號DQSCEN禁止為低邏輯位準。當第一輸出時脈信號ICLKO和第三輸出時脈信號IBCLKO具有低邏輯位準並且第二輸出時脈信號QCLKO和第四輸出時脈信號QBCLKO具有高邏輯位準時，第一觸發電路1010可以將資料時脈驅動信號DQSTEN禁止為邏輯低位準，並且第二觸發電路1050可以將互補資料時脈驅動信號DQSCEN致能為高邏輯位準。
圖11是示出根據實施例的半導體裝置1100的配置的圖。參考圖11，半導體裝置1100可以包括時脈接收器（RX）1140、分頻電路1113、延遲鎖定環電路1111、時脈分配網絡1150、多相時脈生成電路1112、停止信號生成電路1121、選通電路1122、觸發電路1131和資料時脈發送器（TX）1132。除了一些元件的連接關係之外，半導體裝置1100可以具有與圖1所示的半導體裝置100相同的配置。在半導體裝置1100內部，時脈分配網絡1150可以耦接在延遲鎖定環電路1111和多相時脈生成電路1112之間。時脈分配網絡1150可以接收從延遲鎖定環電路1111生成的延遲鎖定時脈信號CLKDLL。如由圖中的‘A’表示的，時脈分配網絡1150可以驅動延遲鎖定時脈信號CLKDLL以向多相時脈生成電路1112提供延遲鎖定時脈信號CLKDLL。多相時脈生成電路1112可以接收延遲鎖定時脈信號CLKDLL，並且可以基於延遲鎖定時脈信號CLKDLL來生成多個內部時脈信號ICLK、QCLK、IBCLK和QBCLK。觸發電路1131可以從多相時脈生成電路1112接收多個內部時脈信號ICLK、QCVLK、IBCLK和QBCLK。
圖12是示出根據實施例的半導體裝置1200的配置的圖。參考圖12，半導體裝置1200可以包括時脈接收器（RX）1240、分頻電路1213、延遲鎖定環電路1211、時脈分配網絡1250、多相時脈生成電路1212、停止信號生成電路1221、選通電路1222、輸出時脈生成電路1223、觸發電路1231和資料時脈發送器（TX）1232。除了一些元件的連接關係之外，半導體裝置1200可以具有與圖8所示的半導體裝置800相同的配置。在半導體裝置1200內部，時脈分配網絡1250可以耦接在延遲鎖定環電路1211和多相時脈生成電路1212之間。時脈分配網絡1250可以接收從延遲鎖定環電路1211生成的延遲鎖定時脈信號CLKDLL。如由圖中的‘B’表示的，時脈分配網絡1250可以驅動延遲鎖定時脈信號CLKDLL以向多相時脈生成電路1212提供延遲鎖定時脈信號CLKDLL。多相時脈生成電路1212可以接收延遲鎖定時脈信號CLKDLL，並且可以基於延遲鎖定時脈信號CLKDLL來生成多個內部時脈信號ICLK、QCLK、IBCLK和QBCLK。
圖13是示出根據實施例的半導體系統1300的配置的圖。參考圖13，半導體系統1300可以包括第一半導體裝置1310和第二半導體裝置1320。第一半導體裝置1310可以提供第二半導體裝置1320進行操作所需要的各個控制信號。第一半導體裝置1310可以包括各種類型的主機設備。例如，第一半導體裝置1310可以包括中央處理單元（CPU）、圖形處理單元（GPU）、多媒體處理器（MMP）、數位信號處理器、應用處理器（AP）和記憶體控制器中的至少一個。例如，第二半導體裝置1320可以是記憶體設備，並且記憶體設備可以包括揮發性記憶體和非揮發性記憶體。揮發性記憶體可以包括靜態隨機存取記憶體（靜態RAM:SRAM）、動態RAM（DRAM）和同步DRAM（SDRAM）。非揮發性記憶體可以包括只讀記憶體（ROM）、可編程ROM（PROM）、電可擦除可編程只讀記憶體（EEPROM）、電可編程ROM（EPROM）、閃速記憶體、相變RAM（PRAM）、磁性RAM（MRAM）、電阻式RAM（RRAM）和鐵電RAM（FRAM）等。
第二半導體裝置1320可以透過多個匯流排耦接到第一半導體裝置1310。多個匯流排可以是用於傳遞信號的信號傳輸路徑、鏈路或通道。多個匯流排可以包括系統時脈匯流排1301、命令匯流排1302和資料時脈匯流排1303。系統時脈匯流排1301和命令匯流排1302中的每一個可以是單向匯流排，並且資料時脈匯流排1303可以是雙向匯流排。第二半導體裝置1320可以透過系統時脈匯流排1301耦接到第一半導體裝置1310，並且可以透過系統時脈匯流排1301從第一半導體裝置1310接收系統時脈信號CLKT。系統時脈信號CLKT可以與互補系統時脈信號CLKC一起被傳送。第二半導體裝置1320可以透過命令匯流排1302耦接到第一半導體裝置1310，並且可以透過命令匯流排1302從第一半導體裝置1310接收命令信號CMD。第二半導體裝置1320可以與系統時脈信號CLKT同步來接收命令信號CMD。第二半導體裝置1320可以透過資料時脈匯流排1303耦接到第一半導體裝置1310。第二半導體裝置1320可以從第一半導體裝置1310接收成對的資料時脈信號DQST和DQSC，或者可以透過資料時脈匯流排1303向第一半導體裝置1310傳送成對的資料時脈信號DQST和DQSC。
第一半導體裝置1310可以包括系統時脈生成電路1311、命令生成電路1312和監測電路1313。系統時脈生成電路1311可以生成成對的系統時脈信號CLKT和CLKC。系統時脈生成電路1311可以包括週期信號生成電路，並且可以生成以預定週期切變的成對的系統時脈信號CLKT和CLKC。系統時脈生成電路1311可以利用諸如振盪電路和鎖相環電路等的時脈生成電路來實施。透過系統時脈匯流排1301，系統時脈生成電路1311可以向第二半導體裝置1320提供成對的系統時脈信號CLKT和CLKC。命令生成電路1312可以生成用於使第二半導體裝置1320執行各種操作的各種命令信號。上述各種命令信號可以包括啟動命令信號、讀命令信號、寫命令信號和刷新命令信號等。為了設置第二半導體裝置1320的操作參數，命令生成電路1312可以生成包括關於操作參數的資訊的命令信號CMD。透過命令匯流排1302，命令生成電路1312可以向第二半導體裝置1320提供命令信號CMD。監測電路1313可以耦接到資料時脈匯流排1303，並且可以透過資料時脈匯流排1303接收從第二半導體裝置1320提供的成對的資料時脈信號DQST和DQSC。監測電路1313可以監測上述成對的資料時脈信號DQST和DQSC的電壓位準，並且可以向命令生成電路1312提供監測的結果MNT。當接收被固定為不同邏輯位準的成對的資料時脈信號DQST和DQSC時，監測電路1313可以檢測成對的資料時脈信號DQST和DQSC的電壓位準。命令生成電路1312可以從監測電路1313接收監測的結果MNT，並且可以生成用於設置第二半導體裝置1320的操作參數的命令信號CMD。
第二半導體裝置1320可以包括時脈接收器（RX）1321、內部時脈生成電路1322、時脈分配網絡1323、資料時脈生成電路1324、停止控制電路1325、命令解碼器1326和模式設置電路1327。時脈接收器1321可以耦接到系統時脈匯流排1301，並且可以透過系統時脈匯流排1301接收成對的系統時脈信號CLKT和CLKC。時脈接收器1321可以緩衝成對的系統時脈信號CLKT和CLKC以生成參考時脈信號RCLK。內部時脈生成電路1322可以接收參考時脈信號RCLK，並且可以基於參考時脈信號RCLK來生成具有不同相位的多個內部時脈信號INCLK。時脈分配網絡1323可以接收從內部時脈生成電路1322生成的多個內部時脈信號INCLK。時脈分配網絡1323可以驅動多個內部時脈信號INCLK並且可以向資料時脈生成電路1324提供被驅動的時脈信號。
資料時脈生成電路1324可以接收從時脈分配網絡1323提供的時脈信號，並且可以基於所接收的時脈信號來生成成對的資料時脈信號DQST和DQSC。資料時脈生成電路1324可以包括觸發電路1324-1和資料時脈發送器（TX）1324-2。觸發電路1324-1可以基於來自時脈分配網絡1323的時脈信號來生成資料時脈驅動信號DQSTEN和互補資料時脈驅動信號DQSCEN。資料時脈發送器1324-2可以基於資料時脈驅動信號DQSTEN來生成資料時脈信號DQST，並且可以基於互補資料時脈驅動信號DQSCEN來生成互補資料時脈信號DQSC。資料時脈發送器1324-2可以接收電阻設置信號RON＜1:n＞，並且可以基於電阻設置信號RON＜1:n＞來設置用於驅動資料時脈信號DQST和互補資料時脈信號DQSC的驅動力和/或強度。
當成對的系統時脈信號CLKT和CLKC停止時，停止控制電路1325可以將成對的資料時脈信號DQST和DQSC固定為不同的邏輯位準。停止控制電路1325可以耦接在內部時脈生成電路1322和時脈分配網絡1323之間。圖1、8、11和12所示的半導體裝置100、800、1100和1200內的元件之間的連接關係中的任何一種可以被應用為內部時脈生成電路1322、停止控制電路1325、時脈分配網絡1323和資料時脈生成電路1324之間的連接關係。第二半導體裝置1320還可以包括多個資料時脈生成電路。時脈分配網絡1323可以向包括資料時脈生成電路1324的所有資料時脈生成電路分配時脈信號。
命令解碼器1326可以透過命令匯流排1302接收從第一半導體裝置1310提供的命令信號CMD。命令解碼器1326可以解碼命令信號CMD以生成各種內部命令信號。模式設置電路1327可以在其中儲存第二半導體裝置1320的各種操作參數。上述各種操作參數可以包括第二半導體裝置1320的操作電阻值。模式設置電路1327可以向資料時脈生成電路1324的資料時脈發送器1324-2提供用於確定第二半導體裝置1320的操作電阻值的電阻設置信號RON＜1:n＞。當第二半導體裝置1320從第一半導體裝置1310接收關於電阻設置的命令信號CMD時，模式設置電路1327可以基於內部命令信號來改變電阻設置信號RON＜1:n＞的值。
第一半導體裝置1310可以停止系統時脈信號以測量資料時脈發送器1324-2的操作電阻值。第一半導體裝置1310可以將成對的系統時脈信號CLKT和CLKC固定為不同的邏輯位準以停止成對的系統時脈信號CLKT和CLKC。透過停止控制電路1325，第二半導體裝置1320可以將成對的資料時脈信號DQST和DQSC固定為不同的邏輯位準。監測電路1313可以監測被固定為不同邏輯位準的成對的資料時脈信號DQST和DQSC以生成監測的結果MNT。命令生成電路1312可以生成關於電阻設置的命令信號CMD。基於命令信號CMD，第二半導體裝置1320可以調整電阻設置信號RON＜1:n＞的值。基於電阻設置信號RON＜1:n＞，資料時脈發送器1324-2可以調整用於驅動成對的資料時脈信號DQST和DQSC的驅動力和/或強度。
儘管已經在上面描述了某些實施例，但本發明所屬技術領域中具有通常知識者將理解，所描述的實施例僅僅作為示例。因此，不應當基於描述的實施例來限制包括時脈路徑的半導體裝置。相反，在本文描述的包括時脈路徑的半導體裝置應當結合以上描述和圖式僅根據所附申請專利範圍來限制。
100,800,1100,1200:半導體裝置 110,810,1322:內部時脈生成電路 111,811,1111,1211:延遲鎖定環電路 112,812,1112,1212:多相時脈生成電路 113,813,1113,1213:分頻電路 120,820,1325:停止控制電路 121,821,1121,1221:停止信號生成電路 122,822,1122,1222:選通電路 130,830,1324:資料時脈生成電路 131,831,1131,1231,1324-1:觸發電路 132,832,1132,1232,1324-2:資料時脈發送器 140,840,1140,1240,1321:時脈接收器 150,850,1150,1250,1323:時脈分配網絡 210:預備停止信號生成器 211:第一觸發器 212:第二觸發器 213:第三觸發器 214:第四觸發器 215,421,521,1021,1061:第一反相器 216,422,522,1022,1062:第二反相器 217,461,561,1045,1085:及閘 220:停止信號驅動器 221:第一電晶體 222:第二電晶體 223:電容器 224,912:反相器 225:第三電晶體 310,1010:第一觸發電路 320,1050:第二觸發電路 411,511,921,1011,1051:第一反及閘 412,512,922,1012,1052:第二反及閘 413,513,923,1013,1053:第三反及閘 414,514,924,1014,1054:第四反及閘 423,523,1023,1063:第三反相器 424,524,1024,1064:第四反相器 425,525,1025,1065:第五反相器 426,526,1026,1066:第六反相器 427,527,1027,1067:第七反相器 428,528,1028,1068:第八反相器 431,531,925,1031,1071:第五反及閘 432,532,926,1032,,1072:第六反及閘 433,533,927,1033,1073:第七反及閘 434,534,928,1034,1074:第八反及閘 441,541,1041,1081:第九反及閘 442,542,1042,1082:第十反及閘 451,551,1043,1083:第九反相器 452,552:第十一反及閘 453,553:第十二反及閘 454,554:第十三反及閘 823,1223,1231:輸出時脈生成電路 910:位準信號生成器 911:第一多工器 913:第二多工器 920:輸出時脈驅動器 1044,1084:第十反相器 1300:半導體系統 1301:系統時脈匯流排 1302:命令匯流排 1303:資料時脈匯流排 1310:第一半導體裝置 1311:系統時脈生成電路 1312:命令生成電路 1313:監測電路 1320:第二半導體裝置 1326:命令解碼器 1327:模式設置電路 CLK_LV:時脈位準信號 CLK_LVB:互補時脈位準信號 CLKC:互補系統時脈信號 CLKDLL:延遲鎖定時脈信號 CLKT:系統時脈信號 CMD:命令信號 DQSC:互補資料時脈信號 DQSCEN:互補資料時脈驅動信號 DQST:資料時脈信號 DQSTEN:資料時脈驅動信號 IBCLK:第三內部時脈信號 IBCLKO:第三輸出時脈信號 IBEDGE:第三邊沿信號 ICLK:第一內部時脈信號 ICLKO:第一輸出時脈信號 IEDGE:第一邊沿信號 IEDGEB:經反相第一邊沿信號 INCLK:內部時脈信號 LVH:第一位準信號 LVL:第二位準信號 MNT:結果 Q:輸出節點 QBCLK:第四內部時脈信號 QBCLKO:第四輸出時脈信號 QBEDGE:第四邊沿信號 QCLK:第二內部時脈信號 QCLKO:第二輸出時脈信號 QEDGE:第二邊沿信號 QEDGEB:經反相第二邊沿信號 R:重置節點 RCLK:參考時脈信號 RCLKB:互補參考時脈信號 RCLKD:經分頻參考時脈信號 RON＜1:n＞:電阻設置信號 RST:重置信號 S:置位節點 SN:檢測節點 STOP:停止信號 STOP_PRE:預備停止信號 VDD:第一電源電壓 VSS:第二電源電壓
圖1是示出根據實施例的包括時脈路徑的半導體裝置的配置的圖。 圖2是示出圖1所示的停止信號生成電路的配置的圖。 圖3是示出圖1所示的觸發電路的配置的方塊圖。 圖4是示出圖3所示的第一觸發電路的配置的圖。 圖5是示出圖3所示的第二觸發電路的配置的圖。 圖6和圖7是示出根據實施例的半導體裝置的操作的圖。 圖8是示出根據實施例的半導體裝置的配置的圖。 圖9是示出圖8所示的輸出時脈生成電路的配置的圖。 圖10是示出圖8所示的觸發電路的配置的圖。 圖11是示出根據實施例的半導體裝置的配置的圖。 圖12是示出根據實施例的半導體裝置的配置的圖。 圖13是示出根據實施例的半導體系統的配置的圖。
100:半導體裝置
110:內部時脈生成電路
111:延遲鎖定環電路
112:多相時脈生成電路
113:分頻電路
120:停止控制電路
121:停止信號生成電路
122:選通電路
130:資料時脈生成電路
131:觸發電路
132:資料時脈發送器
140:時脈接收器
150:時脈分配網絡
CLK_LV:時脈位準信號
CLKC:互補系統時脈信號
CLKDLL:延遲鎖定時脈信號
CLKT:系統時脈信號
DQSC:互補資料時脈信號
DQSCEN:互補資料時脈驅動信號
DQST:資料時脈信號
DQSTEN:資料時脈驅動信號
IBCLK:第三內部時脈信號
ICLK:第一內部時脈信號
QBCLK:第四內部時脈信號
QCLK:第二內部時脈信號
RCLK:參考時脈信號
RCLKB:互補參考時脈信號
RCLKD:經分頻參考時脈信號
RON<1：n>:電阻設置信號
STOP:停止信號

Claims (34)

  1. 一種半導體裝置，包括： 內部時脈生成電路，基於參考時脈信號來生成具有不同相位的多個內部時脈信號； 停止控制電路，基於所述多個內部時脈信號來生成停止信號，以及基於所述參考時脈信號和所述停止信號來生成時脈位準信號；以及 資料時脈生成電路，基於所述多個內部時脈信號、所述停止信號和所述時脈位準信號來生成資料時脈信號和互補資料時脈信號。
  2. 如請求項1所述的半導體裝置，其中，所述內部時脈生成電路包括： 延遲鎖定環電路，基於所述參考時脈信號來執行延遲鎖定操作以生成延遲鎖定時脈信號；以及 多相時脈生成電路，接收所述延遲鎖定時脈信號以生成所述多個內部時脈信號。
  3. 如請求項2所述的半導體裝置，還包括時脈分配網絡，所述時脈分配網絡驅動所述延遲鎖定時脈信號以向所述多相時脈生成電路提供所述延遲鎖定時脈信號。
  4. 如請求項1所述的半導體裝置，其中，所述多個內部時脈信號具有比所述參考時脈信號低的頻率。
  5. 如請求項1所述的半導體裝置，其中，所述停止控制電路包括： 停止信號生成電路，檢測所述多個內部時脈信號的邏輯位準以生成所述停止信號；以及 選通電路，在所述停止信號被致能時生成具有與所述參考時脈信號對應的邏輯位準的所述時脈位準信號。
  6. 如請求項5所述的半導體裝置，其中，所述停止信號生成電路在所述多個內部時脈信號全部具有相同的邏輯位準時致能所述停止信號。
  7. 如請求項5所述的半導體裝置，其中，所述停止信號生成電路包括： 預備停止信號生成器，檢測所述多個內部時脈信號的邏輯位準以生成預備停止信號；以及 停止信號驅動器，在所述預備停止信號保持致能達預定時間量或更多時間量時致能所述停止信號。
  8. 如請求項1所述的半導體裝置，其中，所述資料時脈生成電路： 當所述停止信號被禁止時，基於所述內部時脈信號的邏輯位準來生成所述資料時脈信號和所述互補資料時脈信號，以及 當所述停止信號被致能時，基於所述時脈位準信號來生成所述資料時脈信號和所述互補資料時脈信號。
  9. 如請求項1所述的半導體裝置，其中，所述資料時脈生成電路包括： 觸發電路，基於所述多個內部時脈信號、所述停止信號和所述時脈位準信號來生成資料時脈驅動信號和互補資料時脈驅動信號；以及 資料時脈發送器，基於所述資料時脈驅動信號來生成所述資料時脈信號，以及基於所述互補資料時脈驅動信號來生成所述互補資料時脈信號。
  10. 如請求項9所述的半導體裝置，其中，所述觸發電路： 當所述停止信號被禁止時，基於所述多個內部時脈信號的邏輯位準來生成所述資料時脈驅動信號和所述互補資料時脈驅動信號，以及 當所述停止信號被致能時，生成具有與所述時脈位準信號對應的邏輯位準的所述資料時脈驅動信號，以及生成具有與所述時脈位準信號相反的邏輯位準的所述互補資料時脈驅動信號。
  11. 如請求項1所述的半導體裝置，還包括時脈分配網絡，所述時脈分配網絡驅動所述多個內部時脈信號以向所述資料時脈生成電路提供所述多個內部時脈信號。
  12. 一種半導體裝置，包括： 內部時脈生成電路，基於參考時脈信號來生成具有不同相位的多個內部時脈信號； 停止控制電路，基於所述多個內部時脈信號來生成停止信號，基於所述參考時脈信號和所述停止信號來生成時脈位準信號，以及基於所述多個內部時脈信號、所述停止信號和所述時脈位準信號來生成多個輸出時脈信號；以及 資料時脈生成電路，基於所述多個輸出時脈信號來生成資料時脈信號和互補資料時脈信號。
  13. 如請求項12所述的半導體裝置，其中，所述內部時脈生成電路包括： 延遲鎖定環電路，基於所述參考時脈信號來執行延遲鎖定操作以生成延遲鎖定時脈信號；以及 多相時脈生成電路，接收所述延遲鎖定時脈信號以生成所述多個內部時脈信號。
  14. 如請求項13所述的半導體裝置，還包括時脈分配網絡，所述時脈分配網絡驅動所述延遲鎖定時脈信號以向所述多相時脈生成電路提供所述延遲鎖定時脈信號。
  15. 如請求項12所述的半導體裝置，其中，所述多個內部時脈信號具有比所述參考時脈信號低的頻率。
  16. 如請求項12所述的半導體裝置，其中，所述停止控制電路包括： 停止信號生成電路，檢測所述多個內部時脈信號的邏輯位準以生成所述停止信號； 選通電路，在所述停止信號被致能時生成具有與所述參考時脈信號對應的邏輯位準的所述時脈位準信號；以及 輸出時脈生成電路，在所述停止信號被禁止時提供所述多個內部時脈信號作為所述多個輸出時脈信號，以及在所述停止信號被致能時基於所述時脈位準信號將所述多個輸出時脈信號固定為預定邏輯位準。
  17. 如請求項16所述的半導體裝置，其中，所述停止信號生成電路在所述多個內部時脈信號全部具有相同的邏輯位準時致能所述停止信號。
  18. 如請求項16所述的半導體裝置，其中，所述停止信號生成電路包括： 預備停止信號生成器，檢測所述多個內部時脈信號的邏輯位準以生成預備停止信號；以及 停止信號驅動器，在所述預備停止信號保持致能達預定時間量或更多時間量時致能所述停止信號。
  19. 如請求項16所述的半導體裝置，其中，所述輸出時脈生成電路包括： 位準信號生成器，基於所述停止信號和所述時脈位準信號來生成第一位準信號和第二位準信號；以及 輸出時脈驅動器，基於所述多個內部時脈信號、所述第一位準信號和所述第二位準信號來生成所述多個輸出時脈信號。
  20. 如請求項12所述的半導體裝置，還包括時脈分配網絡，所述時脈分配網絡驅動所述多個輸出時脈信號以向所述資料時脈生成電路提供所述多個輸出時脈信號。
  21. 一種半導體系統，包括： 第一半導體裝置，提供系統時脈信號，以及基於資料時脈信號和互補資料時脈信號來生成命令信號；以及 第二半導體裝置，基於所述系統時脈信號來生成多個內部時脈信號，基於所述多個內部時脈信號來生成所述資料時脈信號和所述互補資料時脈信號，在所述系統時脈信號停止時將所述資料時脈信號和所述互補資料時脈信號固定為不同的邏輯位準，以及基於所述命令信號來調整用於驅動所述資料時脈信號和所述互補資料時脈信號的驅動力。
  22. 如請求項21所述的半導體系統，其中，所述第一半導體裝置包括： 系統時脈生成電路，生成所述系統時脈信號； 監測電路，監測所述資料時脈信號和所述互補資料時脈信號以生成所述監測的結果；以及 命令生成電路，基於所述監測的結果來生成所述命令信號。
  23. 如請求項21所述的半導體系統，其中，所述第二半導體裝置包括： 內部時脈生成電路，基於從所述系統時脈信號生成的參考時脈信號來生成具有不同相位的所述多個內部時脈信號； 停止控制電路，基於所述多個內部時脈信號來生成停止信號，以及基於所述參考時脈信號和所述停止信號來生成時脈位準信號；以及 資料時脈生成電路，基於所述多個內部時脈信號、所述停止信號和所述時脈位準信號來生成所述資料時脈信號和所述互補資料時脈信號。
  24. 如請求項23所述的半導體系統，其中，所述內部時脈生成電路包括： 延遲鎖定環電路，基於所述參考時脈信號來執行延遲鎖定操作以生成延遲鎖定時脈信號；以及 多相時脈生成電路，基於所述延遲鎖定時脈信號來生成所述多個內部時脈信號。
  25. 如請求項24所述的半導體系統，還包括時脈分配網絡，所述時脈分配網絡驅動所述延遲鎖定時脈信號以向所述多相時脈生成電路提供所述延遲鎖定時脈信號。
  26. 如請求項23所述的半導體系統，其中，所述停止控制電路包括： 停止信號生成電路，檢測所述多個內部時脈信號的邏輯位準以生成所述停止信號；以及 選通電路，在所述停止信號被致能時生成具有與所述參考時脈信號對應的邏輯位準的所述時脈位準信號。
  27. 如請求項23所述的半導體系統，其中，所述資料時脈生成電路： 當所述停止信號被禁止時，基於所述內部時脈信號的邏輯位準來生成所述資料時脈信號和所述互補資料時脈信號，以及 當所述停止信號被致能時，基於所述時脈位準信號來生成所述資料時脈信號和所述互補資料時脈信號。
  28. 如請求項23所述的半導體系統，還包括時脈分配網絡，所述時脈分配網絡驅動所述多個內部時脈信號以向所述資料時脈生成電路提供所述多個內部時脈信號。
  29. 如請求項21所述的半導體系統，其中，所述第二半導體裝置包括： 內部時脈生成電路，基於從所述系統時脈信號生成的參考時脈信號來生成具有不同相位的所述多個內部時脈信號； 停止控制電路，基於所述多個內部時脈信號來生成停止信號，基於所述參考時脈信號和所述停止信號來生成時脈位準信號，以及基於所述多個內部時脈信號、所述停止信號和所述時脈位準信號來生成多個輸出時脈信號；以及 資料時脈生成電路，基於所述多個輸出時脈信號來生成資料時脈信號和互補資料時脈信號。
  30. 如請求項29所述的半導體系統，其中，所述內部時脈生成電路包括： 延遲鎖定環電路，基於所述參考時脈信號來執行延遲鎖定操作以生成延遲鎖定時脈信號；以及 多相時脈生成電路，接收所述延遲鎖定時脈信號以生成所述多個內部時脈信號。
  31. 如請求項30所述的半導體系統，還包括時脈分配網絡，所述時脈分配網絡驅動所述延遲鎖定時脈信號以向所述多相時脈生成電路提供所述延遲鎖定時脈信號。
  32. 如請求項29所述的半導體系統，其中，所述停止控制電路包括： 停止信號生成電路，檢測所述多個內部時脈信號的邏輯位準以生成所述停止信號； 選通電路，在所述停止信號被致能時生成具有與所述參考時脈信號對應的邏輯位準的所述時脈位準信號；以及 輸出時脈生成電路，在所述停止信號被禁止時提供所述多個內部時脈信號作為所述多個輸出時脈信號，以及在所述停止信號被致能時基於所述時脈位準信號將所述多個輸出時脈信號固定為預定邏輯位準。
  33. 如請求項29所述的半導體系統，還包括時脈分配網絡，所述時脈分配網絡驅動所述多個輸出時脈信號以向所述資料時脈生成電路提供所述多個輸出時脈信號。
  34. 如請求項21所述的半導體系統，其中，所述第二半導體裝置還包括： 命令解碼器，基於所述命令信號來生成內部命令信號；以及 模式設置電路，基於所述內部命令信號來生成電阻設置信號，以及 其中，用於驅動所述資料時脈信號和所述互補資料時脈信號的所述驅動力基於所述電阻設置信號被調整。
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