KR20020002565A - 노이즈 제어가 가능한 지연고정루프 - Google Patents

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Abstract

본 발명은 반도체메모리 장치의 노이즈 제어가 가능한 지연고정루프에 관한 것으로 클럭신호에 노이즈가 발생하여도 동작하지 않아서 tAC를 개선하는 지연고정루프를 제공하는데 그 목적이 있다. 이를 위하여 본 발명은 반도체메모리 장치에 있어서, 외부의 정 클럭신호를 입력받아 클럭의 하강 에지에서 활성화되는 하강클럭신호를 생성하는 제1클럭버퍼; 외부의 클럭신호를 입력받아 클럭의 상승 에지에서 활성화되는 상승클럭신호를 생성하는 제2클럭버퍼; 상기 상승클럭신호를 입력받아서 여덟 클록마다 한번씩 펄스를 생성하기 위한 클럭분주기; 상기 클럭분주기으로부터의 기준신호와 딜레이모델부로부터 피드백되는 피드백신호를 입력받아 비교하기 위한 위상비교기; 상기 위상비교기의 출력과 제1 및 제2저역통과필터로부터의 출력신호를 입력받아 쉬프트 레지스터를 좌우로 이동시키는 오른쪽쉬프트신호와 왼쪽쉬프트신호를 생성하기 위한 쉬프트제어기; 상기 쉬프트제어기의 오른쪽쉬프트신호와 왼쪽쉬프트신호를 입력받아 출력신호를 좌우로 이동하여 딜레이 양을 제어하기 위한 쉬프트 레지스터; 상기 쉬프트레지스터의 출력신호에 응답하고 클럭분주기로부터 출력신호를 입력받아 딜레이의 양을 조절하기 위한 제1딜레이 라인; 상기 쉬프트레지스터의 출력신호에 응답하고 상기 상승클럭신호를 입력받아 딜레이의 양을 조절하기 위한 제2딜레이라인; 상기 쉬프트레지스터의 출력신호에 응답하고 상기 하강클럭신호를 입력받아 딜레이의 양을 조절하기 위한 제3딜레이라인; 상기 제1딜레이라인으로부터 딜레이가 조절된 피드백딜레이신호를 입력받아 외부에서 유입된 클록과 실제 내부 클록간의 시간 차이를 보상하는 딜레이모델부; 상기 제2 및 제3딜레이라인의 출력신호를 입력받아 내부 회로로 구동시키는 지연고정루프 신호 구동부; 상기 쉬프트제어기로부터 지연고정루프 록킹신호와 셀프리프레시신호와 파워업신호와 지연고정루프 리셋신호와 지연고정루프 디제이블신호를 입력받아 저역통과필터를 활성화시키기 위한 저역통과필터제어부; 상기 저역통과필터제어부로부터 저역통과필터활성화신호를 입력받고 상기 위상비교기로부터의 출력인 제1 및 제3위상비교신호를 입력받아 위상비교기로부터 출력된 결과값의 횟수를 카운트하기 위한 제1저역통과필터; 및 상기 저역통과필터제어부로부터 저역통과필터활성화신호를 입력받고 상기 위상비교기로부터의 출력인 제2 및 제4위상비교신호를 입력받아 위상비교기로부터 출력된 결과값의 횟수를 카운트하기 위한 제2저역통과필터를 포함하여 이루어진다.

Description

노이즈 제어가 가능한 지연고정루프{Delay locked loop that noise control is available}
본 발명은 반도체메모리 장치에 관한 것으로, 특히 노이즈 제어가 가능한 지연고정루프에 관한 것이다.
일반적으로, 지연고정루프란 반도체메모리 장치에서 클록을 사용하는 동기식 메모리의 내부 클록을 에러 없이 외부 클록과 일치되게 하기 위해서 사용하는 회로이다. 즉 외부에서 들어오는 클록이 내부에서 사용될 때 타이밍 딜레이가 발생하는데, 이 타이밍 딜레이를 제어하여 내부에서 사용하는 클록이 외부에서 들어오는 클록과 동일하게 동기되도록 하기 위해서 사용한다.
도1은 종래기술에 따른 지연고정루프의 블록도이다.
도1을 참조하면, 종래기술의 지연고정루프는 외부 클럭바(CLKb)를 입력받아 클럭의 하강 에지에서 활성화되는 하강클럭신호(fclkt2)를 생성하는 제1클럭버퍼(100)와, 외부클럭을 입력받아 클럭의 상승 에지에서 활성화되는 상승클럭신호(rclkt2)를 생성하는 제2클럭버퍼(110)와, 상기 상승클럭신호(rclkt2)를 입력받아서 여덟 클록마다 한번씩 펄스를 생성하기 위한 클럭분주기(120)와, 상기 클럭분주기(120)으로부터의 기준신호(ref)와 딜레이모델부로부터 피드백되는 피드백신호(feedback)를 입력받아 비교하기 위한 위상비교기(130)와, 상기 위상비교기(130)의 출력을 입력받아 쉬프트 레지스터를 좌우로 이동시키는 오른쪽쉬프트신호(SR)와 왼쪽쉬프트신호(SL)를 생성하기 위한 쉬프트제어기(140)와, 상기 쉬프트제어기(140)의 오른쪽쉬프트신호(SR)와 왼쪽쉬프트신호(SL)를 입력받아 출력신호를 좌우로 이동하여 딜레이 양을 제어하기 위한 쉬프트 레지스터(150)와, 상기 쉬프트레지스터(150)의 출력신호에 응답하고 클럭분주기(120)로부터 출력신호를 입력받아 딜레이의 양을 조절하기 위한 제1딜레이 라인(160)과, 상기 쉬프트레지스터(150)의 출력신호에 응답하고 상기 상승클럭신호(rclkt2)를 입력받아 딜레이의 양을 조절하기 위한 제2딜레이라인(170)과, 상기 쉬프트레지스터(150)의 출력신호에 응답하고 상기 하강클럭신호(fclkt2)를 입력받아 딜레이의 양을 조절하기 위한 제3딜레이라인(180)과, 상기 제1딜레이라인(160)으로부터 딜레이가 조절된 피드백딜레이신호(feedback_dly1)를 입력받아 외부에서 유입된 클록과 실제 내부 클록간의 시간 차이를 보상하는 딜레이모델부(190)와, 상기 제2 및 제3딜레이라인(170, 180)의 출력신호를 입력받아 내부 회로로 구동시키는 지연고정루프 신호 구동부(200)를 구비한다.
동작을 설명하면, 상기 클럭분주기(120)는 외부에서 들어오는 상기 상승클럭신호(rclkt2)를 입력받아서 여덟 클럭마다 한번씩 클럭에 동기되는 기준신호(ref)와 딜레이라인입력신호(delay_in)를 생성한다. 상기 기준신호(ref)는 딜레이모델부(190)를 통하여 보상하고자 하는 시간 지연을 모델링하여 피드백되는 피드백신호(feedback)와 비교하는 기준이 되는 신호로써 사용되고, 상기 딜레이라인입력신호(delay_in)는 제1딜레이라인(160)으로 입력되어서 상기 쉬프트레지스터(150)에 의해 조절된 딜레이를 가지며 상기 딜레이모델부(190)를 거쳐서 상기 피드백신호(feedback)를 인에이블시킨다. 이렇게 생성된 상기 피드백신호(feedback)는 상기 기준신호(ref)의 상승 에지와 위상비교기(130)에서 비교가 되고, 비교된 결과 값을 입력받아 상기 쉬프트제어기(140)에서 상기 오른쪽쉬프트신호(SR)과 상기 왼쪽쉬프트신호(SL)를 출력하게 된다.
도2는 종래기술의 위상비교기(130)와 쉬프트제어기(140)의 상세한 회로도이다.
도2를 참조하면, 종래기술의 위상비교기(130)는 상기 기준신호(ref)와 상기 피드백신호(feedback)를 비교하여 제1 및 제2위상비교신호(PC0, PC1)를 생성하기 위한 제1비교기(210)와, 상기 피드백신호(feedback)를 단위 딜레이만큼 지연시키는 단위딜레이부(220)와, 상기 기준신호(ref)와 상기 단위딜레이부(220)의 출력신호를 입력받아서 비교하여 제3 및 제4위상비교신호(PC2, PC3)를 생성하기 위한 제2비교기(230)와, 상기 기준신호(ref)와 상기 피드백신호(feedback)를 입력받아서 비교펄스신호(cmp_pulse)를 생성하기 위한 펄스생성기(240)를 구비한다.
도2를 참조하면, 종래기술의 쉬프트제어기(140)는 상기 제1위상비교신호(PC0)와 상기 제3위상비교신호(PC2)를 입력받는 제1난드게이트(250)와, 상기 제1난드게이트(250)의 출력을 입력받는 제1인버터(255)와, 상기 제2위상비교신호(PC1)와 상기 제4위상비교신호(PC3)를 입력받는 제2난드게이트(260)와, 상기 제2난드게이트(260)의 출력을 입력받는 제2인버터(265)와, 상기 제1인버터(255)의 출력과 상기 비교펄스신호(cmp_pulse)를 입력받는 제3난드게이트(270)와, 상기 제3난드게이트(270)의 출력을 입력받아 오른쪽쉬프트신호(SR)를 출력하는 제3인버터(275)와, 상기 제2인버터(265)의 출력과 상기 비교펄스신호(cmp_pulse)를 입력받는 제4난드게이트(280)와, 상기제4난드게이트(280)의 출력을 입력받아 왼쪽쉬프트신호(SL)를 출력하는 제4인버터(285)와, 상기 오른쪽쉬프트신호(SR)와 상기 왼쪽쉬프트신호(SL)를 입력받는 노아게이트(290)와, 상기 노아게이트(290)의 출력을 입력받아 지연고정루프 록킹신호(DLL_LOCKz)를 출력하는 제5인버터(295)를 구비한다.
상기 위상비교기(130)의 펄스생성기(240)는 상기 기준신호(ref)와 상기 피드백신호(feedback)가 동시에 하이인 구간에서 펄스를 만든다. 이렇게 만들어진 비교펄스신호(com_pulse)가 활성화될 때 상기 쉬프트제어기(140)는 위상비교기를 통해 나온 신호 제1 내지 제4위상비교신호(PC0, PC1, PC2, PC3)를 입력받아서 상기 오른쪽쉬프트신호(SR)와 상기 왼쪽쉬프트신호(SL)를 출력한다.
상기 오른쪽쉬프트신호(SR)과 상기 왼쪽쉬프트신호(SL)는 상기 쉬프트레지스터(150)을 동작시켜 딜레이의 양을 제어하도록 한다. 상기와 같은 방식으로 계속 반복하면서 상기 기준신호(ref)와 상기 피드백신호(feedback)가 최소의 지터(Jitter)를 가지는 순간에 록킹(Locking)되어 지연고정루프 클럭이 생성된다.
상기와 같이 생성된 지연고정루프 클럭을 입력받아서 실제의 데이터가 전달되고 출력 버퍼를 통하여 셀의 데이터를 칩 외부로 출력시키게 되는데, 이 때 출력된 데이터(DQ)와 외부 클럭과의 차이를 규정한 AC 파라미터로 tAC(DQ edge to clock edge skew)가 있다.
상기 위상비교기(130)는 지연고정루프 클럭이 생성되어 록킹(Locking)이 걸린 이 후에도 8 클럭 마다 한 번씩 상기 기준신호(ref)와 상기 피드백신호(feedback)를 비교하여 상기 기준신호(ref)와 상기피드백신호(feedback)의 차이가 있는 경우에 다시 상기 쉬프트레지스터(150)를 쉬프트시키는 동작을 수행한다.
따라서 상기 기준신호(ref)와 상기 피드백신호(feedback)가 노이즈에 의하여 차이가 발생할 경우에도 상기 위상비교기(130)는 두 신호를 비교하는 동작을 수행하게 되고 쉬프트레지스터를 쉬프트하게 된다.
이렇게 노이즈에 의하여 딜레이의 양이 다시 조절된 지연고정루프 클럭을 가지고 데이터가 외부로 출력되게 되고 단위 딜레이의 단 수가 바뀐 지연고정루프 클럭을 입력받아서 데이터가 외부로 출력되는 경우 그 단위 딜레이의 단 수 만큼 상기 AC 파라미터 tAC를 손해보게 되는 문제점이 발생한다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로써, 클럭신호에 노이즈가 발생하여도 동작하지 않아서 tAC를 개선하는 지연고정루프를 제공하는데 그 목적이 있다.
도1은 종래기술에 따른 지연고정루프의 블록도,
도2는 종래기술의 위상비교기와 쉬프트제어기의 상세한 회로도,
도3는 본 발명의 위상고정루프의 구성을 나타내는 블럭도,
도4는 본 발명의 쉬프트제어기의 상세한 회로도,
도5는 본 발명의 저역통과필터제어부의 상세한 회로도,
도6은 본 발명의 제1저역통과필터의 상세한 회로도,
도7은 지연고정루프의 종래기술과 본 발명의 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명 *
300 : 제1클럭버퍼 320 : 클럭분주기
330 : 위상비교기 410 : 저역필터제어부
420 : 제1저역필터 430 : 제2저역필터
상기 목적을 달성하기 위하여 본 발명의 지연고정루프는 반도체메모리 장치에 있어서, 외부의 정 클럭신호를 입력받아 클럭의 하강 에지에서 활성화되는 하강클럭신호를 생성하는 제1클럭버퍼; 외부의 클럭신호를 입력받아 클럭의 상승 에지에서 활성화되는 상승클럭신호를 생성하는 제2클럭버퍼; 상기 상승클럭신호를 입력받아서 여덟 클록마다 한번씩 펄스를 생성하기 위한 클럭분주기; 상기 클럭분주기으로부터의 기준신호와 딜레이모델부로부터 피드백되는 피드백신호를 입력받아 비교하기 위한 위상비교기; 상기 위상비교기의 출력과 제1 및 제2저역통과필터로부터의 출력신호를 입력받아 쉬프트 레지스터를 좌우로 이동시키는 오른쪽쉬프트신호와 왼쪽쉬프트신호를 생성하기 위한 쉬프트제어기; 상기 쉬프트제어기의 오른쪽쉬프트신호와 왼쪽쉬프트신호를 입력받아 출력신호를 좌우로 이동하여 딜레이 양을 제어하기 위한 쉬프트 레지스터; 상기 쉬프트레지스터의 출력신호에 응답하고 클럭분주기로부터 출력신호를 입력받아 딜레이의 양을 조절하기 위한 제1딜레이 라인; 상기 쉬프트레지스터의 출력신호에 응답하고 상기 상승클럭신호를 입력받아 딜레이의 양을 조절하기 위한 제2딜레이라인; 상기 쉬프트레지스터의 출력신호에 응답하고 상기 하강클럭신호를 입력받아 딜레이의 양을 조절하기 위한 제3딜레이라인; 상기 제1딜레이라인으로부터 딜레이가 조절된 피드백딜레이신호를 입력받아 외부에서 유입된 클록과 실제 내부 클록간의 시간 차이를 보상하는 딜레이모델부; 상기 제2 및 제3딜레이라인의 출력신호를 입력받아 내부 회로로 구동시키는 지연고정루프 신호 구동부; 상기 쉬프트제어기로부터 지연고정루프 록킹신호와 셀프리프레시신호와 파워업신호와 지연고정루프 리셋신호와 지연고정루프 디제이블신호를 입력받아 저역통과필터를 활성화시키기 위한 저역통과필터제어부; 상기 저역통과필터제어부로부터 저역통과필터활성화신호를 입력받고 상기 위상비교기로부터의 출력인 제1 및 제3위상비교신호를 입력받아 위상비교기로부터 출력된 결과값의 횟수를 카운트하기 위한 제1저역통과필터; 및 상기 저역통과필터제어부로부터 저역통과필터활성화신호를 입력받고 상기 위상비교기로부터의 출력인 제2 및 제4위상비교신호를 입력받아 위상비교기로부터 출력된 결과값의 횟수를 카운트하기 위한 제2저역통과필터를 포함하여 이루어진다.
또한, 본 발명은 위상검출기와 쉬프트레지스터를 구비한 지연고정루프에 있어서, 지연고정루프가 록킹되었을 때 인에이블되고, 상기 위상검출기로부터의 위상비교신호가 노이즈에 의한 신호인지를 검출하여 상기 쉬프트레지스터의 구동을 제어하는 노이즈판별수단을 구비하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도3는 본 발명의 위상고정루프의 구성을 나타내는 블럭도이다.
도3을 참조하면, 본 발명의 위상고정루프는 외부 클럭바(CLKb)를 입력받아 클럭의 하강 에지에서 활성화되는 하강클럭신호(fclkt2)를 생성하는 제1클럭버퍼(300)와, 외부클럭을 입력받아 클럭의 상승 에지에서 활성화되는 상승클럭신호(rclkt2)를 생성하는 제2클럭버퍼(310)와, 상기 상승클럭신호(rclkt2)를 입력받아서 여덟 클록마다 한번씩 펄스를 생성하기 위한 클럭분주기(320)와, 상기 클럭분주기(320)으로부터의 기준신호(ref)와 딜레이모델부로부터 피드백되는 피드백신호(feedback)를 입력받아 비교하기 위한 위상비교기(330)와, 상기 위상비교기(330)의 출력과 제1 및 제2저역통과필터로부터의 출력신호를 입력받아쉬프트 레지스터를 좌우로 이동시키는 오른쪽쉬프트신호(SR)와 왼쪽쉬프트신호(SL)를 생성하기 위한 쉬프트제어기(340)와, 상기 쉬프트제어기(340)의 오른쪽쉬프트신호(SR)와 왼쪽쉬프트신호(SL)를 입력받아 출력신호를 좌우로 이동하여 딜레이 양을 제어하기 위한 쉬프트 레지스터(350)와, 상기 쉬프트레지스터(350)의 출력신호에 응답하고 클럭분주기(320)로부터 출력신호를 입력받아 딜레이의 양을 조절하기 위한 제1딜레이 라인(360)과, 상기 쉬프트레지스터(350)의 출력신호에 응답하고 상기 상승클럭신호(rclkt2)를 입력받아 딜레이의 양을 조절하기 위한 제2딜레이라인(370)과, 상기 쉬프트레지스터(350)의 출력신호에 응답하고 상기 하강클럭신호(fclkt2)를 입력받아 딜레이의 양을 조절하기 위한 제3딜레이라인(380)과, 상기 제1딜레이라인(360)으로부터 딜레이가 조절된 피드백딜레이신호(feedback_dly1)를 입력받아 외부에서 유입된 클록과 실제 내부 클록간의 시간 차이를 보상하는 딜레이모델부(390)와, 상기 제2 및 제3딜레이라인(370, 380)의 출력신호를 입력받아 내부 회로로 구동시키는 지연고정루프 신호 구동부(400)와, 상기 쉬프트제어기(340)로부터 지연고정루프 록킹신호(dll_lockz)와 셀프리프레시신호(sref)와 파워업신호(pwrup)와 지연고정루프 리셋신호(dll_reset)와 지연고정루프 디제이블신호(dis_dll)를 입력받아 저역통과필터를 활성화시키기 위한 저역통과필터제어부(410)와, 상기 저역통과필터제어부(410)로부터 저역통과필터활성화신호(lpf_en)를 입력받고 상기 위상비교기(330)로부터의 출력인 제1 및 제3위상비교신호(PC0, PC2)를 입력받아 위상비교기(330)로부터 출력된 결과값의 횟수를 카운트하기 위한제1저역통과필터(420)와, 상기 저역통과필터제어부(410)로부터 저역통과필터활성화신호(lpf_en)를 입력받고 상기 위상비교기(330)로부터의 출력인 제2 및 제4위상비교신호(PC1, PC3)를 입력받아 위상비교기(330)로부터 출력된 결과값의 횟수를 카운트하기 위한 제2저역통과필터(430)를 구비한다.
상기 저역통과필터제어부(410)의 입력신호 중의 하나로 지연고정루프 록킹신호(dll)lockz)가 있는데, 상기 지연고정루프 록킹신호(dll_lockz)는 지연고정루프 클럭이 록킹(locking)이 걸리기 전에는 논리 하이 레벨로 유지되다가 록킹이 되면 논리 로우 레벨로 하강하며 지연고정루프의 록킹 정보를 갖는 신호이다.
그러므로 록킹이 되기 전에는 상기 저역통과필터활성화신호(lpf_en)는 논리 로우로 상기 제1 및 제2저역통과필터(420, 430)를 동작시키지 않고, 록킹이 된 이 후부터 상기 저역통과필터활성화신호(lpf_en)이 논리 하이로 상승하여 상기 제1 및 제2저역통과필터(420, 430)을 동작시킨다.
도4는 본 발명의 쉬프트제어기(340)의 상세한 회로도이다.
도4를 참조하면, 본 발명의 쉬프트제어기(340)는 상기 제1 및 제3위상비교신호(PC0, PC2)와 상기 저역통과필터활성화신호(lpf_en)와 상기 제1저역통과필터(420)의 출력을 입력받는 제1입력부(440)와, 상기 제2 및 제4위상비교신호(PC1, PC3)와 상기 저역통과필터활성화신호(lpf_en)와 상기 제2저역통과필터(430)의 출력을 입력받는 제2입력부(450)와, 상기 제1 및 제2입력부(440, 450)의 출력과 상기 비교펄스신호(cmp_pulse)를 입력받아 상기 오른쪽쉬프트신호(SR)와 왼쪽쉬프트신호(SL)와 상기 지연고정루프 록킹신호(DLL_LOCKz)를 출력하기 위한 출력부(460)를 구비한다.
구체적으로, 상기 제1입력부(440)는 상기 제1 및 제3위상비교신호(PC0, PC2)를 입력받는 난드게이트(441)와, 상기 난드게이트(441)의 출력과 상기 저역통과필터활성화신호(lpf_en)를 입력받는 제1노아게이트(442)와, 상기 노아게이트(442)의 출력을 입력받는 제1인버터(443)와, 상기 제1인버터(443)의 출력을 입력받는 제2인버터(444)와, 상기 제2인버터(444)의 출력과 상기 제1저역통과필터(420)의 출력을 입력받는 제2노아게이트(445)와, 상기 제1노아게이트의 출력을 입력받는 제3인버터(446)를 구비한다.
구체적으로, 상기 제2입력부(450)는 상기 제2 및 제4위상비교신호(PC1, PC3)를 입력받는 난드게이트(451)와, 상기 난드게이트(451)의 출력과 상기 저역통과필터활성화신호(lpf_en)를 입력받는 제1노아게이트(452)와, 상기 노아게이트(452)의 출력을 입력받는 제1인버터(453)와, 상기 제1인버터(453)의 출력을 입력받는 제2인버터(454)와, 상기 제2인버터(454)의 출력과 상기 제2저역통과필터(430)의 출력을 입력받는 제2노아게이트(455)와, 상기 제1노아게이트의 출력을 입력받는 제3인버터(456)를 구비한다.
구체적으로, 상기 출력부(460)는 상기 제1입력부(440)의 출력과 상기 비교펄스신호(cmp_pulse)를 입력받는 제1난드게이트(461)와, 상기 제1난드게이트(461)의 출력을 입력받아 오른쪽쉬프트신호(SR)를 출력하는 제1인버터(462)와, 상기 제2입력부(450)의 출력과 상기 비교펄스신호(cmp_pulse)를 입력받는 제2난드게이트(463)와, 상기 제2난드게이트(463)의 출력을 입력받아 왼쪽쉬프트신호(SL)를 출력하는제2인버터(464)와, 상기 제1인버터(462)와 상기 제2인버터(464)의 출력을 입력받는 노아게이트(465)와, 상기 노아게이트(465)의 출력을 입력받아 지연고정루프 록킹신호(DLL_LOCKz)를 출력하는 제3인버터(466)를 구비한다.
동작을 설명하면, 록킹(Locking) 이 후에 상기 저역통과필터활성화신호(lpf_en)가 논리 로우인 경우, 상기 쉬프트제어기(340)는 상기 제1입력부(440)의 제1노아게이트(442)에서 상기 제1 및 제3위상비교신호(PC0, PC2)를 받아들이고, 상기 제2입력부(450)의 제1노아게이트(452)에서 상기 제2 및 제4위상비교신호(PC1, PC3)를 입력받아서 쉬프트레지스터를 이동시키는 왼쪽 및 오른쪽쉬프트신호(SL, SR)을 출력하게 된다.
반면에, 상기 저역통과필터활성화신호(lpf_en)가 논리 하이인 경우, 상기 쉬프트제어기(340)는 상기 상기 제1입력부(440)의 제1노아게이트(442)에서 상기 제1 및 제3위상비교신호(PC0, PC2)의 입력을 차단하고, 상기 제2입력부(450)의 제1노아게이트(452)에서 상기 제2 및 제4위상비교신호(PC1, PC3)의 입력을 차단하며, 상기 제1입력부(440)의 제2노아게이트(445)에서 상기 제1저역통과필터(420)의 출력인 제1쉬프트신호(shift_R)을 입력받고, 상기 제2입력부(450)의 제2노아게이트(455)에서 상기 제2저역통과필터(430)의 출력인 제2쉬프트신호(shift_l)을 입력받는다.
이렇게 입력된 상기 제1 및 제2쉬프트신호(shift_R, shift_L)에 의하여 활성화된 상기 왼쪽 및 오른쪽쉬프트신호(SL, SR)를 가지고 상기 쉬프트레지스터(350)를 제어한다.
도5는 본 발명의 저역통과필터제어부(410)의 상세한 회로도이다.
도5를 참조하면, 본 발명의 저역통과필터제어부(410)는 셀프리프레시신호(sref)와 파워업신호(pwrup)와 지연고정루프 디제이블신호(dis_dll)와 지연고정루프 리셋신호(dll_resetz)를 입력받아 지연고정루프가 동작함을 알려주는 초기화부(500)와, 지연고정루프 록킹신호(DLL_LOCKz)를 입력받고 상기 초기화부(500)의 출력을 입력받아 저역통과필터활성화신호(lpf_en)를 출력하는 활성화부(510)를 구비한다.
구체적으로, 상기 초기화부(500)는 상기 파워업신호(pwrup)를 입력받는 제1인버터(501)와, 상기 셀프리프레시신호(sref)와 상기 제1인버터(501)의 출력을 입력받는 노아게이트(502)와, 지연고정루프 디제이블신호(dis_dll)를 입력받는 제2인버터(503)와, 지연고정루프 리셋신호(dll_resetz)를 입력받는 지연부(504)와, 상기 노아게이트(502)의 출력과 상기 제2인버터(503)의 출력과 상기 지연부(504)의 출력을 입력받는 난드게이트(505)와, 상기 난드게이트(505)의 출력을 입력받아 반전하는 반전부(506)를 구비한다.
구체적으로, 상기 활성화부(510)는 지연고정루프 록킹신호(DLL_LOCKz)를 입력받는 제1인버터(511)와, 상기 초기화부(500)의 출력과 상기 인버터(511)의 출력을 입력받는 난드게이트(512)와, 상기 난드게이트(512)의 출력을 입력받아 저역통과필터활성화신호(lpf_en)를 생성하는 제2인버터(513)를 구비한다.
동작을 살펴보면, 상기 셀프리프레시신호(sref)가 셀프리프레시 모드에서 탈출하여 지연고정루프가 동작할 때 논리 로우 레벨을 유지하고, 상기 파워업신호(pwrup)가 논리 하이 레벨을 유지하며, 상기 지연고정루프디제이블신호(dis_dll)신호가 논리 로우 레벨로 있어서 지연고정루프가 동작함을 알려줄 때 상기 초기화부(500)의 난드게이트(505)의 입력이 모두 논리 하이가 되어서 상기 난드게이트(505)의 출력이 논리 로우가 된다. 상기 난드게이트(505)의 출력은 다시 반전부(506)를 거쳐서 논리 하이로 반전이 되고, 상기 지연고정루프 록킹신호(DLL_LOCKz)가 지연고정루프가 록킹(Locking)이 되었음을 인식하는 레벨인 논리 로우 레벨로 하강할 때 상기 활성화부(510)의 난드게이트(512)의 입력이 모두 하이가 되어서 상기 저역통과필터활성화신호(lpf_en)는 논리 하이로 활성화된다.
도6은 본 발명의 제1저역통과필터(420)의 상세한 회로도이다.
도6을 참조하면, 본 발명의 제1저역통과필터(420)는 상기 제1 및 제3위상비교신호(PC0, PC2)와 상기 저역통과필터활성화신호(lpf_en)를 입력받는 입력부(600)와, 상기 위상비교기(330)로부터 출력된 제어펄스신호(hit)와 상기 입력부(600)의 출력을 입력받아 카운터의 쉬프팅을 제어하기 위한 제어부(610)와, 상기 입력부(600)의 출력을 입력받고 상기 제어부(610)의 출력에 제어받아 상기 제1 및 제3위상비교신호(PC0, PC2)의 논리 값을 카운팅하기 위한 카운터(620)와, 상기 카운터(620)의 출력을 입력받아 래치하고 쉬프트신호를 출력하기 위한 래치 및 출력부(630)를 구비한다.
구체적으로, 상기 입력부(600)는 상기 제1 및 제3위상비교신호(PC0, PC2)와 상기 저역통과필터활성화신호(lpf_en)를 입력받는 난드게이트(601)와, 상기 난드게이트(601)의 출력을 입력받는 인버터(602)를 구비한다.
구체적으로, 상기 제어부(610)는 상기 제어펄스신호(hit)를 입력받아 지연및 반전하는 반전부(611)와, 상기 제어펄스신호(hit)와 상기 입력부(600)의 출력을 입력받는 난드게이트(612)와, 상기 난드게이트(612)의 출력을 입력받는 인버터(613)를 구비한다.
구체적으로, 상기 카운터(620)는 상기 제어부의 출력신호를 반전하는 인버터(627)와, 상기 제어부(610)의 출력신호에 제어받고 피드백된 제6스테이지의 출력과 상기 입력부(600)의 출력을 입력받는 제1스테이지(621)와, 상기 제1스테이지(621)와, 상기 제어부(610)의 출력에 제어받고 상기 제1스테이지(621)의 출력을 입력받는 제2스테이지(622)와, 상기 제어부(610)의 출력신호에 제어받고 상기 제2스테이지(622)의 출력과 상기 입력부(600)의 출력을 입력받는 제3스테이지(623)와, 상기 제어부(610)의 출력에 제어받고 상기 제3테이지(623)의 출력을 입력받는 제4스테이지(624)와, 상기 제어부(610)의 출력신호에 제어받고 상기 제4스테이지(624)의 출력과 상기 입력부(600)의 출력을 입력받는 제5스테이지(625)와, 상기 제어부(610)의 출력신호에 제어받고 상기 제5스테이지(625)의 출력을 입력받는 제6스테이지(626)를 구비한다.
구체적으로 상기 카운터(620)의 제1 내지 제6스테이지의 구성에 관하여 설명하면, 상기 제1스테이지(621)는 엔모스트랜지스터의 게이트가 상기 제어부(610)의 출력신호를 입력받고 피모스트랜지스터의 게이트가 상기 인버터(627)의 출력을 입력받아 피드백된 상기 제6스테이지(626)의 출력을 전달하는 트랜스퍼게이트(10)와, 상기 입력부(600)의 출력과 상기 트랜스퍼게이트(10)의 출력을 입력받는 난드게이트(11)와, 상기 난드게이트(11)의 출력을 입력받고 자신의 출력이 상기 트랜스퍼게이트(10)의 출력에 연결되어 래치하는 제1인버터(12)와, 상기 난드게이트(11)의 출력을 입력받는 제2인버터(13)를 구비한다.
상기 제2스테이지(622)는 피모스트랜지스터의 게이트가 상기 제어부(610)의 출력신호를 입력받고 엔모스트랜지스터의 게이트가 상기 인버터(627)의 출력을 입력받아 상기 제1스테이지(621)의 출력을 전달하는 트랜스퍼게이트(20)와, 상기 트랜스퍼게이트(20)의 출력을 입력받는 제1인버터(21)와, 상기 제1인버터(21)의 출력을 입력받고 자신의 출력이 상기 트랜스퍼게이트(20)의 출력에 연결되어 래치하는 제2인버터(22)와, 상기 제1인버터(21)의 출력을 입력받는 제3인버터(23)를 구비한다.
상기 제5스테이지(625)는 상기 입력부(600)의 출력을 입력받는 제1인버터(628)와, 엔모스트랜지스터의 게이트가 상기 제어부(610)의 출력신호를 입력받고 피모스트랜지스터의 게이트가 상기 인버터(627)의 출력을 입력받아 상기 제4스테이지(624)의 출력을 전달하는 트랜스퍼게이트(30)와, 상기 제1인버터(628)의 출력과 상기 트랜스퍼게이트(30)의 출력을 입력받는 난드게이트(31)와, 상기 난드게이트(31)의 출력을 입력받고 자신의 출력이 상기 트랜스퍼게이트(30)의 출력에 연결되어 래치하는 제2인버터(32)와, 상기 난드게이트(31)의 출력을 입력받는 제3인버터(33)를 구비한다.
상기 제1스테이지(621)와 상기 제3스테이지(623)는 서로 구성이 동일하며, 상기 제2스테이지(622)와 상기 제4스테이지(624)와 상기 제6스테이지(626)의 구성은 서로 동일하다.
구체적으로 상기 래치 및 출력부(630)의 구조를 살펴보면, 상기 래치 및 출력부(630)는 피모스게이트의 게이트가 상기 인버터(627)의 출력을 입력받고 엔모스트랜지스터의 게이트가 상기 제어부(610)의 출력신호를 입력받아 상기 제4스테이지(624)의 출력을 전달하는 트랜스퍼게이트(40)와, 상기 입력부(600)의 출력과 상기 트랜스퍼게이트(40)의 출력을 입력받는 난드게이트(41)와, 상기 난드게이트(41)의 출력을 입력받고 자신의 출력이 상기 트랜스퍼게이트(40)의 출력에 연결되어 래치하는 제1인버터(42)와, 상기 난드게이트(41)의 출력을 입력받아 제1쉬프트신호(shift_R)를 출력하는 제2인버터(43)를 구비한다.
제2저역통과필터(430)의 구조는 상기 제1저역통과필터(420)의 구조와 동일하며 다만, 입력신호로 상기 제1 및 제3위상비교신호(PC0, PC2) 대신에 상기 제2 및 제4위상비교신호(PC1, PC3)가 입력된다
상기 제1 및 제2저역통과필터(420. 430)의 동작을 설명하면, 먼저 상기 저역통과필터활성화신호(lpf_en)가 논리 로우일 때는 상기 입력부(600)의 난드게이트(601)의 출력이 무조건 논리 하이이므로 상기 난드게이트(601)의 입력인 상기 제1 및 제3위상비교신호(PC0, PC2)를 입력으로 받아들이지 않고 상기 저역통과필터활성화신호(lpf_en)가 논리 하이일 때는 상기 제1 및 제3위상비교신호(PC0, PC2)를 입력으로 받아들이게 된다. 즉, 상기 저역통과필터활성화신호(lpf_en)가 논리 로우일 때는 상기 제1 및 제2저역통과필터(420, 430)는 동작하지 않고 상기 제1쉬프트신호(shift_R)를 논리 로우로 만들며, 각각의 노드를 초기화시킨다.
상기 제어펄스신호(hit)는 일정 클럭마다 한번씩 발생하는 펄스로써 상기 위상비교기(330)에서 상기 제1 내지 제4위상비교신호(PC<0:3>)가 만들어지는 타이밍을 결정하는 비교펄스신호(cmp_pulse)이다.
상기 제어펄스신호(hit)와 상기 제1 및 제3위상비교신호(PC0, PC2)가 모두 논리 하이일 경우 상기 카운터(620)의 제2, 제4, 제6스테이지(622, 624, 626)의 트랜스퍼게이트를 온(On)시켜서 열어주게 되고 이렇게 세번 연속 논리 하이 값을 갖는 경우에 상기 제1쉬프트신호(shift_R)는 논리 하이 값을 출력하게 된다.
연속된 세번에 대하여 계속된 논리 하이 값을 갖지 않으면 상기 입력부(600)의 출력노드는 논리 로우 값을 가지므로 상기 카운터(620)의 제1, 제3, 제5스테이지의 래치 회로를 다시 초기회시키게 된다.
상기 제1저역통과필터(420)는 상기 위상비교기(330)에서 출력된 상기 제1 및 제3위상비교신호(PC0, PC2)가 연속으로 세번 미만 같은 결과를 갖는 경우에는 카운터(620)를 리셋시키고 상기 제1쉬프트신호(shift_R)는 논리 로우 값이 되며, 상기 제1 및 제3위상비교신호(PC0, PC2)가 연속으로 세번 하이 값이 되면 상기 제1쉬프트신호(shift_R)를 논리 하이로 출력하고 카운터(620)를 리셋시킨 후 다시 카운트하는 회로이다.
도7은 지연고정루프의 종래기술과 본 발명의 타이밍도이다.
도7을 참조하면, 본 발명의 타이밍도는 상기 지연고정루프 록킹신호(dll)lockz)가 록킹되어 논리 로우로 하강한 뒤에 상기 저역통과필터활성화신호(lpf_en)가 논리 하이로 활성화되는 것을 알 수 있다.
지연고정루프가 록킹되기 전에는 상기 위상비교기(330)에서 나온 결과 값을상기 쉬프트제어기(340)에서 받아들여 결과 값을 내보낸다. 한편 지연고정루프가 록킹된 후에는 상기 위상비교기(330)에서 나온 결과 값을 상기 제1 및 제2저역통과필터(420, 430)에서 받아서 쉬프트레지스터(350)를 이동하라는 정보가 연속 세번 나오는 경우에 한해서만 상기 제1 및 제2쉬프트신호(shift_R, shift_L)가 논리 하이 값을 출력하고 그 값을 상기 쉬프트제어기(340)에서 받아들여 결과 값을 내보낸다.
즉, 상기 제1 및 제2저역통과필터는 상기 위상비교기(330)에서 비교하여 나온 결과가 연속 세번 미만 같은 결과를 갖는 경우에는 그 결과를 노이즈에 의한 것으로 판단하여 상기 쉬프트레지스터(350)를 이동시키지 않는다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 본 발명은 지연고정루프 저역통과필터를 사용하여 노이즈에 대하여 동작하지 않는 지연고정루프를 구성하므로써, tAC(DQ edge to CLK edge skew)를 개선하게 된다.

Claims (18)

  1. 위상검출기와 쉬프트레지스터를 구비한 지연고정루프에 있어서,
    지연고정루프가 록킹되었을 때 인에이블되고, 상기 위상검출기로부터의 위상비교신호가 노이즈에 의한 신호인지를 검출하여 상기 쉬프트레지스터의 구동을 제어하는 노이즈판별수단을 구비하는 지연고정루프.
  2. 제 1 항에 있어서,
    상기 노이즈판별수단은 상기 위상비교신호가 연속하여 적어도 세번 이상 상기 쉬프트레지스터를 구동하라는 정보를 가지는 경우 상기 쉬프트레지스터를 한번 구동하도록 구성됨을 특징으로 하는 지연고정루프.
  3. 반도체메모리 장치의 지연고정루프에 있어서,
    외부의 정 클럭신호를 입력받아 클럭의 하강 에지에서 활성화되는 하강클럭신호를 생성하는 제1클럭버퍼;
    외부의 클럭신호를 입력받아 클럭의 상승 에지에서 활성화되는 상승클럭신호를 생성하는 제2클럭버퍼;
    상기 상승클럭신호를 입력받아서 여덟 클록마다 한번씩 펄스를 생성하기 위한 클럭분주기;
    상기 클럭분주기으로부터의 기준신호와 딜레이모델부로부터 피드백되는 피드백신호를 입력받아 비교하기 위한 위상비교기;
    상기 위상비교기의 출력과 제1 및 제2저역통과필터로부터의 출력신호를 입력받아 쉬프트 레지스터를 좌우로 이동시키는 오른쪽쉬프트신호와 왼쪽쉬프트신호를 생성하기 위한 쉬프트제어기;
    상기 쉬프트제어기의 오른쪽쉬프트신호와 왼쪽쉬프트신호를 입력받아 출력신호를 좌우로 이동하여 딜레이 양을 제어하기 위한 쉬프트 레지스터;
    상기 쉬프트레지스터의 출력신호에 응답하고 클럭분주기로부터 출력신호를 입력받아 딜레이의 양을 조절하기 위한 제1딜레이 라인;
    상기 쉬프트레지스터의 출력신호에 응답하고 상기 상승클럭신호를 입력받아 딜레이의 양을 조절하기 위한 제2딜레이라인;
    상기 쉬프트레지스터의 출력신호에 응답하고 상기 하강클럭신호를 입력받아 딜레이의 양을 조절하기 위한 제3딜레이라인;
    상기 제1딜레이라인으로부터 딜레이가 조절된 피드백딜레이신호를 입력받아 외부에서 유입된 클록과 실제 내부 클록간의 시간 차이를 보상하는 딜레이모델부;
    상기 제2 및 제3딜레이라인의 출력신호를 입력받아 내부 회로로 구동시키는 지연고정루프 신호 구동부;
    상기 쉬프트제어기로부터 지연고정루프 록킹신호와 셀프리프레시신호와 파워업신호와 지연고정루프 리셋신호와 지연고정루프 디제이블신호를 입력받아 저역통과필터를 활성화시키기 위한 저역통과필터제어부;
    상기 저역통과필터제어부로부터 저역통과필터활성화신호를 입력받고 상기 위상비교기로부터의 출력인 제1 및 제3위상비교신호를 입력받아 위상비교기로부터 출력된 결과값의 횟수를 카운트하기 위한 제1저역통과필터; 및
    상기 저역통과필터제어부로부터 저역통과필터활성화신호를 입력받고 상기 위상비교기로부터의 출력인 제2 및 제4위상비교신호를 입력받아 위상비교기로부터 출력된 결과값의 횟수를 카운트하기 위한 제2저역통과필터
    를 포함하여 이루어진 지연고정루프.
  4. 제 3 항에 있어서,
    쉬프트제어기는 상기 제1 및 제3위상비교신호와 상기 저역통과필터활성화신호와 상기 제1저역통과필터의 출력을 입력받는 제1입력부;
    상기 제2 및 제4위상비교신호와 상기 저역통과필터활성화신호와 상기 제2저역통과필터의 출력을 입력받는 제2입력부; 및
    상기 제1 및 제2입력부의 출력과 상기 비교펄스신호를 입력받아 상기 오른쪽쉬프트신호와 왼쪽쉬프트신호와 상기 지연고정루프 록킹신호를 출력하기 위한 출력부
    를 포함하여 이루어진 것을 특징으로 하는 지연고정루프.
  5. 제 4 항에 있어서,
    상기 제1입력부는,
    상기 제1 및 제3위상비교신호를 입력받는 난드게이트;
    상기 난드게이트의 출력과 상기 저역통과필터활성화신호를 입력받는 제1노아게이트;
    상기 노아게이트의 출력을 입력받는 제1인버터;
    상기 제1인버터의 출력을 입력받는 제2인버터;
    상기 제2인버터의 출력과 상기 제1저역통과필터의 출력을 입력받는 제2노아게이트; 및
    상기 제1노아게이트의 출력을 입력받는 제3인버터
    를 포함하여 이루어진 것을 특징으로 하는 지연고정루프.
  6. 제 4 항에 있어서,
    상기 제2입력부는,
    상기 제2 및 제4위상비교신호를 입력받는 난드게이트;
    상기 난드게이트의 출력과 상기 저역통과필터활성화신호를 입력받는 제1노아게이트;
    상기 노아게이트의 출력을 입력받는 제1인버터;
    상기 제1인버터의 출력을 입력받는 제2인버터;
    상기 제2인버터의 출력과 상기 제2저역통과필터의 출력을 입력받는 제2노아게이트; 및
    상기 제1노아게이트의 출력을 입력받는 제3인버터
    를 포함하여 이루어진 것을 특징으로 하는 지연고정루프.
  7. 제 4 항에 있어서,
    상기 출력부는,
    상기 제1입력부의 출력과 상기 비교펄스신호를 입력받는 제1난드게이트;
    상기 제1난드게이트의 출력을 입력받아 오른쪽쉬프트신호를 출력하는 제1인버터;
    상기 제2입력부의 출력과 상기 비교펄스신호를 입력받는 제2난드게이트;
    상기 제2난드게이트의 출력을 입력받아 왼쪽쉬프트신호를 출력하는 제2인버터;
    상기 제1인버터와 상기 제2인버터의 출력을 입력받는 노아게이트; 및
    상기 노아게이트의 출력을 입력받아 지연고정루프 록킹신호를 출력하는 제3인버터
    를 포함하여 이루어진 것을 특징으로 하는 지연고정루프.
  8. 제 3 항에 있어서,
    상기 저역통과필터제어부는,
    셀프리프레시신호와 파워업신호와 지연고정루프 디제이블신호와 지연고정루프 리셋신호를 입력받아 지연고정루프가 동작함을 알려주는 초기화부; 및
    지연고정루프 록킹신호를 입력받고 상기 초기화부의 출력을 입력받아 저역통과필터활성화신호를 출력하는 활성화부
    를 포함하여 이루어진 것을 특징으로 하는 지연고정루프.
  9. 제 8 항에 있어서,
    상기 초기화부는,
    상기 파워업신호를 입력받는 제1인버터;
    상기 셀프리프레시신호와 상기 제1인버터의 출력을 입력받는 노아게이트;
    지연고정루프 디제이블신호를 입력받는 제2인버터;
    지연고정루프 리셋신호를 입력받는 지연부;
    상기 노아게이트의 출력과 상기 제2인버터의 출력과 상기 지연부의 출력을 입력받는 난드게이트; 및
    상기 난드게이트의 출력을 입력받아 반전하는 반전부
    를 포함하여 이루어진 것을 특징으로 하는 지연고정루프.
  10. 제 8 항에 있어서,
    상기 활성화부는,
    지연고정루프 록킹신호를 입력받는 제1인버터;
    상기 초기화부의 출력과 상기 제1인버터의 출력을 입력받는 난드게이트; 및
    상기 난드게이트의 출력을 입력받아 저역통과필터활성화신호를 생성하는 제2인버터
    를 포함하여 이루어진 것을 특징으로 하는 지연고정루프.
  11. 제 3 항에 있어서,
    상기 제1저역통과필터는,
    상기 제1 및 제3위상비교신호와 상기 저역통과필터활성화신호를 입력받는 입력부;
    상기 위상비교기로부터 출력된 제어펄스신호와 상기 입력부의 출력을 입력받아 카운터의 쉬프팅을 제어하기 위한 제어부;
    상기 입력부의 출력을 입력받고 상기 제어부의 출력에 제어받아 상기 제1 및 제3위상비교신호의 논리 값을 카운팅하기 위한 카운터; 및
    상기 카운터의 출력을 입력받아 래치하고 쉬프트신호를 출력하기 위한 래치 및 출력부
    를 포함하여 이루어진 것을 특징으로 하는 지연고정루프.
  12. 제 11 항에 있어서,
    상기 입력부는,
    상기 제1 및 제3위상비교신호와 상기 저역통과필터활성화신호를 입력받는 난드게이트; 및
    상기 난드게이트의 출력을 입력받는 인버터
    를 포함하여 이루어진 것을 특징으로 하는 지연고정루프.
  13. 제 11 항에 있어서,
    상기 제어부는,
    상기 제어펄스신호를 입력받아 지연 및 반전하는 반전부;
    상기 제어펄스신호와 상기 입력부의 출력을 입력받는 난드게이트; 및
    상기 난드게이트의 출력을 입력받는 인버터
    를 포함하여 이루어진 것을 특징으로 하는 지연고정루프.
  14. 제 11 항에 있어서,
    상기 카운터는,
    상기 제어부의 출력신호를 반전하는 인버터;
    상기 제어부의 출력신호에 제어받고 피드백된 제6스테이지의 출력과 상기 입력부의 출력을 입력받는 제1스테이지;
    상기 제어부의 출력에 제어받고 상기 제1스테이지의 출력을 입력받는 제2스테이지;
    상기 제어부의 출력신호에 제어받고 상기 제2스테이지의 출력과 상기 입력부의 출력을 입력받는 제3스테이지;
    상기 제어부의 출력에 제어받고 상기 제3스테이지의 출력을 입력받는 제4스테이지;
    상기 제어부의 출력신호에 제어받고 상기 제4스테이지의 출력과 상기 입력부의 출력을 입력받는 제5스테이지; 및
    상기 제어부의 출력신호에 제어받고 상기 제5스테이지의 출력을 입력받는 제6스테이지
    를 포함하여 이루어진 것을 특징으로 하는 지연고정루프.
  15. 제 11 항 또는 14 항에 있어서,
    상기 래치 및 출력부는,
    피모스게이트의 게이트가 상기 인버터의 출력을 입력받고 엔모스트랜지스터의 게이트가 상기 제어부의 출력신호를 입력받아 상기 제4스테이지의 출력을 전달하는 트랜스퍼게이트;
    상기 입력부의 출력과 상기 트랜스퍼게이트의 출력을 입력받는 난드게이트;
    상기 난드게이트의 출력을 입력받고 자신의 출력이 상기 트랜스퍼게이트의 출력에 연결되어 래치하는 제1인버터; 및
    상기 난드게이트의 출력을 입력받아 제1쉬프트신호를 출력하는 제2인버터
    를 포함하여 이루어진 것을 특징으로 하는 지연고정루프.
  16. 제 11 항 또는 제 14 항에 있어서,
    상기 제1스테이지는,
    엔모스트랜지스터의 게이트가 상기 제어부의 출력신호를 입력받고 피모스트랜지스터의 게이트가 상기 인버터의 출력을 입력받아 피드백된 상기 제6스테이지의 출력을 전달하는 트랜스퍼게이트;
    상기 입력부의 출력과 상기 트랜스퍼게이트의 출력을 입력받는 난드게이트;
    상기 난드게이트의 출력을 입력받고 자신의 출력이 상기 트랜스퍼게이트의 출력에 연결되어 래치하는 제1인버터; 및
    상기 난드게이트의 출력을 입력받는 제2인버터
    를 포함하여 이루어진 것을 특징으로 하는 지연고정루프.
  17. 제 11 항 또는 14 항에 있어서,
    상기 제2스테이지는,
    피모스트랜지스터의 게이트가 상기 제어부의 출력신호를 입력받고 엔모스트랜지스터의 게이트가 상기 인버터의 출력을 입력받아 상기 제1스테이지의 출력을 전달하는 트랜스퍼게이트;
    상기 트랜스퍼게이트의 출력을 입력받는 제1인버터;
    상기 제1인버터의 출력을 입력받고 자신의 출력이 상기 트랜스퍼게이트의 출력에 연결되어 래치하는 제2인버터; 및
    상기 제1인버터의 출력을 입력받는 제3인버터
    를 포함하여 이루어진 것을 특징으로 하는 지연고정루프.
  18. 제 11 항 또는 14 항에 있어서,
    상기 제5스테이지는,
    상기 입력부의 출력을 입력받는 제1인버터;
    엔모스트랜지스터의 게이트가 상기 제어부의 출력신호를 입력받고 피모스트랜지스터의 게이트가 상기 인버터의 출력을 입력받아 상기 제4스테이지의 출력을 전달하는 트랜스퍼게이트;
    상기 제1인버터의 출력과 상기 트랜스퍼게이트의 출력을 입력받는 난드게이트;
    상기 난드게이트의 출력을 입력받고 자신의 출력이 상기 트랜스퍼게이트의 출력에 연결되어 래치하는 제2인버터;
    상기 난드게이트의 출력을 입력받는 제3인버터
    를 포함하여 이루어진 것을 특징으로 하는 지연고정루프.
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