KR100968460B1 - Ｄｌｌ 회로 및 ｄｌｌ 회로의 업데이트 제어 장치 - Google Patents

Ｄｌｌ 회로 및 ｄｌｌ 회로의 업데이트 제어 장치 Download PDF

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Abstract

본 발명의 DLL(Delay Locked Loop) 회로는, 기준 클럭과 피드백 클럭의 위상을 비교 감지하여 위상 감지 신호를 생성하는 위상 감지 수단; 상기 기준 클럭에 응답하여 상기 위상 감지 신호가 갖는 제 1 논리값과 제 2 논리값의 개수의 차를 판별하여 유효 구간 신호와 업데이트 제어 신호를 생성하는 업데이트 제어 장치; 및 상기 유효 구간 신호의 인에이블시 상기 업데이트 제어 신호에 응답하여 지연 라인에 부여하는 지연값을 업데이트하는 쉬프트 레지스터;를 포함한다.
Figure R1020080111478
DLL 회로, 업데이트, 카운팅

Description

ＤＬＬ 회로 및 ＤＬＬ 회로의 업데이트 제어 장치{DLL Circuit and Update Control Apparatus in DLL Circuit}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 상세하게는 반도체 집적 회로에 구비되는 DLL(Delay Locked Loop) 회로에 관한 것이다.
일반적으로 반도체 집적 회로에 구비되는 DLL 회로는 외부 클럭을 변환하여 얻은 기준 클럭에 대하여 일정 시간 위상이 앞서는 내부 클럭을 제공하는 데 사용된다. DLL 회로는 반도체 집적 회로 내에서 활용되는 내부 클럭이 클럭 버퍼 및 전송 라인을 통해 지연됨으로써 외부 클럭과의 위상차가 발생하게 되고, 그에 따라 출력 데이터 액세스 시간이 길어지는 문제점을 해결하기 위하여 사용된다. DLL 회로는 이와 같이 유효 데이터 출력 구간을 증가시키기 위해 내부 클럭의 위상을 외부 클럭에 대해 소정 시간 앞서도록 제어하는 기능을 수행한다.
일반적으로 DLL 회로는, 클럭 입력 버퍼, 지연 라인, 쉬프트 레지스터, 클럭 드라이버, 리플리카 지연기, 위상 감지기 및 업데이트 제어 장치 등을 포함하여 구성된다. 여기에서, 업데이트 제어 장치는 위상 감지기로부터 출력되는 기준 클럭과 피드백 클럭의 위상 비교 감지 결과를 지연 수단에 전달하되, 너무 빠른 주기로 상 기 위상 비교 감지 결과값이 변하게 되면 오동작이 발생할 수 있으므로, 상기 위상 비교 감지 결과값을 누적시켜 일정한 값이 축적된 이후에 쉬프트 레지스터가 지연 라인에 부여하는 지연값을 업데이트하도록 하기 위해 구비되는 구성이다.
종래의 업데이트 제어 장치는 로우 패스 필터(Low Pass Filter)를 이용함에 의해 구현되었다. 즉, 종래의 업데이트 제어 장치는 상기 위상 비교 감지 결과가 기 설정된 횟수 동안 연속적으로 같은 값을 유지하면 업데이트 제어 신호를 발생시켜 쉬프트 레지스터에 전달하도록 구성되었다. 그런데, 이와 같은 구성의 업데이트 제어 장치를 구비하게 되면, 업데이트 조건이 까다롭다는 문제점이 발생한다. 예를 들어, 상기 업데이트 제어 장치가 3번의 연속적인 위상 비교 감지 결과값에 응답하여 동작하는 경우, (0, 0, 0) 또는 (1, 1, 1)의 값에는 정상적인 업데이트 제어 신호를 발생시킬 수 있으나, (0, 0, 1)과 같은 값이 반복되는 경우에는 업데이트 제어 신호를 발생시키지 못하게 된다. 이처럼, 종래의 업데이트 제어 장치를 이용한 업데이트 동작은 다소 효율적이지 못하다는 단점이 존재하였고, 이를 구비하는 DLL 회로는 내부 클럭의 위상을 정확히 제어하지 못한다는 기술적 한계를 가지고 있었다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 업데이트 조건을 완화시켜 효율적인 업데이트를 수행하는 DLL 회로 및 DLL 회로의 업데이트 제어 장치를 제공하는 데에 그 기술적 과제가 있다.
또한, 본 발명은 위상 비교 감지 결과값의 불규칙한 변화에도 내부 클럭의 위상을 보다 정확히 제어할 수 있는 DLL 회로 및 DLL 회로의 업데이트 제어 장치를 제공하는 데에 다른 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 DLL 회로는, 기준 클럭과 피드백 클럭의 위상을 비교 감지하여 위상 감지 신호를 생성하는 위상 감지 수단; 상기 기준 클럭에 응답하여 상기 위상 감지 신호가 갖는 제 1 논리값과 제 2 논리값의 개수의 차를 판별하여 유효 구간 신호와 업데이트 제어 신호를 생성하는 업데이트 제어 장치; 및 상기 유효 구간 신호의 인에이블시 상기 업데이트 제어 신호에 응답하여 지연 라인에 부여하는 지연값을 업데이트하는 쉬프트 레지스터;를 포함한다.
또한, 본 발명의 다른 실시예에 따른 DLL 회로의 업데이트 제어 장치는, 위상 감지 신호에 응답하여 기준 클럭을 선택적으로 제 1 카운팅 제어 클럭 또는 제 2 카운팅 제어 클럭으로서 출력하는 스위칭부; 상기 제 1 카운팅 제어 클럭에 응답하여 카운팅 동작을 수행하여 복수 비트의 제 1 카운팅 신호를 생성하는 제 1 카운 팅부; 상기 제 2 카운팅 제어 클럭에 응답하여 카운팅 동작을 수행하여 복수 비트의 제 2 카운팅 신호를 생성하는 제 2 카운팅부; 및 상기 제 1 카운팅 신호와 상기 제 2 카운팅 신호의 각 비트의 논리값을 비교하고, 상기 논리값 비교 결과와 상기 위상 감지 신호에 응답하여 업데이트 제어 신호를 생성하는 업데이트 제어부;를 포함한다.
본 발명의 DLL 회로 및 DLL 회로의 업데이트 제어 장치는, 위상 비교 감지 결과값들의 개수의 차를 판별하고, 그 결과를 업데이트 조건으로 활용함으로써, 업데이트 조건을 완화함에 의해 보다 효율적인 업데이트를 수행하는 효과를 창출한다.
또한, 본 발명의 DLL 회로 및 DLL 회로의 업데이트 제어 장치는, 위상 비교 감지 결과값이 불규칙적으로 변화하더라도, 위상 비교 감지 결과값이 갖는 논리값들의 개수의 차를 판별하여 업데이트를 제어함으로써, 내부 클럭의 위상을 보다 정확히 제어할 수 있는 효과를 창출한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 DLL 회로의 구성을 나타낸 블록도이다.
도시한 바와 같이, 본 발명의 일 실시예에 따른 DLL 회로는, 외부 클럭(clk_ext)을 버퍼링하여 기준 클럭(clk_ref)을 생성하는 클럭 입력 버퍼(10); 지 연 제어 신호(dlcnt)에 응답하여 상기 기준 클럭(clk_ref)을 지연시켜 지연 클럭(clk_dly)을 생성하는 지연 라인(20); 상기 지연 클럭(clk_dly)을 구동하여 내부 클럭(clk_int)을 생성하는 클럭 드라이버(30); 상기 지연 클럭(clk_dly)의 출력 경로에 존재하는 지연 소자들에 의한 지연값을 모델링한 지연값으로 상기 지연 클럭(clk_dly)을 지연시켜 피드백 클럭(clk_fb)을 생성하는 지연 보상 수단(40); 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)의 위상을 비교 감지하여 위상 감지 신호(phdet)를 생성하는 위상 감지 수단(50); 상기 기준 클럭(clk_ref)에 응답하여 상기 위상 감지 신호(phdet)가 갖는 제 1 논리값(예를 들어, 논리값 ‘0’)과 제 2 논리값(예를 들어, 논리값 ‘1’)의 개수의 차를 판별하여 유효 구간 신호(vlitv)와 업데이트 제어 신호(upcnt)를 생성하는 업데이트 제어 장치(60); 및 상기 유효 구간 신호(vlitv)의 인에이블시 상기 업데이트 제어 신호(upcnt)에 응답하여 상기 지연 제어 신호(dlcnt)의 논리값을 업데이트하는 쉬프트 레지스터(70);를 포함한다.
상기 위상 감지 수단(50)은 상기 기준 클럭(clk_ref)의 라이징 에지(Rising Edge)에 상기 피드백 클럭(clk_fb)의 레벨을 감지하여 상기 위상 감지 신호(phdet)를 생성한다. 따라서, 상기 위상 감지 신호(phdet)는 상기 기준 클럭(clk_ref)과 같은 주파수로 임의의 논리값을 갖게 된다.
이후, 상기 업데이트 제어 장치(60)는 상기 기준 클럭(clk_ref)의 라이징 에지마다 상기 위상 감지 신호(phdet)의 논리값을 판별하며, 상기 위상 감지 신호(phdet)가 갖는 상기 제 1 논리값과 상기 제 2 논리값의 개수의 차를 계수하여, 상기 제 1 논리값이 상기 제 2 논리값보다 기 설정된 수만큼 더 많이 입력되는 경우, 또는 상기 제 2 논리값이 상기 제 1 논리값보다 상기 설정된 수만큼 더 많이 입력되는 경우, 상기 유효 구간 신호(vlitv)를 인에이블 시킨다. 그리고, 이 때의 상기 위상 감지 신호(phdet)를 상기 업데이트 제어 신호(upcnt)로서 출력한다.
예를 들어, 상기 유효 구간 신호(vlitv)를 인에이블 시키기 위한 상기 위상 감지 신호(phdet)의 상기 제 1 논리값과 상기 제 2 논리값의 개수의 차가 16으로 설정된다고 가정하면, 상기 제 1 논리값이 상기 제 2 논리값보다 16회 더 많이 입력되는 경우, 상기 업데이트 제어 장치(60)는 상기 유효 구간 신호(vlitv)를 인에이블 시킨다. 그리고, 상기 유효 구간 신호(vlitv)가 인에이블 되는 순간의 상기 위상 감지 신호(phdet)의 논리값은 상기 제 1 논리값이므로, 상기 위상 감지 신호(phdet)를 상기 업데이트 제어 신호(upcnt)로서 상기 쉬프트 레지스터(70)에 전달한다.
상기 쉬프트 레지스터(70)는 상기 유효 구간 신호(vlitv)의 인에이블시에 입력되는 상기 업데이트 제어 신호(upcnt)에 응답하여 상기 지연 제어 신호(dlcnt)의 논리값을 변경하는 동작을 수행한다. 이후, 상기 지연 제어 신호(dlcnt)의 논리값을 변경하는 동작이 완료되면, 업데이트 플래그 신호(upflg)를 인에이블 시킨다. 이와 같이, 반도체 집적 회로 내의 임의의 회로 구성이 기 설정된 동작을 완료하고, 플래그 신호를 인에이블 시키는 것은 당업자라면 용이하게 실시할 수 있는 사항에 해당한다.
상기 업데이트 제어 장치(60)는 상기 업데이트 플래그 신호(upflg)가 인에이 블 되는 것에 응답하여 상기 유효 구간 신호(vlitv)를 디스에이블 시킨다. 상기 쉬프트 레지스터(70)는 상기 유효 구간 신호(vlitv)가 디스에이블 된 이후에는 상기 업데이트 제어 신호(upcnt)의 영향을 받지 않는다.
도 2는 도 1에 도시한 업데이트 제어 장치의 상세 구성도이다.
도시한 바와 같이, 상기 업데이트 제어 장치(60)는, 상기 위상 감지 신호(phdet)에 응답하여 기준 클럭(clk_ref)을 선택적으로 제 1 카운팅 제어 클럭(clk_cnt1) 또는 제 2 카운팅 제어 클럭(clk_cnt2)으로서 출력하는 스위칭부(610); 상기 제 1 카운팅 제어 클럭(clk_cnt1)에 응답하여 카운팅 동작을 수행하여 n 비트의 제 1 카운팅 신호(cnt1<1:n>)를 생성하는 제 1 카운팅부(620); 상기 제 2 카운팅 제어 클럭(clk_cnt2)에 응답하여 카운팅 동작을 수행하여 n 비트의 제 2 카운팅 신호(cnt2<1:n>)를 생성하는 제 2 카운팅부(630); 및 상기 n 비트의 제 1 카운팅 신호(cnt1<1:n>)와 상기 n 비트의 제 2 카운팅 신호(cnt2<1:n>)의 각 비트의 논리값을 비교하고, 상기 논리값 비교 결과와 상기 위상 감지 신호(phdet)에 응답하여 상기 유효 구간 신호(vlitv)와 상기 업데이트 제어 신호(upcnt)를 생성하는 업데이트 제어부(640);를 포함한다.
상기 스위칭부(610)는 상기 위상 감지 신호(phdet)의 논리값에 따라 상기 기준 클럭(clk_ref)을 상기 제 1 카운팅 제어 클럭(clk_cnt1) 또는 상기 제 2 카운팅 제어 클럭(clk_cnt2)으로서 출력한다. 즉, 상기 스위칭부(610)는, 예를 들어 상기 위상 감지 신호(phdet)가 상기 제 1 논리값을 가지면 상기 제 1 카운팅 제어 클럭(clk_cnt1)을 활성화시키고, 상기 위상 감지 신호(phdet)가 상기 제 2 논리값을 가지면 상기 제 2 카운팅 제어 클럭(clk_cnt2)을 활성화시킨다.
상기 제 1 카운팅부(620)는 상기 제 1 카운팅 제어 클럭(clk_cnt1)이 활성화되면 업 카운팅 동작을 수행하여 상기 n 비트의 제 1 카운팅 신호(cnt1<1:n>)의 논리값을 증가시킨다. 그리고, 상기 제 2 카운팅부(630)는 상기 제 2 카운팅 제어 클럭(clk_cnt2)이 활성화되면 업 카운팅 동작을 수행하여 상기 n 비트의 제 2 카운팅 신호(cnt2<1:n>)의 논리값을 증가시킨다. 이처럼, 상기 제 1 카운팅부(620)와 상기 제 2 카운팅부(630)는 업 카운터를 이용함에 의해 구현된다. 여기에 사용되는 업 카운터는 활성화시 논리값을 ‘1’씩 증가시키다가, 최대값에 도달한 이후 ‘1’을 증가시키는 경우에는 출력값을 다시 최소값으로 변환한 후 카운팅 동작을 지속하도록 구성된다.
여기에서, 상기 n 비트의 제 1 카운팅 신호(cnt1<1:n>)와 상기 n 비트의 제 2 카운팅 신호(cnt2<1:n>)는 초기에 서로 다른 논리값으로 설정되는 것이 바람직하다. 예를 들어, 상기 n 비트가 5 비트라면, 상기 n 비트의 제 1 카운팅 신호(cnt1<1:n>)는 초기에 (1, 0, 0, 0, 0)으로 설정되고, 상기 n 비트의 제 2 카운팅 신호(cnt2<1:n>)는 초기에 (0, 0, 0, 0, 0)으로 설정될 수 있다. 상기 업데이트 제어부(640)는 상기 n 비트의 제 1 카운팅 신호(cnt1<1:n>)와 상기 n 비트의 제 2 카운팅 신호(cnt2<1:n>)의 논리값이 서로 같은지 여부를 판별한다. 상기 제 1 카운팅 신호(cnt1<1:n>)와 상기 제 2 카운팅 신호(cnt2<1:n>)가 같은 논리값을 갖게 되면, 이는 상기 제 1 카운팅부(620)와 상기 제 2 카운팅부(630) 중 어느 하나가 16번 더 많은 업 카운팅 동작을 수행했다는 의미가 된다. 따라서, 이 때 상기 업데이 트 제어부(640)는 상기 유효 구간 신호(vlitv)를 인에이블 시킨다. 여기에서 예로 든 것은, 상기 유효 구간 신호(vlitv)를 인에이블 시키기 위한 상기 위상 감지 신호(phdet)의 상기 제 1 논리값과 상기 제 2 논리값의 개수의 차가 16으로 설정된 경우에 해당한다.
한편, 상기 업데이트 제어부(640)는 상기 기준 클럭(clk_ref)을 이용하여 상기 위상 감지 신호(phdet)를 래치하는 동작을 수행한다. 그리고, 상기 제 1 카운팅 신호(cnt1<1:n>)와 상기 제 2 카운팅 신호(cnt2<1:n>)가 같은 논리값을 갖는 것이 판별되면, 이 때 래치된 상기 위상 감지 신호(phdet)를 상기 업데이트 제어 신호(upcnt)로서 출력한다. 상기 업데이트 제어부(640)에 마지막으로 입력된 상기 위상 감지 신호(phdet)가 상기 제 1 카운팅 신호(cnt1<1:n>)와 상기 제 2 카운팅 신호(cnt2<1:n>)의 논리값을 같게 만들었기 때문에, 이 때의 상기 위상 감지 신호(phdet)의 논리값이 다른 논리값에 비해 16회 더 많이 입력되었다는 것은 자명한 사실이다.
이후, 상기 업데이트 제어부(640)는 상기 쉬프트 레지스터(70)로부터 전송되는 상기 업데이트 플래그 신호(upflg)에 응답하여 상기 유효 구간 신호(vlitv)를 디스에이블 시킨다.
도 3은 도 2에 도시한 업데이트 제어부의 상세 구성도이다.
도시한 바와 같이, 상기 업데이트 제어부(640)는, 상기 n 비트의 제 1 카운팅 신호(cnt1<1:n>)와 상기 n 비트의 제 2 카운팅 신호(cnt2<1:n>)의 각 비트의 논리값을 비교하여 논리값 판별 신호(lvdtg)를 생성하는 논리값 판별부(642); 상기 기준 클럭(clk_ref)에 응답하여 상기 위상 감지 신호(phdet)를 래치하고, 상기 논리값 판별 신호(lvdtg)에 응답하여 상기 래치된 위상 감지 신호(phdet)를 다시 래치하여 상기 업데이트 제어 신호(upcnt)로서 출력하는 제 1 래치부(644); 및 상기 논리값 판별 신호(lvdtg)에 응답하여 외부 공급전원(VDD)을 래치하여 상기 유효 구간 신호(vlitv)로서 출력하는 제 2 래치부(646);를 포함한다.
상기 논리값 판별부(642)는 상기 n 비트의 제 1 카운팅 신호(cnt1<1:n>)와 상기 n 비트의 제 2 카운팅 신호(cnt2<1:n>)를 한 비트씩 입력 받는 제 1 내지 제 n 배타적 노어게이트(XNR1 ~ XNRn); 상기 제 1 내지 제 n 배타적 노어게이트(XNR1 ~ XNRn)의 출력 신호를 입력 받는 낸드게이트(ND); 및 상기 낸드게이트(ND)의 출력 신호를 입력 받아 상기 논리값 판별 신호(lvdtg)를 출력하는 인버터(IV);를 포함한다.
상기 제 1 래치부(644)는 상기 기준 클럭(clk_ref)에 응답하여 상기 위상 감지 신호(phdet)를 래치하는 제 1 플립플롭(FF1); 및 상기 논리값 판별 신호(lvdtg)에 응답하여 상기 제 1 플립플롭(FF1)의 출력 신호를 래치하여 상기 업데이트 제어 신호(upcnt)를 출력하는 제 2 플립플롭(FF2);을 포함한다.
상기 제 2 래치부(646)는 상기 업데이트 플래그 신호(upflg)에 응답하여 리셋되며, 상기 논리값 판별 신호(lvdtg)에 응답하여 상기 외부 공급전원(VDD)을 래치하여 상기 유효 구간 신호(vlitv)를 출력하는 제 3 플립플롭(FF3);을 포함한다.
이와 같은 구성에 의해, 상기 논리값 판별 신호(lvdtg)는 상기 n 비트의 제 1 카운팅 신호(cnt1<1:n>)와 상기 제 n 비트의 제 2 카운팅 신호(cnt2<1:n>)의 논 리값이 동일할 때 인에이블 된다. 이 때, 상기 제 1 래치부(644)의 상기 제 2 플립플롭(FF2)은 상기 제 1 플립플롭(FF1)에 기 래치되어 있던 상기 위상 감지 신호(phdet)를 다시 래치하여 상기 업데이트 제어 신호(upcnt)로서 출력한다. 그리고, 상기 제 2 래치부(646)의 상기 제 3 플립플롭(FF3)은 상기 외부 공급전원(VDD)을 래치하여 상기 유효 구간 신호(vlitv)를 인에이블 시킨다. 이후, 상기 업데이트 플래그 신호(upflg)가 인에이블 되면 상기 제 3 플립플롭(FF3)은 리셋되며, 상기 유효 구간 신호(vlitv)를 디스에이블 시키게 된다.
상술한 바와 같이, 본 발명의 DLL 회로의 업데이트 제어 장치는, 위상 감지 신호가 제 1 논리값과 제 2 논리값 중 어떤 논리값을 더 많이 갖는지를 판별하여, 두 논리값의 차가 기 설정된 임계치에 도달하게 되면, 유효 구간 신호와 업데이트 제어 신호를 인에이블 시키도록 구성된다. 이처럼, 위상 비교 감지 결과값을 누적시키고 이를 이용하여 업데이트를 실시함에 의해, 본 발명의 DLL 회로는 종래에 비해 현저히 완화된 업데이트 조건에 따라 동작할 수 있게 된다. 결과적으로, 본 발명의 DLL 회로는 보다 효율적인 업데이트를 수행할 수 있고, 보다 정확히 내부 클럭의 위상을 제어할 수 있게 된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 DLL 회로의 구성을 나타낸 블록도,
도 2는 도 1에 도시한 업데이트 제어 장치의 상세 구성도,
도 3은 도 2에 도시한 업데이트 제어부의 상세 구성도이다.
<도면의 주요 부분에 대한 부호 설명>
50 : 위상 감지 수단 60 : 업데이트 제어 장치
70 : 쉬프트 레지스터 610 : 스위칭부
620 : 제 1 카운팅부 630 : 제 2 카운팅부
640 : 업데이트 제어부

Claims (13)

  1. 기준 클럭과 피드백 클럭의 위상을 비교 감지하여 위상 감지 신호를 생성하는 위상 감지 수단;
    상기 기준 클럭에 응답하여 상기 위상 감지 신호가 갖는 제 1 논리값과 제 2 논리값의 개수의 차를 판별하여 유효 구간 신호와 업데이트 제어 신호를 생성하는 업데이트 제어 장치; 및
    상기 유효 구간 신호의 인에이블시 상기 업데이트 제어 신호에 응답하여 지연 라인에 부여하는 지연값을 업데이트하는 쉬프트 레지스터;
    를 포함하는 DLL(Delay Locked Loop) 회로.
  2. 제 1 항에 있어서,
    상기 업데이트 제어 장치는, 상기 기준 클럭의 매 주기마다 상기 위상 감지 신호의 논리값을 판별하며, 상기 위상 감지 신호가 상기 제 1 논리값을 상기 제 2 논리값보다 기 설정된 수만큼 더 많이 갖는 경우, 또는 상기 제 2 논리값을 상기 제 1 논리값보다 상기 설정된 수만큼 더 많이 갖는 경우, 상기 유효 구간 신호를 인에이블 시키고, 이 때의 상기 위상 감지 신호를 상기 업데이트 제어 신호로서 출력하도록 구성됨을 특징으로 하는 DLL 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 쉬프트 레지스터는, 상기 유효 구간 신호의 인에이블시 상기 업데이트 제어 신호에 응답하여 상기 지연값을 업데이트하고, 업데이트가 완료되면 업데이트 플래그 신호를 인에이블 시키도록 구성됨을 특징으로 하는 DLL 회로.
  4. 제 3 항에 있어서,
    상기 업데이트 제어 장치는, 상기 업데이트 플래그 신호가 인에이블 되면 상기 유효 구간 신호를 디스에이블 시키도록 구성됨을 특징으로 하는 DLL 회로.
  5. 제 4 항에 있어서,
    상기 업데이트 제어 장치는,
    상기 위상 감지 신호에 응답하여 상기 기준 클럭을 선택적으로 제 1 카운팅 제어 클럭 또는 제 2 카운팅 제어 클럭으로서 출력하는 스위칭부;
    상기 제 1 카운팅 제어 클럭에 응답하여 카운팅 동작을 수행하여 복수 비트의 제 1 카운팅 신호를 생성하는 제 1 카운팅부;
    상기 제 2 카운팅 제어 클럭에 응답하여 카운팅 동작을 수행하여 복수 비트의 제 2 카운팅 신호를 생성하는 제 2 카운팅부; 및
    상기 복수 비트의 제 1 카운팅 신호와 상기 복수 비트의 제 2 카운팅 신호의 각 비트의 논리값을 비교하고, 상기 논리값 비교 결과와 상기 위상 감지 신호에 응답하여 상기 유효 구간 신호와 상기 업데이트 제어 신호를 생성하되, 상기 업데이트 플래그 신호가 인에이블 되면 상기 유효 구간 신호를 디스에이블 시키는 업데이 트 제어부;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  6. 제 5 항에 있어서,
    상기 제 1 카운팅부와 상기 제 2 카운팅부는 각각 업 카운터를 이용함에 의해 구현되며, 상기 복수 비트의 제 1 카운팅 신호와 상기 복수 비트의 제 2 카운팅 신호는 초기에 서로 다른 값으로 설정되는 것을 특징으로 하는 DLL 회로.
  7. 제 5 항에 있어서,
    상기 업데이트 제어부는, 상기 기준 클럭에 응답하여 상기 위상 감지 신호를 래치하고, 상기 복수 비트의 제 1 카운팅 신호와 상기 복수 비트의 제 2 카운팅 신호의 논리값이 서로 같은 것이 판별되면 상기 유효 구간 신호를 인에이블 시키고, 마지막으로 래치된 상기 위상 감지 신호를 상기 업데이트 제어 신호로서 출력하도록 구성됨을 특징으로 하는 DLL 회로.
  8. 제 7 항에 있어서,
    상기 업데이트 제어부는,
    상기 복수 비트의 제 1 카운팅 신호와 상기 복수 비트의 제 2 카운팅 신호의 각 비트의 논리값을 비교하여 논리값 판별 신호를 생성하는 논리값 판별부;
    상기 기준 클럭에 응답하여 상기 위상 감지 신호를 래치하고, 상기 논리값 판별 신호에 응답하여 상기 래치된 위상 감지 신호를 다시 래치하여 상기 업데이트 제어 신호로서 출력하는 제 1 래치부; 및
    상기 논리값 판별 신호에 응답하여 외부 공급전원을 래치하여 상기 유효 구간 신호로서 출력하되, 상기 업데이트 플래그 신호에 응답하여 상기 유효 구간 신호를 디스에이블 시키는 제 2 래치부;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  9. 제 1 항에 있어서,
    외부 클럭을 버퍼링하여 상기 기준 클럭을 생성하여 상기 지연 라인에 전송하는 클럭 입력 버퍼;
    상기 지연 라인으로부터 출력되는 클럭을 구동하여 내부 클럭을 생성하는 클럭 드라이버; 및
    상기 지연 클럭의 출력 경로에 존재하는 지연 소자들에 의한 지연값을 모델링한 지연값으로 상기 지연 라인으로부터 출력되는 클럭을 지연시켜 상기 피드백 클럭을 생성하는 지연 보상 수단;
    을 추가로 포함하는 DLL 회로.
  10. 위상 감지 신호에 응답하여 기준 클럭을 선택적으로 제 1 카운팅 제어 클럭 또는 제 2 카운팅 제어 클럭으로서 출력하는 스위칭부;
    상기 제 1 카운팅 제어 클럭에 응답하여 카운팅 동작을 수행하여 복수 비트 의 제 1 카운팅 신호를 생성하는 제 1 카운팅부;
    상기 제 2 카운팅 제어 클럭에 응답하여 카운팅 동작을 수행하여 복수 비트의 제 2 카운팅 신호를 생성하는 제 2 카운팅부; 및
    상기 제 1 카운팅 신호와 상기 제 2 카운팅 신호의 각 비트의 논리값을 비교하고, 상기 논리값 비교 결과와 상기 위상 감지 신호에 응답하여 업데이트 제어 신호를 생성하는 업데이트 제어부;
    를 포함하는 DLL(Delay Locked Loop) 회로의 업데이트 제어 장치.
  11. 제 10 항에 있어서,
    상기 제 1 카운팅부와 상기 제 2 카운팅부는 각각 업 카운터를 이용함에 의해 구현되며, 상기 복수 비트의 제 1 카운팅 신호와 상기 복수 비트의 제 2 카운팅 신호는 초기에 서로 다른 값으로 설정되는 것을 특징으로 하는 DLL 회로의 업데이트 제어 장치.
  12. 제 10 항에 있어서,
    상기 업데이트 제어부는, 상기 기준 클럭에 응답하여 상기 위상 감지 신호를 래치하고, 상기 복수 비트의 제 1 카운팅 신호와 상기 복수 비트의 제 2 카운팅 신호의 논리값이 서로 같은 것이 판별되면, 마지막으로 래치된 상기 위상 감지 신호를 상기 업데이트 제어 신호로서 출력하도록 구성됨을 특징으로 하는 DLL 회로의 업데이트 제어 장치.
  13. 제 12 항에 있어서,
    상기 업데이트 제어부는,
    상기 복수 비트의 제 1 카운팅 신호와 상기 복수 비트의 제 2 카운팅 신호의 각 비트의 논리값을 비교하여 논리값 판별 신호를 생성하는 논리값 판별부; 및
    상기 기준 클럭에 응답하여 상기 위상 감지 신호를 래치하고, 상기 논리값 판별 신호에 응답하여 상기 래치된 위상 감지 신호를 다시 래치하여 상기 업데이트 제어 신호로서 출력하는 래치부;
    를 포함하는 것을 특징으로 하는 DLL 회로의 업데이트 제어 장치.
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