KR20080101151A - 집적 회로와 그의 구동 방법 - Google Patents

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Abstract

본 발명은 공정(process), 전압(voltage), 온도(temperature) 변화에 따른 PVT 특성을 검출하기 위한 집적 회로와 그의 구동 방법에 관한 것으로, 지연시간에 의해 정의된 구간 동안 기준클럭을 샘플링하기 위한 클럭 샘플링 수단과, 샘플링된 상기 기준클럭을 카운팅하기 위한 클럭 카운팅 수단을 구비하는 집적 회로를 제공하고 그의 구동 방법을 제공한다.
스큐, PVT, 검출회로, 샘플링

Description

집적 회로와 그의 구동 방법{INTEGRATED CIRCUIT AND OPERATION METHOD THEREOF}
도 1은 일반적인 펄스 발생기를 설명하기 위한 회로도.
도 2는 도 1의 펄스 발생기의 동작을 설명하기 위한 타이밍도.
도 3은 본 발명에 따른 반도체 소자의 PVT 특성을 검출하는 집적 회로를 설명하기 위한 블록도.
도 4에는 도 3의 펄스신호 생성부를 설명하기 위한 회로도.
도 5에는 도 3의 클럭 샘플리부를 설명하기 위한 회로도.
도 6은 도 3의 PVT 특성을 검출하는 집적 회로의 일부 동작을 설명하기 위한 타이밍도.
도 7a 내지 7c는 도 3의 스큐 정보 신호 생성부를 설명하기 위한 회로도.
* 도면의 주요 부분에 대한 부호의 설명
310 : 지연부 330 : 펄스신호 생성부
350 : 클럭 샘플링부 370 : 클럭 카운팅부
390 : 스큐 정보 신호 생성부
본 발명은 집적 회로 설계 기술에 관한 것으로, 특히 공정(process), 전압(voltage), 온도(temperature) 변화에 따른 PVT 특성을 검출하기 위한 집적 회로와 그의 구동 방법에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 소자는 무수히 많은 저항과 커패시터(capacitor) 및 트랜지스터(transistor) 등을 구비하고 있다. 반도체 소자는 이러한 저항과 커패시터 및 트랜지스터의 다양한 조합을 통해 여러가지 동작을 수행할 수 있다.
저항, 커패시터 및 트랜지스터는 공정(process), 전압(voltage), 온도(temperature)에 따라 PVT 특성이 달라질 수 있으며, 특히, 커패시터와 트랜지스터는 PVT 특성에 따라 동작 속도가 달라질 수 있다. 때문에, 이러한 소자들로 구성된 반도체 소자 역시 공정, 전압, 온도에 따라 동작 속도가 달라질 수 있으며, 일반적으로 이러한 현상을 스큐(skew)라고 한다.
도 1은 일반적인 펄스 발생기(pulse generator)를 설명하기 위한 회로이다.
도 1을 참조하면, 펄스 발생기는 클럭신호(CLK)를 반전하기 위한 제1 인버터(INV1)와, 제1 인버터(INV1)의 출력클럭(CLK1)를 반전하여 지연시키기 위한 제2 내지 제4 인버터(INV2, INV3, INV4), 및 제1 인버터(INV1)의 출력클럭(CLK1)과 제4 인버터(INV4)의 출력클럭(CLK2)을 입력받아 출력펄스신호(OUT)를 출력하는 논리 합 게이트(OR)를 구비한다.
출력펄스신호(OUT)의 논리'로우(low)'구간의 펄스 폭은 제2 내지 제4 인버터(INV2, INV3, INV4)의 지연시간에 따라 달라질 수 있으며, 지연시간은 설계에 따라 달라질 수 있다.
도 2는 도 1의 펄스 발생기의 동작을 설명하기 위한 타이밍도이다.
도 2에는 클럭신호(CLK)와 제1 인버터(INV1)의 출력클럭(CLK1)과 제4 인버터(INV4)의 출력클럭(CLK4), 및 출력펄스신호(OUT)의 타이밍도가 도시되어 있다.
설명의 편의를 위해, 제1 인버터(INV1)와 논리 합 게이트(OR)에서의 지연시간은 고려하지 않기로 한다.
도 2를 참조하면, 클럭신호(CLK)는 토글링(toggling)하는 신호이고, 제1 인버터(INV1)의 출력클럭(CLK1)은 클럭신호(CLK)의 반전 신호이다. 제4 인버터(INV4)의 출력클럭(CLK4)은 제1 인버터(INV1)의 출력클럭(CLK1)를 반전하여 지연시킨 신호로써, 클럭신호(CLK) 보다 3개 인버터(INV2, INV3, INV4)의 지연시간(A)만큼 지연된다. 출력펄스신호(OUT)는 제1 인버터(INV1)의 클럭신호(CLK1)와 제4 인버터(INV4)의 클럭신호(CLK2)를 논리 합하여 생성된 펄스신호이다.
다시 말하면, 출력펄스신호(OUT)는 3개 인버터(INV2, INV3, INV4)에 의한 지연시간(A)만큼의 논리'로우(low)'구간을 가지는 로우 펄스신호가 된다. 만약, 3개 인버터(INV2, INV3, INV4)에 의한 지연시간(A)이 늘어나게 되면 출력펄스신호(OUT)의 논리'로우'구간이 늘어나게 되고, 반대로, 지연시간(A)이 줄어들게 되면 출력펄스신호(OUT)의 논리'로우'구간이 줄어들게 된다.
한편, 제2 내지 제4 인버터(INV2, INV3, INV4) 각각은 일반적으로 NMOS 트랜지스터와 PMOS 트랜지스터를 조합하여 구성될 수 있으며, 위에서 설명한 바와 같이, NMOS 트랜지스터와 PMOS 트랜지스터는 PVT 특성에 따라 동작 속도가 달라질 수 있다. 때문에, 제2 내지 제4 인버터(INV2, INV3, INV4) 역시 PVT 특성에 따라 동작 속도가 달라질 수 있다. 즉, 제2 내지 제4 인버터(INV2, INV3, INV4)를 예정된 지연시간에 맞게 설계한다고 하더라도 PVT 특성에 따라 그 지연시간이 달라질 수 있다. 참고적으로, 지연시간을 제공하기 위한 지연회로에는 인버터뿐 아니라 커패시터를 사용하는 경우도 있으며, 커패시터 역시 PVT 특성에 따라 동작 특성이 달라질 수 있다.
본 명세서에서는 PVT 특성을 'TYPICAL', 'FAST', 'SLOW'로 구분하기로 한다.
'TYPICAL'은 NMOS 트랜지스터와 PMOS 트랜지스터의 동작 속도가 표준(typical)인 경우를 의미하고, 'FAST'는 NMOS 트랜지스터와 PMOS 트랜지스터의 동작 속도가 PVT 특성에 의해 표준보다 빠른(fast) 경우를 의미하며, 'SLOW'는 NMOS 트랜지스터와 PMOS 트랜지스터의 동작 속도가 PVT 특성에 의해 표준보다 느린(slow) 경우를 의미한다.
그래서, 제2 내지 제4 인버터(INV2, INV3, INV4)의 PVT 특성이 'FAST'인 경우 출력펄스신호(OUT)의 논리'로우'구간은 'TYPICAL'인 경우보다 짧아지게 되고, 'SLOW'인 경우 출력펄스신호(OUT)의 논리'로우'구간은 'TYPICAL'인 경우보다 길어지게 된다.
출력펄스신호(OUT)의 논리'로우'구간이 너무 짧아지는 경우, 이 출력펄스신 호(OUT)를 입력받는 회로는 출력펄스신호(OUT)를 제대로 인식하지 못할 수 있다. 반대로 출력펄스신호(OUT)의 논리'로우'구간이 너무 길어 지는 경우, 이 출력펄스신호(OUT)에 의해 동작구간이 정의되는 회로는 원하지 않는 구간에서 불필요한 동작을 수행하게 된다.
이렇듯, 펄스 발생기에서 생성되는 출력펄스신호(OUT)는 PVT 특성에 의해 원하는 펄스 폭보다 짧아지거나 길어지게 된다.
초기에 저주파수의 시스템 클럭을 이용하는 반도체 소자의 경우, 이와 같은 스큐에 의한 마진 오류(margin fail)는 심각한 문제가 되지 않았다. 하지만, 고주파수의 시스템 클럭을 이용하는 요즈음 반도체 소자에서는 스큐에 의한 약간의 마진 오류가 회로의 오작동을 유발하여 반도체 소자의 신뢰성 및 안정성을 떨어뜨리고, 불필요하게 전력을 소모하는 원인이 되고 있다. 이를 해결하기 위해 우선적으로 PVT 특성을 검출할 수 있는 집적 회로가 제시되어야 할 것이다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 공정, 전압, 온도에 따른 반도체 소자의 PVT 특성을 검출하는 집적 회로와 그의 동작 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 지연시간에 의해 정의된 구간 동안 기준클럭을 샘플링하기 위한 클럭 샘플링 수단과, 샘플링된 상기 기준클럭을 카운팅하기 위한 클럭 카운팅 수단을 구비하는 집적 회로가 제공된다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따르면, 제1 입력신호를 지연시켜 제2 입력신호를 출력하기 위한 지연수단; 상기 제1 및 제2 입력신호에 의해 정의된 구간 동안 활성화되는 펄스신호를 생성하기 위한 펄스신호 생성수단; 상기 펄스신호에 응답하여 기준클럭을 샘플링하기 위한 클럭 샘플링 수단; 상기 클럭 샘플링 수단에서 생성된 샘플링클럭을 카운팅하기 위한 클럭 카운팅 수단; 및 상기 클럭 카운팅 수단의 출력신호에 응답하여 스큐 정보 신호를 생성하기 위한 스큐 정보 신호 생성수단을 구비하는 집적 회로가 제공된다.
상기 목적을 달성하기 위한 본 발명의 또 다른 일 측면에 따르면, 제1 입력신호를 지연시켜 제2 입력신호를 출력하는 단계; 상기 제1 및 제2 입력신호에 의해 정의된 구간 동안 활성화되는 펄스신호를 생성하는 단계; 상기 펄스신호에 응답하여 기준클럭을 샘플링하는 단계; 샘플링된 상기 기준클럭을 카운팅하는 단계; 및 카운팅 값에 대응하여 스큐 정보 신호를 생성하는 단계을 포함하는 집적 회로의 구동 방법이 제공된다.
본 발명에 따르면 토글링하는 기준클럭을 딜레이에 의해 정의된 구간 동안 샘플링하여 카운팅함으로써, PVT 특성을 검출할 수 있다. 따라서, 반도체 소자는 이 검출결과를 기반으로 공정, 전압, 온도에 의한 스큐 변화를 미연에 방지 할 수 있는 여지가 생긴다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 반도체 소자의 PVT 특성을 검출하는 집적 회로를 설명하기 위한 블록도이다.
도 3을 참조하면, PVT 특성을 검출하는 집적 회로는 지연부(310)와, 펄스신호 생성부(330)와, 클럭 샘플링부(350)와, 클럭 카운팅부(370), 및 스큐 정보 신호 생성부(390)를 구비할 수 있다.
지연부(310)는 제1 입력신호(IN1)를 지연시켜 제2 입력신호(IN2)를 출력하기 위한 것으로, 적어도 하나 이상의 지연소자(도면에 미도시)를 구비할 수 있다. 지연소자로는 예컨데, 인버터 또는 커패시터를 사용하거나, 인버터와 커패시터를 조합하여 사용할 수 있다. 지연부(310)에 구비되는 지연소자는 공정, 전압, 온도 변화에 대응하여 자신의 지연시간이 변하게 된다. 예컨대, PVT 특성이 'FAST'인 경우 지연부(310)에서 제공하는 지연시간은 'TYPICAL'인 경우보다 줄어들게 되고, PVT 특성이 'SLOW'인 경우 지연부(310)에서 제공하는 지연시간은 'TYPICAL'인 경우보다 늘어나게 된다. 즉, 제2 입력신호(IN2)는 공정, 전압, 온도 변화에 대응하여 그 지연시간이 변하게 된다.
펄스신호 생성부(330)는 제1 입력신호(IN1)와 제2 입력신호(IN2)에 의해 정의된 구간 동안 활성화(enable)되는 펄스신호(PLS)를 생성하기 위한 것으로 도 4에는 도 3의 펄스신호 생성부(330)가 도시되어 있다.
도 4를 참조하면, 펄스신호 생성부(330)는 제1 입력신호(IN1)와 제2 입력신호(IN2)를 입력받아 펄스신호(PLS)를 출력하는 배타적 논리 합 게이트(XOR)를 구비할 수 있다. 그래서, 펄스신호(PLS)는 제1 입력신호(IN1)와 제2 입력신호(IN2)에 의해 정의된 구간의 펄스 폭을 가지게 된다. 즉, 펄스신호(PLS)는 제1 입력신호(IN1)에 응답하여 셋(set)되고, 제2 입력신호(IN2)에 응답하여 리셋(reset)된다.
다시 도 3을 참조하면, 클럭 샘플링부(350)는 펄스신호(PLS)에 응답하여 기준클럭(CLK_REF)을 샘플링(sampling)하여 샘플링클럭(CLK_SAM)을 생성하기 위한 것으로 도 5에는 도 3의 클럭 샘플링부(350)가 도시되어 있다.
도 5을 참조하면, 클럭 샘플링부(350)는 펄스신호(PLS)와 기준클럭(CLK_REF)을 입력받아 샘플링클럭(CLK_SAM)을 출력하는 논리 곱 게이트(AND)를 구비할 수 있다. 그래서, 샘플링클럭(CLK_SAM)은 펄스신호(PLS)의 정의된 구간만 토글링한다.
여기까지의 동작을 간략하게 다시 말하면, 본 발명에 따른 PVT 특성을 검출하는 집적회로는 제1 입력신호(IN1)와 이를 지연시킨 제2 입력신호(IN2)에 의해 정의된 구간 동안 활성화되는 펄스신호(PLS)를 생성하고, 펄스신호(PLS)의 활성화구간 동안 기준클럭(CLK_REF)을 샘플링한다.
도 6은 도 3의 PVT 특성을 검출하는 집적 회로의 일부 동작을 설명하기 위한 타이밍도이다.
도 6에는 제1 입력신호(IN1)와 제2 입력신호(IN2)와, 펄스신호(PLS)와, 기준클럭(CLK_REF), 및 샘플링클럭(CLK_SAM)이 도시되어있다.
다시 도 3과 도 6을 참조하면, 지연부(310)는 제1 입력신호(IN1)를 'B'만큼 지연시켜 제2 입력신호(IN2)를 출력한다. 펄스신호(PLS)는 제1 입력신호(IN1)와 제2 입력신호(IN2)에 의해 정의된 구간 동안 활성화된다. 즉, 펄스신호(PLS)는 제1 입력신호(IN1)가 논리'로우'에서 논리'하이'로 천이하는 시점에 응답하여 논리'하이'로 셋되고, 제2 입력신호(IN2)가 논리'로우'에서 논리'하이'로 천이하는 시점에 응답하여 논리'로우'로 리셋된다. 클럭 샘플링부(350)는 펄스신호(PLS)의 활성화 구간에서 기준클럭(CLK_REF)을 샘플링한 샘플링클럭(CLK_SAM)을 생성한다.
여기서, 샘플링클럭(CLK_SAM)의 클럭 개수는 PVT 특성에 따라 달라지게 된다. 설명의 편의를 위해 'B' 구간이 TYPICAL인 경우라고 가정한다.
'B'구간은 펄스신호(PLS)의 펄스 폭을 결정하고, 그 펄스 폭안에 포함되는 기준클럭(CLK_REF)이 샘플링클럭(CLK_SAM)의 클럭 개수가 된다. PVT 특성이 SLOW인 경우, TYPICAL인 경우보다 동작 속도가 느리기 때문에 지연시간이 길어져서 'B'구간은 늘어나게 된다. 이에 따라 펄스신호(PLS)의 펄스 폭도 늘어나게 되어 샘플링클럭(CLK_SAM)의 클럭 개수는 늘어나게 된다. PVT 특성이 FAST인 경우, TYPICAL인 경우보다 동작 속도가 빠르기 때문에 지연시간이 짧아져 'B'구간은 줄어들게 된다. 이에 따라 펄스신호(PLS)의 펄스 폭도 줄어들게 되어 샘플링클럭(CLK_SAM)의 클럭 개수는 줄어들게 된다. 본 발명은 샘플링클럭(CLK_SAM)의 클럭 개수를 통해 PVT 특성을 검출하는 것이다.
다시 도 3을 참조하면, 클럭 카운팅부(370)는 샘플링클럭(CLK_SAM)을 카운팅하기 위한 것으로, 일반적인 비트 카운터(bit counter)를 구비할 수 있다. 여기서, 비트 카운터에 대한 회로 구성 및 동작은 본 발명에 속하는 기술분야에서 종사하는 자에게 자명하므로, 구체적인 설명은 생략하기로 한다. 다만, 이 비트 카운터는 샘플링클럭(CLK_SAM)의 클럭 개수에 대응하는 N(N은 자연수)-비트의 카운트신호(CONT)를 출력하기만 하면 된다. 즉, 샘플링클럭(CLK_SAM)의 클럭 개수가 8개 라고 가정하면, 8개를 카운팅 할 수 있는 비트 카운터를 사용하는 것이 바람직하다.
스큐 정보 신호 생성부(390)는 카운트신호(CONT)에 응답하여 이에 대응하는 스큐 정보 신호를 생성한다. 스큐 정보 신호가 표현할 수 있는 최대 개수는 카운트신호(CONT)가 표현할 수 있는 최대 경우의 수만큼 될 수 있다. 예컨대, 3-비트 카운트신호(CONT)는 최대 8가지의 스큐 정보 신호로 검출될 수 있다.
여기서는 설명의 편의를 위해 3가지의 스큐 정보 신호(DET_F, DET_T, DET_S)를 일예로 설명하기로 하고, 이 스큐 정보 신호(DET_F, DET_T, DET_S)는 각각 PVT 특성에 대응되는 신호이다. 즉, DET_F 스큐 정보 신호는 PVT 특성이 FAST일 경우에 활성화되는 신호이고, DET_T 스큐 정보 신호는 PVT 특성이 TYPICAL일 경우에 활성화되는 신호이며, DET_S 스큐 정보 신호는 PVT 특성이 SLOW일 경우에 활성화되는 신호이다.
도 7a 내지 7c는 도 3의 스큐 정보 신호 생성부(390)를 설명하기 위한 회로도이다. 설명의 편의를 위해, 6-비트 카운트신호(CONT<0:5>)를 입력받아 3가지의 스큐 정보 신호(DET_F, DET_T, DET_S)를 출력하는 것을 예로 설명하기로 한다. 참고적으로, CONT<5>가 최상위 비트이고 CONT<0>이 최하위 비트로 정의한다.
도 7a는 DET_F 스큐 정보 신호를 생성하기 위한 회로도이다.
다시 도 6과 도 7a를 참조하면, DET_F 스큐 정보 신호는 PVT 특성이 FAST인 경우 활성화되는 신호이다. 즉, 회로가 빠르게 동작하는 특성을 가지고 있다. 때문에, 제1 입력신호(IN1)를 예정된 지연시간보다 짧게 지연시켜 제2 입력신호(IN2)를 생성한다. 이에 따라, 'B'구간이 줄어들어 적은 수의 샘플링클럭(CLK_SAM) 개수를 카운팅하게 된다. 예컨대, 샘플링된 클럭의 개수가 3개인 경우 카운팅 값에 따라 DET_F 스큐 정보 신호가 활성화된다. 즉, DET_F 스큐 정보 신호는 CONT<5>와 CONT<4>와 CONT<3> 및 CONT<2>가 모두 논리'로우'이면 활성화된다. 다시 말하면, CONT<0>이 논리'하이'이거나 CONT<1>이 논리'하이'이거나 CONT<0>과 CONT<1>이 논리'하이'이면 샘플링되는 클럭 개수가 3개 이하임으로 PVT 특성이 FAST라는 DET_F 스큐 정보 신호를 검출하게 된다.
도 7b는 DET_T 스큐 정보 신호를 생성하기 위한 회로이다.
다시 도 6과 도 7b를 참조하면, 샘플링된 클럭 개수가 예컨대, 4개 이상 15개 이하인 경우 카운팅 값에 따라 DET_T 스큐 정보 신호가 활성화된다. 즉, DET_T 스큐 정보 신호는 CONT<0>와 CONT<1>에 상관없이 CONT<2>와 CONT<3> 중 어느 하나가 논리'하이'가 되면 활성화된다. 다시 말하면, CONT<4>와 CONT<5>가 논리'로우'이고 CONT<2>와 CONT<3> 중 어느 하나가 논리'하이'이면 샘플링되는 클럭 개수가 4개 이상 15개 이하임으로 PVT 특성이 TYPICAL이라는 DET_T 스큐 정보 신호를 검출하게 된다.
도 7c는 DET_S 스큐 정보 신호를 생성하기 위한 회로이다.
다시 도 6과 도 7c를 참조하면, 샘플링된 클럭 개수가 예컨대, 16개 이상인경우 카운팅 값에 따라 DET_S 스큐 정보 신호가 활성화된다. 즉, DET_S 스큐 정보 신호는 CONT<0>와 CONT<1>와 CONT<2> 및 CONT<3>에 상관없이 CONT<4>와 CONT<5> 중 어느 하나가 논리'하이'가 되면 활성화된다. 다시 말하면, 샘플링되는 클럭 개수가 16개 이상임으로 PVT 특성이 SLOW이라는 DET_S 스큐 정보 신호를 검출하게 된다.
이와 같은 동작을 함에 있어서, 더 세밀한 제어를 하기 위해서는 지연시간을 더 늘려 펄스 폭(B)을 늘려 주거나 기준클럭(CLK_REF)의 주파수를 올려주는 방법이 있으며, 비트 카운터 역시 이에 맞게 설계해주어야 하는 것이 바람직하다.
전술한 바와 같이, 공정, 전압, 온도 변화에 대응하여 변화하는 지연시간에 의해 정의된 구간 동안 기준클럭을 샘플링하고, 그 샘플링된 기준클럭을 카운팅함으로써 PVT 특성에 대응하는 스큐 정보를 얻을 수 있다.
한편, 본 발명에 따르면 기준클럭(CLK_REF)을 생성하는 기준클럭 생성회로(도면에 미도시)를 더 구비할 수 있으며, 기준클럭 생성회로는 위상 고정 루프(Phase Locked Loop), 지연 고정 루프(Delay Locked Loop), 또는 크리스탈 오실레이터등으로 구현될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서는 펄스신호 생성부(330)를 배타적 논리 합 게이트(XOR)을 사용하는 경우와, 클럭 샘플링부(350)를 논리 곱 게이트(AND)를 사용하 는 경우를 일례로 들어 설명하였으나, 본 발명은 이를 다른 종류의 논리 게이트 및 다수 소자의 조합으로 대체하는 경우에도 적용된다. 뿐만 아니라, 전술한 실시예에서 예시한 논리 게이트는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
또한, 전술한 실시예에서는 3가지 경우의 스큐 정보 신호를 검출하는 경우를 일례로 들어 설명하였으나, 본 발명은 3가지 이외의 경우의 스큐 정보 신호를 검출하는 경우에도 적용할 수 있다.
상술한 본 발명은 집적회로에 적용되는 공정, 전압, 및 온도에 따라 해당하는 스큐 정보를 검출할 수 있음으로써, 스큐로 인한 마진 오류가 발생할 수 있는 회로에 유용한 정보를 제공할 수 있는 효과를 얻을 수 있다.

Claims (25)

  1. 지연시간에 의해 정의된 구간 동안 기준클럭을 샘플링하기 위한 클럭 샘플링 수단과,
    샘플링된 상기 기준클럭을 카운팅하기 위한 클럭 카운팅 수단
    을 구비하는 집적 회로.
  2. 제1항에 있어서,
    상기 클럭 카운팅 수단의 카운팅 값에 응답하여 스큐 정보 신호를 생성하기 위한 스큐 정보 신호 생성수단을 더 구비하는 것을 특징으로 하는 집적 회로.
  3. 제1항 또는 제2항에 있어서,
    상기 클럭 샘플링 수단은 상기 정의된 구간 동안 토글링하는 클럭신호를 출력하는 것을 특징으로 하는 집적 회로.
  4. 제3항에 있어서,
    상기 클럭 카운팅 수단은 상기 토글링하는 클럭신호의 클럭 개수에 대응하는 N(N은 자연수)-비트의 코드신호를 출력하는 것을 특징으로 하는 집적 회로.
  5. 제1항 또는 제2항에 있어서,
    상기 기준클럭을 생성하기 위한 기준클럭 생성수단을 더 구비하는 것을 특징으로 하는 집적 회로.
  6. 제5항에 있어서,
    상기 기준클럭생성수단은 위상 고정 루프, 지연 고정 루프, 또는 크리스탈 오실레이터를 구비하는 것을 특징으로 하는 집적 회로.
  7. 제2항에 있어서,
    상기 스큐 정보 신호는 공정, 전압, 온도에 따른 PVT 특성에 대응되는 것을 특징으로 하는 집적 회로.
  8. 제1 입력신호를 지연시켜 제2 입력신호를 출력하기 위한 지연수단;
    상기 제1 및 제2 입력신호에 의해 정의된 구간 동안 활성화되는 펄스신호를 생성하기 위한 펄스신호 생성수단;
    상기 펄스신호에 응답하여 기준클럭을 샘플링하기 위한 클럭 샘플링 수단;
    상기 클럭 샘플링 수단에서 생성된 샘플링클럭을 카운팅하기 위한 클럭 카운팅 수단; 및
    상기 클럭 카운팅 수단의 출력신호에 응답하여 스큐 정보 신호를 생성하기 위한 스큐 정보 신호 생성수단
    을 구비하는 집적 회로.
  9. 제8항에 있어서,
    상기 기준클럭을 생성하기 위한 기준클럭 생성수단을 더 구비하는 것을 특징으로 하는 집적 회로.
  10. 제8항 또는 제9항에 있어서,
    상기 펄스신호는 상기 제1 입력신호에 응답하여 셋(set)되고, 상기 제2 입력신호에 응답하여 리셋(reset)되는 것을 특징으로 하는 집적 회로.
  11. 제8항 또는 제9항에 있어서,
    상기 펄스신호 생성수단은 상기 제1 및 제2 입력신호를 입력받아 상기 펄스신호를 출력하는 배타적 논리 합 게이트를 구비하는 것을 특징으로 하는 집적 회로.
  12. 제8항 또는 제9항에 있어서,
    상기 샘플링클럭은 상기 정의된 구간 동안 토글링하는 것을 특징으로 하는 집적 회로.
  13. 제8항 또는 제9항에 있어서,
    상기 클럭 샘플링 수단은 상기 펄스신호와 상기 기준클럭을 입력받아 상기 샘플링클럭을 출력하는 논리 곱 게이트를 구비하는 것을 특징으로 하는 집적 회로.
  14. 제8항 또는 제9항에 있어서,
    상기 클럭 카운팅 수단은 상기 샘플링클럭의 클럭 개수에 대응하는 N(N은 자연수)-비트의 코드신호를 출력하는 것을 특징으로 하는 집적 회로.
  15. 제14항에 있어서,
    상기 스큐 정보 신호 생성수단은 상기 N-비트 코드신호에 대응하는 개수의 상기 스큐 정보 신호를 출력하는 것을 특징으로 하는 집적 회로.
  16. 제8항 또는 제9항에 있어서,
    상기 스큐 정보 신호는 공정, 전압, 온도에 따른 PVT 특성에 대응되는 것을 특징으로 하는 집적 회로.
  17. 제8항 또는 제9항에 있어서,
    상기 지연수단은,
    적어도 하나 이상의 지연소자를 구비하는 것을 특징으로 하는 집적 회로.
  18. 제9항에 있어서,
    상기 기준클럭생성수단은 위상 고정 루프, 지연 고정 루프, 또는 크리스탈 오실레이터를 구비하는 것을 특징으로 하는 집적 회로.
  19. 제1 입력신호를 지연시켜 제2 입력신호를 출력하는 단계;
    상기 제1 및 제2 입력신호에 의해 정의된 구간 동안 활성화되는 펄스신호를 생성하는 단계;
    상기 펄스신호에 응답하여 기준클럭을 샘플링하는 단계;
    샘플링된 상기 기준클럭을 카운팅하는 단계; 및
    카운팅 값에 대응하여 스큐 정보 신호를 생성하는 단계
    을 포함하는 집적 회로의 구동 방법.
  20. 제19항에 있어서,
    상기 기준클럭을 생성하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로의 구동 방법.
  21. 제19항 또는 제20항에 있어서,
    상기 펄스신호는 상기 제1 입력신호에 응답하여 셋(set)되고, 상기 제2 입력신호에 응답하여 리셋(reset)되는 것을 특징으로 하는 집적 회로의 구동 방법.
  22. 제19항 또는 제20항에 있어서,
    상기 샘플링하는 단계에서 생성된 샘플링클럭은 상기 정의된 구간 동안 토글링하는 것을 특징으로 하는 집적 회로의 구동 방법.
  23. 제22항에 있어서,
    상기 카운팅하는 단계는,
    상기 샘플링클럭의 클럭 개수에 대응하는 N(N은 자연수)-비트의 코드신호를 출력하는 단계를 포함하는 것을 특징으로 하는 집적 회로의 구동 방법.
  24. 제23항에 있어서,
    상기 스큐 정보 신호를 생성하는 단계는 상기 N-비트 코드신호에 대응하는 개수의 상기 스큐 정보 신호를 출력하는 단계를 포함하는 것을 특징으로 하는 집적 회로의 구동 방법.
  25. 제19항 또는 제20항에 있어서,
    상기 스큐 정보 신호는 공정, 전압, 또는 온도에 따른 PVT 특성에 대응되는 것을 특징으로 하는 집적 회로의 구동 방법.
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* Cited by examiner, † Cited by third party
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CN110491429A (zh) * 2018-05-14 2019-11-22 南亚科技股份有限公司 检测电路、动能随机存取存储器、刷新频率的决定方法

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