JP2004064143A - クロック同期回路及び半導体装置 - Google Patents
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Abstract
【課題】小面積かつ低消費電力で、より高い周波数で動作するクロック同期回路の提供。
【解決手段】クロック信号を遅延させて出力する第１の遅延回路１０２と、第１及び第２の双方向型遅延回路列１０６、１０７と、第１の双方向型遅延回路列（ＢＤＤＡ）の前段と後段とにそれぞれ配設される、遅延時間可変型の第１の前段遅延回路１１０と第１の後段遅延回路１１２と、第２の双方向型遅延回路列（ＢＤＤＢ）の前段と後段にそれぞれ配設される、遅延時間可変型の第２の前段遅延回路１１１と第２の後段遅延回路１１３と、第１及び第２の後段遅延回路の出力を入力して多重して出力する多重回路１０８を備え、第１及び第２の前段遅延回路１１０、１１１には、第１の遅延回路１０２の出力信号が共通に入力され、第１の前段遅延回路、第１の双方向型遅延回路列、及び第１の後段遅延回路からなる第１のパスと、第２の前段遅延回路、第２の双方向型遅延回路列、及び第２の後段遅延回路からなる第２のパスとがクロック信号のサイクル毎に交互に切替られる。
【選択図】図１
【解決手段】クロック信号を遅延させて出力する第１の遅延回路１０２と、第１及び第２の双方向型遅延回路列１０６、１０７と、第１の双方向型遅延回路列（ＢＤＤＡ）の前段と後段とにそれぞれ配設される、遅延時間可変型の第１の前段遅延回路１１０と第１の後段遅延回路１１２と、第２の双方向型遅延回路列（ＢＤＤＢ）の前段と後段にそれぞれ配設される、遅延時間可変型の第２の前段遅延回路１１１と第２の後段遅延回路１１３と、第１及び第２の後段遅延回路の出力を入力して多重して出力する多重回路１０８を備え、第１及び第２の前段遅延回路１１０、１１１には、第１の遅延回路１０２の出力信号が共通に入力され、第１の前段遅延回路、第１の双方向型遅延回路列、及び第１の後段遅延回路からなる第１のパスと、第２の前段遅延回路、第２の双方向型遅延回路列、及び第２の後段遅延回路からなる第２のパスとがクロック信号のサイクル毎に交互に切替られる。
【選択図】図１
Description
【０００１】
【発明の属する技術分野】
本発明は、クロック同期回路に関し、特に、ＢＤＤ（Ｂｉ−Ｄｉｒｅｃｔｉｏｎａｌ Ｄｅｌａｙ；双方向遅延）回路を有するクロック同期回路は、ＤＤＲ−ＳＤＲＡＭ（ダブルデータ・レート・シンクロナスＤＲＡＭ）のデータ出力をクロックに同期させる回路に用いて好適とされる回路及び該回路を有する半導体装置に関する。
【０００２】
【従来の技術】
図９（Ａ）は、遅延回路として、ＢＤＤ（Ｂｉ−Ｄｉｒｅｃｔｉｏｎａｌ Ｄｅｌａｙ）回路（「双方向型遅延回路」ともいう）を有するクロック同期回路の構成の一例を示す図である。図９（Ｂ）は、図９（Ａ）に示した回路の動作を示す図である。図９に示すように、外部クロック信号（ＣＬＫ）とその相補信号（／ＣＬＫ）を入力して内部クロック信号（ＩＣＬＫ）を出力するクロックバッファ（ＣＬＫＢ）４０１と、内部クロック信号（ＩＣＬＫ）を入力して遅延させて出力するレプリカ回路（ＲＥＰ）４０２と、内部クロック信号（ＩＣＬＫ）を入力して相選択用の第１、第２の制御信号（ＰＨＡ、ＰＨＢ）を出力する相選択回路（ＰＨＲ）４０３と、制御回路（ＣＳＡ）４０４及び制御回路（ＣＳＢ）４０５と、ＢＤＤ構成の遅延回路列（ＢＤＤＡ）４０６及び遅延回路列４０７（ＢＤＤＢ）と、遅延回路列（ＢＤＤＡ）４０６及び遅延回路列４０７（ＢＤＤＢ）の出力を入力して一つの出力に多重するマルチプレクサ４０８（ＭＵＸ）と、出力回路（出力バッファ回路）（ＤＯＢ）４０９と、を備えて構成されている。この出力回路（ＤＯＢ）４０９は、シンクロナスＤＲＡＭ（「ＳＤＲＡＭ」という）における出力回路であり、マルチプレクサ４０８（ＭＵＸ）からの出力されるクロックを受け、該クロックのエッジに同期して、データ（読み出しデータ）を、データ出力端子（ＤＱ）から出力する。レプリカ回路（ＲＥＰ）４０２の遅延時間ｔＲＥＰは、クロックバッファ４０１の遅延時間ｔ１と、マルチプレクサ４０８及び出力回路（ＤＯＢ）４０９の遅延時間ｔ２との和に等しくなるように設定されている。すなわち、
ｔＲＥＰ＝ｔ１＋ｔ２ …（１）
となる。
【０００３】
なお、制御回路（ＣＳＡ）４０４と制御回路（ＣＳＢ）４０５の遅延（内部クロック信号（ＩＣＬＫ）の遷移エッジから、折返し制御信号（ＡＦＷＤ／ＡＢＷＤ）までの遅延、レプリカ回路４０２の出力（ＳＴ０）から、ＢＤＤ構成の遅延回路列４０６、４０７の入力Ａ０Ａ／Ａ０Ｂまでの遅延）は、遅延ｔ１及びｔ２に比べて小さく、本発明の構成及び動作には、直接関係しないので、以下の説明では、これを無視することにする。
【０００４】
図９（Ａ）において、制御回路（ＣＳＡ）４０４と遅延回路列（ＢＤＤＡ）４０６から成るＡ相の動作に着目すると、外部クロック信号（ＣＬＫ）の立上りエッジ（Ｒ０）は、クロックバッファ（ＣＬＫＢ）４０１（遅延時間＝ｔ１）、レプリカ回路（ＲＥＰ）４０２（遅延時間ｔＲＥＰ＝ｔ１＋ｔ２）を経て信号（ＳＴ０）として出力され、制御回路（ＣＳＡ）４０４から信号（ＡＯＡ）として出力され、信号ＡＯＡは、遅延回路列（ＢＤＤＡ）４０６の入力端子に入力される。Ａ相選択時、相選択回路４０３からの制御信号（ＰＨＡ）が活性化され、制御回路（ＣＳＡ）４０４は、レプリカ回路（ＲＥＰ）４０２からの信号（ＳＴ０）を受け取り信号ＡＯＡとして出力する。また制御回路（ＣＳＡ）４０４から出力される折返し制御信号ＡＦＷＤ／ＡＢＷＤは、順方向を示しており、入力端子より遅延回路列４０６に入力されたクロックのエッジは、一の方向（図の右方向）に進行し、外部クロック信号（ＣＬＫ）の立上りエッジ（Ｒ１）を受けて制御回路（ＣＳＡ）４０４で生成される折返し制御信号（ＡＦＷＤ／ＡＢＷＤ）により、遅延回路列４０６内を、所定時間進んだ時点で、クロックのエッジの進行方向が反転し、図の左方向に進行して、遅延回路列（ＢＤＤＢ）４０７の出力（Ｂ０Ｂ）に現れる。遅延回路列４０６の入力端子からのクロックエッジの入力から折り返しまでの時間と、折返しから遅延回路列４０６の出力端子からの出力までの時間とは等しい（図９（Ｂ）では「ｔＢＤＤ」と表示）。これは、例えば特開平１１−６６８５４号公報に記載されているように、ＢＤＤ構成の遅延回路列の基本的な特性である。遅延回路列４０６から出力されたエッジは、マルチプレクサ（ＭＵＸ）４０８を経て、出力回路（ＤＯＢ）４０９に供給され、出力回路（ＤＯＢ）４０９では、供給されたクロックのエッジに同期して、出力端子（ＤＱ）からデータを出力する。
【０００５】
ここで、外部クロック信号（ＣＬＫ）の立上りエッジ（Ｒ１）から、データ出力端子（ＤＱ）からのデータ出力までの遅延時間を計算すると、
ｔ１ ＋ ｔＢＤＤ ＋ ｔ２
となる。
【０００６】
一方、外部クロック信号（ＣＬＫ）の立上りエッジＲ０から遅延回路列４０６の折返しまでの時間について、
ｔ１ ＋ｔＲＥＰ ＋ ｔＢＤＤ ＝ ｔＣＫ ＋ ｔ１ …（２）
が成り立つ。
【０００７】
上式（１）の
ｔＲＥＰ ＝ ｔ１ ＋ ｔ２
を考慮すると、
ｔ１ ＋ ｔＢＤＤ ＋ｔ２ ＝ ｔＣＫ …（３）
となる。
【０００８】
すなわち、Ａ相の選択時において、データ出力端子（ＤＱ）からのデータの出力は、外部クロック信号（ＣＬＫ）の立上りエッジ（Ｒ２）に同期して行われることになる。
【０００９】
制御回路（ＣＳＢ）４０５と遅延回路列（ＢＤＤＢ）４０７とから成るＢ相の動作についても同様であり、データ出力端子（ＤＱ）からのデータの出力は、外部クロック信号（ＣＬＫ）の立上りエッジ（Ｒ３）に同期して行われる。
【００１０】
相選択回路（ＰＨＲ）４０３から出力される制御信号（ＰＨＡ）と制御信号（ＰＨＢ）により、外部クロック信号（ＣＬＫ）のサイクル毎に、Ａ相とＢ相を交互に切り替えて動作させることにより、外部クロック信号（ＣＬＫ）の全ての立上りエッジに同期して、データ出力端子（ＤＱ）から、データを出力することができる。
【００１１】
ところで、近年、ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）−ＳＤＲＡＭの高速化は著しく、上記したＢＤＤ回路の動作周波数（クロック周期ｔＣＫの逆数）の上限によって、ＤＤＲ−ＳＤＲＡＭ全体の動作周波数が律則されるようになってきている。
【００１２】
すなわち、図９（Ａ）において、遅延回路列４０６、４０７の遅延時間ｔＢＤＤ（入力から折り返しまでの時間）には、遅延回路列の特性から決まる下限ｔＢＤＤｍｉｎ（典型的には０．３ｎｓ〜０．５ｎｓ）が存在し、
ｔＢＤＤ ＝ ｔＣＫ − （ｔ１ ＋ ｔ２）＝ ｔＣＫ − ｔＲＥＰ …（４）
であるから、
ｔＣＫ ＞ ｔＢＤＤｍｉｎ ＋ ｔＲＥＰ …（５）
であることが必要である。
【００１３】
例えば、ｔＲＥＰを５ｎｓとし、ｔＢＤＤｍｉｎを０．５ｎｓとすると、
ｔＣＫ ＞ ５．５ｎｓ
となる。すなわち、ＤＤＲ−ＳＤＲＡＭの動作周波数を、１８０ＭＨｚ程度より上げることはできないことになる。
【００１４】
従って、ＢＤＤ回路構成の遅延回路列を搭載したＤＤＲ−ＳＤＲＡＭをさらに高速化するためには、ＢＤＤ遅延回路列のクロック周期ｔＣＫの下限を、さらに引き下げることが必要である。
【００１５】
この要請に応えるために、例えば、特開平１１−６６８５４号公報には、Ａ相とＢ相に加え、さらにＣ相とＤ相を設け、４相とした構成が提案されている。この構成を、図１０に示す。図１０に示すように、相補の外部クロック信号（ＣＬＫ、／ＣＬＫ）を入力して内部クロック信号（ＩＣＬＫ）を出力するクロックバッファ（ＣＬＫＢ）５０１と、内部クロック信号（ＩＣＬＫ）を入力するレプリカ回路（ＲＥＰ）５０２と、内部クロック信号（ＩＣＬＫ）を入力して相選択用の制御信号ＰＨＡ、ＰＨＢ、ＰＨＣ、ＰＨＤを出力する相選択回路（ＰＨＲ）５０３と、制御回路（ＣＳＡ）５０４、制御回路（ＣＳＢ）５０５、制御回路（ＣＳＣ）５０６、制御回路（ＣＳＤ）５０７と、遅延回路列（ＢＤＤＡ）５０８、遅延回路列（ＢＤＤＢ）５０９、遅延回路列（ＢＤＤＣ）５１０、遅延回路列（ＢＤＤＤ）５１１と、遅延回路列（ＢＤＤＡ）５０８〜遅延回路列（ＢＤＤＤ）５１１の出力を切り替えるマルチプレクサ（ＭＵＸ）５１２と、出力回路（ＤＯＢ）５１３と、を備えて構成されている。
【００１６】
図１１は、図１０に示した構成の動作を説明するタイミング図である。例えばＡ相の動作に着目すると、外部クロック信号（ＣＬＫ）の立上りエッジＲ０は、立上りエッジＲ２から生成される折返し制御信号ＡＦＷＤ／ＡＢＷＤにより、折返され、エッジＲ４に同期してデータが出力される。Ｂ相、Ｃ相、Ｄ相についても同様であり、各相をＣＬＫのサイクル毎に順次動作させることで全ての立上りエッジに同期してデータを出力することができる。
【００１７】
ここで、図１１からも明らかなように、
ｔＢＤＤ ＝ ２ｔＣＫ − ｔＲＥＰ …（６）
が成り立ち、
ｔＣＫ ＞ （ｔＢＤＤｍｉｎ ＋ ｔＲＥＰ）／２ …（７）
となるので、図９に示す構成と比較して、クロック周期ｔＣＫの１／２ （上記の数値例では２．７５ｎｓ）まで動作可能である。
【００１８】
【発明が解決しようとする課題】
ところで、図１０に示した構成で必要とされる追加回路の規模について検討してみると、まず４相動作を行うために、図９に示した構成に加え、
２つの制御回路ＣＳＣとＣＳＤ、
２つの遅延回路列ＢＤＤＣとＢＤＤＤ
が必要とされている。
【００１９】
さらに、最大サイクル時間ｔＣＫｍａｘを実現するために必要なＢＤＤ遅延列の最大遅延時間をｔＢＤＤｍａｘとすると、図９に示した構成例では、
ｔＢＤＤｍａｘ ＝ ｔＣＫｍａｘ − ｔＲＥＰ …（８）
であるのに対し、図１０に示した構成例では、
ｔＢＤＤｍａｘ ＝ ２ｔＣＫｍａｘ − ｔＲＥＰ …（９）
となり、同等の最大サイクル時間ｔＣＫｍａｘを実現するために必要なＢＤＤ構成の遅延回路列の段数が増える。
【００２０】
ＢＤＤ構成の遅延回路列の面積は、図９及び図１０に示したクロック同期回路全体のかなりの割合を占めるので、この部分の回路規模の増大は、チップ面積に対するオーバーヘッドの増大を招く。
【００２１】
さらに、同じクロック周期で動作しているときの消費電力は、おおむね回路規模に比例するので、消費電力の増大も問題となる。
【００２２】
さらに、図１０に示した構成では、今後、ＤＤＲ−ＳＤＲＡＭの高速化が一段と進み、より高い周波数での動作が要請された場合には、これに対処することができない、という問題もある。
【００２３】
したがって、本発明は、上記の問題点を解消し、小面積かつ低消費電力で、より高い周波数で動作するクロック同期回路及びクロック同期回路を備えた半導体装置を提供することを目的としている。
【００２４】
【課題を解決するための手段】
前記目的を達成する本発明は、それぞれが、入力端子と出力端子を有し、前記入力端子より入力されたクロック信号のエッジが、一の方向に進行した後、入力された前記クロック信号のサイクルの後のサイクルのクロック信号のエッジに基づき生成される折返し制御信号に基づき、進行方向を反転し、前記一の方向に進行した時間と同一の時間をかけて、前記一の方向と逆方向に進行して、前記出力端子から出力される構成とされている、第１及び第２の双方向型の遅延回路列と、前記第１の双方向型の遅延回路列の前段及び後段とにそれぞれ配設されている、遅延時間可変型の第１の前段遅延回路及び第１の後段遅延回路と、前記第２の双方向型の遅延回路列の前段及び後段にそれぞれ配設されている、遅延時間可変型の第２の前段遅延回路及び第２の後段遅延回路と、前記第１及び第２の後段遅延回路の出力信号を受け取り、前記第１及び第２の後段遅延回路の出力信号を多重化した信号を出力する多重回路と、前記第１及び第２の前段遅延回路と、前記第１及び第２の後段遅延回路の遅延時間を可変に設定する制御を行う遅延時間設定回路と、を含み、前記第１及び前記第２の前段遅延回路の入力端子には、入力されたクロック信号が共通に供給され、前記第１の前段遅延回路、前記第１の双方向型遅延回路列、及び前記第１の後段遅延回路を含む第１のパスと、前記第２の前段遅延回路、前記第２の双方向型遅延回路列、及び前記第２の後段遅延回路を含む第２のパスとを、前記クロック信号の所定のサイクル毎に交互に選択する相選択制御手段と、を備えている。
【００２５】
本発明において、入力端子と出力端子を有し、前記入力端子よりクロック信号を受け取り、前記クロック信号を予め定められた遅延時間遅延させて前記出力端子から出力する第１の遅延回路を備え、前記第１及び前記第２の前段遅延回路の入力端子には、前記第１の遅延回路の出力端子から出力されるクロック信号が共通に入力される構成とされる。
【００２６】
本発明において、前記第１の遅延回路の前段に、前記クロック同期回路に入力されるクロック信号を入力端子より入力とする第１のバッファ回路をさらに備え、前記第１のバッファ回路の出力端子が、前記第１の遅延回路の入力端子に接続されており、前記多重回路の出力信号に基づき、データ出力端子からデータを出力する出力回路を備え、前記第１の遅延回路の遅延時間は、前記第１のバッファ回路の遅延時間と、前記多重回路の遅延時間と前記出力回路の遅延時間との和に等しい。
【００２７】
本発明において、前記遅延時間設定回路は、前記クロック信号の周期と、前記第１の遅延回路の遅延時間とに応じて、前記第１及び第２の前段遅延回路と前記第１及び第２の後段遅延回路の遅延時間を設定する手段を備えている。本発明において、前記第１及び第２の双方向型遅延回路列のそれぞれの入力から折り返しまでの最小の遅延時間をｔＢＤＤｍｉｎとし、前記クロック信号の１周期をｔＣＫとし、
前記第１の遅延回路の遅延時間をｔＲＥＰとし、前記第１及び第２の前段遅延回路と前記第１及び第２の後段遅延回路の遅延時間を同一の遅延時間ｔＰＰＤとし、ｎを２以上の整数とし、前記遅延時間設定回路は、ｔＰＰＤが関係式
ｔＢＤＤｍｉｎ ＜ ｎ ×ｔＣＫ − （ｔＰＰＤ ＋ ｔＲＥＰ） ＜ ｔＣＫ
を満たすように、前記第１及び第２の前段遅延回路と前記第１及び第２の後段遅延回路の遅延時間を設定する構成とされる。
【００２８】
本発明において、前記第１及び第２の前段遅延回路と前記第１及び第２の後段遅延回路は、信号入力端子と、信号出力端子と、前記遅延時間設定回路から供給される複数のタップ選択信号を入力する複数の制御信号入力端子と、前記信号入力端子より入力されたクロック信号と、固定論理値の信号のいずれかを、対応する第１のタップ選択信号の値にしたがって選択する第１段の選択回路と、前記第１段の選択回路の後段に、複数段縦続形態に接続される単位遅延回路と、を備え、前記単位遅延回路は、前段の選択回路の出力を受ける遅延素子と、前記信号入力端子より入力されたクロック信号と、前記遅延素子の出力とのいずれか一方を、対応するタップ選択信号の値に基づき選択する選択回路と、を備えており、前記信号入力端子から入力されたクロック信号は、選択された前記タップ選択信号に対応する単位遅延回路の前記選択回路から、次段の単位遅延回路の遅延素子に伝達され、前記次段の単位遅延回路と前記信号出力端子との間に挿入されている単位遅延回路を介して前記信号出力端子から出力される、構成とされている。
【００２９】
本発明において、前記遅延時間設定回路が、前記クロック信号を入力し、 前記クロック信号を２ｎ分周して出力する第１の分周回路と、前記第１の分周回路から出力される分周信号（「第１の分周信号」という）を受け、前記第１の分周信号を前記第１の遅延回路の遅延時間分遅延させて出力する第２の遅延回路と、前記第２の遅延回路の出力信号を入力し、予め定められた遅延時間をさらに付加して出力する第１の付加遅延回路と、前記第１の付加遅延回路の出力信号を入力とする遅延線を構成する複数段の遅延素子と、前記複数段の遅延素子の出力信号を、前記第１の分周回路から出力される前記第１の分周信号に基づきサンプリングして出力する複数のラッチ回路と、前記複数のラッチ回路の出力信号を受け、前記複数のラッチ回路のサンプリング結果に基づき、前記遅延線を伝送される信号の遷移エッジを検出し、前記タップ選択信号を生成する論理回路と、を備えて構成してもよい。
【００３０】
【発明の実施の形態】
本発明の実施の形態について説明する。本発明は、ＢＤＤ（Ｂｉ−ｄｉｒｅｃｔｉｏｎａｌ Ｄｅｌａｙ）構成の遅延回路列の前後に、プリディレイ回路及びポストディレイ回路を設け、その遅延時間ｔＰＰＤを、
ｔＢＤＤｍｉｎ ＜ ｎ ｔＣＫ − （ｔＰＰＤ ＋ ｔＲＥＰ） ＜ ｔＣＫ …（１０）
を満たすように設定する。
【００３１】
ｎはロックモードであり、２以上の整数、
ｔＣＫはクロックＣＬＫの周期、
ｔＲＥＰはレプリカ回路の遅延時間、
ｔＢＤＤｍｉｎは、ＢＤＤの遅延回路列が正常に動作する最小の遅延時間（遅延回路列の入力から折返しまで）
である。
【００３２】
図１を参照すると、本発明の一実施の形態をなすクロック同期回路は、クロックバッファ（ＣＬＫＢ）１０１と、レプリカ回路（ＲＥＰ）１０２と、相選択回路（ＰＨＲ）１０３と、制御回路（ＣＳＡ）１０４及び制御回路（ＣＳＢ）１０５と、遅延回路列（ＢＤＤＡ）１０６及び遅延回路列（ＢＤＤＢ）１０７と、マルチプレクサ（ＭＵＸ）１０８と、出力回路（ＤＯＢ）１０９という構成（図９参照）に、さらに、プリディレイ回路（ＰＲＥＡ）１１０及びプリディレイ回路（ＰＲＥＢ）１１１と、ポストディレイ回路（ＰＯＳＴＡ）１１２及びポストディレイ回路（ＰＯＳＴＢ）１１３と、遅延時間設定回路（ＰＰＤＣ）１１４とを備えている。
【００３３】
遅延時間設定回路（ＰＰＤＣ）１１４は、プリディレイ回路１１０、１１１及びポストディレイ回路１１２、１１３の遅延時間ｔＰＰＤが、上式（１０）を満たすように、タップ選択信号ＴＳ０〜ＴＳｍを切り替える。
【００３４】
かかる構成により、例えばロックモードｎを２に設定した場合のタイミングは、図５に示すように、クロックアクセスパス、すなわちクロック信号の入力からクロックバッファ（ＣＬＫＢ）１０１、制御回路（ＣＳＡ）１０４、遅延回路列（ＢＤＤＡ）１０６（折返し）、ポストディレイ回路（ＰＯＳＴＡ）１１２、マルチプレクサ（ＭＵＸ）１０８を経て、出力回路（ＤＯＢ）１０９のデータ出力端子（ＤＱ）までの遅延時間は、ちょうど外部クロック信号（ＣＬＫ）のクロック周期ｔＣＫの２倍に等しくなり、クロックエッジに同期して、データ出力端子（ＤＱ）よりデータが出力される。
【００３５】
図５において、遅延回路列（ＢＤＤＡ）１０６の遅延時間ｔＢＤＤは、
２ｔＣＫ − （ｔＰＰＤ ＋ ｔＲＥＰ） …（１１）
に等しい。
【００３６】
これは上記の条件（１０）により（ｔＰＰＤは、ｔＢＤＤｍｉｎ ＜ ２ ｔＣＫ − （ｔＰＰＤ ＋ ｔＲＥＰ）を満たすように設定される）、遅延時間ｔＢＤＤは、最小遅延時間ｔＢＤＤｍｉｎよりも大であることが保証される。
【００３７】
また、遅延回路列（ＢＤＤＡ）１０６と遅延回路列（ＢＤＤＢ）１０７は、それぞれ２サイクルに１回動作し、上記の条件から、
ｔＢＤＤ ＜ ｔＣＫ …（１２）
であることから、連続する２回の動作期間がオーバーラップ（すなわち遅延列上で信号が衝突）しないことが保証される。
【００３８】
従って、かかる構成の本発明によれば、遅延回路列の本数（相数）を、２本しか必要とせず、ロックモードｎの動作を行うことができる。
【００３９】
さらに、本発明によれば、小面積かつ低消費電力であり、かつ最小動作周期ｔＣＫｍｉｎの短いクロック同期回路を実現できる。
【００４０】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して説明する。図１は、本発明の第１の実施例をなすクロック同期回路の構成を示す図である。図１を参照すると、本実施例のクロック同期回路は、クロック同期回路外部より差動モードで供給される相補のクロック（ＣＬＫ、／ＣＬＫ）を入力し内部クロック信号（ＩＣＬＫ）を出力するクロックバッファ（ＣＬＫＢ）１０１と、内部クロック信号（ＩＣＬＫ）を入力とするレプリカ回路（ＲＥＰ）１０２と、内部クロック信号（ＩＣＬＫ）を入力し相選択を制御する制御信号（ＰＨＡ）と制御信号（ＰＨＢ）を出力する相選択回路（ＰＨＲ）１０３と、制御回路（ＣＳＡ）１０４及び制御回路（ＣＳＢ）１０５、ＢＤＤ構成の遅延回路列（ＢＤＤＡ）１０６及び遅延回路列（ＢＤＤＢ）１０７と、マルチプレクサ（ＭＵＸ）１０８と、出力回路（出力バッファ回路）（ＤＯＢ）１０９の構成に、さらに、プリディレイ回路（ＰＲＥＡ）１１０及びプリディレイ回路（ＰＲＥＢ）１１１、ポストディレイ回路（ＰＯＳＴＡ）１１２及びポストディレイ回路（ＰＯＳＴＢ）１１３、遅延時間設定回路（「タップ選択回路」ともいう）（ＰＰＤＣ）１１４と、を備えている。
【００４１】
この実施例において、クロックバッファ（ＣＬＫＢ）１０１、レプリカ回路（ＲＥＰ）１０２、相選択回路（ＰＨＲ）１０３、制御回路（ＣＳＡ）１０４及び制御回路（ＣＳＢ）１０５、遅延回路列（ＢＤＤＡ）１０６及び遅延回路列（ＢＤＤＢ）１０７、マルチプレクサ（ＭＵＸ）１０８、出力回路（出力バッファ回路）（ＤＯＢ）１０９のそれぞれは、図９（Ａ）のクロックバッファ（ＣＬＫＢ）４０１、レプリカ回路（ＲＥＰ）４０２、相選択回路（ＰＨＲ）４０３、制御回路（ＣＳＡ）４０４及び制御回路（ＣＳＢ）４０５、遅延回路列（ＢＤＤＡ）４０６及び遅延回路列（ＢＤＤＢ）４０７、マルチプレクサ（ＭＵＸ）４０８、出力回路（出力バッファ回路）（ＤＯＢ）４０９と同一の構成とされている。
【００４２】
相選択回路（ＰＨＲ）１０３は、クロックバッファ１０１からの内部クロック信号（ＩＣＬＫ）を受け、内部クロック信号（ＩＣＬＫ）のサイクル毎に、活性化／非活性化が交互に切り替え制御される第１、第２の相選択用の制御信号（ＰＨＡ、ＰＨＢ）を出力する。制御回路（ＣＳＡ）１０４は、クロックバッファ１０１からの内部クロック信号（ＩＣＬＫ）と、プリディレイ回路（ＰＲＥＡ）１１０の出力信号（ＳＴ１Ａ）と、第１の制御信号（ＰＨＡ）とを入力し、第１の制御信号（ＰＨＡ）が活性化されているとき、遅延回路列（ＢＤＤＡ）１０６の入力端子に、プリディレイ回路（ＰＲＥＡ）１１０の出力信号（ＳＴ１Ａ）を供給するとともに、クロックバッファ１０１からの内部クロック信号（ＩＣＬＫ）に基づき折返し制御信号（ＡＦＷＤ／ＡＢＷＤ）を出力する。制御回路（ＣＳＢ）１０５は、クロックバッファ１０１からの内部クロック信号（ＩＣＬＫ）と、プリディレイ回路（ＰＲＥＢ）１１１の出力信号（ＳＴ１Ｂ）と、第２の制御信号（ＰＨＢ）とを入力し、第２の制御信号（ＰＨＢ）が活性化されているとき、遅延回路列（ＢＤＤＢ）１０７の入力端子に、プリディレイ回路（ＰＲＥＢ）１１１の出力信号（ＳＴ１Ｂ）を供給するとともに、クロックバッファ１０１からの内部クロック信号（ＩＣＬＫ）に基づき折返し制御信号（ＢＦＷＤ／ＢＢＷＤ）を出力する。なお、クロックバッファ（ＣＬＫＢ）１０１に入力されるクロック信号は差動モードに限定されるものでなく、シングルエンド構成であってもよい。
【００４３】
プリディレイ回路（ＰＲＥＡ）１１０及びプリディレイ回路（ＰＲＥＢ）１１１、ポストディレイ回路（ＰＯＳＴＡ）１１２及びポストディレイ回路（ＰＯＳＴＢ）１１３は、タップ切替式の可変遅延回路であり、タップ選択信号ＴＳ０〜ＴＳｍを切り替えることにより、段階的に遅延時間を変えることができる。
【００４４】
タップ選択回路（ＰＰＤＣ）１１４は、プリディレイ回路（ＰＲＥＡ）１１０（プリディレイ回路（ＰＲＥＢ）１１１）、ポストディレイ回路（ＰＯＳＴＡ）１１２（ポストディレイ回路（ＰＯＳＴＢ）１１３）の遅延時間ｔＰＰＤを可変に設定するための遅延時間設定回路であり、外部クロック（ＣＬＫ）の周期ｔＣＫ、及びレプリカ回路（ＲＥＰ）１０２の遅延時間ｔＲＥＰに応じて、
ｔＢＤＤｍｉｎ ＜ ｎ ｔＣＫ − （ｔＰＰＤ ＋ ｔＲＥＰ） ＜ ｔＣＫ …（１３）
を満たすように、タップ選択信号ＴＳ０〜ＴＳｍを切り替える。
【００４５】
ここで、ｎは、ロックモードを示す２以上の整数であり、ｔＢＤＤｍｉｎは、ＢＤＤ構成の遅延回路列（ＢＤＤＡ）１０６及び遅延回路列（ＢＤＤＢ）１０７が正常に動作する最小の遅延時間（入力から折返しまでの最小遅延時間）である。
【００４６】
図２は、図１のプリディレイ回路（ＰＲＥＡ、ＰＲＥＢ）１１０、１１１、ポストディレイ回路（ＰＯＳＴＡ、ＰＯＳＴＢ）１１２、１１３の構成の一例を示す図である。遅延要素２００１〜２００ｍが２個のトランスファゲートとインバータからなるデータ選択回路を介して直列に接続され、可変遅延線を構成している。この遅延回路は、入力端子（ＩＮ）と出力端子（ＯＵＴ）と、複数のタップ選択信号を入力する複数の制御信号入力端子（ＴＳ０〜ＴＳｍ）と、入力端子（ＩＮ）より入力されたクロック信号と、固定論理値（ＶＤＤ電源電位）の信号のいずれかを、対応する第１のタップ選択信号ＴＳｍの値にしたがって選択する第１段のデータ選択回路（ＮＭＯＳトランジスタ２０１ｍとＰＭＯＳトランジスタ２０２ｍとからなる第１のトランスファゲート、ＮＭＯＳトランジスタ２０３ｍとＰＭＯＳトランジスタ２０４ｍとからなる第２のトランスファゲート、インバータ２０５ｍ）と、第１段のデータ選択回路の後段に、複数段縦続形態に接続される単位遅延回路と、を備え、この単位遅延回路は、前段のデータ選択回路の出力を受ける遅延素子２００ｋ（ｋ＝０〜ｍ−１）と、入力端子（ＩＮ）より入力されたクロック信号と前記遅延素子２００ｋの出力とのいずれか一方を、対応するタップ選択信号ＴＳｋの値に基づき選択するデータ選択回路（ＮＭＯＳトランジスタ２０１ｋとＰＭＯＳトランジスタ２０２ｋとからなる第１のトランスファゲート、ＮＭＯＳトランジスタ２０３ｋとＰＭＯＳトランジスタ２０４ｋとからなる第２のトランスファゲート、インバータ２０５ｋ）を備えており、タップ選択信号（ＴＳ０〜ＴＳｍ）のいずれかをＨＩＧＨレベルとすることで、対応するタップで選択されるデータ選択回路の位置に応じた遅延時間に可変に設定される。
【００４７】
例えばタップ選択信号ＴＳ１が選択（ＨＩＧＨレベル）であり、他の全てのタップ選択信号が非選択（ＬＯＷレベル）であるとすると、信号は入力端子（ＩＮ）から、タップ選択信号ＴＳ１に対応するデータ選択回路のトランスファゲート（ＮＭＯＳトランジスタ２０３１とＰＭＯＳトランジスタ２０４１からなる）と、遅延要素２００１と、データ選択回路をなすトランスファゲート（ＮＭＯＳトランジスタ２０１０とＰＭＯＳトランジスタ２０２０）を経て、出力端子（ＯＵＴ）に現れる。
【００４８】
従って、タップ選択信号ＴＳｋ（０ ≦ ｋ ≦ ｍ）を切り替えることにより、入力端子（ＩＮ）から出力端子（ＯＵＴ）までの遅延時間ｔＰＰＤを、遅延要素２００ｋ（ｋ＝１〜ｍ）一個とトランスファゲート一段分の遅延時間（以下、「ｔＤＥ」という）を単位として、段階的に調整することができる。
【００４９】
図３には、ロックモードｎを２に設定した場合の図１の遅延時間設定回路（ＰＰＤＣ）１１４の構成が示されている。図３を参照すると、このクロックバッファ３０１と、４分周回路（ＤＩＶ４）３０２と、ディレイレプリカ３０３と、付加遅延回路３０４と、を備え、付加遅延回路３０４の出力は、遅延要素３０５１に入力され、遅延要素３０５１の出力を入力とするトランスファゲート３０６１の出力Ｄ１は、リセット機能付きのフリップフロップ３０８０のデータ入力端子に入力され、４分周回路（ＤＩＶ４）３０２の出力を入力とするインバータ３０７の出力は、フリップフロップ３０８０〜３０８ｍ−１のクロック入力端子（”＞”で示す）に入力される。フリップフロップ３０８０のデータ出力端子はインバータ３０９の入力端子に入力され、インバータ３０９の出力端子よりタップ選択信号ＴＳ０が出力される。トランスファゲート３０６１の出力Ｄ１は、遅延要素３０５２とトランスファゲート３０６２を介して、リセット機能付きのフリップフロップ３０８１のデータ入力端子に入力され、フリップフロップ３０８１のデータ出力端子とフリップフロップ３０８０のデータ出力端子は排他的論理和回路（ＥＸＯＲ）３１０１の２つの入力端子にそれぞれ入力され、排他的論理和回路３１０１の出力端子よりタップ選択信号ＴＳ１が出力される。同様にして、トランスファゲート３０６ｍ−１の出力Ｄｍは遅延要素３０５ｍに入力されるとともに、フリップフロップ３０８ｍ−１のデータ入力端子に入力され、フリップフロップ３０８ｍ−１のデータ出力端子とフリップフロップ３０８ｍ−２のデータ出力端子は排他的論理和回路３１０ｍ−１の２つの入力端子にそれぞれ入力され、排他的論理和回路３１０ｍ−１の出力端子よりタップ選択信号ＴＳｍ−１が出力され、フリップフロップ３０８ｍ−１のデータ出力端子からタップ選択信号ＴＳｍが出力される。
【００５０】
４分周回路（ＤＩＶ４）３０２は、クロックバッファ３０１の出力を４分周し、上式（１３）に含まれる、２ｔＣＫ （ｎ ＝ ２）の時間を発生する。
【００５１】
レプリカ回路（ＲＥＰ）３０３は、図１のレプリカ回路（ＲＥＰ）１０２と同じである。
【００５２】
付加遅延回路（ＡＤＤ）３０４は、固定の遅延回路であり、詳細は後述する。その遅延時間ｔＡＤＤを、一定の範囲内に設定することにより、常に、上式（１３）が満たされるように、タップ選択信号ＴＳ０〜ＴＳｍが制御され、プリディレイ回路（ＰＲＥＡ、ＰＲＥＢ）１１０、１１１、ポストディレイ回路（ＰＯＳＴＡ、ＰＯＳＴＢ）１１２、１１３のタップが選択される。
【００５３】
遅延要素３０５１〜３０５ｍは、トランスファゲート３０６１〜３０６ｍ−１を介して直列に接続されて遅延線を構成しており、各遅延要素及びトランスファゲートの遅延時間は、それぞれ、図２に示す、プリディレイ回路ＰＲＥＡ（Ｂ）及びポストディレイ回路に含まれる遅延要素２０１及びトランスファゲートの遅延時間に一致している。
【００５４】
フリップフロップ３０８０〜３０８ｍ−２と、排他的論理和回路３１０１〜３１０ｍ−１は、レプリカディレイＲＥＰと、付加遅延回路（ＡＤＤ）３０４を介して、上記遅延線を伝搬する４分周クロック（ＩＣＬＫＤＩＶ４）の立上りエッジの位置を検出する。
【００５５】
４分周回路（ＤＩＶ４）３０２から出力される４分周クロック（ＩＣＬＫＤＩＶ４）をインバータ３０７で反転した信号をクロック端子に入力するフリップフロップ３０８０〜３０８ｍ−１は、４分周クロック（ＩＣＬＫＤＩＶ４）の立下りにおいて、ノード（節点）Ｄ１〜Ｄｍのレベルをサンプリングし、相隣る２つのフリップフロップのサンプル出力を入力する排他的論理和回路３１０１〜３１０ｍ−１は、隣り合う２ノードＤｋとＤｋ＋１のレベルを比較することで、立上りエッジの位置（Ｄｋ ＝ ＨＩＧＨかつＤｋ＋１ ＝ ＬＯＷとなるｋ）を検出し、対応するタップ選択信号ＴＳｋを選択（ＨＩＧＨレベル）する。
【００５６】
本実施例のクロック同期回路の動作について以下に説明する。まず、図４は、遅延時間設定回路（「タップ選択回路」ともいう）（ＰＰＤＣ）１１４の動作について説明するタイミング図である。図３及び図４を参照して、遅延時間設定回路１１４の動作について説明する。
【００５７】
４分周クロック（ＩＣＬＫＤＩＶ４）は、４分周回路（ＤＩＶ４）３０２の出力であり、その立上りエッジ（上向き矢印で示す）に注目すると、まずレプリカ回路（ＲＥＰ）３０３によって、ｔＲＥＰだけ遅延し（ＩＣＬＫＤＩＶ４Ｄ）、次に付加遅延回路（ＡＤＤ）３０４によりｔＡＤＤだけ遅延し（Ｄ０）、さらに遅延線中を、一段毎に、遅延要素３０５とトランスファゲート３０６の遅延時間ｔＤＥずつ遅延しながら進行する（Ｄ１、Ｄ２、Ｄ３、…）。
【００５８】
４分周クロック（ＩＣＬＫＤＩＶ４）の立下りエッジ（下向き矢印で示す）において、ノードＤ１、Ｄ２、Ｄ３、…のレベルを、フリップフロップ３０８０、３０８１、３０８２、… によってサンプリングすると、図４に示した例では、フリップフロップ３０８０の出力はＨＩＧＨレベルとなり、フリップフロップ３０８１、３０８２、３０８３、…の出力はＬＯＷレベルとなる。
【００５９】
次に、隣り合うフリップフロップ３０８の出力の排他的論理和を取ると、タップ選択信号ＴＳ１のみがＨＩＧＨレベル（選択）となり、他の全てタップ選択信号はＬＯＷレベル（非選択）となる。
【００６０】
このようにして、遅延線の中を進行するエッジの位置（エッジが通過した遅延段数）を検出することができる。
【００６１】
図４に示したタイミング関係から、一般に次の式が成り立つことがわかる。
【００６２】
ｔＲＥＰ ＋ ｔＡＤＤ ＋ ｋ ｔＤＥ ＋ Δｔ ＝ ｎ ｔＣＫ …（１４）
【００６３】
ここで、ｋは検出されたエッジの位置（０ ≦ ｋ ≦ ｍであり、図４の例では、ｋ＝１）を示す。
【００６４】
Δｔは、遅延線の遅延が段階的であることによる検出誤差である。図４より、明らかに、０ ≦ Δｔ ≦ ｔＤＥ である。
【００６５】
プリディレイ回路１１０、１１１と、ポストディレイ回路１１２、１１３の遅延要素は、遅延時間設定回路（ＰＰＤＣ）１１４（「タップ選択回路」ともいう）の遅延線を構成する遅延要素とマッチしており、一段当りの遅延時間は、上記ｔＤＥに等しい。
【００６６】
従って、タップ選択信号ＴＳｋが選択されている場合、上式（１）に含まれるプリディレイ及びポストディレイの遅延時間ｔＰＰＤは、
ｋ ×ｔＤＥ …（１５）
となる。
【００６７】
上式（１４）をｋ ×ｔＤＥについて解いて、上式（１３）のｔＰＰＤに代入すると、次式（１６）の関係が得られる。
【００６８】
ｔＢＤＤｍｉｎ ＜ ｔＡＤＤ ＋ Δｔ ＜ ｔＣＫ …（１６）
【００６９】
ここで、０ ≦ Δｔ ≦ ｔＤＥを考慮すると、上式（１６）を満たすためには、次式（１７）が成り立てば十分である。
【００７０】
ｔＢＤＤｍｉｎ ＜ ｔＡＤＤ ＜ ｔＣＫ − ｔＤＥ …（１７）
【００７１】
すなわち、上式（１７）の条件を満たすように、付加遅延回路３０４の遅延時間ｔＡＤＤを設定すれば、常に、上式（１３）を満たすタップが選択されることになる。
【００７２】
次に、図５は、本実施例のクロック同期式のデータ出力回路（半導体記憶装置のデータ出力回路）の全体の動作を説明するためのタイミング図である。図５を参照して、本実施例のクロック同期式のデータ出力回路の全体の動作について説明する。以下では、簡単のため、ロックモードｎが２の場合について説明する。また、タップ選択信号ＴＳ０〜ＴＳｍについては、上式（１３）を満たす適切なタップが、上記説明に従ってすでに選択されているものとする。
【００７３】
図５において、Ａ相の動作に着目すると、外部クロック信号（ＣＬＫ）の立上りエッジ（Ｒ０）は、図１のクロックバッファ（ＣＬＫＢ）１０１、レプリカ（ＲＥＰ）１０２、プリディレイ（ＰＲＥＡ）１１０を経て、遅延回路列（ＢＤＤＡ）１０６に入力される。
【００７４】
遅延回路列（ＢＢＤＡ）１０６を、右方向に進行するクロックのエッジは、外部クロック信号（ＣＬＫ）の立上りエッジ（Ｒ２）から生成される折返し制御信号ＡＦＷＤ／ＡＢＷＤにより、進行方向が反転し、左方向に進行して遅延回路列（ＢＤＤＡ）１０６の出力（Ｂ０Ａ）に現れる。
【００７５】
遅延回路列１０６，１０７の入力から折り返しまでの時間と、折返しから出力までの時間とが等しい（図５では「ｔＢＤＤ」と表示）ことは、ＢＤＤ構成の遅延回路列の基本的な特性であり、図９等に示した従来のＢＤＤ回路の動作と同じである。
【００７６】
遅延回路列（ＢＤＤＡ）１０６から出力されたエッジは、ポストディレイ回路（ＰＯＳＴＡ）１１２、マルチプレクサ（ＭＵＸ）１０８を経て出力バッファ（ＤＯＢ）１０９に至り、データ出力端子（ＤＱ）からデータが出力される。
【００７７】
ここで、外部クロック信号（ＣＬＫ）の立上りエッジ（Ｒ２）から、データ出力端子（ＤＱ）からデータ出力までの遅延時間を計算すると、
ｔ１ ＋ ｔＢＤＤ ＋ ｔＰＰＤ ＋ ｔ２ …（１８）
となる。
【００７８】
一方、クロックエッジ（Ｒ０）から遅延回路列（ＢＤＤＡ）１０６の折返しまでの時間について、等式
ｔ１ ＋ （ｔ１ ＋ｔ２） ＋ ｔＰＰＤ ＋ ｔＢＤＤ ＝ ２ ｔＣＫ ＋ ｔ１ …（１９）
が成り立つ。
【００７９】
これから、
ｔ１ ＋ ｔＢＤＤ ＋ ｔＰＰＤ ＋ ｔ２ ＝ ２ ｔＣＫ …（２０）
となるので、データ出力端子（ＤＱ）からのデータ出力は、外部クロック信号（ＣＬＫ）の立上りエッジ（Ｒ４）のタイミングに同期して行われることになる。
【００８０】
上記の動作が正常に行われるためには、図５に示した、ＢＤＤ構成の遅延回路列の遅延ｔＢＤＤは、一定の範囲内にある必要がある。その下限は、ＢＤＤ構成の遅延回路列の回路特性から決まる最小遅延時ｔＢＤＤｍｉｎ．（通常０．３ｎｓ〜０．５ｎｓ程度）である。
【００８１】
上限はｔＣＫ、またはＢＤＤ遅延列の段数から決まる最大遅延時間ｔＢＤＤｍａｘのいずれか小さい方である。
【００８２】
上限がｔＣＫによって律則されるのは、図５から明らかなように、もし、
ｔＢＤＤ ＞ ｔＣＫ …（２１）
であると、隣合う２回（例えばエッジＲ２とＲ４）の遅延回路列の動作がオーバーラップしてしまう。すなわち、ＢＤＤ構成の遅延回路列において、折返して来たエッジが、遅延回路列から出力される以前に、次のエッジが、遅延回路列の入力に到達してしまうためである。
【００８３】
上記の式より、
ｔＢＤＤ ＝ ２ｔＣＫ − （ｔＰＰＤ ＋ ｔ１ ＋ ｔ２） …（２２）
であり、レプリカ１０２の遅延ｔＲＥＰがｔＲＥＰ＝ｔ１ ＋ ｔ２に等しいことを考慮すると、上に述べたｔＢＤＤの上限及び下限に関する条件は、上式（１３）の条件によって満足される（ただし、ｔＣＫ ＜ ｔＢＤＤｍａｘの場合）。
【００８４】
以上Ａ相の動作について説明したが、Ｂ相の動作も全く同じであり、両者をサイクル毎に交互に起動することにより、全体としてクロックの全ての立上りエッジに同期して、データを出力するクロック同期回路が実現できる。
【００８５】
以上説明したように、本実施例によれば、ロックモードｎ（ｎは２以上の整数）で動作するクロック同期回路を実現できるので、従来のＢＤＤ構成の遅延回路列を備えたクロック同期回路に比較して、動作可能なクロック周期の下限ｔＣＫｍｉｎを引き下げることができる。
【００８６】
すなわち、上式（１３）を参照すると、クロック周期の下限ｔＣＫｍｉｎは、
条件
ｔＢＤＤｍｉｎ ＜ ｎ ｔＣＫ − （ｔＰＰＤ ＋ ｔＲＥＰ） …（２３）
から決まる。
【００８７】
ここで、プリディレイ１１０、１１１とポストディレイ１１２、１１３の遅延時間ｔＰＰＤは、タップ選択信号ＴＳ０を選択する（ＨＩＧＨレベルとする）ことにより、プリディレイ１１０、１１１とポストディレイ１１２、１１３のトランスファゲート１段分の遅延時間にまで減らすことが出来る（図２参照）。そこで、これを無視して、上の式（２３）を、クロック周期ｔＣＫに対する条件の形に書き替えると次の式（２４）を得る。
ｔＣＫ ＞ （ｔＢＤＤｍｉｎ ＋ ｔＲＥＰ） ／ ｎ …（２４）
【００８８】
上式（２４）から、ロックモードｎを増やすことで、クロック周期の下限ｔＣＫｍｉｎがロックモードｎに反比例して下がることがわかる（従来のＢＤＤ構成の遅延回路列はｎ ＝ １に相当する）。
【００８９】
さらに、本実施例によれば、図１０に示す４相駆動方式のＢＤＤ構成の遅延回路列（ロックモードｎ ＝ ２に相当）と比較して、回路の面積及び消費電力を低減できるという利点がある。その一つの理由は、本実施例においては、ＢＤＤ構成の遅延回路列の相数が、図１０の構成の半分の２本で済むことである。他の理由は、同じｔＣＫｍａｘを実現するために必要な１相当りの回路規模が小さいことである。
【００９０】
後者の理由について詳しく説明すると、図１０に示す４相駆動方式のＢＤＤ構成の遅延回路列では、レプリカ５０２の出力からマルチプレクサ５１２にいたる遅延の全てをＢＤＤ遅延列が受け持っているのに対し、図１に示す本発明の実施例ではその相当部分を、プリディレイ１１０、１１１と、ポストディレイ１１２、１１３が受け持っている。ここで、同じ遅延時間を実現するのに必要な面積は、ＢＤＤ構成の遅延回路列よりも、図２に示したプリディレイ１１０、１１１、ポストディレイ１１２、１１３の方が小さく出来る。これは、プリディレイ１１０、１１１、ポストディレイ１１２、１１３の方が遅延要素一段当りの回路構成が簡単であり、かつ一段当りの遅延時間ｔＤＥを比較的大きく設定して段数を減らすことができるので、遅延線全体の回路規模をＢＤＤに比べて小さくできるからである。
【００９１】
一段当りの遅延時間ｔＤＥを、どの程度まで大きく設定できるかは、達成すべきｔＣＫｍｉｎ．と、ＢＤＤ遅延列の最小遅延時間ｔＢＤＤｍｉｎ（典型的には０．３ｎｓ〜０．５ｎｓ）と、から決まる。
【００９２】
例えば、
ｔＣＫｍｉｎ ＝ ３ｎｓ、
ｔＢＤＤｍｉｎ ＝ ０．５ｎｓ、
ｔＡＤＤ ＝ １ｎｓ
とすると、ｔＢＤＤｍｉｎとｔＡＤＤがプロセス条件、電源電圧、温度によって最大±５０％程度変動することを見込んでも、ｔＤＥ ＜ １ｎｓであれば、式（１７）の条件は満たされる。すなわち、典型的なＢＤＤ遅延列一段当りの遅延時間（０．５ｎｓ程度）よりｔＤＥを大きく設定できることがわかる。
【００９３】
次に、本発明の他の実施例について説明する。本発明の第２の実施例の基本的構成は、図１を参照して説明した前記実施例と同様であるが、クロック周期ｔＣＫが大きい領域でのジッタ特性の改善及び消費電流の低減のために、図１の遅延時間設定回路（「タップ選択回路」ともいう）（ＰＰＤＣ）１１４の構成にさらに工夫が施されている。
【００９４】
図６は、本発明の第２の実施例におけるタップ選択回路（ＰＰＤＣ）１１４の構成を示す図である。図６において、ロックモード判定回路（ＬＭＤ）３２０と、ＮＡＮＤゲート６０１及びインバータ６０２からなるタップ選択信号（ＴＳ０〜ＴＳｍ）リセット回路（ＴＳＲ）３１３とが、図３に示し構成に対して追加されている。
【００９５】
ロックモード判定回路（ＬＭＤ）３２０は、バッファ回路３０１の出力を入力する２分周回路（ＤＩＶ２）３２１と、第２の付加遅延回路（ＡＤＤ２）３２２と、フリップフロップ３２３とからなり、外部クロック信号（ＣＬＫ）の周波数に応じてロックモードｎをｎ ＝１またはｎ ＝ ２に切り替える動作を行う。なお、図６において、図３に示したタップ選択回路（ＰＰＤＣ）１１４と同一の構成要素には、同一の参照符号が付されており、上記ロックモード判定回路（ＬＭＤ）３２０と、タップ選択信号（ＴＳ０〜ＴＳｍ）リセット回路（ＴＳＲ）３１３以外の構成及び動作は、図３に示した実施例の場合と同じである。
【００９６】
図７は、図６に示したタップ選択回路（ＰＰＤＣ）１１４の動作を説明するための図である。図７には、外部クロック信号（ＣＬＫ）の周期ｔＣＫが比較的短く、ロックモードｎ ＝ ２が選択される場合のタイミング図が示されている。レプリカ（ＲＥＰ）３０３の出力信号（ＩＣＬＫＤＩＶ４Ｄ）を、第２の付加遅延回路（ＡＤＤ２）３２２によって、ｔＡＤＤ２だけ遅延させた信号（ＩＣＬＫＤＩＶ４ＡＤ）がフリップフロップ３２３のデータ入力端子に入力される。フリップフロップ３２３において、信号（ＩＣＬＫＤＩＶ４ＡＤ）を、２分周回路（ＤＩＶ２）３２１の出力（ＩＣＬＫＤＩＶ２）の立ち下りエッジでサンプリングすると、
ｔＣＫ ＜ ｔＲＥＰ ＋ ｔＡＤＤ２ …（２５）
であるため、出力（ＬＭ２）はＨＩＧＨレベルとなる。
【００９７】
これにより、タップ選択信号ＴＳ０〜ＴＳｍは、図３に示した前記実施例におけるＴＳ０〜ＴＳｍと全く同じ状態となり、ロックモードｎ ＝ ２の動作を行う。
【００９８】
一方、図８は、図６のタップ選択回路において、外部クロック信号（ＣＬＫ）の周期ｔＣＫが比較的長く、ロックモードｎ ＝ １が選択される場合の動作を示すタイミング図である。
【００９９】
図８に示すように、
ｔＣＫ ＞ ｔＲＥＰ ＋ ｔＡＤＤ２ …（２６）
であるため、フリップフロップ３２３において、２分周回路（ＤＩＶ２）３２１の出力（ＩＣＬＫＤＩＶ２）の立ち下りエッジで、第２の付加遅延回路（ＡＤＤ２）３２２の出力（ＩＣＬＫＤＩＶ４ＡＤ）をサンプリングすると、フリップフロップ３２３の出力（ＬＭ２）はＬＯＷレベルとなる。
【０１００】
これにより、タップ選択信号ＴＳ０〜ＴＳｍは、フリップフロップ３０８０〜３０８ｍ−１の出力にはよらず、ＴＳ０選択状態（タップ選択信号ＴＳ０のみＨＩＧＨレベルで、他はずべてＬＯＷレベル）に固定される。
【０１０１】
その結果、図２に示す、プリディレイ１１０、１１１及びポストディレイ１１２、１１３の遅延段数は、０段（図２のトランスファゲート１段分の遅延のみ）となり、図９に示した従来の回路と同様に、ロックモードがｎ ＝ １の動作を行う。
【０１０２】
なお、上記説明からも明らかなように、ロックモードｎ ＝ １と、ロックモードｎ＝ ２の切り替わりのクロック周期ｔＣＫは、
ｔＲＥＰ ＋ ｔＡＤＤ２ …（２７）
であり、ロックモードがｎ ＝ １の動作限界である、
ｔＣＫ ＝ ｔＲＥＰ …（２８）
に対し、第２の追加遅延時間ｔＡＤＤ２だけ、マージンを持たせている。
【０１０３】
これは、ロックモード判定後の電源電圧及び温度の変動によって、ｔＲＥＰが変動しても、
ｔＣＫ ＜ ｔＲＥＰ …（２９）
とならないようにするためである。
【０１０４】
以上説明したように、本実施例によれば、ロックモードｎ ＝ １で動作可能なクロック周期（ｔＣＫ）の領域では、自動的に、ロックモードｎ ＝ １動作に切り替わる。したがって、クロック周期の全領域において、ロックモードｎ ＝ ２で動作する、図３に示した前記実施例の構成に比べて、ジッタと消費電力を低減できる、という利点がある。
【０１０５】
すなわち、ジッタの原因の一つは、電源電圧の変動により、遅延線の遅延時間がサイクル毎に変動することである。電源電圧の変動幅が同じ場合、遅延時間の変動量、すなわちジッタ量は、遅延線全体にわたる遅延時間に比例して、増大する。
【０１０６】
ここで、クロックバッファ１０１から、レプリカ１０２、ＢＤＤ構成の遅延回路列１０６、１０７、マルチプレクサ１０８を経てデータ出力端子（ＤＱ）からのデータ出力にいたるパスの遅延時間は、
ロックモードｎ ＝ １の場合に、２ｔＣＫ
であるのに対し、
ロックモードｎ＝２の場合は、４ｔＣＫ
である。
【０１０７】
従って、同じクロック周期ｔＣＫで比較した場合（ただし、ロックモードｎ ＝ １で動作が可能なｔＣＫで）、ｎ ＝ １の方がジッタが少ないことになる。
【０１０８】
また、消費電力についても、同じクロック周期ｔＣＫで比較すると、遅延線全体の段数にほぼ比例して増大するので、ｎ ＝ １の方が有利である。
【０１０９】
上記の通り、本発明は、ＤＤＲ−ＳＤＲＡＭ等に適用して好適とされるが、これ以外に、外部クロックに同期した信号を生成出力する任意のクロック同期回路に適用できることは勿論である。以上本発明を上記各実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、特許請求の範囲の各請求項の発明の範囲内で、当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【０１１０】
【発明の効果】
以上説明したように、本発明によれば、ロックモードｎ（ｎは２以上の整数）で動作するクロック同期回路を実現するため、従来のＢＤＤ構成の遅延回路列を備えた構成と比較して、動作可能なクロック周期の下限ｔＣＫｍｉｎを引き下げることができる、という効果を奏する。
【０１１１】
さらに、本発明によれば、従来の４相駆動方式のＢＤＤ構成の遅延回路列（ロックモードｎ ＝ ２に相当）を備えたクロック同期回路に比較して回路の面積及び消費電力を低減できる利点がある。その理由はＢＤＤ構成の遅延回路列の相数が半分の２本で済むことであり、また、同じ最大サイクル時間ｔＣＫｍａｘを実現するために必要な１相当りの回路規模が小さくて済むためである。
【０１１２】
さらに、本発明によれば、ロックモードｎ ＝ １で動作可能なクロック周期（ｔＣＫ）の領域では、自動的に、ロックモードｎ ＝ １動作に切り替わり、ジッタと消費電力を低減できる、という利点がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例の構成を示す図である。
【図２】本発明の第１の実施例のプリ、ポストディレイ回路の構成を示す図である。
【図３】本発明の第１の実施例のタップ選択回路の構成を示す図である。
【図４】本発明の第１の実施例のタップ選択回路の動作を説明するためのタイミング図である。
【図５】本発明の第１の実施例の動作を説明するためのタイミング図である。
【図６】本発明の第２の実施例のタップ選択回路の構成を示す図である。
【図７】本発明の第２の実施例のタップ選択回路の動作を説明するためのタイミング図である。
【図８】本発明の第２の実施例のタップ選択回路の動作を説明するためのタイミング図である。
【図９】（Ａ）は従来のクロック同期回路の構成を示す図であり、（Ｂ）は（Ａ）回路の動作を説明するタイミング図である。
【図１０】従来のクロック同期回路の構成を示す図である。
【図１１】図１０の従来のクロック同期回路の動作を説明するタイミング図である。
【符号の説明】
１０１ クロックバッファ
１０２ レプリカ
１０３ 相選択回路
１０４、１０５ 制御回路
１０６、１０７ 遅延回路列
１０８ マルチプレクサ
１０９ 出力回路
１１０、１１１ プリディレイ回路
１１２、１１３ ポストディレイ回路
１１４ 遅延時間設定回路（タップ選択回路）
２００ 遅延素子
２０１、２０３ ＮＭＯＳトランジスタ
２０２、２０４ ＰＭＯＳトランジスタ
２０５ インバータ
３０１ クロックバッファ
３０２ 分周回路
３０３ レプリカ
３０４ 付加遅延回路
３０５ 遅延要素
３０６ トランスファゲート
３０７ インバータ
３０８ フリップフロップ
３０９ インバータ
３１０ 排他的論理和回路
３１１ 否定論理積回路
３１２ インバータ
３１３ ＴＳＲ回路
３２０ ロックモード判定回路
３２１ 分周回路
３２２ 付加遅延回路
３２３ フリップフロップ
４０１ クロックバッファ
４０２ レプリカ
４０３ 相選択回路
４０４、４０５ 制御回路
４０６、４０７ 遅延回路列
４０８ マルチプレクサ
４０９ 出力回路
５０１ クロックバッファ
５０２ レプリカ
５０３ 相選択回路
５０４、５０５、５０６、５０７ 制御回路
５０８、５０９、５１０、５１１ 遅延回路列
５１２ マルチプレクサ
５１３ 出力回路
【発明の属する技術分野】
本発明は、クロック同期回路に関し、特に、ＢＤＤ（Ｂｉ−Ｄｉｒｅｃｔｉｏｎａｌ Ｄｅｌａｙ；双方向遅延）回路を有するクロック同期回路は、ＤＤＲ−ＳＤＲＡＭ（ダブルデータ・レート・シンクロナスＤＲＡＭ）のデータ出力をクロックに同期させる回路に用いて好適とされる回路及び該回路を有する半導体装置に関する。
【０００２】
【従来の技術】
図９（Ａ）は、遅延回路として、ＢＤＤ（Ｂｉ−Ｄｉｒｅｃｔｉｏｎａｌ Ｄｅｌａｙ）回路（「双方向型遅延回路」ともいう）を有するクロック同期回路の構成の一例を示す図である。図９（Ｂ）は、図９（Ａ）に示した回路の動作を示す図である。図９に示すように、外部クロック信号（ＣＬＫ）とその相補信号（／ＣＬＫ）を入力して内部クロック信号（ＩＣＬＫ）を出力するクロックバッファ（ＣＬＫＢ）４０１と、内部クロック信号（ＩＣＬＫ）を入力して遅延させて出力するレプリカ回路（ＲＥＰ）４０２と、内部クロック信号（ＩＣＬＫ）を入力して相選択用の第１、第２の制御信号（ＰＨＡ、ＰＨＢ）を出力する相選択回路（ＰＨＲ）４０３と、制御回路（ＣＳＡ）４０４及び制御回路（ＣＳＢ）４０５と、ＢＤＤ構成の遅延回路列（ＢＤＤＡ）４０６及び遅延回路列４０７（ＢＤＤＢ）と、遅延回路列（ＢＤＤＡ）４０６及び遅延回路列４０７（ＢＤＤＢ）の出力を入力して一つの出力に多重するマルチプレクサ４０８（ＭＵＸ）と、出力回路（出力バッファ回路）（ＤＯＢ）４０９と、を備えて構成されている。この出力回路（ＤＯＢ）４０９は、シンクロナスＤＲＡＭ（「ＳＤＲＡＭ」という）における出力回路であり、マルチプレクサ４０８（ＭＵＸ）からの出力されるクロックを受け、該クロックのエッジに同期して、データ（読み出しデータ）を、データ出力端子（ＤＱ）から出力する。レプリカ回路（ＲＥＰ）４０２の遅延時間ｔＲＥＰは、クロックバッファ４０１の遅延時間ｔ１と、マルチプレクサ４０８及び出力回路（ＤＯＢ）４０９の遅延時間ｔ２との和に等しくなるように設定されている。すなわち、
ｔＲＥＰ＝ｔ１＋ｔ２ …（１）
となる。
【０００３】
なお、制御回路（ＣＳＡ）４０４と制御回路（ＣＳＢ）４０５の遅延（内部クロック信号（ＩＣＬＫ）の遷移エッジから、折返し制御信号（ＡＦＷＤ／ＡＢＷＤ）までの遅延、レプリカ回路４０２の出力（ＳＴ０）から、ＢＤＤ構成の遅延回路列４０６、４０７の入力Ａ０Ａ／Ａ０Ｂまでの遅延）は、遅延ｔ１及びｔ２に比べて小さく、本発明の構成及び動作には、直接関係しないので、以下の説明では、これを無視することにする。
【０００４】
図９（Ａ）において、制御回路（ＣＳＡ）４０４と遅延回路列（ＢＤＤＡ）４０６から成るＡ相の動作に着目すると、外部クロック信号（ＣＬＫ）の立上りエッジ（Ｒ０）は、クロックバッファ（ＣＬＫＢ）４０１（遅延時間＝ｔ１）、レプリカ回路（ＲＥＰ）４０２（遅延時間ｔＲＥＰ＝ｔ１＋ｔ２）を経て信号（ＳＴ０）として出力され、制御回路（ＣＳＡ）４０４から信号（ＡＯＡ）として出力され、信号ＡＯＡは、遅延回路列（ＢＤＤＡ）４０６の入力端子に入力される。Ａ相選択時、相選択回路４０３からの制御信号（ＰＨＡ）が活性化され、制御回路（ＣＳＡ）４０４は、レプリカ回路（ＲＥＰ）４０２からの信号（ＳＴ０）を受け取り信号ＡＯＡとして出力する。また制御回路（ＣＳＡ）４０４から出力される折返し制御信号ＡＦＷＤ／ＡＢＷＤは、順方向を示しており、入力端子より遅延回路列４０６に入力されたクロックのエッジは、一の方向（図の右方向）に進行し、外部クロック信号（ＣＬＫ）の立上りエッジ（Ｒ１）を受けて制御回路（ＣＳＡ）４０４で生成される折返し制御信号（ＡＦＷＤ／ＡＢＷＤ）により、遅延回路列４０６内を、所定時間進んだ時点で、クロックのエッジの進行方向が反転し、図の左方向に進行して、遅延回路列（ＢＤＤＢ）４０７の出力（Ｂ０Ｂ）に現れる。遅延回路列４０６の入力端子からのクロックエッジの入力から折り返しまでの時間と、折返しから遅延回路列４０６の出力端子からの出力までの時間とは等しい（図９（Ｂ）では「ｔＢＤＤ」と表示）。これは、例えば特開平１１−６６８５４号公報に記載されているように、ＢＤＤ構成の遅延回路列の基本的な特性である。遅延回路列４０６から出力されたエッジは、マルチプレクサ（ＭＵＸ）４０８を経て、出力回路（ＤＯＢ）４０９に供給され、出力回路（ＤＯＢ）４０９では、供給されたクロックのエッジに同期して、出力端子（ＤＱ）からデータを出力する。
【０００５】
ここで、外部クロック信号（ＣＬＫ）の立上りエッジ（Ｒ１）から、データ出力端子（ＤＱ）からのデータ出力までの遅延時間を計算すると、
ｔ１ ＋ ｔＢＤＤ ＋ ｔ２
となる。
【０００６】
一方、外部クロック信号（ＣＬＫ）の立上りエッジＲ０から遅延回路列４０６の折返しまでの時間について、
ｔ１ ＋ｔＲＥＰ ＋ ｔＢＤＤ ＝ ｔＣＫ ＋ ｔ１ …（２）
が成り立つ。
【０００７】
上式（１）の
ｔＲＥＰ ＝ ｔ１ ＋ ｔ２
を考慮すると、
ｔ１ ＋ ｔＢＤＤ ＋ｔ２ ＝ ｔＣＫ …（３）
となる。
【０００８】
すなわち、Ａ相の選択時において、データ出力端子（ＤＱ）からのデータの出力は、外部クロック信号（ＣＬＫ）の立上りエッジ（Ｒ２）に同期して行われることになる。
【０００９】
制御回路（ＣＳＢ）４０５と遅延回路列（ＢＤＤＢ）４０７とから成るＢ相の動作についても同様であり、データ出力端子（ＤＱ）からのデータの出力は、外部クロック信号（ＣＬＫ）の立上りエッジ（Ｒ３）に同期して行われる。
【００１０】
相選択回路（ＰＨＲ）４０３から出力される制御信号（ＰＨＡ）と制御信号（ＰＨＢ）により、外部クロック信号（ＣＬＫ）のサイクル毎に、Ａ相とＢ相を交互に切り替えて動作させることにより、外部クロック信号（ＣＬＫ）の全ての立上りエッジに同期して、データ出力端子（ＤＱ）から、データを出力することができる。
【００１１】
ところで、近年、ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）−ＳＤＲＡＭの高速化は著しく、上記したＢＤＤ回路の動作周波数（クロック周期ｔＣＫの逆数）の上限によって、ＤＤＲ−ＳＤＲＡＭ全体の動作周波数が律則されるようになってきている。
【００１２】
すなわち、図９（Ａ）において、遅延回路列４０６、４０７の遅延時間ｔＢＤＤ（入力から折り返しまでの時間）には、遅延回路列の特性から決まる下限ｔＢＤＤｍｉｎ（典型的には０．３ｎｓ〜０．５ｎｓ）が存在し、
ｔＢＤＤ ＝ ｔＣＫ − （ｔ１ ＋ ｔ２）＝ ｔＣＫ − ｔＲＥＰ …（４）
であるから、
ｔＣＫ ＞ ｔＢＤＤｍｉｎ ＋ ｔＲＥＰ …（５）
であることが必要である。
【００１３】
例えば、ｔＲＥＰを５ｎｓとし、ｔＢＤＤｍｉｎを０．５ｎｓとすると、
ｔＣＫ ＞ ５．５ｎｓ
となる。すなわち、ＤＤＲ−ＳＤＲＡＭの動作周波数を、１８０ＭＨｚ程度より上げることはできないことになる。
【００１４】
従って、ＢＤＤ回路構成の遅延回路列を搭載したＤＤＲ−ＳＤＲＡＭをさらに高速化するためには、ＢＤＤ遅延回路列のクロック周期ｔＣＫの下限を、さらに引き下げることが必要である。
【００１５】
この要請に応えるために、例えば、特開平１１−６６８５４号公報には、Ａ相とＢ相に加え、さらにＣ相とＤ相を設け、４相とした構成が提案されている。この構成を、図１０に示す。図１０に示すように、相補の外部クロック信号（ＣＬＫ、／ＣＬＫ）を入力して内部クロック信号（ＩＣＬＫ）を出力するクロックバッファ（ＣＬＫＢ）５０１と、内部クロック信号（ＩＣＬＫ）を入力するレプリカ回路（ＲＥＰ）５０２と、内部クロック信号（ＩＣＬＫ）を入力して相選択用の制御信号ＰＨＡ、ＰＨＢ、ＰＨＣ、ＰＨＤを出力する相選択回路（ＰＨＲ）５０３と、制御回路（ＣＳＡ）５０４、制御回路（ＣＳＢ）５０５、制御回路（ＣＳＣ）５０６、制御回路（ＣＳＤ）５０７と、遅延回路列（ＢＤＤＡ）５０８、遅延回路列（ＢＤＤＢ）５０９、遅延回路列（ＢＤＤＣ）５１０、遅延回路列（ＢＤＤＤ）５１１と、遅延回路列（ＢＤＤＡ）５０８〜遅延回路列（ＢＤＤＤ）５１１の出力を切り替えるマルチプレクサ（ＭＵＸ）５１２と、出力回路（ＤＯＢ）５１３と、を備えて構成されている。
【００１６】
図１１は、図１０に示した構成の動作を説明するタイミング図である。例えばＡ相の動作に着目すると、外部クロック信号（ＣＬＫ）の立上りエッジＲ０は、立上りエッジＲ２から生成される折返し制御信号ＡＦＷＤ／ＡＢＷＤにより、折返され、エッジＲ４に同期してデータが出力される。Ｂ相、Ｃ相、Ｄ相についても同様であり、各相をＣＬＫのサイクル毎に順次動作させることで全ての立上りエッジに同期してデータを出力することができる。
【００１７】
ここで、図１１からも明らかなように、
ｔＢＤＤ ＝ ２ｔＣＫ − ｔＲＥＰ …（６）
が成り立ち、
ｔＣＫ ＞ （ｔＢＤＤｍｉｎ ＋ ｔＲＥＰ）／２ …（７）
となるので、図９に示す構成と比較して、クロック周期ｔＣＫの１／２ （上記の数値例では２．７５ｎｓ）まで動作可能である。
【００１８】
【発明が解決しようとする課題】
ところで、図１０に示した構成で必要とされる追加回路の規模について検討してみると、まず４相動作を行うために、図９に示した構成に加え、
２つの制御回路ＣＳＣとＣＳＤ、
２つの遅延回路列ＢＤＤＣとＢＤＤＤ
が必要とされている。
【００１９】
さらに、最大サイクル時間ｔＣＫｍａｘを実現するために必要なＢＤＤ遅延列の最大遅延時間をｔＢＤＤｍａｘとすると、図９に示した構成例では、
ｔＢＤＤｍａｘ ＝ ｔＣＫｍａｘ − ｔＲＥＰ …（８）
であるのに対し、図１０に示した構成例では、
ｔＢＤＤｍａｘ ＝ ２ｔＣＫｍａｘ − ｔＲＥＰ …（９）
となり、同等の最大サイクル時間ｔＣＫｍａｘを実現するために必要なＢＤＤ構成の遅延回路列の段数が増える。
【００２０】
ＢＤＤ構成の遅延回路列の面積は、図９及び図１０に示したクロック同期回路全体のかなりの割合を占めるので、この部分の回路規模の増大は、チップ面積に対するオーバーヘッドの増大を招く。
【００２１】
さらに、同じクロック周期で動作しているときの消費電力は、おおむね回路規模に比例するので、消費電力の増大も問題となる。
【００２２】
さらに、図１０に示した構成では、今後、ＤＤＲ−ＳＤＲＡＭの高速化が一段と進み、より高い周波数での動作が要請された場合には、これに対処することができない、という問題もある。
【００２３】
したがって、本発明は、上記の問題点を解消し、小面積かつ低消費電力で、より高い周波数で動作するクロック同期回路及びクロック同期回路を備えた半導体装置を提供することを目的としている。
【００２４】
【課題を解決するための手段】
前記目的を達成する本発明は、それぞれが、入力端子と出力端子を有し、前記入力端子より入力されたクロック信号のエッジが、一の方向に進行した後、入力された前記クロック信号のサイクルの後のサイクルのクロック信号のエッジに基づき生成される折返し制御信号に基づき、進行方向を反転し、前記一の方向に進行した時間と同一の時間をかけて、前記一の方向と逆方向に進行して、前記出力端子から出力される構成とされている、第１及び第２の双方向型の遅延回路列と、前記第１の双方向型の遅延回路列の前段及び後段とにそれぞれ配設されている、遅延時間可変型の第１の前段遅延回路及び第１の後段遅延回路と、前記第２の双方向型の遅延回路列の前段及び後段にそれぞれ配設されている、遅延時間可変型の第２の前段遅延回路及び第２の後段遅延回路と、前記第１及び第２の後段遅延回路の出力信号を受け取り、前記第１及び第２の後段遅延回路の出力信号を多重化した信号を出力する多重回路と、前記第１及び第２の前段遅延回路と、前記第１及び第２の後段遅延回路の遅延時間を可変に設定する制御を行う遅延時間設定回路と、を含み、前記第１及び前記第２の前段遅延回路の入力端子には、入力されたクロック信号が共通に供給され、前記第１の前段遅延回路、前記第１の双方向型遅延回路列、及び前記第１の後段遅延回路を含む第１のパスと、前記第２の前段遅延回路、前記第２の双方向型遅延回路列、及び前記第２の後段遅延回路を含む第２のパスとを、前記クロック信号の所定のサイクル毎に交互に選択する相選択制御手段と、を備えている。
【００２５】
本発明において、入力端子と出力端子を有し、前記入力端子よりクロック信号を受け取り、前記クロック信号を予め定められた遅延時間遅延させて前記出力端子から出力する第１の遅延回路を備え、前記第１及び前記第２の前段遅延回路の入力端子には、前記第１の遅延回路の出力端子から出力されるクロック信号が共通に入力される構成とされる。
【００２６】
本発明において、前記第１の遅延回路の前段に、前記クロック同期回路に入力されるクロック信号を入力端子より入力とする第１のバッファ回路をさらに備え、前記第１のバッファ回路の出力端子が、前記第１の遅延回路の入力端子に接続されており、前記多重回路の出力信号に基づき、データ出力端子からデータを出力する出力回路を備え、前記第１の遅延回路の遅延時間は、前記第１のバッファ回路の遅延時間と、前記多重回路の遅延時間と前記出力回路の遅延時間との和に等しい。
【００２７】
本発明において、前記遅延時間設定回路は、前記クロック信号の周期と、前記第１の遅延回路の遅延時間とに応じて、前記第１及び第２の前段遅延回路と前記第１及び第２の後段遅延回路の遅延時間を設定する手段を備えている。本発明において、前記第１及び第２の双方向型遅延回路列のそれぞれの入力から折り返しまでの最小の遅延時間をｔＢＤＤｍｉｎとし、前記クロック信号の１周期をｔＣＫとし、
前記第１の遅延回路の遅延時間をｔＲＥＰとし、前記第１及び第２の前段遅延回路と前記第１及び第２の後段遅延回路の遅延時間を同一の遅延時間ｔＰＰＤとし、ｎを２以上の整数とし、前記遅延時間設定回路は、ｔＰＰＤが関係式
ｔＢＤＤｍｉｎ ＜ ｎ ×ｔＣＫ − （ｔＰＰＤ ＋ ｔＲＥＰ） ＜ ｔＣＫ
を満たすように、前記第１及び第２の前段遅延回路と前記第１及び第２の後段遅延回路の遅延時間を設定する構成とされる。
【００２８】
本発明において、前記第１及び第２の前段遅延回路と前記第１及び第２の後段遅延回路は、信号入力端子と、信号出力端子と、前記遅延時間設定回路から供給される複数のタップ選択信号を入力する複数の制御信号入力端子と、前記信号入力端子より入力されたクロック信号と、固定論理値の信号のいずれかを、対応する第１のタップ選択信号の値にしたがって選択する第１段の選択回路と、前記第１段の選択回路の後段に、複数段縦続形態に接続される単位遅延回路と、を備え、前記単位遅延回路は、前段の選択回路の出力を受ける遅延素子と、前記信号入力端子より入力されたクロック信号と、前記遅延素子の出力とのいずれか一方を、対応するタップ選択信号の値に基づき選択する選択回路と、を備えており、前記信号入力端子から入力されたクロック信号は、選択された前記タップ選択信号に対応する単位遅延回路の前記選択回路から、次段の単位遅延回路の遅延素子に伝達され、前記次段の単位遅延回路と前記信号出力端子との間に挿入されている単位遅延回路を介して前記信号出力端子から出力される、構成とされている。
【００２９】
本発明において、前記遅延時間設定回路が、前記クロック信号を入力し、 前記クロック信号を２ｎ分周して出力する第１の分周回路と、前記第１の分周回路から出力される分周信号（「第１の分周信号」という）を受け、前記第１の分周信号を前記第１の遅延回路の遅延時間分遅延させて出力する第２の遅延回路と、前記第２の遅延回路の出力信号を入力し、予め定められた遅延時間をさらに付加して出力する第１の付加遅延回路と、前記第１の付加遅延回路の出力信号を入力とする遅延線を構成する複数段の遅延素子と、前記複数段の遅延素子の出力信号を、前記第１の分周回路から出力される前記第１の分周信号に基づきサンプリングして出力する複数のラッチ回路と、前記複数のラッチ回路の出力信号を受け、前記複数のラッチ回路のサンプリング結果に基づき、前記遅延線を伝送される信号の遷移エッジを検出し、前記タップ選択信号を生成する論理回路と、を備えて構成してもよい。
【００３０】
【発明の実施の形態】
本発明の実施の形態について説明する。本発明は、ＢＤＤ（Ｂｉ−ｄｉｒｅｃｔｉｏｎａｌ Ｄｅｌａｙ）構成の遅延回路列の前後に、プリディレイ回路及びポストディレイ回路を設け、その遅延時間ｔＰＰＤを、
ｔＢＤＤｍｉｎ ＜ ｎ ｔＣＫ − （ｔＰＰＤ ＋ ｔＲＥＰ） ＜ ｔＣＫ …（１０）
を満たすように設定する。
【００３１】
ｎはロックモードであり、２以上の整数、
ｔＣＫはクロックＣＬＫの周期、
ｔＲＥＰはレプリカ回路の遅延時間、
ｔＢＤＤｍｉｎは、ＢＤＤの遅延回路列が正常に動作する最小の遅延時間（遅延回路列の入力から折返しまで）
である。
【００３２】
図１を参照すると、本発明の一実施の形態をなすクロック同期回路は、クロックバッファ（ＣＬＫＢ）１０１と、レプリカ回路（ＲＥＰ）１０２と、相選択回路（ＰＨＲ）１０３と、制御回路（ＣＳＡ）１０４及び制御回路（ＣＳＢ）１０５と、遅延回路列（ＢＤＤＡ）１０６及び遅延回路列（ＢＤＤＢ）１０７と、マルチプレクサ（ＭＵＸ）１０８と、出力回路（ＤＯＢ）１０９という構成（図９参照）に、さらに、プリディレイ回路（ＰＲＥＡ）１１０及びプリディレイ回路（ＰＲＥＢ）１１１と、ポストディレイ回路（ＰＯＳＴＡ）１１２及びポストディレイ回路（ＰＯＳＴＢ）１１３と、遅延時間設定回路（ＰＰＤＣ）１１４とを備えている。
【００３３】
遅延時間設定回路（ＰＰＤＣ）１１４は、プリディレイ回路１１０、１１１及びポストディレイ回路１１２、１１３の遅延時間ｔＰＰＤが、上式（１０）を満たすように、タップ選択信号ＴＳ０〜ＴＳｍを切り替える。
【００３４】
かかる構成により、例えばロックモードｎを２に設定した場合のタイミングは、図５に示すように、クロックアクセスパス、すなわちクロック信号の入力からクロックバッファ（ＣＬＫＢ）１０１、制御回路（ＣＳＡ）１０４、遅延回路列（ＢＤＤＡ）１０６（折返し）、ポストディレイ回路（ＰＯＳＴＡ）１１２、マルチプレクサ（ＭＵＸ）１０８を経て、出力回路（ＤＯＢ）１０９のデータ出力端子（ＤＱ）までの遅延時間は、ちょうど外部クロック信号（ＣＬＫ）のクロック周期ｔＣＫの２倍に等しくなり、クロックエッジに同期して、データ出力端子（ＤＱ）よりデータが出力される。
【００３５】
図５において、遅延回路列（ＢＤＤＡ）１０６の遅延時間ｔＢＤＤは、
２ｔＣＫ − （ｔＰＰＤ ＋ ｔＲＥＰ） …（１１）
に等しい。
【００３６】
これは上記の条件（１０）により（ｔＰＰＤは、ｔＢＤＤｍｉｎ ＜ ２ ｔＣＫ − （ｔＰＰＤ ＋ ｔＲＥＰ）を満たすように設定される）、遅延時間ｔＢＤＤは、最小遅延時間ｔＢＤＤｍｉｎよりも大であることが保証される。
【００３７】
また、遅延回路列（ＢＤＤＡ）１０６と遅延回路列（ＢＤＤＢ）１０７は、それぞれ２サイクルに１回動作し、上記の条件から、
ｔＢＤＤ ＜ ｔＣＫ …（１２）
であることから、連続する２回の動作期間がオーバーラップ（すなわち遅延列上で信号が衝突）しないことが保証される。
【００３８】
従って、かかる構成の本発明によれば、遅延回路列の本数（相数）を、２本しか必要とせず、ロックモードｎの動作を行うことができる。
【００３９】
さらに、本発明によれば、小面積かつ低消費電力であり、かつ最小動作周期ｔＣＫｍｉｎの短いクロック同期回路を実現できる。
【００４０】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して説明する。図１は、本発明の第１の実施例をなすクロック同期回路の構成を示す図である。図１を参照すると、本実施例のクロック同期回路は、クロック同期回路外部より差動モードで供給される相補のクロック（ＣＬＫ、／ＣＬＫ）を入力し内部クロック信号（ＩＣＬＫ）を出力するクロックバッファ（ＣＬＫＢ）１０１と、内部クロック信号（ＩＣＬＫ）を入力とするレプリカ回路（ＲＥＰ）１０２と、内部クロック信号（ＩＣＬＫ）を入力し相選択を制御する制御信号（ＰＨＡ）と制御信号（ＰＨＢ）を出力する相選択回路（ＰＨＲ）１０３と、制御回路（ＣＳＡ）１０４及び制御回路（ＣＳＢ）１０５、ＢＤＤ構成の遅延回路列（ＢＤＤＡ）１０６及び遅延回路列（ＢＤＤＢ）１０７と、マルチプレクサ（ＭＵＸ）１０８と、出力回路（出力バッファ回路）（ＤＯＢ）１０９の構成に、さらに、プリディレイ回路（ＰＲＥＡ）１１０及びプリディレイ回路（ＰＲＥＢ）１１１、ポストディレイ回路（ＰＯＳＴＡ）１１２及びポストディレイ回路（ＰＯＳＴＢ）１１３、遅延時間設定回路（「タップ選択回路」ともいう）（ＰＰＤＣ）１１４と、を備えている。
【００４１】
この実施例において、クロックバッファ（ＣＬＫＢ）１０１、レプリカ回路（ＲＥＰ）１０２、相選択回路（ＰＨＲ）１０３、制御回路（ＣＳＡ）１０４及び制御回路（ＣＳＢ）１０５、遅延回路列（ＢＤＤＡ）１０６及び遅延回路列（ＢＤＤＢ）１０７、マルチプレクサ（ＭＵＸ）１０８、出力回路（出力バッファ回路）（ＤＯＢ）１０９のそれぞれは、図９（Ａ）のクロックバッファ（ＣＬＫＢ）４０１、レプリカ回路（ＲＥＰ）４０２、相選択回路（ＰＨＲ）４０３、制御回路（ＣＳＡ）４０４及び制御回路（ＣＳＢ）４０５、遅延回路列（ＢＤＤＡ）４０６及び遅延回路列（ＢＤＤＢ）４０７、マルチプレクサ（ＭＵＸ）４０８、出力回路（出力バッファ回路）（ＤＯＢ）４０９と同一の構成とされている。
【００４２】
相選択回路（ＰＨＲ）１０３は、クロックバッファ１０１からの内部クロック信号（ＩＣＬＫ）を受け、内部クロック信号（ＩＣＬＫ）のサイクル毎に、活性化／非活性化が交互に切り替え制御される第１、第２の相選択用の制御信号（ＰＨＡ、ＰＨＢ）を出力する。制御回路（ＣＳＡ）１０４は、クロックバッファ１０１からの内部クロック信号（ＩＣＬＫ）と、プリディレイ回路（ＰＲＥＡ）１１０の出力信号（ＳＴ１Ａ）と、第１の制御信号（ＰＨＡ）とを入力し、第１の制御信号（ＰＨＡ）が活性化されているとき、遅延回路列（ＢＤＤＡ）１０６の入力端子に、プリディレイ回路（ＰＲＥＡ）１１０の出力信号（ＳＴ１Ａ）を供給するとともに、クロックバッファ１０１からの内部クロック信号（ＩＣＬＫ）に基づき折返し制御信号（ＡＦＷＤ／ＡＢＷＤ）を出力する。制御回路（ＣＳＢ）１０５は、クロックバッファ１０１からの内部クロック信号（ＩＣＬＫ）と、プリディレイ回路（ＰＲＥＢ）１１１の出力信号（ＳＴ１Ｂ）と、第２の制御信号（ＰＨＢ）とを入力し、第２の制御信号（ＰＨＢ）が活性化されているとき、遅延回路列（ＢＤＤＢ）１０７の入力端子に、プリディレイ回路（ＰＲＥＢ）１１１の出力信号（ＳＴ１Ｂ）を供給するとともに、クロックバッファ１０１からの内部クロック信号（ＩＣＬＫ）に基づき折返し制御信号（ＢＦＷＤ／ＢＢＷＤ）を出力する。なお、クロックバッファ（ＣＬＫＢ）１０１に入力されるクロック信号は差動モードに限定されるものでなく、シングルエンド構成であってもよい。
【００４３】
プリディレイ回路（ＰＲＥＡ）１１０及びプリディレイ回路（ＰＲＥＢ）１１１、ポストディレイ回路（ＰＯＳＴＡ）１１２及びポストディレイ回路（ＰＯＳＴＢ）１１３は、タップ切替式の可変遅延回路であり、タップ選択信号ＴＳ０〜ＴＳｍを切り替えることにより、段階的に遅延時間を変えることができる。
【００４４】
タップ選択回路（ＰＰＤＣ）１１４は、プリディレイ回路（ＰＲＥＡ）１１０（プリディレイ回路（ＰＲＥＢ）１１１）、ポストディレイ回路（ＰＯＳＴＡ）１１２（ポストディレイ回路（ＰＯＳＴＢ）１１３）の遅延時間ｔＰＰＤを可変に設定するための遅延時間設定回路であり、外部クロック（ＣＬＫ）の周期ｔＣＫ、及びレプリカ回路（ＲＥＰ）１０２の遅延時間ｔＲＥＰに応じて、
ｔＢＤＤｍｉｎ ＜ ｎ ｔＣＫ − （ｔＰＰＤ ＋ ｔＲＥＰ） ＜ ｔＣＫ …（１３）
を満たすように、タップ選択信号ＴＳ０〜ＴＳｍを切り替える。
【００４５】
ここで、ｎは、ロックモードを示す２以上の整数であり、ｔＢＤＤｍｉｎは、ＢＤＤ構成の遅延回路列（ＢＤＤＡ）１０６及び遅延回路列（ＢＤＤＢ）１０７が正常に動作する最小の遅延時間（入力から折返しまでの最小遅延時間）である。
【００４６】
図２は、図１のプリディレイ回路（ＰＲＥＡ、ＰＲＥＢ）１１０、１１１、ポストディレイ回路（ＰＯＳＴＡ、ＰＯＳＴＢ）１１２、１１３の構成の一例を示す図である。遅延要素２００１〜２００ｍが２個のトランスファゲートとインバータからなるデータ選択回路を介して直列に接続され、可変遅延線を構成している。この遅延回路は、入力端子（ＩＮ）と出力端子（ＯＵＴ）と、複数のタップ選択信号を入力する複数の制御信号入力端子（ＴＳ０〜ＴＳｍ）と、入力端子（ＩＮ）より入力されたクロック信号と、固定論理値（ＶＤＤ電源電位）の信号のいずれかを、対応する第１のタップ選択信号ＴＳｍの値にしたがって選択する第１段のデータ選択回路（ＮＭＯＳトランジスタ２０１ｍとＰＭＯＳトランジスタ２０２ｍとからなる第１のトランスファゲート、ＮＭＯＳトランジスタ２０３ｍとＰＭＯＳトランジスタ２０４ｍとからなる第２のトランスファゲート、インバータ２０５ｍ）と、第１段のデータ選択回路の後段に、複数段縦続形態に接続される単位遅延回路と、を備え、この単位遅延回路は、前段のデータ選択回路の出力を受ける遅延素子２００ｋ（ｋ＝０〜ｍ−１）と、入力端子（ＩＮ）より入力されたクロック信号と前記遅延素子２００ｋの出力とのいずれか一方を、対応するタップ選択信号ＴＳｋの値に基づき選択するデータ選択回路（ＮＭＯＳトランジスタ２０１ｋとＰＭＯＳトランジスタ２０２ｋとからなる第１のトランスファゲート、ＮＭＯＳトランジスタ２０３ｋとＰＭＯＳトランジスタ２０４ｋとからなる第２のトランスファゲート、インバータ２０５ｋ）を備えており、タップ選択信号（ＴＳ０〜ＴＳｍ）のいずれかをＨＩＧＨレベルとすることで、対応するタップで選択されるデータ選択回路の位置に応じた遅延時間に可変に設定される。
【００４７】
例えばタップ選択信号ＴＳ１が選択（ＨＩＧＨレベル）であり、他の全てのタップ選択信号が非選択（ＬＯＷレベル）であるとすると、信号は入力端子（ＩＮ）から、タップ選択信号ＴＳ１に対応するデータ選択回路のトランスファゲート（ＮＭＯＳトランジスタ２０３１とＰＭＯＳトランジスタ２０４１からなる）と、遅延要素２００１と、データ選択回路をなすトランスファゲート（ＮＭＯＳトランジスタ２０１０とＰＭＯＳトランジスタ２０２０）を経て、出力端子（ＯＵＴ）に現れる。
【００４８】
従って、タップ選択信号ＴＳｋ（０ ≦ ｋ ≦ ｍ）を切り替えることにより、入力端子（ＩＮ）から出力端子（ＯＵＴ）までの遅延時間ｔＰＰＤを、遅延要素２００ｋ（ｋ＝１〜ｍ）一個とトランスファゲート一段分の遅延時間（以下、「ｔＤＥ」という）を単位として、段階的に調整することができる。
【００４９】
図３には、ロックモードｎを２に設定した場合の図１の遅延時間設定回路（ＰＰＤＣ）１１４の構成が示されている。図３を参照すると、このクロックバッファ３０１と、４分周回路（ＤＩＶ４）３０２と、ディレイレプリカ３０３と、付加遅延回路３０４と、を備え、付加遅延回路３０４の出力は、遅延要素３０５１に入力され、遅延要素３０５１の出力を入力とするトランスファゲート３０６１の出力Ｄ１は、リセット機能付きのフリップフロップ３０８０のデータ入力端子に入力され、４分周回路（ＤＩＶ４）３０２の出力を入力とするインバータ３０７の出力は、フリップフロップ３０８０〜３０８ｍ−１のクロック入力端子（”＞”で示す）に入力される。フリップフロップ３０８０のデータ出力端子はインバータ３０９の入力端子に入力され、インバータ３０９の出力端子よりタップ選択信号ＴＳ０が出力される。トランスファゲート３０６１の出力Ｄ１は、遅延要素３０５２とトランスファゲート３０６２を介して、リセット機能付きのフリップフロップ３０８１のデータ入力端子に入力され、フリップフロップ３０８１のデータ出力端子とフリップフロップ３０８０のデータ出力端子は排他的論理和回路（ＥＸＯＲ）３１０１の２つの入力端子にそれぞれ入力され、排他的論理和回路３１０１の出力端子よりタップ選択信号ＴＳ１が出力される。同様にして、トランスファゲート３０６ｍ−１の出力Ｄｍは遅延要素３０５ｍに入力されるとともに、フリップフロップ３０８ｍ−１のデータ入力端子に入力され、フリップフロップ３０８ｍ−１のデータ出力端子とフリップフロップ３０８ｍ−２のデータ出力端子は排他的論理和回路３１０ｍ−１の２つの入力端子にそれぞれ入力され、排他的論理和回路３１０ｍ−１の出力端子よりタップ選択信号ＴＳｍ−１が出力され、フリップフロップ３０８ｍ−１のデータ出力端子からタップ選択信号ＴＳｍが出力される。
【００５０】
４分周回路（ＤＩＶ４）３０２は、クロックバッファ３０１の出力を４分周し、上式（１３）に含まれる、２ｔＣＫ （ｎ ＝ ２）の時間を発生する。
【００５１】
レプリカ回路（ＲＥＰ）３０３は、図１のレプリカ回路（ＲＥＰ）１０２と同じである。
【００５２】
付加遅延回路（ＡＤＤ）３０４は、固定の遅延回路であり、詳細は後述する。その遅延時間ｔＡＤＤを、一定の範囲内に設定することにより、常に、上式（１３）が満たされるように、タップ選択信号ＴＳ０〜ＴＳｍが制御され、プリディレイ回路（ＰＲＥＡ、ＰＲＥＢ）１１０、１１１、ポストディレイ回路（ＰＯＳＴＡ、ＰＯＳＴＢ）１１２、１１３のタップが選択される。
【００５３】
遅延要素３０５１〜３０５ｍは、トランスファゲート３０６１〜３０６ｍ−１を介して直列に接続されて遅延線を構成しており、各遅延要素及びトランスファゲートの遅延時間は、それぞれ、図２に示す、プリディレイ回路ＰＲＥＡ（Ｂ）及びポストディレイ回路に含まれる遅延要素２０１及びトランスファゲートの遅延時間に一致している。
【００５４】
フリップフロップ３０８０〜３０８ｍ−２と、排他的論理和回路３１０１〜３１０ｍ−１は、レプリカディレイＲＥＰと、付加遅延回路（ＡＤＤ）３０４を介して、上記遅延線を伝搬する４分周クロック（ＩＣＬＫＤＩＶ４）の立上りエッジの位置を検出する。
【００５５】
４分周回路（ＤＩＶ４）３０２から出力される４分周クロック（ＩＣＬＫＤＩＶ４）をインバータ３０７で反転した信号をクロック端子に入力するフリップフロップ３０８０〜３０８ｍ−１は、４分周クロック（ＩＣＬＫＤＩＶ４）の立下りにおいて、ノード（節点）Ｄ１〜Ｄｍのレベルをサンプリングし、相隣る２つのフリップフロップのサンプル出力を入力する排他的論理和回路３１０１〜３１０ｍ−１は、隣り合う２ノードＤｋとＤｋ＋１のレベルを比較することで、立上りエッジの位置（Ｄｋ ＝ ＨＩＧＨかつＤｋ＋１ ＝ ＬＯＷとなるｋ）を検出し、対応するタップ選択信号ＴＳｋを選択（ＨＩＧＨレベル）する。
【００５６】
本実施例のクロック同期回路の動作について以下に説明する。まず、図４は、遅延時間設定回路（「タップ選択回路」ともいう）（ＰＰＤＣ）１１４の動作について説明するタイミング図である。図３及び図４を参照して、遅延時間設定回路１１４の動作について説明する。
【００５７】
４分周クロック（ＩＣＬＫＤＩＶ４）は、４分周回路（ＤＩＶ４）３０２の出力であり、その立上りエッジ（上向き矢印で示す）に注目すると、まずレプリカ回路（ＲＥＰ）３０３によって、ｔＲＥＰだけ遅延し（ＩＣＬＫＤＩＶ４Ｄ）、次に付加遅延回路（ＡＤＤ）３０４によりｔＡＤＤだけ遅延し（Ｄ０）、さらに遅延線中を、一段毎に、遅延要素３０５とトランスファゲート３０６の遅延時間ｔＤＥずつ遅延しながら進行する（Ｄ１、Ｄ２、Ｄ３、…）。
【００５８】
４分周クロック（ＩＣＬＫＤＩＶ４）の立下りエッジ（下向き矢印で示す）において、ノードＤ１、Ｄ２、Ｄ３、…のレベルを、フリップフロップ３０８０、３０８１、３０８２、… によってサンプリングすると、図４に示した例では、フリップフロップ３０８０の出力はＨＩＧＨレベルとなり、フリップフロップ３０８１、３０８２、３０８３、…の出力はＬＯＷレベルとなる。
【００５９】
次に、隣り合うフリップフロップ３０８の出力の排他的論理和を取ると、タップ選択信号ＴＳ１のみがＨＩＧＨレベル（選択）となり、他の全てタップ選択信号はＬＯＷレベル（非選択）となる。
【００６０】
このようにして、遅延線の中を進行するエッジの位置（エッジが通過した遅延段数）を検出することができる。
【００６１】
図４に示したタイミング関係から、一般に次の式が成り立つことがわかる。
【００６２】
ｔＲＥＰ ＋ ｔＡＤＤ ＋ ｋ ｔＤＥ ＋ Δｔ ＝ ｎ ｔＣＫ …（１４）
【００６３】
ここで、ｋは検出されたエッジの位置（０ ≦ ｋ ≦ ｍであり、図４の例では、ｋ＝１）を示す。
【００６４】
Δｔは、遅延線の遅延が段階的であることによる検出誤差である。図４より、明らかに、０ ≦ Δｔ ≦ ｔＤＥ である。
【００６５】
プリディレイ回路１１０、１１１と、ポストディレイ回路１１２、１１３の遅延要素は、遅延時間設定回路（ＰＰＤＣ）１１４（「タップ選択回路」ともいう）の遅延線を構成する遅延要素とマッチしており、一段当りの遅延時間は、上記ｔＤＥに等しい。
【００６６】
従って、タップ選択信号ＴＳｋが選択されている場合、上式（１）に含まれるプリディレイ及びポストディレイの遅延時間ｔＰＰＤは、
ｋ ×ｔＤＥ …（１５）
となる。
【００６７】
上式（１４）をｋ ×ｔＤＥについて解いて、上式（１３）のｔＰＰＤに代入すると、次式（１６）の関係が得られる。
【００６８】
ｔＢＤＤｍｉｎ ＜ ｔＡＤＤ ＋ Δｔ ＜ ｔＣＫ …（１６）
【００６９】
ここで、０ ≦ Δｔ ≦ ｔＤＥを考慮すると、上式（１６）を満たすためには、次式（１７）が成り立てば十分である。
【００７０】
ｔＢＤＤｍｉｎ ＜ ｔＡＤＤ ＜ ｔＣＫ − ｔＤＥ …（１７）
【００７１】
すなわち、上式（１７）の条件を満たすように、付加遅延回路３０４の遅延時間ｔＡＤＤを設定すれば、常に、上式（１３）を満たすタップが選択されることになる。
【００７２】
次に、図５は、本実施例のクロック同期式のデータ出力回路（半導体記憶装置のデータ出力回路）の全体の動作を説明するためのタイミング図である。図５を参照して、本実施例のクロック同期式のデータ出力回路の全体の動作について説明する。以下では、簡単のため、ロックモードｎが２の場合について説明する。また、タップ選択信号ＴＳ０〜ＴＳｍについては、上式（１３）を満たす適切なタップが、上記説明に従ってすでに選択されているものとする。
【００７３】
図５において、Ａ相の動作に着目すると、外部クロック信号（ＣＬＫ）の立上りエッジ（Ｒ０）は、図１のクロックバッファ（ＣＬＫＢ）１０１、レプリカ（ＲＥＰ）１０２、プリディレイ（ＰＲＥＡ）１１０を経て、遅延回路列（ＢＤＤＡ）１０６に入力される。
【００７４】
遅延回路列（ＢＢＤＡ）１０６を、右方向に進行するクロックのエッジは、外部クロック信号（ＣＬＫ）の立上りエッジ（Ｒ２）から生成される折返し制御信号ＡＦＷＤ／ＡＢＷＤにより、進行方向が反転し、左方向に進行して遅延回路列（ＢＤＤＡ）１０６の出力（Ｂ０Ａ）に現れる。
【００７５】
遅延回路列１０６，１０７の入力から折り返しまでの時間と、折返しから出力までの時間とが等しい（図５では「ｔＢＤＤ」と表示）ことは、ＢＤＤ構成の遅延回路列の基本的な特性であり、図９等に示した従来のＢＤＤ回路の動作と同じである。
【００７６】
遅延回路列（ＢＤＤＡ）１０６から出力されたエッジは、ポストディレイ回路（ＰＯＳＴＡ）１１２、マルチプレクサ（ＭＵＸ）１０８を経て出力バッファ（ＤＯＢ）１０９に至り、データ出力端子（ＤＱ）からデータが出力される。
【００７７】
ここで、外部クロック信号（ＣＬＫ）の立上りエッジ（Ｒ２）から、データ出力端子（ＤＱ）からデータ出力までの遅延時間を計算すると、
ｔ１ ＋ ｔＢＤＤ ＋ ｔＰＰＤ ＋ ｔ２ …（１８）
となる。
【００７８】
一方、クロックエッジ（Ｒ０）から遅延回路列（ＢＤＤＡ）１０６の折返しまでの時間について、等式
ｔ１ ＋ （ｔ１ ＋ｔ２） ＋ ｔＰＰＤ ＋ ｔＢＤＤ ＝ ２ ｔＣＫ ＋ ｔ１ …（１９）
が成り立つ。
【００７９】
これから、
ｔ１ ＋ ｔＢＤＤ ＋ ｔＰＰＤ ＋ ｔ２ ＝ ２ ｔＣＫ …（２０）
となるので、データ出力端子（ＤＱ）からのデータ出力は、外部クロック信号（ＣＬＫ）の立上りエッジ（Ｒ４）のタイミングに同期して行われることになる。
【００８０】
上記の動作が正常に行われるためには、図５に示した、ＢＤＤ構成の遅延回路列の遅延ｔＢＤＤは、一定の範囲内にある必要がある。その下限は、ＢＤＤ構成の遅延回路列の回路特性から決まる最小遅延時ｔＢＤＤｍｉｎ．（通常０．３ｎｓ〜０．５ｎｓ程度）である。
【００８１】
上限はｔＣＫ、またはＢＤＤ遅延列の段数から決まる最大遅延時間ｔＢＤＤｍａｘのいずれか小さい方である。
【００８２】
上限がｔＣＫによって律則されるのは、図５から明らかなように、もし、
ｔＢＤＤ ＞ ｔＣＫ …（２１）
であると、隣合う２回（例えばエッジＲ２とＲ４）の遅延回路列の動作がオーバーラップしてしまう。すなわち、ＢＤＤ構成の遅延回路列において、折返して来たエッジが、遅延回路列から出力される以前に、次のエッジが、遅延回路列の入力に到達してしまうためである。
【００８３】
上記の式より、
ｔＢＤＤ ＝ ２ｔＣＫ − （ｔＰＰＤ ＋ ｔ１ ＋ ｔ２） …（２２）
であり、レプリカ１０２の遅延ｔＲＥＰがｔＲＥＰ＝ｔ１ ＋ ｔ２に等しいことを考慮すると、上に述べたｔＢＤＤの上限及び下限に関する条件は、上式（１３）の条件によって満足される（ただし、ｔＣＫ ＜ ｔＢＤＤｍａｘの場合）。
【００８４】
以上Ａ相の動作について説明したが、Ｂ相の動作も全く同じであり、両者をサイクル毎に交互に起動することにより、全体としてクロックの全ての立上りエッジに同期して、データを出力するクロック同期回路が実現できる。
【００８５】
以上説明したように、本実施例によれば、ロックモードｎ（ｎは２以上の整数）で動作するクロック同期回路を実現できるので、従来のＢＤＤ構成の遅延回路列を備えたクロック同期回路に比較して、動作可能なクロック周期の下限ｔＣＫｍｉｎを引き下げることができる。
【００８６】
すなわち、上式（１３）を参照すると、クロック周期の下限ｔＣＫｍｉｎは、
条件
ｔＢＤＤｍｉｎ ＜ ｎ ｔＣＫ − （ｔＰＰＤ ＋ ｔＲＥＰ） …（２３）
から決まる。
【００８７】
ここで、プリディレイ１１０、１１１とポストディレイ１１２、１１３の遅延時間ｔＰＰＤは、タップ選択信号ＴＳ０を選択する（ＨＩＧＨレベルとする）ことにより、プリディレイ１１０、１１１とポストディレイ１１２、１１３のトランスファゲート１段分の遅延時間にまで減らすことが出来る（図２参照）。そこで、これを無視して、上の式（２３）を、クロック周期ｔＣＫに対する条件の形に書き替えると次の式（２４）を得る。
ｔＣＫ ＞ （ｔＢＤＤｍｉｎ ＋ ｔＲＥＰ） ／ ｎ …（２４）
【００８８】
上式（２４）から、ロックモードｎを増やすことで、クロック周期の下限ｔＣＫｍｉｎがロックモードｎに反比例して下がることがわかる（従来のＢＤＤ構成の遅延回路列はｎ ＝ １に相当する）。
【００８９】
さらに、本実施例によれば、図１０に示す４相駆動方式のＢＤＤ構成の遅延回路列（ロックモードｎ ＝ ２に相当）と比較して、回路の面積及び消費電力を低減できるという利点がある。その一つの理由は、本実施例においては、ＢＤＤ構成の遅延回路列の相数が、図１０の構成の半分の２本で済むことである。他の理由は、同じｔＣＫｍａｘを実現するために必要な１相当りの回路規模が小さいことである。
【００９０】
後者の理由について詳しく説明すると、図１０に示す４相駆動方式のＢＤＤ構成の遅延回路列では、レプリカ５０２の出力からマルチプレクサ５１２にいたる遅延の全てをＢＤＤ遅延列が受け持っているのに対し、図１に示す本発明の実施例ではその相当部分を、プリディレイ１１０、１１１と、ポストディレイ１１２、１１３が受け持っている。ここで、同じ遅延時間を実現するのに必要な面積は、ＢＤＤ構成の遅延回路列よりも、図２に示したプリディレイ１１０、１１１、ポストディレイ１１２、１１３の方が小さく出来る。これは、プリディレイ１１０、１１１、ポストディレイ１１２、１１３の方が遅延要素一段当りの回路構成が簡単であり、かつ一段当りの遅延時間ｔＤＥを比較的大きく設定して段数を減らすことができるので、遅延線全体の回路規模をＢＤＤに比べて小さくできるからである。
【００９１】
一段当りの遅延時間ｔＤＥを、どの程度まで大きく設定できるかは、達成すべきｔＣＫｍｉｎ．と、ＢＤＤ遅延列の最小遅延時間ｔＢＤＤｍｉｎ（典型的には０．３ｎｓ〜０．５ｎｓ）と、から決まる。
【００９２】
例えば、
ｔＣＫｍｉｎ ＝ ３ｎｓ、
ｔＢＤＤｍｉｎ ＝ ０．５ｎｓ、
ｔＡＤＤ ＝ １ｎｓ
とすると、ｔＢＤＤｍｉｎとｔＡＤＤがプロセス条件、電源電圧、温度によって最大±５０％程度変動することを見込んでも、ｔＤＥ ＜ １ｎｓであれば、式（１７）の条件は満たされる。すなわち、典型的なＢＤＤ遅延列一段当りの遅延時間（０．５ｎｓ程度）よりｔＤＥを大きく設定できることがわかる。
【００９３】
次に、本発明の他の実施例について説明する。本発明の第２の実施例の基本的構成は、図１を参照して説明した前記実施例と同様であるが、クロック周期ｔＣＫが大きい領域でのジッタ特性の改善及び消費電流の低減のために、図１の遅延時間設定回路（「タップ選択回路」ともいう）（ＰＰＤＣ）１１４の構成にさらに工夫が施されている。
【００９４】
図６は、本発明の第２の実施例におけるタップ選択回路（ＰＰＤＣ）１１４の構成を示す図である。図６において、ロックモード判定回路（ＬＭＤ）３２０と、ＮＡＮＤゲート６０１及びインバータ６０２からなるタップ選択信号（ＴＳ０〜ＴＳｍ）リセット回路（ＴＳＲ）３１３とが、図３に示し構成に対して追加されている。
【００９５】
ロックモード判定回路（ＬＭＤ）３２０は、バッファ回路３０１の出力を入力する２分周回路（ＤＩＶ２）３２１と、第２の付加遅延回路（ＡＤＤ２）３２２と、フリップフロップ３２３とからなり、外部クロック信号（ＣＬＫ）の周波数に応じてロックモードｎをｎ ＝１またはｎ ＝ ２に切り替える動作を行う。なお、図６において、図３に示したタップ選択回路（ＰＰＤＣ）１１４と同一の構成要素には、同一の参照符号が付されており、上記ロックモード判定回路（ＬＭＤ）３２０と、タップ選択信号（ＴＳ０〜ＴＳｍ）リセット回路（ＴＳＲ）３１３以外の構成及び動作は、図３に示した実施例の場合と同じである。
【００９６】
図７は、図６に示したタップ選択回路（ＰＰＤＣ）１１４の動作を説明するための図である。図７には、外部クロック信号（ＣＬＫ）の周期ｔＣＫが比較的短く、ロックモードｎ ＝ ２が選択される場合のタイミング図が示されている。レプリカ（ＲＥＰ）３０３の出力信号（ＩＣＬＫＤＩＶ４Ｄ）を、第２の付加遅延回路（ＡＤＤ２）３２２によって、ｔＡＤＤ２だけ遅延させた信号（ＩＣＬＫＤＩＶ４ＡＤ）がフリップフロップ３２３のデータ入力端子に入力される。フリップフロップ３２３において、信号（ＩＣＬＫＤＩＶ４ＡＤ）を、２分周回路（ＤＩＶ２）３２１の出力（ＩＣＬＫＤＩＶ２）の立ち下りエッジでサンプリングすると、
ｔＣＫ ＜ ｔＲＥＰ ＋ ｔＡＤＤ２ …（２５）
であるため、出力（ＬＭ２）はＨＩＧＨレベルとなる。
【００９７】
これにより、タップ選択信号ＴＳ０〜ＴＳｍは、図３に示した前記実施例におけるＴＳ０〜ＴＳｍと全く同じ状態となり、ロックモードｎ ＝ ２の動作を行う。
【００９８】
一方、図８は、図６のタップ選択回路において、外部クロック信号（ＣＬＫ）の周期ｔＣＫが比較的長く、ロックモードｎ ＝ １が選択される場合の動作を示すタイミング図である。
【００９９】
図８に示すように、
ｔＣＫ ＞ ｔＲＥＰ ＋ ｔＡＤＤ２ …（２６）
であるため、フリップフロップ３２３において、２分周回路（ＤＩＶ２）３２１の出力（ＩＣＬＫＤＩＶ２）の立ち下りエッジで、第２の付加遅延回路（ＡＤＤ２）３２２の出力（ＩＣＬＫＤＩＶ４ＡＤ）をサンプリングすると、フリップフロップ３２３の出力（ＬＭ２）はＬＯＷレベルとなる。
【０１００】
これにより、タップ選択信号ＴＳ０〜ＴＳｍは、フリップフロップ３０８０〜３０８ｍ−１の出力にはよらず、ＴＳ０選択状態（タップ選択信号ＴＳ０のみＨＩＧＨレベルで、他はずべてＬＯＷレベル）に固定される。
【０１０１】
その結果、図２に示す、プリディレイ１１０、１１１及びポストディレイ１１２、１１３の遅延段数は、０段（図２のトランスファゲート１段分の遅延のみ）となり、図９に示した従来の回路と同様に、ロックモードがｎ ＝ １の動作を行う。
【０１０２】
なお、上記説明からも明らかなように、ロックモードｎ ＝ １と、ロックモードｎ＝ ２の切り替わりのクロック周期ｔＣＫは、
ｔＲＥＰ ＋ ｔＡＤＤ２ …（２７）
であり、ロックモードがｎ ＝ １の動作限界である、
ｔＣＫ ＝ ｔＲＥＰ …（２８）
に対し、第２の追加遅延時間ｔＡＤＤ２だけ、マージンを持たせている。
【０１０３】
これは、ロックモード判定後の電源電圧及び温度の変動によって、ｔＲＥＰが変動しても、
ｔＣＫ ＜ ｔＲＥＰ …（２９）
とならないようにするためである。
【０１０４】
以上説明したように、本実施例によれば、ロックモードｎ ＝ １で動作可能なクロック周期（ｔＣＫ）の領域では、自動的に、ロックモードｎ ＝ １動作に切り替わる。したがって、クロック周期の全領域において、ロックモードｎ ＝ ２で動作する、図３に示した前記実施例の構成に比べて、ジッタと消費電力を低減できる、という利点がある。
【０１０５】
すなわち、ジッタの原因の一つは、電源電圧の変動により、遅延線の遅延時間がサイクル毎に変動することである。電源電圧の変動幅が同じ場合、遅延時間の変動量、すなわちジッタ量は、遅延線全体にわたる遅延時間に比例して、増大する。
【０１０６】
ここで、クロックバッファ１０１から、レプリカ１０２、ＢＤＤ構成の遅延回路列１０６、１０７、マルチプレクサ１０８を経てデータ出力端子（ＤＱ）からのデータ出力にいたるパスの遅延時間は、
ロックモードｎ ＝ １の場合に、２ｔＣＫ
であるのに対し、
ロックモードｎ＝２の場合は、４ｔＣＫ
である。
【０１０７】
従って、同じクロック周期ｔＣＫで比較した場合（ただし、ロックモードｎ ＝ １で動作が可能なｔＣＫで）、ｎ ＝ １の方がジッタが少ないことになる。
【０１０８】
また、消費電力についても、同じクロック周期ｔＣＫで比較すると、遅延線全体の段数にほぼ比例して増大するので、ｎ ＝ １の方が有利である。
【０１０９】
上記の通り、本発明は、ＤＤＲ−ＳＤＲＡＭ等に適用して好適とされるが、これ以外に、外部クロックに同期した信号を生成出力する任意のクロック同期回路に適用できることは勿論である。以上本発明を上記各実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、特許請求の範囲の各請求項の発明の範囲内で、当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【０１１０】
【発明の効果】
以上説明したように、本発明によれば、ロックモードｎ（ｎは２以上の整数）で動作するクロック同期回路を実現するため、従来のＢＤＤ構成の遅延回路列を備えた構成と比較して、動作可能なクロック周期の下限ｔＣＫｍｉｎを引き下げることができる、という効果を奏する。
【０１１１】
さらに、本発明によれば、従来の４相駆動方式のＢＤＤ構成の遅延回路列（ロックモードｎ ＝ ２に相当）を備えたクロック同期回路に比較して回路の面積及び消費電力を低減できる利点がある。その理由はＢＤＤ構成の遅延回路列の相数が半分の２本で済むことであり、また、同じ最大サイクル時間ｔＣＫｍａｘを実現するために必要な１相当りの回路規模が小さくて済むためである。
【０１１２】
さらに、本発明によれば、ロックモードｎ ＝ １で動作可能なクロック周期（ｔＣＫ）の領域では、自動的に、ロックモードｎ ＝ １動作に切り替わり、ジッタと消費電力を低減できる、という利点がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例の構成を示す図である。
【図２】本発明の第１の実施例のプリ、ポストディレイ回路の構成を示す図である。
【図３】本発明の第１の実施例のタップ選択回路の構成を示す図である。
【図４】本発明の第１の実施例のタップ選択回路の動作を説明するためのタイミング図である。
【図５】本発明の第１の実施例の動作を説明するためのタイミング図である。
【図６】本発明の第２の実施例のタップ選択回路の構成を示す図である。
【図７】本発明の第２の実施例のタップ選択回路の動作を説明するためのタイミング図である。
【図８】本発明の第２の実施例のタップ選択回路の動作を説明するためのタイミング図である。
【図９】（Ａ）は従来のクロック同期回路の構成を示す図であり、（Ｂ）は（Ａ）回路の動作を説明するタイミング図である。
【図１０】従来のクロック同期回路の構成を示す図である。
【図１１】図１０の従来のクロック同期回路の動作を説明するタイミング図である。
【符号の説明】
１０１ クロックバッファ
１０２ レプリカ
１０３ 相選択回路
１０４、１０５ 制御回路
１０６、１０７ 遅延回路列
１０８ マルチプレクサ
１０９ 出力回路
１１０、１１１ プリディレイ回路
１１２、１１３ ポストディレイ回路
１１４ 遅延時間設定回路（タップ選択回路）
２００ 遅延素子
２０１、２０３ ＮＭＯＳトランジスタ
２０２、２０４ ＰＭＯＳトランジスタ
２０５ インバータ
３０１ クロックバッファ
３０２ 分周回路
３０３ レプリカ
３０４ 付加遅延回路
３０５ 遅延要素
３０６ トランスファゲート
３０７ インバータ
３０８ フリップフロップ
３０９ インバータ
３１０ 排他的論理和回路
３１１ 否定論理積回路
３１２ インバータ
３１３ ＴＳＲ回路
３２０ ロックモード判定回路
３２１ 分周回路
３２２ 付加遅延回路
３２３ フリップフロップ
４０１ クロックバッファ
４０２ レプリカ
４０３ 相選択回路
４０４、４０５ 制御回路
４０６、４０７ 遅延回路列
４０８ マルチプレクサ
４０９ 出力回路
５０１ クロックバッファ
５０２ レプリカ
５０３ 相選択回路
５０４、５０５、５０６、５０７ 制御回路
５０８、５０９、５１０、５１１ 遅延回路列
５１２ マルチプレクサ
５１３ 出力回路
Claims (20)
- それぞれが、入力端子と出力端子を有し、前記入力端子より入力されたクロック信号のエッジが、一の方向に進行した後、入力された前記クロック信号のサイクルの後のサイクルのクロック信号のエッジに基づき生成される折返し制御信号に基づき、進行方向を反転し、前記一の方向に進行した時間と同一の時間をかけて、前記一の方向と逆方向に進行して、前記出力端子から出力される構成とされている、第１及び第２の双方向型の遅延回路列と、
前記第１の双方向型の遅延回路列の前段及び後段とにそれぞれ配設されている、遅延時間可変型の第１の前段遅延回路及び第１の後段遅延回路と、
前記第２の双方向型の遅延回路列の前段及び後段にそれぞれ配設されている、遅延時間可変型の第２の前段遅延回路及び第２の後段遅延回路と、
前記第１及び第２の後段遅延回路の出力信号を受け取り、前記第１及び第２の後段遅延回路の出力信号を多重した信号を出力する多重回路と、
前記第１及び第２の前段遅延回路と、前記第１及び第２の後段遅延回路の遅延時間を可変に設定する制御を行う遅延時間設定回路と、
を含み、
前記第１及び前記第２の前段遅延回路の入力端子には、入力されたクロック信号が共通に供給され、
前記第１の前段遅延回路、前記第１の双方向型遅延回路列、及び前記第１の後段遅延回路を含む第１のパスと、前記第２の前段遅延回路、前記第２の双方向型遅延回路列、及び前記第２の後段遅延回路を含む第２のパスとを、前記クロック信号の所定のサイクル毎に交互に選択する相選択制御手段と、
を備えている、ことを特徴とするクロック同期回路。 - 入力端子と出力端子を有し、前記入力端子よりクロック信号を受け取り、前記クロック信号を予め定められた遅延時間遅延させて前記出力端子から出力する第１の遅延回路を備え、
前記第１及び前記第２の前段遅延回路の入力端子には、前記第１の遅延回路の出力端子から出力されるクロック信号が共通に入力される、ことを特徴とする請求項１記載のクロック同期回路。 - 前記第１の遅延回路の前段に、
前記クロック同期回路に入力されるクロック信号を入力端子より入力とする第１のバッファ回路を備え、
前記第１のバッファ回路の出力端子が、前記第１の遅延回路の入力端子に接続されており、
前記多重回路の出力信号に基づき、信号出力端子から出力信号を出力する出力回路をさらに備え、
前記第１の遅延回路の遅延時間は、前記第１のバッファ回路の遅延時間と、前記多重回路の遅延時間と前記出力回路の遅延時間との和に等しい、ことを特徴とする請求項２記載のクロック同期回路。 - 前記遅延時間設定回路が、前記クロック信号の周期と、前記第１の遅延回路の遅延時間とに応じて、前記第１及び第２の前段遅延回路と、前記第１及び第２の後段遅延回路の遅延時間を設定する手段を備えている、ことを特徴とする請求項２記載のクロック同期回路。
- 前記第１及び第２の双方向型遅延回路列のそれぞれの入力から折り返しまでの最小の遅延時間をｔＢＤＤｍｉｎとし、
前記クロック信号の１周期をｔＣＫとし、
前記第１の遅延回路の遅延時間をｔＲＥＰとし、
前記第１及び第２の前段遅延回路と前記第１及び第２の後段遅延回路の遅延時間を同一の遅延時間ｔＰＰＤとし、
ｎを２以上の整数とし、
前記遅延時間設定回路は、ｔＰＰＤが関係式
ｔＢＤＤｍｉｎ ＜ ｎ ×ｔＣＫ − （ｔＰＰＤ ＋ ｔＲＥＰ） ＜ ｔＣＫ
を満たすように、前記第１及び第２の前段遅延回路と前記第１及び第２の後段遅延回路の遅延時間を設定する手段を備えている、ことを特徴とする請求項３記載のクロック同期回路。 - 前記第１及び第２の前段遅延回路と前記第１及び第２の後段遅延回路のそれぞれが、
複数段の遅延素子と、
前記複数段の遅延素子のうち遅延線を構成する遅延素子を選択するための複数段の選択回路と、
を備え、
前記遅延時間設定回路から供給されるタップ選択信号に基づき、選択されたタップ選択信号に対応する遅延時間に設定される、ことを特徴とする請求項１乃至５のいずれか一に記載のクロック同期回路。 - 前記第１及び第２の前段遅延回路と前記第１及び第２の後段遅延回路のそれぞれが、
信号入力端子と、
信号出力端子と、
前記遅延時間設定回路から供給される複数のタップ選択信号を入力する複数の制御信号入力端子と、
前記信号入力端子より入力されたクロック信号と、固定論理値の信号のいずれかを、対応する第１のタップ選択信号の値にしたがって選択する第１段の選択回路と、
前記第１段の選択回路の後段に、複数段縦続形態に接続される単位遅延回路と、
を備え、
前記単位遅延回路は、
前段の選択回路の出力を受ける遅延素子と、
前記信号入力端子より入力されたクロック信号と、前記遅延素子の出力とのいずれか一方を、対応するタップ選択信号の値に基づき選択する選択回路と、
を備えており、
前記信号入力端子から入力されたクロック信号は、選択された前記タップ選択信号に対応する単位遅延回路の前記選択回路から、次段の単位遅延回路の遅延素子に伝達され、前記次段の単位遅延回路と前記信号出力端子との間に挿入されている単位遅延回路を介して前記信号出力端子から出力される、ことを特徴とする請求項１乃至５のいずれか一に記載のクロック同期回路。 - 前記遅延時間設定回路が、入力されたクロック信号を２ｎ分周して出力する第１の分周回路と、
前記第１の分周回路から出力される分周信号（「第１の分周信号」という）を受け、前記第１の分周信号を前記第１の遅延回路と同一の遅延時間分遅延させて出力する第２の遅延回路と、
前記第２の遅延回路の出力信号を入力し、予め定められた遅延時間をさらに付加して出力する第１の付加遅延回路と、
前記第１の付加遅延回路の出力信号を入力とする遅延線を構成する複数段の遅延素子と、
前記複数段の遅延素子の出力信号を、前記第１の分周回路から出力される前記第１の分周信号に基づきサンプリングして出力する複数のラッチ回路と、
前記複数のラッチ回路の出力信号を受け、前記複数のラッチ回路のサンプリング結果に基づき、前記遅延線を伝送される信号の遷移エッジを検出し、前記タップ選択信号を生成する論理回路と、
を備えている、ことを特徴とする請求項５記載のクロック同期回路。 - 前記遅延時間設定回路が、入力されたクロック信号をｎ分周した第２の分周信号を出力する第２の分周回路と、
前記第２の遅延回路から出力される前記第２の分周信号を入力し、前記第２の分周信号を予め定められた遅延時間さらに遅延させて出力する第２の付加遅延回路と、
前記第２の付加遅延回路の出力信号を、前記第２の分周回路から出力される前記第２の分周信号に基づきサンプルして出力するラッチ回路と、
を有するロックモード判定回路を備え、
前記遅延線を伝送される信号の遷移エッジを検出し、前記タップ選択信号を生成する前記論理回路と、前記ロックモード判定回路の前記ラッチ回路の出力信号とに基づき、前記タップ選択信号を生成する回路をさらに備えている、ことを特徴とする請求項８記載のクロック同期回路。 - 前記第１のバッファ回路から出力されるクロック信号を入力し、前記クロック信号のサイクル毎に、活性化が交互に切り替え制御される第１及び第２の相選択信号を出力する相選択回路と、
前記第１のバッファ回路の出力信号と、前記第１の前段遅延回路の出力信号と、前記第１の相選択信号とを入力し、前記第１の相選択信号が活性化されているとき、前記第１の双方向型遅延回路の入力端子に、前記第１の前段遅延回路の出力信号を供給するとともに、前記第１のバッファ回路の出力信号に基づき折返し制御信号を出力する第１の制御回路と、
前記第２のバッファ回路の出力信号と、前記第２の前段遅延回路の出力信号と、前記第２の相選択信号とを入力し、前記第２の相選択信号が活性化されているとき、前記第２の双方向型遅延回路の入力端子に、前記第２の前段遅延回路の出力信号を供給するとともに、前記第２のバッファ回路の出力信号に基づき折返し制御信号を出力する第２の制御回路と、
を備えている、ことを特徴とする請求項３記載のクロック同期回路。 - 前記遅延時間設定回路が、前記第１のバッファ回路と等価の遅延時間の第２のバッファ回路を備え、
前記第２のバッファ回路の出力信号が、前記第１の分周回路の入力端子に供給される、ことを特徴とする請求項８記載のクロック同期回路。 - 前記遅延時間設定回路が、前記第１のバッファ回路と等価の遅延時間の第２のバッファ回路を備え、前記第２のバッファ回路の出力信号が前記第２の分周回路の入力端子に供給される、ことを特徴とする請求項９記載のクロック同期回路。
- 前記第１のバッファ回路の入力端子に入力されるクロック信号の遷移エッジから、前記出力回路のデータ出力端子からの出力にいたるクロックアクセスパスの遅延時間を、前記クロック信号の周期のｎ倍（ただし、ｎは２以上の整数）に調整自在とされている、ことを特徴とする請求項３記載のクロック同期回路。
- 前記クロック信号の周期と、前記第１のバッファ回路の入力端子に入力されるクロック信号の遷移エッジから、前記出力回路のデータ出力端子からの出力にいたるクロックアクセスパスの遅延時間とを比較し、前記クロックアクセスパスの遅延時間を、前記クロック周期の１倍又は２倍の適当な方に自動的に切り替える手段を備えている、ことを特徴とする請求項３記載のクロック同期回路。
- 前記相選択制御手段が、前記第１の前段遅延回路、前記第１の双方向型遅延回路列、及び前記第１の後段遅延回路を含む第１のパスと、前記第２の前段遅延回路、前記第２の双方向型遅延回路列、及び前記第２の後段遅延回路を含む第２のパスとを、前記クロック信号のサイクル毎に交互に切り替える、ことを特徴とする請求項１記載のクロック同期回路。
- 請求項１乃至１５のいずれか一のクロック同期回路を備えた半導体装置。
- 半導体装置に供給されるクロック信号を入力端子より入力とする第１のバッファ回路と、
前記第１のバッファ回路から出力されるクロック信号を受け取り、前記クロック信号を予め定められた遅延時間遅延させて出力する第１の遅延回路と、
前記第１の遅延回路の出力端子に入力端子が共通に接続され、前記第１の遅延回路から出力される信号を遅延させて出力する、遅延時間可変型の第１及び第２の前段遅延回路と、
前記第１のバッファ回路から出力されるクロック信号を受け取り、前記クロック信号のサイクル毎に、活性化が交互に切り替え制御される第１及び第２の相選択信号を出力する相選択回路と、
それぞれが、入力端子と出力端子を有し、前記入力端子より入力されたクロック信号のエッジが、一の方向に進行した後、入力された前記クロック信号のサイクルの後のサイクルのクロック信号のエッジに基づき生成される折返し制御信号に基づき、進行方向を反転し、前記一の方向に進行した時間と同一の時間をかけて、前記一の方向と逆方向に進行して、前記出力端子から出力される構成とされている、第１及び第２の双方向型の遅延回路列と、
前記第１のバッファ回路の出力信号と、前記第１の前段遅延回路の出力信号と、前記第１の相選択信号とを入力し、前記第１の相選択信号が活性化されているとき、前記第１の双方向型遅延回路の入力端子に、前記第１の前段遅延回路の出力信号を供給するとともに、前記第１のバッファ回路の出力信号に基づき折返し制御信号を出力する第１の制御回路と、
前記第２のバッファ回路の出力信号と、前記第２の前段遅延回路の出力信号と、前記第２の相選択信号とを入力し、前記第２の相選択信号が活性化されているとき、前記第２の双方向型遅延回路の入力端子に、前記第２の前段遅延回路の出力信号を供給するとともに、前記第２のバッファ回路の出力信号に基づき折返し制御信号を出力する第２の制御回路と、
前記第１及び第２の双方向型の遅延回路列の後段にそれぞれ配設されている、遅延時間可変型の第１及び第２の後段遅延回路と、
前記第１及び第２の後段遅延回路の出力信号を受け取り、前記第１及び第２の後段遅延回路の出力信号を多重した信号を出力する多重回路と、
前記多重回路の出力信号に基づき、データ出力端子からデータを出力する出力回路と、
前記クロック信号の周期と、前記第１の遅延回路の遅延時間とに応じて、前記第１及び第２の前段遅延回路と前記第１及び第２の後段遅延回路の遅延時間を可変に設定する制御を行う遅延時間設定回路と、
を含み、
前記第１の遅延回路の遅延時間は、前記第１のバッファ回路の遅延時間と、前記多重回路の遅延時間と前記出力回路の遅延時間との和に等しく、
前記第１の前段遅延回路、前記第１の双方向型遅延回路列、及び前記第１の後段遅延回路を含む第１のパスと、前記第２の前段遅延回路、前記第２の双方向型遅延回路列、及び前記第２の後段遅延回路を含む第２のパスとが、前記クロック信号のサイクル毎に交互に切り替えられ、
前記データ出力端子から前記クロック信号のエッジに同期した信号が出力される、ことを特徴とする半導体装置。 - 前記第１及び第２の前段遅延回路と前記第１及び第２の後段遅延回路のそれぞれが、
信号入力端子と、
信号出力端子と、
前記遅延時間設定回路から供給される複数のタップ選択信号を入力する複数の制御信号入力端子と、
前記信号入力端子より入力されたクロック信号と、固定論理値の信号のいずれかを、対応する第１のタップ選択信号の値にしたがって選択する第１段の選択回路と、
前記第１段の選択回路の後段に、複数段縦続形態に接続される単位遅延回路と、
を備え、
前記単位遅延回路は、
前段の選択回路の出力を受ける遅延素子と、
前記信号入力端子より入力されたクロック信号と、前記遅延素子の出力とのいずれか一方を、対応するタップ選択信号の値に基づき選択する選択回路と、
を備えており、
前記信号入力端子から入力されたクロック信号は、選択された前記タップ選択信号に対応する単位遅延回路の前記選択回路から、次段の単位遅延回路の遅延素子に伝達され、前記次段の単位遅延回路と前記信号出力端子との間に挿入されている単位遅延回路を介して前記信号出力端子から出力される、ことを特徴とする請求項１７記載の半導体装置。 - 前記遅延時間設定回路が、入力されたクロック信号を２ｎ分周して出力する第１の分周回路と、
前記第１の分周回路から出力される分周信号（「第１の分周信号」という）を受け、前記第１の分周信号を前記第１の遅延回路と同一の遅延時間分遅延させて出力する第２の遅延回路と、
前記第２の遅延回路の出力信号を入力し、予め定められた遅延時間をさらに付加して出力する第１の付加遅延回路と、
前記第１の付加遅延回路の出力信号を入力とする遅延線を構成する複数段の遅延素子と、
前記複数段の遅延素子の出力信号を、前記第１の分周回路から出力される前記第１の分周信号に基づきサンプリングして出力する複数のラッチ回路と、
前記複数のラッチ回路の出力信号を受け、前記複数のラッチ回路のサンプリング結果に基づき、前記遅延線を伝送される信号の遷移エッジを検出し、前記タップ選択信号を生成する論理回路と、
を備えている、ことを特徴とする請求項１７記載の半導体装置。 - 前記遅延時間設定回路が、入力されたクロック信号をｎ分周した第２の分周信号を出力する第２の分周回路と、
前記第２の遅延回路から出力される前記第２の分周信号を入力し、前記第２の分周信号を予め定められた遅延時間さらに遅延させて出力する第２の付加遅延回路と、
前記第２の付加遅延回路の出力信号を、前記第２の分周回路から出力される前記第２の分周信号に基づきサンプルして出力するラッチ回路と、
を有するロックモード判定回路を備え、
前記遅延線を伝送される信号の遷移エッジを検出し、前記タップ選択信号を生成する前記論理回路と、前記ロックモード判定回路の前記ラッチ回路の出力信号とに基づき、前記タップ選択信号を生成する回路をさらに備えている、ことを特徴とする請求項１９記載の半導体装置。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6867626B2 (en) * | 2002-07-24 | 2005-03-15 | Elpida Memory, Inc. | Clock synchronization circuit having bidirectional delay circuit strings and controllable pre and post stage delay circuits connected thereto and semiconductor device manufactured thereof |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007018648A (ja) * | 2005-07-11 | 2007-01-25 | Elpida Memory Inc | 半導体装置 |
| US7423928B2 (en) * | 2007-01-30 | 2008-09-09 | Atmel Corporation | Clock circuitry for DDR-SDRAM memory controller |
| US7983361B2 (en) * | 2007-04-26 | 2011-07-19 | Mediatek Inc. | Clock data recovery circuit |
| TWI393349B (zh) * | 2008-12-17 | 2013-04-11 | Ind Tech Res Inst | 信號傳收裝置及系統 |
| US8106692B2 (en) * | 2010-03-03 | 2012-01-31 | Elite Semiconductor Memory Technology Inc. | Method for tracking delay locked loop clock |
| WO2011117670A1 (en) * | 2010-03-22 | 2011-09-29 | Freescale Semiconductor, Inc. | Integrated circuit, electronic device and method for configuring a signal path for a timing sensitive signal |
| KR20200082918A (ko) * | 2018-12-31 | 2020-07-08 | 에스케이하이닉스 주식회사 | 클럭 생성 회로 및 이를 포함하는 메모리 장치 |
| US10983554B2 (en) * | 2019-02-15 | 2021-04-20 | Wipro Limited | Method and system for clock synchronization based on time based control |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5870445A (en) * | 1995-12-27 | 1999-02-09 | Raytheon Company | Frequency independent clock synchronizer |
| JP3309782B2 (ja) * | 1997-06-10 | 2002-07-29 | 日本電気株式会社 | 半導体集積回路 |
| JP3825573B2 (ja) * | 1999-02-17 | 2006-09-27 | 株式会社東芝 | 同期回路とその遅延回路 |
| KR100336750B1 (ko) * | 1999-07-28 | 2002-05-13 | 박종섭 | 양방향 지연을 이용한 디엘엘 회로 |
| KR100318431B1 (ko) * | 1999-12-24 | 2001-12-24 | 박종섭 | 양방향 오실레이터와 카운터를 이용한 지연고정루프 |
| JP3888603B2 (ja) * | 2000-07-24 | 2007-03-07 | 株式会社ルネサステクノロジ | クロック生成回路および制御方法並びに半導体記憶装置 |
| JP3807593B2 (ja) * | 2000-07-24 | 2006-08-09 | 株式会社ルネサステクノロジ | クロック生成回路および制御方法並びに半導体記憶装置 |
| JP2002304886A (ja) * | 2001-04-06 | 2002-10-18 | Nec Corp | 半導体記憶装置 |
| US6621316B1 (en) * | 2002-06-20 | 2003-09-16 | Micron Technology, Inc. | Synchronous mirror delay (SMD) circuit and method including a counter and reduced size bi-directional delay line |
| JP3776847B2 (ja) * | 2002-07-24 | 2006-05-17 | エルピーダメモリ株式会社 | クロック同期回路及び半導体装置 |
| US6727740B2 (en) * | 2002-08-29 | 2004-04-27 | Micron Technology, Inc. | Synchronous mirror delay (SMD) circuit and method including a ring oscillator for timing coarse and fine delay intervals |
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Cited By (1)
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|---|---|---|---|---|
| US6867626B2 (en) * | 2002-07-24 | 2005-03-15 | Elpida Memory, Inc. | Clock synchronization circuit having bidirectional delay circuit strings and controllable pre and post stage delay circuits connected thereto and semiconductor device manufactured thereof |
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