KR100336750B1 - 양방향 지연을 이용한 디엘엘 회로 - Google Patents

양방향 지연을 이용한 디엘엘 회로 Download PDF

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Abstract

본 발명에 따른 DLL회로는 외부 클럭신호를 지연하는 제1지연기와, 상기 제1지연기의 출력을 입력받아 숏펄스형태의 제1입력신호를 발생하는 제1펄스발생기와, 반전된 외부 클럭신호를 지연하는 제2지연기와, 상기 제2지연기의 출력을 입력받아 숏펄스 형태의 제2입력신호를 발생하는 제2펄스발생기와, 상기 외부 클럭신호의 레벨에 따라 제1입력신호 또는 제2입력신호의 지연방향을 제어하기 위한 제1,제2제어신호를 발생하는 방향 제어부와, 제1,제2인버터로 이루어진 복수의 단위지연기로 구성되어, 상기 방향 제어부에서 출력된 제1,제2제어신호에 따라, 제1,제2인버터를 통하여 제1입력신호 또는 제2입력신호를 순방향 및 역방향으로 지연시키는 지연체인으로 구성된다. 본 발명은 단위지연기들을 이용하여 2개의 입력신호를 외부 클럭신호가 하이레벨인 경우와 외부 클럭신호가 로우레벨인 경우에 번갈아 사용함으로써 양방향 지연의 효율을 개선할 수 있다.

Description

양방향 지연을 이용한 디엘엘 회로{DLL CIRCUIT USING BIDIRECTIONAL DELAY}
본 발명은 동기 디램(Synchronous DRAM)에 관한 것으로서, 특히 양방향 지연을 이용한 디엘엘(DLL: Delay Locked Loop) 회로에 관한 것이다.
도 1에는 동기 디램에 사용되는 종래의 동기 미러 지연(SMD: Synchronous Mirror Delay)회로가 도시되어 있다. 도 1에 도시된 바와같이, 원-숏펄스 발생기(10)는 외부 클럭신호(CLKext)를 입력받아 원-숏펄스형태의 입력 클럭신호(CLKin)를 발생하고, 제1지연부(12)는 상기 입력 클럭신호(CLKin)를 소정시간(d1+d2+dt) 지연시킨다. 이때, 상기 제1지연부(12)에 의한 지연시간(d1+d2+dt)은 후술하는 미러 제어회로(16)와 제2지연부(22)에 의한 지연시간의 합과 같다.
순방향(forward) 지연 어레이(14)는 낸드게이트와 인버터로 구성된 복수의 단위지연기(unit delay)로 구성되며, 상기 제1지연부(12)에서 출력된 클럭신호(FDAin)를 순차 지연시켜 복수의 지연 클럭신호(FDA1∼FDAn))를 발생한다. 상기 각 단위 인버터의 낸드게이트의 일측은 VCC레벨로 고정되어 있다.
미러 제어회로(16)(MCC: Mirror Control Circuit))는 복수의 낸드게이트로 구성된다. 상기 미러 제어회로(16)는 입력 클럭신호(CLKin)와 상기 순방향 지연 어레이(14)에서 출력된 복수의 지연 클럭신호(FDA1∼FDAn)를 각각 비교하여, 두 클럭신호의 위상이 일치되는 시점에서 입력 클럭신호(CLKin)와 동일한 펄스폭을 갖는 펄스신호(G1∼Gn)를 발생한다.
역방향(backward) 지연 어레이(18)는 순방향 지연 어레이(14)와 동일한 크기 및 동일한 구성을 갖는다. 상기 역방향 지연 어레이(18)는 상기 미러 제어회로(16)에서 발생된 펄스신호를 그 펄스신호가 발생될 때까지의 시간만큼 다시 역방향으로 지연시켜, 순방향 지연 어레이(14)의 입력신호(FDAin)와 동일한 위상을 갖는 클럭신호(BDAout)를 출력한다.
더미로드(20)는 순방향 지연 어레이(14) 및 미러 제어회로(16)가 역방향 지연 어레이(18) 및 그 더미로드(20)와 대칭을 이룰 수 있도록 추가된 로드이다. 제2지연부(22)는 역방향 지연 어레이(18)에서 출력된 클럭신호(BDAout)를 소정시간(d2) 지연시켜, 내부 클럭신호(CLKint)의 위상과 일치된 또는 입력 클럭신호(CLKin)의 위상보다 빠른 내부 클럭신호(CLKint)를 출력한다.
이와같이 구성된 종래의 동기 미러 지연회로(SMD)의 동작은 다음과 같다.
외부로부터 도 2A와 같은 클럭신호(CLKext)가 입력되면 원-샷펄스 발생기(10)는 도 2B와 같은 입력 클럭신호(CLKin)를 발생하며, 발생된 입력 클럭신호(CLKin)는 제1지연기(12)에서 소정의 지연시간(d1+d2+dt)만큼 지연된 다음 도 2C와 같이 순방향 지연 어레이(14)의 입력 클럭신호(FDAin)가 된다.
순방향 지연 어레이(14)는 자신의 단위 지연기를 통하여 클럭신호(FDAin)를 순차 지연시키며, 미러 지연회로(16)는 상기 원-숏펄스 발생기(10)에서 출력된 입력 클럭신호(CLKin)와 역방향 지연 어레이(14)에서 출력된 복수의 지연 클럭신호(FDA1∼FDAn)들을 순차 비교하여 두 클럭신호의 위상이 서로 일치되는 시점에서 펄스신호(G1∼Gn)를 생성한다.
예를들어, 도 2D와 같이 순방향 지연 어레이(14)의 i번째 단위지연기에서 출력된 지연 클럭신호(FDAi)가 입력 클럭신호(CLKin)에 동기되어었다고 가정해보자. 이때, 미러 제어회로(16)의 i번째 낸드게이트는 도 2E와 같이 입력 클럭신호(CLKin)와 동일한 펄스폭을 갖는 펄스신호(Gi)를 발생하고 나머지 낸드게이트의 출력은 하이레벨이 된다. 따라서, 펄스신호(Gi)는 동기된 시점 즉, i번째 단위지연기의 인버터로부터 역방향 지연 어레이(18)를 통하여 반대방향으로 진행하게 된다.
그런데, 펄스신호(Gi)는 입력 클럭신호(FDAin)보다 tDA시간만큼 지연되었기 때문에, 펄스신호(Gi)의 상승에지는 외부 클럭신호(CLKext)의 상승에지에 비하여 매우 뒤진(lag) 시간에 나타나게 된다. 그 결과, 펄스신호(Gi)를 시스템의 내부 클럭신호로서 사용할 수 없게 된다. 따라서, 역방향 지연 어레이(18)를 통하여 미러 제어회로(16)에서 발생된 펄스신호(Gi)를 다시 반대로 i번째 스테이지만큼 지연시키면, 즉 tDA시간만큼 지연시킨다면 도 2F와 같은 클럭신호(BDAout)가 발생된다. 그 결과, 상기 제2지연부(22)의 지연량을 단위지연기의 지연량(d2)보다 작게 설정한다면 클럭신호(BDAout)로부터 외부 클럭신호(CLKext)보다 위상이 빠른 내부 클럭신호(CLKint)를 얻을 수 있게 된다.
그런데, 발명에서는 상기 제1지연부(12)에 의한 지연시간(d1+d2+dt)이 미러 제어회로(16)의 최종 낸드게이트의 지연시간과 제2지연부(20)에 의한 지연시간에 의해 상쇄될 수 있도록 제2지연부(22)의 지연량을 d2로 설정하였다. 따라서, 도 2G와 같이 제2지연부(22)로부터 외부 클럭신호(CLKext)에 동기된 내부 클럭신호(CLKint)가 발생되며, 이렇게 발생된 내부 클럭신호(CLKint)는 시스템의 내부신호로 사용된다
그러나, 종래의 동기 미러 지연회로는 외부 클럭신호에 동기된 최종 클럭신호를 발생하기 위하여, 순방향 지연 어레이와 동일한 크기의 역방향 지연 어레이가 부가적으로 요구된다. 따라서, 상기 부가된 역방향 지연 어레이에 의해 회로의 면적이 증가되는 문제점이 있었다.
또한, 종래의 동기 미러 지연회로는 부가된 역방향 지연 어레이에 의해 전력소모가 증가되는데, 이러한 현상은 특히 동기 미러 지연회로가 계속 동작상태로 있어야 되는 스텐바이상태에서 더욱 두드러지게 나타난다.
따라서, 본 발명의 목적은 회로면적과 전력소모를 획기적으로 감소시킬 수 있는 DLL회로를 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 DLL회로는 외부 클럭신호를 지연하는 제1지연기와, 상기 제1지연기의 출력을 입력받아 숏펄스형태의 제1입력신호를 발생하는 제1펄스발생기와, 반전된 외부 클럭신호를 지연하는 제2지연기와, 상기 제2지연기의 출력을 입력받아 숏펄스 형태의 제2입력신호를 발생하는 제2펄스발생기와, 외부 클럭신호의 레벨에 따라 상기 제1입력신호 또는 제2입력신호의 순방향 또는 역방향 지연을 제어하기 위한 제1,제2제어신호를 발생하는 방향 제어부와, 상기 제1,제2제어신호에 의해 서로 상보적으로 동작되는 제1,제2인버터를 갖는 복수의 단위지연기로 구성되어, 상기 제1,제2인버터를 통하여 제1입력신호 또는 제2입력신호를 순방향 및 역방향으로 지연시키는 지연체인으로 구성된다.
상기 지연체인은 외부 클럭신호가 하이레벨일 때 제1입력신호를 제1인버터들을 통하여 순방향으로 지연시키고, 외부 클럭신호가 로우레벨이 되면 전파되던 제1입력신호를 다시 제2인버터들을 통하여 역방향으로 지연시킨다. 또한, 상기 지연체인은 외부 클럭신호가 로우레벨일 때 제2입력신호를 제2인버터들을 통하여 순방향으로 지연시키고, 외부 클럭신호가 하이레벨이 되면 전파되던 제2입력신호를 다시 제1인버터들을 통하여 역방향으로 지연시킨다.
도 1은 동기 디램에 사용되는 종래의 동기 미러 지연회로의 구성도.
도 2는 도 1에 있어서 내부 클럭신호(CLKint)를 발생하기 위한 각 부의 입출력 파형도.
도 3은 본 발명에 따른 양방향 지연을 이용한 디엘엘 회로의 구성도.
도 4는 도 3에 있어서 복수의 단위 지연기를 기능적으로 나타낸 도면.
도 5는 도 3에 있어서, 제1입력신호가 순방향 진행된 후 단위지연기(100-(n-1)에서 다시 역방향으로 진행하는 예와, 제2입력신호가 순방향 진행된 후 단위지연기(100-2)에서 다시 역방향으로 진행하는 예를 나타내기 위한 각 부의 신호 파형도.
*** 도면의 주요 부분에 대한 부호의 설명 ***
100, 102 : 제1,제2지연기 101, 103 : 제1,제2숏펄스 발생기
104 : 방향제어부 105 : 지연체인
101-1∼100-n : 단위지연기(Unit Delay)
10-1∼10-n, 20-1∼20-n : 클럭드(Clocked) 인버터
본 발명에 따른 DLL회로는 종래의 DLL회로에서 미러 제어회로와 더미로드를 제거하고, 순방향 지연 어레이와 역방향 지연어레이를 새롭게 구성하여 더욱 적은 회로면적을 갖도록 설계하였다. 또한, 본 발명에 따른 DLL회로는 단방향의 신호흐름을 갖는 종래의 동기 미로회로(SMD) 또는 네거티브 지연회로(NDC: Negative Delay Circuitr)와는 다르게 양방향의 신호흐름을 갖도록 설계되었다.
도 3에는 본 발명에 따른 양방향의 신호흐름을 갖는 DLL회로가 도시되어 있다. 도 3에 도시된 바와같이 본 발명에 따른 DLL회로는 외부 클럭신호(CLKext)를 지연하는 제1지연기(100)와, 제1지연기(100)의 출력을 입력받아 숏펄스 형태의 제1입력신호(IN1)를 발생하는 제1펄스발생기(101)와, 반전된 외부 클럭신호(CLKext)를 지연하는 제2지연기(102)와, 상기 제2지연기(102)의 출력을 입력받아 숏펄스 형태의 제2입력신호(IN2)를 발생하는 제2펄스 펄스발생기(103)와, 외부 클럭신호(CLKext)의 레벨에 따라 상기 제1입력신호(IN1) 또는 제2입력신호(IN2)의 순방향 또는 역방향 지연을 제어하기 위한 제1,제2제어신호(CS1),CS2)를 발생하는 방향 제어부(104)와, 상기 방향 제어부(104)에서 출력된제1,제2제어신호(CS1),CS2)에 따라 제1입력신호(IN1) 또는 제2입력신호(IN2)를 순방향 및 역방향으로 지연시키는 지연체인(105)으로 구성된다.
상기 제1지연기(100)는 제2지연기(102)와 동일하고 제1펄스 발생기(101)는 제2펄스 발생기(103)와 각각 동일하다. 상기 방향 제어부(104)는 외부 클럭신호(CLKext)를 순차 반전시켜 제1,제2제어신호(CS1),(CS2)를 출력하는 인버터(20),(21)로 구성된다.
상기 지연체인(105)은 복수의 단위 지연기(100-1∼100-n)(Unit delay)들로 구성되며, 각 단위지연기는 제1,제2제어신호(CS1),(CS2)에 의해 제어되는 2개의 클럭드(clocked) 인버터로 구성된다. 이때, 상기 2개의 클럭드(clocked) 인버터(이하 인버터로 약칭함)는 상기 제1,제2제어신호(CS1),(CS2)에 의해 서로 상보적으로 동작되며, 각 인버터는 전원전압(VDD)과 접지사이에 접속된 2개의 PMOS트랜지스터 및 2개의 NMOS트랜지스터로 구성된다.
도 4는 상기 지연체인(105)의 기능적인 구성도로서, 2개의 인버터(10-1),(20-n)들은 도 3의 단위 지연기(100-1)에 해당하고, 2개의 인버터(10-2),(20-(n-1))들은 단위 지연기(100-2)에 해당된다. 동일한 방법으로 2개의 인버터(10-n),(20-1)들은 단위 지연기(100-n)에 해당된다. 또한, 첫 번째 단위지연기(100-1)에서 인버터(10-1)의 출력단자는 인버터(20-n)의 입력단자에 접속되며, 마지막 단위지연기(100-n)에서 인버터(20-1)의 출력단자는 인버터(10-n)의 입력단자에 접속된다. 그리고, 나머지 단위지연기(100-2∼100-(n-1))들에서 각 인버터의 입/출력단자는 상대방의 출/입력단자에 접속된다.
이와같이 구성된 본 발명에 따른 양방향의 신호흐름을 갖는 DLL회로의 동작은 다음과 같다.
① 외부 클럭신호(CLKext)가 하이레벨인 경우
하이레벨의 외부 클럭신호(CLKext)가 입력되면 제1지연기(100)와 펄스 발생기(101)를 통하여 숏펄스형태의 제1입력신호(IN1)가 발생되며, 방향 제어부(104)는 외부 클럭신호(CLKext)를 순차반전시켜 로우 및 하이레벨의 제1,제2제어신호(CS1),CS2)를 지연체인(105)으로 출력한다.
그 결과, 상기 로우 및 하이레벨의 제1,제2제어신호(CS1),CS2)에 의해 단위 지연기(100-1∼100-n)들의 인버터(10-1∼10-n)들은 인에이블되고, 인버터(20-1∼20-n)들은 디스에이블되어, 제1입력신호(IN1)가 단위 지연기(100-1)부터 다음의 단위지연기(100-2∼100-n)들을 통하여 순차적으로 전파된다.
이후, 외부 클록신호(CLKext)가 로우레벨이 되면 방향 제어부(104)에서 출력되는 제1,제2제어신호(CS1),CS2)가 각각 하이 및 로우레벨이 되기 때문에, 단위 지연기(100-1∼100-n)들의 인버터(10-1∼10-n)들은 디스에이블되고 인버터(20-1∼20-n)들이 인에이블된다. 따라서, 순방향으로 진행하던 제1입력신호(IN1)는 진행을 멈추고 인에이블된 인버터(20-1∼20-n)들을 통하여 다시 역방향으로 진행하게 된다. 그 결과, 단위 지연기(100-1)의 출력단자를 통하여 제1입력신호(IN1)와 동일한 펄스폭을 가지며 외부 클럭신호(CLKext)보다 위상이 빠른 제1출력신호(OUT1)가 발생된다.
② 외부 클럭신호(CLKext)가 로우레벨인 경우
로우레벨의 외부 클럭신호(CLKext)가 입력되면 제2지연기(102)와 제2 펄스 발생기(103)를 통하여 숏펄스형태의 제2입력신호(IN2)가 발생되고, 방향 제어부(104)는 하이 및 로우레벨의 제1,제2제어신호(CS1),CS2)를 지연체인(105)로 출력한다. 그 결과, 상기 하이 및 로우레벨의 제1,제2제어신호(CS1),CS2)에 의해 단위 지연기(100-1∼100-n)들의 인버터(20-1∼20-n)들은 인에이블되고, 인버터(10-1∼10-n)들은 디스에이블되어, 제2입력신호(IN2)는 단위 지연기(100-n)부터 다음의 단위지연기(100-2∼100-(n-1))들을 통하여 순차적으로 전파된다.
이후, 외부 클록신호(CLKext)가 하이레벨이 되면 방향 제어부(104)에서 출력되는 제1,제2제어신호(CS1),CS2)가 각각 로우 및 하이레벨이 되기 때문에, 단위 지연기(100-1∼100-n)들의 인버터(20-1∼20-n)들은 디스에이블되고 인버터(10-1∼10-n)들은 인에이블된다. 따라서, 순방향으로 진행하던 제2입력신호(IN2)는 진행을 멈추고 인에이블된 인버터(10-1∼10-n)들을 통하여 다시 역방향으로 진행하게 된다. 그 결과, 단위 지연기(100-n)의 출력단자를 통하여 제2입력신호(IN2)와 동일한 펄스폭을 가지며 외부 클럭신호(CLKext)보다 위상이 빠른 제2출력신호(OUT2)가 발생된다.
도 5는 제1입력신호(IN1)가 단위 지연기(100-(n-1))까지 순방향 진행된 후 다시 단위 지연기(100-(n-1))로부터 역방향으로 진행되는 예와, 제2입력신호(IN2)가 단위 지연기(100-2)까지 진행된 후 다시 단위 지연기(100-2)에서 역방향으로 진행되는 예를나타낸 파형도이다. 이하 도 5의 파형도를 참조하여 본 발명에 따른 DLL회로의 동작을 설명하면 다음과 같다.
도 5A와 같은 하이레벨의 외부 클럭신호(CLKext)가 입력되면 제1지연기(100)와 제1펄스 발생기(101)를 통하여 도 5B와 같이 소정 지연된 제1입력신호(IN1)가 발생된다. 이때, 방향 제어부(104)는 하이레벨의 외부 클럭신호(CLKext)를 입력받아 로우 및 하이레벨의 제1,제2제어신호(CS1),CS2)를 출력한다. 그 결과, 상기 제1,제2제어신호(CS1),CS2)에 의해 각 단위지연기(100-1∼100-n)의 우측 인버터는 인에이블되고 좌측 인버터는 디스에이블된다. 따라서, 제1입력신호(IN1)는 도 5F 및 도 5G에 도시된 바와같이 단위 지연기(100-1)부터 다음의 단위지연기(100-2∼100-n)들을 통하여 순차적으로 전파되기 때문에 단위지연기(100-(n-1))의 출력단자(50)에 나타나는 신호는 도 5H와 같이 로우레벨로 천이한다.
이후, 시간(t1)에서 외부 클록신호(CLKext)가 로우레벨이 되면 제1,제2제어신호(CS1),CS2)에 의해 각 단위지연기(100-1∼100-n)의 우측 인버터들은 디스에이블되고 좌측 인버터들은 인에이블된다. 그 결과, 단위지연기(100-(n-1))의 출력단자(50)에 나타나는 로우레벨의 신호가 좌측 인버터로 인가되어, 출력단자(51)에 나타나는 신호는 도 5H와 같이 하이레벨이 된다. 따라서, 상기 출력단자(51)에 나타나는 신호가 각 단위지연기의 좌측 인버터들을 통하여 역방향으로 순차 지연되어, 단위 지연기(100-1)의 출력단자로부터 도 5D와 같은 제1출력신호(OUT1)가 발생된다.
그리고, 로우레벨의 외부 클럭신호(CLKext)가 인가되면 도 5C와 같은 제2입력신호(IN2)는 단위 지연기(100-n)로부터 단위 지연기(100-2)로 순방향 진행된다. 이후, 시간(t2)에서 외부 클럭신호(CLKext)가 하이레벨이 되면 단위지연기(100-2)의 출력신호는 다시 역방향으로 진행되어, 단위 지연기(100-n)의 출력단자를 통하여 도 5E와 같은 제2출력신호(OUT2)가 발생된다. 따라서, 발생된 제1,제2출력신호(OUT1),(OUT2)들이 내부신호(CLKint)로서 사용된다.
또한, 본 발명에서 선행된 실시예들은 단지 한 예로서 청구범위를 한정하지 않으며, 여러가지의 대안, 수정 및 변경들이 통상의 지식을 갖춘자에게 자명한 것이 될 것이다.
상술한 바와같이, 본 발명에 따른 DLL회로는 동일한 단위지연기를 이용하여 2개의 입력신호를 외부 클럭신호가 하이레벨인 경우와 외부 클럭신호가 로우레벨인 경우에 번갈아 사용함으로써, 양방향 지연의 효율을 2배이상 개선할 수 있는 효과가 있다.
또한, 본 발명에 따른 DLL회로는 더미로드와 미러 제어회로(MCC)를 제거하고 순방향 지연 어레이(FDA)와 역방향 지연 어레이(BDA)를 새롭게 설계 함으로써 종래의 디지털 DLL회로의 가장 큰 단점인 면적 오버헤드를 탁월하게 개선할 수 있는 효과가 있다.

Claims (11)

  1. 외부 클럭신호를 지연하는 제1지연기와;
    상기 제1지연기의 출력을 입력받아 숏펄스 형태의 제1입력신호를 발생하는 제1펄스발생기와;
    반전된 외부 클럭신호를 지연하는 제2지연기와;
    상기 제2지연기의 출력을 입력받아 숏펄스 형태의 제2입력신호를 발생하는 제2펄스발생기와;
    상기 외부 클럭신호의 레벨에 따라 지연방향을 제어하기 위한 제1,제2제어신호를 발생하는 방향 제어부와;
    상기 방향 제어부에서 출력된 제1,제2제어신호에 따라 상기 제1입력신호 또는 제2입력신호를 순방향 및 역방향으로 지연시키는 복수의 단위 지연기들의 지연체인으로 구성된 것을 특징으로 하는 양방향 지연을 이용한 디엘엘 회로.
  2. 삭제
  3. 제1항에 있어서, 상기 제1,제2지연기는 서로 동일한 지연율로 구성된 것을 특징으로 하는 양방향 지연을 이용한 디엘엘 회로.
  4. 제1항에 있어서, 상기 방향 제어부는 외부 클럭신호를 순차 반전시켜 제1,제2제어신호를 출력하는 제1,제2인버터로 구성된 것을 특징으로 하는 양방향 지연을 이용한 디엘엘 회로.
  5. 제1항에 있어서, 상기 지연체인은 제1입력신호 또는 제2입력신호를 순방향 및 역방향으로 지연시키기 위하여 2개의 입력과 2개의 출력을 갖는 복수의 단위 지연기들로 구성되며, 각 단위 지연기는 제1,제2제어신호에 따라 서로 상보적으로 동작되는 제1,제2인버터로 구성된 것을 특징으로 하는 양방향 지연을 이용한 디엘엘 회로.
  6. 제5항에 있어서, 상기 복수의 단위 지연기들의 제1인버터들은 외부 클럭신호가 하이레벨일 때 인에이블되고, 제2인버터들은 외부 클럭신호가 로우레벨일 때 인에이블되게 구성된 것을 특징으로 하는 양방향 지연을 이용한 디엘엘 회로.
  7. 삭제
  8. 삭제
  9. 제5항에 있어서, 상기 제1,제2인버터는 각각 전원전압과 접지사이에 직렬 접속된 2개의 PMOS트랜지스와 2개의 NMOS트랜지스로 구성된 것을 특징으로 하는 양방향 지연을 이용한 디엘엘 회로.
  10. 제5항에 있어서, 상기 첫 번째 단위 지연기에서 제1인버터의 출력단자는 제2인버터의 입력단자에 접속되고, 마지막 단위지연기에서 제2인버터의 출력단자는 제1인버터의 입력단자에 접속된 것을 특징으로 하는 양방향 지연을 이용한 디엘엘 회로.
  11. 삭제
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