JP3374919B2 - シリアルデータ信号をパラレルデータ信号へ変換する回路装置 - Google Patents
シリアルデータ信号をパラレルデータ信号へ変換する回路装置Info
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Description
【発明の詳細な説明】
本発明は、シリアルデータ信号をパラレルデータ信号
へ変換する回路装置に関する。この場合、ｎ段から成る
シフトレジスタ装置と、ｎ段から成る出力レジスタ装置
と、分周器装置とが設けられており、前記シフトレジス
タは、シリアルデータ信号および該シリアルデータ信号
と対応づけられたクロック信号を受信し、該シフトレジ
スタは、前記クロック信号に依存して１つの段から別の
段へ当該シフトレジスタ装置を通してシリアルデータ信
号のデータをシフトし、各段の出力端子に生じるデータ
をパラレルに出力し、前記出力レジスタ装置は、シフト
レジスタ装置により出力されたデータをパラレルに受信
し、分周されたクロック信号に依存して該データを引き
継ぎ、該データをパラレルデータ信号として各段の出力
端子から出力し、前記分周器装置は、シリアルデータ信
号に対応づけられているクロック信号を受信し、前記出
力レジスタ装置に対し分周されたクロック信号を出力端
子から出力するように構成されている。
へ変換する回路装置に関する。この場合、ｎ段から成る
シフトレジスタ装置と、ｎ段から成る出力レジスタ装置
と、分周器装置とが設けられており、前記シフトレジス
タは、シリアルデータ信号および該シリアルデータ信号
と対応づけられたクロック信号を受信し、該シフトレジ
スタは、前記クロック信号に依存して１つの段から別の
段へ当該シフトレジスタ装置を通してシリアルデータ信
号のデータをシフトし、各段の出力端子に生じるデータ
をパラレルに出力し、前記出力レジスタ装置は、シフト
レジスタ装置により出力されたデータをパラレルに受信
し、分周されたクロック信号に依存して該データを引き
継ぎ、該データをパラレルデータ信号として各段の出力
端子から出力し、前記分周器装置は、シリアルデータ信
号に対応づけられているクロック信号を受信し、前記出
力レジスタ装置に対し分周されたクロック信号を出力端
子から出力するように構成されている。
このような回路装置は、アメリカ合衆国特許第5,223,
833号から公知である。シリアル／パラレルコンバータ
とも称するこの種の回路装置の最高動作速度は、データ
エントリをコントロールするクロック信号のタイミング
により実質的に制限される。その理由は、コンバータに
おいて用いられるレジスタの所定のセットアップ時間お
よびホールド時間に従わなければならず、さらに伝播遅
延時間を考慮しなければならないからである。
833号から公知である。シリアル／パラレルコンバータ
とも称するこの種の回路装置の最高動作速度は、データ
エントリをコントロールするクロック信号のタイミング
により実質的に制限される。その理由は、コンバータに
おいて用いられるレジスタの所定のセットアップ時間お
よびホールド時間に従わなければならず、さらに伝播遅
延時間を考慮しなければならないからである。
シリアルデータ信号と分周された（ロード）クロック
信号は、１つのレジスタの遅延時間によりシリアル（デ
ータ）クロック信号に対し相対的に遅延されているとい
う状況を前提として、両方の信号に対し状態の変化が同
時に発生する。しかしながら、分周された（ロード）ク
ロックの方式による関連データの信頼性のある入力のた
めに、シリアル（データ）クロックに対する分周された
（ロード）クロックの相対的な位置を補正しなければな
らない。この場合、分周された（ロード）クロックのク
ロック側縁は、セットアップ時間およびホールド時間に
より定められたインターバルのもっぱら外側に位置して
いなければならない。クロック信号の時間的な補正のた
め、ゲートの伝播遅延時間による適応を実現する目的
で、それらの信号は直列接続された所定数のロジックゲ
ートを介して供給されることになる。しかし、許容誤差
の生じやすいゲートの伝播遅延時間の連鎖ゆえに、この
ステップによりクロック信号の不正確な位相補正が生じ
てしまう。それというのは、典型的には各レジスタの個
々のセットアップ時間およびホールド時間の許容誤差の
和が、実行可能な最小のシステムサイクル時間を超えて
しまうからである。さらに、このようなステップのため
には所定数のゲートという形で付加的な回路が必要であ
る、ということも考慮しなければならない。
信号は、１つのレジスタの遅延時間によりシリアル（デ
ータ）クロック信号に対し相対的に遅延されているとい
う状況を前提として、両方の信号に対し状態の変化が同
時に発生する。しかしながら、分周された（ロード）ク
ロックの方式による関連データの信頼性のある入力のた
めに、シリアル（データ）クロックに対する分周された
（ロード）クロックの相対的な位置を補正しなければな
らない。この場合、分周された（ロード）クロックのク
ロック側縁は、セットアップ時間およびホールド時間に
より定められたインターバルのもっぱら外側に位置して
いなければならない。クロック信号の時間的な補正のた
め、ゲートの伝播遅延時間による適応を実現する目的
で、それらの信号は直列接続された所定数のロジックゲ
ートを介して供給されることになる。しかし、許容誤差
の生じやすいゲートの伝播遅延時間の連鎖ゆえに、この
ステップによりクロック信号の不正確な位相補正が生じ
てしまう。それというのは、典型的には各レジスタの個
々のセットアップ時間およびホールド時間の許容誤差の
和が、実行可能な最小のシステムサイクル時間を超えて
しまうからである。さらに、このようなステップのため
には所定数のゲートという形で付加的な回路が必要であ
る、ということも考慮しなければならない。
一般的にいえば、精確に規定した遅延ラインによるク
ロック位相位置の補正は著しく高価である。また、２つ
のクロック信号の位相位置の補正は、サブ回路の連結の
観点でクリティカルでもある。さらに、挿入された規定
の遅延ラインによって、入力側におけるクロックに対し
相対的な所定のクロック位置を生じさせるのが妨げら
れ、その結果、たとえばパラレルな信号分岐の場合、ク
ロック位相の綿密なマッチングを実施しなければならな
くなる。このようなマッチングは、個々の事例において
信頼性がなくなる可能性すらある。
ロック位相位置の補正は著しく高価である。また、２つ
のクロック信号の位相位置の補正は、サブ回路の連結の
観点でクリティカルでもある。さらに、挿入された規定
の遅延ラインによって、入力側におけるクロックに対し
相対的な所定のクロック位置を生じさせるのが妨げら
れ、その結果、たとえばパラレルな信号分岐の場合、ク
ロック位相の綿密なマッチングを実施しなければならな
くなる。このようなマッチングは、個々の事例において
信頼性がなくなる可能性すらある。
本発明の課題は、冒頭で述べた形式の回路装置の動作
速度を高めることにある。
速度を高めることにある。
本発明によればこの課題は、少なくとも出力レジスタ
装置の各段は、第１および第２のデータ入力端子と、第
１または第２のデータ入力端子を選択する選択入力端子
と、クロック入力端子ならびにデータ出力端子とを備え
た記憶装置を有しており、各記憶装置のクロック入力端
子はシリアルデータ信号に対応づけられたクロック信号
を受信し、各記憶装置の選択入力端子は分周されたクロ
ック信号を受信し、前記第１のデータ入力端子は、同じ
記憶装置のデータ出力端子と接続されており、前記第２
の入力端子は、シフトレジスタ装置の対応のデータ出力
端子と接続されており、前記出力レジスタ段の各データ
出力端子からパラレルデータ信号が取り出されることに
より解決される。
装置の各段は、第１および第２のデータ入力端子と、第
１または第２のデータ入力端子を選択する選択入力端子
と、クロック入力端子ならびにデータ出力端子とを備え
た記憶装置を有しており、各記憶装置のクロック入力端
子はシリアルデータ信号に対応づけられたクロック信号
を受信し、各記憶装置の選択入力端子は分周されたクロ
ック信号を受信し、前記第１のデータ入力端子は、同じ
記憶装置のデータ出力端子と接続されており、前記第２
の入力端子は、シフトレジスタ装置の対応のデータ出力
端子と接続されており、前記出力レジスタ段の各データ
出力端子からパラレルデータ信号が取り出されることに
より解決される。
本発明による回路装置により得られる利点は、分周さ
れた（ロード）クロック信号のクロックにより、記憶装
置の２つのデータ入力端子のいずれからデータを引き継
ぐかが決定されることである。このような特有の接続構
成により、分周された（ロード）クロックの１つのサイ
クルにおいてシリアルデータが同じ段のデータ出力端子
から出力レジスタ装置へ加えられ、その結果、データ出
力端子における信号は一定に保持され、ｎ番目のシリア
ル（データ）クロックにおいて、シフトレジスタ装置の
第２の入力端子を介してへ引き継がれる。
れた（ロード）クロック信号のクロックにより、記憶装
置の２つのデータ入力端子のいずれからデータを引き継
ぐかが決定されることである。このような特有の接続構
成により、分周された（ロード）クロックの１つのサイ
クルにおいてシリアルデータが同じ段のデータ出力端子
から出力レジスタ装置へ加えられ、その結果、データ出
力端子における信号は一定に保持され、ｎ番目のシリア
ル（データ）クロックにおいて、シフトレジスタ装置の
第２の入力端子を介してへ引き継がれる。
したがって、クロック信号の位相位置を補正する必要
はない。それ故、本発明による回路装置において達成可
能な最高動作速度は、シフトレジスタの動作速度と、記
憶装置の一方のデータ入力端子から他方の入力端子への
スイッチングのための手段のセットアップ時間およびホ
ールド時間によってしか制限されない。それというの
は、出力レジスタ装置のクロック入力端子とシフトレジ
スタ装置は同じクロック信号を受け取るからである。
はない。それ故、本発明による回路装置において達成可
能な最高動作速度は、シフトレジスタの動作速度と、記
憶装置の一方のデータ入力端子から他方の入力端子への
スイッチングのための手段のセットアップ時間およびホ
ールド時間によってしか制限されない。それというの
は、出力レジスタ装置のクロック入力端子とシフトレジ
スタ装置は同じクロック信号を受け取るからである。
シフトレジスタ装置と出力レジスタ装置のスイッチン
グ遅延時間を等しくするために、出力レジスタ装置と同
じ記憶装置によってシフトレジスタ装置の各段を構成す
るのが有利である。この場合、シフトレジスタ装置にお
ける少なくとも第１の記憶装置の第１および第２のデー
タ入力端子はシリアル信号をパラレルに受信し、他方、
後続のすべての段の第１のデータ入力端子はすぐ前の段
のデータ出力端子と接続されており、さらに第２のデー
タ入力端子にも一定の論理信号を供給することができ
る。
グ遅延時間を等しくするために、出力レジスタ装置と同
じ記憶装置によってシフトレジスタ装置の各段を構成す
るのが有利である。この場合、シフトレジスタ装置にお
ける少なくとも第１の記憶装置の第１および第２のデー
タ入力端子はシリアル信号をパラレルに受信し、他方、
後続のすべての段の第１のデータ入力端子はすぐ前の段
のデータ出力端子と接続されており、さらに第２のデー
タ入力端子にも一定の論理信号を供給することができ
る。
本発明の有利な実施形態の場合、各記憶装置は、１つ
の入力端子と２つの出力端子を備えた１対２（１−to−
２）デコーダと、それぞれ２つの入力端子と１つの出力
端子を備えた第１および第２のANDゲートと、２つの入
力端子と１つの出力端子を備えたORゲートと、Ｄ入力端
子および１つのクロック入力端子ならびに１つのデータ
出力端子を備えたＤフリップとにより構成されている。
この場合、前記の各ANDゲートの第１の入力端子は１対
２デコーダの２つの出力端子とそれぞれ接続されてお
り、各ANDゲートの第２の入力端子は第１および第２の
データ入力端子とそれぞれ接続されている。また、前記
のORゲートの２つの入力端子は２つのANDゲートのの２
つの出力端子と接続されている。さらに、Ｄフリップフ
ロップのＤ入力端子はORゲートの出力端子と接続されて
おり、そのクロック入力端子はシリアルデータ信号に対
応づけられたクロック信号を受信し、さらにデータ出力
端子からデータ信号を取り出すことができる。
の入力端子と２つの出力端子を備えた１対２（１−to−
２）デコーダと、それぞれ２つの入力端子と１つの出力
端子を備えた第１および第２のANDゲートと、２つの入
力端子と１つの出力端子を備えたORゲートと、Ｄ入力端
子および１つのクロック入力端子ならびに１つのデータ
出力端子を備えたＤフリップとにより構成されている。
この場合、前記の各ANDゲートの第１の入力端子は１対
２デコーダの２つの出力端子とそれぞれ接続されてお
り、各ANDゲートの第２の入力端子は第１および第２の
データ入力端子とそれぞれ接続されている。また、前記
のORゲートの２つの入力端子は２つのANDゲートのの２
つの出力端子と接続されている。さらに、Ｄフリップフ
ロップのＤ入力端子はORゲートの出力端子と接続されて
おり、そのクロック入力端子はシリアルデータ信号に対
応づけられたクロック信号を受信し、さらにデータ出力
端子からデータ信号を取り出すことができる。
図面には本発明の実施例が示されており、これについ
て以下で詳細に説明する。
て以下で詳細に説明する。
第１図は従来技術によるシリアル／パラレルコンバー
タのブロック図であり、第２図は第１図のブロック図に
ついての電圧タイムチャートであり、第３図は本発明に
よるシリアル／パラレルコンバータのブロック図であ
り、第４図は第３図のブロック図についての電圧タイム
チャートであり、さらに第５図は、本発明によるシリア
ル／パラレルコンバータで用いられる複数の記憶手段の
うちの１つの有利な接続構成を示す図である。
タのブロック図であり、第２図は第１図のブロック図に
ついての電圧タイムチャートであり、第３図は本発明に
よるシリアル／パラレルコンバータのブロック図であ
り、第４図は第３図のブロック図についての電圧タイム
チャートであり、さらに第５図は、本発明によるシリア
ル／パラレルコンバータで用いられる複数の記憶手段の
うちの１つの有利な接続構成を示す図である。
これらの図中、それぞれ対応するコンポーネントは同
じ参照符号で示されている。
じ参照符号で示されている。
第１図は、公知のシリアル／パラレルコンバータのブ
ロック図である。このシリアル／パラレルコンバータの
入力端子１を介して、シリアルデータ信号がｎ段のシフ
トレジスタの入力側へ加えられ、このシフトレジスタは
ｎ個のＤフリップフロップ２′,2″〜2nの直列接続によ
り構成されている。シリアルデータ信号は、第１のＤフ
リップフロップ２′のＤ入力端子に加わる。第１のＤフ
リップフロップ２′の出力端子Ｑは、第２のフリップフ
ロップ２″のＤ入力端子と接続されている。同様に、別
のフリップフロップ２″〜2nの各出力端子は、隣りのＤ
フリップのＤ入力端子と接続されている。さらにこれら
のＤフリップフロップ２′,2″〜2nの各出力端子Ｑは、
出力レジスタを成すさらに別のＤフリップフロップ
３′,3″〜3nのＤ入力端子と接続されている。これによ
りシリアルデータ信号はn bitのパラレルデータ信号へ
変換される。n bitのパラレルデータ信号は出力端子
４′,4″〜4nから取り出すことができ、これらの出力端
子は上記の別のＤフリップフロップ３′,3″〜3nの出力
端子Ｑと接続されている。
ロック図である。このシリアル／パラレルコンバータの
入力端子１を介して、シリアルデータ信号がｎ段のシフ
トレジスタの入力側へ加えられ、このシフトレジスタは
ｎ個のＤフリップフロップ２′,2″〜2nの直列接続によ
り構成されている。シリアルデータ信号は、第１のＤフ
リップフロップ２′のＤ入力端子に加わる。第１のＤフ
リップフロップ２′の出力端子Ｑは、第２のフリップフ
ロップ２″のＤ入力端子と接続されている。同様に、別
のフリップフロップ２″〜2nの各出力端子は、隣りのＤ
フリップのＤ入力端子と接続されている。さらにこれら
のＤフリップフロップ２′,2″〜2nの各出力端子Ｑは、
出力レジスタを成すさらに別のＤフリップフロップ
３′,3″〜3nのＤ入力端子と接続されている。これによ
りシリアルデータ信号はn bitのパラレルデータ信号へ
変換される。n bitのパラレルデータ信号は出力端子
４′,4″〜4nから取り出すことができ、これらの出力端
子は上記の別のＤフリップフロップ３′,3″〜3nの出力
端子Ｑと接続されている。
シフトレジスタのＤフリップフロップ２′,2″〜2
nは、端子５に加わる（データ）クロック信号によりク
ロック制御され、このクロック信号は入力端子１に加わ
るシリアルデータ信号に対しパラレルに伝送される。分
周器６により生成される分周された（ロード）クロック
信号は、出力レジスタのＤフリップフロップ３′,3″〜
3nのクロック入力端子に加えられる。端子５に加わる
（データ）クロック信号を受信する分周器６は（デー
タ）クロック信号の周波数をｎで分周し、ここでｎはデ
ータワードあたりのビット数を表す。
nは、端子５に加わる（データ）クロック信号によりク
ロック制御され、このクロック信号は入力端子１に加わ
るシリアルデータ信号に対しパラレルに伝送される。分
周器６により生成される分周された（ロード）クロック
信号は、出力レジスタのＤフリップフロップ３′,3″〜
3nのクロック入力端子に加えられる。端子５に加わる
（データ）クロック信号を受信する分周器６は（デー
タ）クロック信号の周波数をｎで分周し、ここでｎはデ
ータワードあたりのビット数を表す。
端子１に加わるシリアルデータ信号は、端子５に加わ
る（データ）クロック信号のコントロールのもとでシフ
トレジスタの個々の段（Ｄフリップフロップ２′,2″〜
2n）を通って左から右へシフトされる。ｎ個のクロック
シフト周期の後、n bitのデータワードはＤフリップフ
ロップ２′,2″〜2nの出力端子Ｑにパラレルに生じ、そ
れらのデータワードは出力レジスタのＤフリップフロッ
プ３′,3″〜3nにより、分周された（ロード）クロック
信号のコントロールのもとでパラレルに取り込まれ、そ
の結果、出力端子４′,4″〜4nにおいてワードごとに出
力されるようになる。
る（データ）クロック信号のコントロールのもとでシフ
トレジスタの個々の段（Ｄフリップフロップ２′,2″〜
2n）を通って左から右へシフトされる。ｎ個のクロック
シフト周期の後、n bitのデータワードはＤフリップフ
ロップ２′,2″〜2nの出力端子Ｑにパラレルに生じ、そ
れらのデータワードは出力レジスタのＤフリップフロッ
プ３′,3″〜3nにより、分周された（ロード）クロック
信号のコントロールのもとでパラレルに取り込まれ、そ
の結果、出力端子４′,4″〜4nにおいてワードごとに出
力されるようになる。
第２図のａには、端子５に加わるクロック信号の電圧
タイムチャートの一部分が示されている。既述のように
このクロック信号は、入力端子１に加わるシリアルデー
タ信号に対しパラレルに伝送される。第２図のｂには対
応のシリアルデータ信号が示されている。このシリアル
データ信号の各側縁は、クロック信号の立ち上がり縁に
対し伝播遅延時間tpdだけ遅延されている。分周された
クロック信号（第２図のｃ）は、シリアルデータ信号の
側縁と同時のその状態を変えるものとする。分周された
クロック信号のこのような時間位置では、シフトレジス
タの出力端子Ｑに生じるデータの信頼性のある引き継ぎ
は不可能であるので、シリアルクロック（第２図のａ）
に対する分周されたクロック（第２図のｃ）が相対的位
置を、クロック側縁が時間th（ホールド時間）とt
su（セットアップ時間）の両方により定められたインタ
ーバルの外側に位置するよう補正しなければならない。
必要とされるクロック位相補正の結果、回路構成ならび
に調整のためのコストないし複雑性が高まることにな
る。そしてそれにもかかわらず、高いデータレートにお
けるデータの引き継ぎに関して不確実性ないし不安定性
が依然として残されたままになる。
タイムチャートの一部分が示されている。既述のように
このクロック信号は、入力端子１に加わるシリアルデー
タ信号に対しパラレルに伝送される。第２図のｂには対
応のシリアルデータ信号が示されている。このシリアル
データ信号の各側縁は、クロック信号の立ち上がり縁に
対し伝播遅延時間tpdだけ遅延されている。分周された
クロック信号（第２図のｃ）は、シリアルデータ信号の
側縁と同時のその状態を変えるものとする。分周された
クロック信号のこのような時間位置では、シフトレジス
タの出力端子Ｑに生じるデータの信頼性のある引き継ぎ
は不可能であるので、シリアルクロック（第２図のａ）
に対する分周されたクロック（第２図のｃ）が相対的位
置を、クロック側縁が時間th（ホールド時間）とt
su（セットアップ時間）の両方により定められたインタ
ーバルの外側に位置するよう補正しなければならない。
必要とされるクロック位相補正の結果、回路構成ならび
に調整のためのコストないし複雑性が高まることにな
る。そしてそれにもかかわらず、高いデータレートにお
けるデータの引き継ぎに関して不確実性ないし不安定性
が依然として残されたままになる。
このような欠点は、第３図に示した本発明によるシリ
アル／パラレルコンバータにより回避される。このシリ
アル／パラレルコンバータの場合も、シリアルデータ信
号はｎ段のシフトレジスタの入力端子へ供給される。こ
のシフトレジスタはこの実施例では、ｎ段の記憶装置1
2′,12″〜12nの直列接続により構成されており、これ
らの記憶装置の特有の接続構成については第５図を参照
してあとで詳細に説明する。入力端子に供給されるシリ
アルデータ信号は、第１の記憶装置12′の入力端子DPお
よびDSに同時に加わる。DPはパラレルデータ入力端子を
表しDSはシリアルデータ入力端子を表す。第１の記憶装
置12′の出力端子Ｑは、第２の記憶装置12″の入力端子
DPと接続されている。同様に他の記憶装置12″〜12nの
出力端子は、このシフトレジスタにおける後続の記憶装
置の各入力端子DPと接続されている。しかし後続の記憶
装置12″〜12nでは、入力端子DSはオープンのままであ
る。これらの入力端子は、内部的に論理値Ｌレベルと接
続されている。シフトレジスタにおけるｎ個の記憶装置
12′,12″〜12nの出力端子Ｑはやはり、出力レジスタを
成すさらに別の記憶装置13′,13″〜13nの入力端子DSと
接続されている。そしてこの出力レジスタにおいて、一
方では個々の出力端子Ｑから取り出し可能なデータ信号
が出力端子４′,4″〜4nへ供給され、そこからn bitの
ワード幅でそれらをパラレルに取り出し可能であり、他
方、それらは前記の記憶装置13′,13″または13nの入力
端子DPへ戻される。公知のシリアル／パラレルコンバー
タ（第１図）とは異なり本発明によるシリアル／パラレ
ルコンバータの場合、シフトレジスタにおける記憶装置
12′,12″〜12nのクロック入力端子も、出力レジスタに
おける記憶装置13′,13″〜13nのクロック入力端子も、
端子５に加わる（データ）クロック信号を受信する。同
様に、記憶装置12′,12″〜12nおよび13′,13″〜13nの
すべての選択入力端子Ｓはいっしょに、分周器６により
出力される分周されたクロック信号を受け取る。第１図
に基づき説明した分周器６のようにこの図面に設けられ
ている分周器６も、パラレルデータの引き継ぎのために
相応のワードクロック信号を発生させる目的で、端子５
に加わるクロック信号の周波数をｎで除算する。
アル／パラレルコンバータにより回避される。このシリ
アル／パラレルコンバータの場合も、シリアルデータ信
号はｎ段のシフトレジスタの入力端子へ供給される。こ
のシフトレジスタはこの実施例では、ｎ段の記憶装置1
2′,12″〜12nの直列接続により構成されており、これ
らの記憶装置の特有の接続構成については第５図を参照
してあとで詳細に説明する。入力端子に供給されるシリ
アルデータ信号は、第１の記憶装置12′の入力端子DPお
よびDSに同時に加わる。DPはパラレルデータ入力端子を
表しDSはシリアルデータ入力端子を表す。第１の記憶装
置12′の出力端子Ｑは、第２の記憶装置12″の入力端子
DPと接続されている。同様に他の記憶装置12″〜12nの
出力端子は、このシフトレジスタにおける後続の記憶装
置の各入力端子DPと接続されている。しかし後続の記憶
装置12″〜12nでは、入力端子DSはオープンのままであ
る。これらの入力端子は、内部的に論理値Ｌレベルと接
続されている。シフトレジスタにおけるｎ個の記憶装置
12′,12″〜12nの出力端子Ｑはやはり、出力レジスタを
成すさらに別の記憶装置13′,13″〜13nの入力端子DSと
接続されている。そしてこの出力レジスタにおいて、一
方では個々の出力端子Ｑから取り出し可能なデータ信号
が出力端子４′,4″〜4nへ供給され、そこからn bitの
ワード幅でそれらをパラレルに取り出し可能であり、他
方、それらは前記の記憶装置13′,13″または13nの入力
端子DPへ戻される。公知のシリアル／パラレルコンバー
タ（第１図）とは異なり本発明によるシリアル／パラレ
ルコンバータの場合、シフトレジスタにおける記憶装置
12′,12″〜12nのクロック入力端子も、出力レジスタに
おける記憶装置13′,13″〜13nのクロック入力端子も、
端子５に加わる（データ）クロック信号を受信する。同
様に、記憶装置12′,12″〜12nおよび13′,13″〜13nの
すべての選択入力端子Ｓはいっしょに、分周器６により
出力される分周されたクロック信号を受け取る。第１図
に基づき説明した分周器６のようにこの図面に設けられ
ている分周器６も、パラレルデータの引き継ぎのために
相応のワードクロック信号を発生させる目的で、端子５
に加わるクロック信号の周波数をｎで除算する。
次に、この実施例で用いられている記憶装置12′,1
2″〜12nおよび13′,13″〜13nの実際の回路を説明して
から、本発明によるシリアル／パラレルコンバータ（第
３図）の動作について説明する。第５図には、記憶装置
の有利な実施形態が示されている。記憶装置の各々は基
本的に１対２（１−to−２）デコーダ14により構成され
ており、このデコーダは端子Ｓを介して分周されたクロ
ック信号により制御され、このデコーダは２つの出力側
から２つのスイッチング信号を出力する。これらのスイ
ッチング信号は、端子Ｓにおける分周されたクロック信
号の論理レベルに依存して、ＬレベルとＨレベルを有す
るかまたはＨレベルとＬレベルを有する。１対２デコー
ダは、たとえばタイプ74LS139（Dual 2−to−4 Decode
r）のICにより実現することができ、この場合、デコー
ディングのためには１つの入力端子と２つの出力端子だ
けが用いられる。記憶装置の各々は２つのANDゲート15,
16も有しており、これらの各々は２つの入力端子と１つ
の出力端子を有する。２つのANDゲート15,16の第１の入
力端子は、１対２デコーダにより出力されたスイッチン
グ信号を受け取る。ANDゲート15の第２の入力端子は端
子DPと接続されており、ANDゲート16の第２の入力端子
は端子DSと接続されている。ANDゲート15,16の出力端子
はORゲート17の入力端子と接続されており、このORゲー
トの出力端子はＤフリップフロップ18のＤ入力端子と接
続されている。Ｄフリップフロップ18のクロック入力端
子は、端子CLKに供給される（シリアル）クロック信号
を受信する。
2″〜12nおよび13′,13″〜13nの実際の回路を説明して
から、本発明によるシリアル／パラレルコンバータ（第
３図）の動作について説明する。第５図には、記憶装置
の有利な実施形態が示されている。記憶装置の各々は基
本的に１対２（１−to−２）デコーダ14により構成され
ており、このデコーダは端子Ｓを介して分周されたクロ
ック信号により制御され、このデコーダは２つの出力側
から２つのスイッチング信号を出力する。これらのスイ
ッチング信号は、端子Ｓにおける分周されたクロック信
号の論理レベルに依存して、ＬレベルとＨレベルを有す
るかまたはＨレベルとＬレベルを有する。１対２デコー
ダは、たとえばタイプ74LS139（Dual 2−to−4 Decode
r）のICにより実現することができ、この場合、デコー
ディングのためには１つの入力端子と２つの出力端子だ
けが用いられる。記憶装置の各々は２つのANDゲート15,
16も有しており、これらの各々は２つの入力端子と１つ
の出力端子を有する。２つのANDゲート15,16の第１の入
力端子は、１対２デコーダにより出力されたスイッチン
グ信号を受け取る。ANDゲート15の第２の入力端子は端
子DPと接続されており、ANDゲート16の第２の入力端子
は端子DSと接続されている。ANDゲート15,16の出力端子
はORゲート17の入力端子と接続されており、このORゲー
トの出力端子はＤフリップフロップ18のＤ入力端子と接
続されている。Ｄフリップフロップ18のクロック入力端
子は、端子CLKに供給される（シリアル）クロック信号
を受信する。
第５図に示されている記憶装置の場合、Ｄフリップフ
ロップのＤ入力端子は、コントロールされるスイッチ
（素子14〜17）を介して２つの入力端子DPおよびDSのう
ちの一方と選択的に接続される。端子Ｓにおける分周さ
れたクロック信号の論理レベルに依存して、端子DPに加
わるデータ信号かまたは端子DSに加わるデータ信号が選
択される。
ロップのＤ入力端子は、コントロールされるスイッチ
（素子14〜17）を介して２つの入力端子DPおよびDSのう
ちの一方と選択的に接続される。端子Ｓにおける分周さ
れたクロック信号の論理レベルに依存して、端子DPに加
わるデータ信号かまたは端子DSに加わるデータ信号が選
択される。
第５図に基づき説明したコントロールされるスイッチ
（素子14〜17）の実施形態を、他の実施形態と置き換え
られることは自明である。１対２デコーダ14の代わり
に、１つの反転出力端子と１つの非反転出力端子を有す
る増幅器を用いることができる。
（素子14〜17）の実施形態を、他の実施形態と置き換え
られることは自明である。１対２デコーダ14の代わり
に、１つの反転出力端子と１つの非反転出力端子を有す
る増幅器を用いることができる。
本発明によるシリアル／パラレルコンバータの場合、
記憶装置12′,12″〜12nおよび13′,13″〜13nはシフト
レジスタにおけるように、以下のようにして共働する。
すなわち、分周されたクロック信号のサイクルでシリア
ルデータが、すべての記憶装置12′,12″〜12nの入力端
子DPを介して左から右へ（ｎ−１）回、シフトされ、同
時に記憶装置13′,13″〜13nにおいてその中に格納され
ている自身のデータが引き継がれ、つまり（ｎ−１）個
のクロック信号中、変化しないまま保持され、他方、ｎ
番目のクロック信号により、記憶装置12′、12″〜12n
のデータ出力端子におけるデータは、すべての記憶装置
13′,13″〜13nの入力端子DSを介してパラレルに引き継
がれる。
記憶装置12′,12″〜12nおよび13′,13″〜13nはシフト
レジスタにおけるように、以下のようにして共働する。
すなわち、分周されたクロック信号のサイクルでシリア
ルデータが、すべての記憶装置12′,12″〜12nの入力端
子DPを介して左から右へ（ｎ−１）回、シフトされ、同
時に記憶装置13′,13″〜13nにおいてその中に格納され
ている自身のデータが引き継がれ、つまり（ｎ−１）個
のクロック信号中、変化しないまま保持され、他方、ｎ
番目のクロック信号により、記憶装置12′、12″〜12n
のデータ出力端子におけるデータは、すべての記憶装置
13′,13″〜13nの入力端子DSを介してパラレルに引き継
がれる。
第４図のａには、端子５に加わるシリアルクロック信
号の電圧タイムチャートが示されている。第４図のｂに
は、端子１に加わるシリアルデータ信号の電圧タイムチ
ャートが示されており、これはシリアルクロック信号に
対し伝播遅延時間tpdだけ遅延されているものである。
シリアルクロックに応答してデータをパラレルに引き継
ぐために、シリアルデータ信号の側縁変化において、分
周されたクロック信号（第４図のｃ）の側縁が現れ、そ
の結果、n bitのパラレルデータ信号が出力される（第
４図のｄ）。したがって、慣用のクロック位相補正を省
略できる。このため、本発明によるシリアル／パラレル
コンバータの最高動作速度はもっぱら、選択入力端子Ｓ
のセットアップおよびホールド時間ならびにフリップフ
ロップにおける伝播遅延時間によってのみ規定される。
号の電圧タイムチャートが示されている。第４図のｂに
は、端子１に加わるシリアルデータ信号の電圧タイムチ
ャートが示されており、これはシリアルクロック信号に
対し伝播遅延時間tpdだけ遅延されているものである。
シリアルクロックに応答してデータをパラレルに引き継
ぐために、シリアルデータ信号の側縁変化において、分
周されたクロック信号（第４図のｃ）の側縁が現れ、そ
の結果、n bitのパラレルデータ信号が出力される（第
４図のｄ）。したがって、慣用のクロック位相補正を省
略できる。このため、本発明によるシリアル／パラレル
コンバータの最高動作速度はもっぱら、選択入力端子Ｓ
のセットアップおよびホールド時間ならびにフリップフ
ロップにおける伝播遅延時間によってのみ規定される。
シフトレジスタを、スイッチの設けられていない１つ
のデータ入力端子だけを有する簡単な記憶装置により実
現することも可能であるのは自明である。しかし最高動
作速度は、出力レジスタの記憶装置の構成により定まる
ような速度では生じない。
のデータ入力端子だけを有する簡単な記憶装置により実
現することも可能であるのは自明である。しかし最高動
作速度は、出力レジスタの記憶装置の構成により定まる
ような速度では生じない。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭57−190420（ＪＰ，Ａ)
特開 昭59−83243（ＪＰ，Ａ)
特開 昭60−152128（ＪＰ，Ａ)
特開 昭60−186123（ＪＰ，Ａ)
特開 昭61−80918（ＪＰ，Ａ)
特開 平５−227040（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03M 9/00
Claims (3)
- 【請求項１】ｎ段から成るシフトレジスタ装置と、ｎ段
から成る出力レジスタ装置と、分周器装置とが設けられ
ており、 前記シフトレジスタは、シリアルデータ信号および該シ
リアルデータ信号と対応づけられたクロック信号を受信
し、該シフトレジスタは、前記クロック信号に依存して
１つの段から別の段へ当該シフトレジスタ装置を通して
シリアルデータ信号のデータをシフトし、各段の出力端
子に生じるデータをパラレルに出力し、 前記出力レジスタ装置は、シフトレジスタ装置により出
力されたデータをパラレルに受信し、分周されたクロッ
ク信号に依存して該データを引き継ぎ、該データをパラ
レルデータ信号として各段の出力端子から出力し、 前記分周器装置は、シリアルデータ信号に対応づけられ
ているクロック信号を受信し、前記出力レジスタ装置に
対し分周されたクロック信号を出力端子から出力するよ
うに構成されている、 シリアルデータ信号をパラレルデータ信号へ変換する回
路装置において、 少なくとも出力レジスタ装置の各段は、第１および第２
のデータ入力端子と、第１または第２のデータ入力端子
を選択する選択入力端子と、クロック入力端子ならびに
データ出力端子とを備えた記憶装置を有しており、 各記憶装置のクロック入力端子はシリアルデータ信号に
対応づけられたクロック信号を受信し、 各記憶装置の選択入力端子は分周されたクロック信号を
受信し、 前記第１のデータ入力端子は、同じ記憶装置のデータ出
力端子と接続されており、 前記第２の入力端子は、シフトレジスタ装置の対応のデ
ータ出力端子と接続されており、 前記出力レジスタ段の各データ出力端子からパラレルデ
ータ信号が取り出されることを特徴とする、 シリアルデータ信号をパラレルデータ信号へ変換する回
路装置。 - 【請求項２】前記記憶装置の各々はＤ入力端子を備えた
Ｄフリップフロップを有しており、該Ｄフリップフロッ
プは、分周されたクロック信号により制御される選択回
路を介して、第１のデータ入力端子に加わるデータ信号
または第２のデータ入力端子加わるデータ信号を受信す
る、請求項１記載の装置。 - 【請求項３】各記憶装置は、１つの入力端子と２つの出
力端子を備えた１対２（１−to−２）デコーダと、２つ
の入力端子と１つの出力端子をそれぞれ備えた第１およ
び第２のANDゲートと、２つの入力端子と１つの入力端
子を備えたORゲートと、Ｄ入力端子および１つのクロッ
ク入力端子ならびに１つのデータ出力端子を備えたＤフ
リップフロップとにより構成されており、 各ANDゲートの第１の入力端子は１対２デコーダの２つ
の出力端子と接続されており、各ANDゲートの第２の入
力端子は第１および第２のデータ入力端子と接続されて
おり、 前記ORゲートの２つの入力端子は前記の２つのANDゲー
トの２つの出力端子と接続されており、 前記Ｄ入力端子はORゲートの出力端子と接続されてお
り、前記クロック入力端子はシリアルデータ信号に対応
づけられたクロック信号を受信し、前記データ出力端子
からデータ信号が取り出される、 請求項１または２記載の装置。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4428545A DE4428545A1 (de) | 1994-08-12 | 1994-08-12 | Schaltungsanordnung zur Umwandlung eines seriellen Datensignals in ein paralleles Datensignal |
| DE4428545.0 | 1994-08-12 | ||
| PCT/IB1995/000616 WO1996005658A1 (en) | 1994-08-12 | 1995-08-07 | Circuit arrangement for converting a serial data signal into a parallel data signal |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09512406A JPH09512406A (ja) | 1997-12-09 |
| JP3374919B2 true JP3374919B2 (ja) | 2003-02-10 |
Family
ID=6525508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50716096A Expired - Fee Related JP3374919B2 (ja) | 1994-08-12 | 1995-08-07 | シリアルデータ信号をパラレルデータ信号へ変換する回路装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5774079A (ja) |
| EP (1) | EP0723719B1 (ja) |
| JP (1) | JP3374919B2 (ja) |
| DE (2) | DE4428545A1 (ja) |
| WO (1) | WO1996005658A1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE506817C2 (sv) | 1996-06-20 | 1998-02-16 | Ericsson Telefon Ab L M | Seriell-parallell- och parallell-seriellomvandlare innefattande frekvensdelare |
| JPH11122117A (ja) * | 1997-10-15 | 1999-04-30 | Sony Corp | シリアル・パラレル変換装置 |
| US5982309A (en) * | 1998-01-09 | 1999-11-09 | Iowa State University Research Foundation, Inc. | Parallel-to-serial CMOS data converter with a selectable bit width mode D flip-flop M matrix |
| US6420988B1 (en) | 1998-12-03 | 2002-07-16 | Semiconductor Energy Laboratory Co., Ltd. | Digital analog converter and electronic device using the same |
| TW468269B (en) | 1999-01-28 | 2001-12-11 | Semiconductor Energy Lab | Serial-to-parallel conversion circuit, and semiconductor display device employing the same |
| DE10000502A1 (de) | 2000-01-08 | 2001-07-12 | Philips Corp Intellectual Pty | Datenverarbeitungseinrichtung und Verfahren zu dessen Betrieb |
| JP4612139B2 (ja) * | 2000-02-08 | 2011-01-12 | 富士通セミコンダクター株式会社 | 入力回路及びその入力回路を利用する半導体装置 |
| DE10101718C1 (de) * | 2001-01-15 | 2002-06-06 | Infineon Technologies Ag | Datenempfangsschaltung |
| US7345604B2 (en) * | 2006-07-27 | 2008-03-18 | Information Systems Laboratories, Inc. | Analog to digital conversion using recurrent neural networks |
| US7515075B1 (en) * | 2007-09-17 | 2009-04-07 | Qimonda Ag | Data conversion |
| TWI351181B (en) * | 2007-12-26 | 2011-10-21 | Altek Corp | Serial/parallel conversion apparatus and method thereof |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3395400A (en) * | 1966-04-26 | 1968-07-30 | Bell Telephone Labor Inc | Serial to parallel data converter |
| US3763480A (en) * | 1971-10-12 | 1973-10-02 | Rca Corp | Digital and analog data handling devices |
| JP2504568B2 (ja) * | 1989-06-20 | 1996-06-05 | 富士通株式会社 | 信号生成回路 |
| JPH04141896A (ja) * | 1990-10-02 | 1992-05-15 | Nec Corp | シリアル・パラレル変換回路 |
| JP3134449B2 (ja) * | 1992-02-13 | 2001-02-13 | 日本電気株式会社 | シリアル・パラレル変換回路 |
| JPH05250140A (ja) * | 1992-03-10 | 1993-09-28 | Hitachi Ltd | データ処理方式 |
| US5321400A (en) * | 1992-03-13 | 1994-06-14 | Nec Corporation | Serial data interface circuit dealing with a plurality of receiving modes |
| US5548285A (en) * | 1994-07-18 | 1996-08-20 | Motorola, Inc. | Circuit and method of indicating data hold-time |
-
1994
- 1994-08-12 DE DE4428545A patent/DE4428545A1/de not_active Withdrawn
-
1995
- 1995-08-07 DE DE69515018T patent/DE69515018T2/de not_active Expired - Fee Related
- 1995-08-07 JP JP50716096A patent/JP3374919B2/ja not_active Expired - Fee Related
- 1995-08-07 WO PCT/IB1995/000616 patent/WO1996005658A1/en active IP Right Grant
- 1995-08-07 EP EP95925978A patent/EP0723719B1/en not_active Expired - Lifetime
- 1995-08-08 US US08/512,423 patent/US5774079A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
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| DE4428545A1 (de) | 1996-02-15 |
| EP0723719A1 (en) | 1996-07-31 |
| WO1996005658A1 (en) | 1996-02-22 |
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| DE69515018D1 (de) | 2000-03-16 |
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