JPH08152935A

JPH08152935A - タイミング制御回路および遅延回路

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Publication number: JPH08152935A
Application number: JP7246127A
Authority: JP
Inventors: Yoshinori Okajima; 義憲岡島; Miki Yanagawa; 幹柳川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-09-29
Filing date: 1995-09-25
Publication date: 1996-06-11
Anticipated expiration: 2015-09-25
Also published as: JP3601884B2

Abstract

(57)【要約】【課題】電子回路中の信号の位相を変更してタイミン
グの制御を行うタイミング制御回路に関し、使用する制
御信号の周期に応じて該制御信号のタイミングを適切に
制御するようにしたタイミング制御回路の提供を目的と
する。【解決手段】制御信号ＣＬＫが入力され、第１の遅延
時間ＩＢ−１を有する第１の回路１と、第２の遅延時間
ＩＢ−２を有する第２の回路２と、前記第１の回路１お
よび前記第２の回路２の両方を通過した第１の信号Ａの
切り替わりタイミングと、前記第１の回路１のみを通過
した第２の信号Ｂ，Ｃの切り替わりタイミングとの時間
差τをα倍（αは１以上）に伸長する時間差伸長回路３
とを具備し、前記制御信号ＣＬＫと一定の時間差で切り
替わる出力を得るように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はタイミング制御回路
および遅延回路に関し、特に、電子回路中の信号の位相
を変更してタイミングの制御を行うタイミング制御回路
に関する。近年、例えば、コンピュータ・システムにお
けるＣＰＵのクロックの高速化、或いは、他の様々な電
子回路の処理速度の高速化に伴って、例えば、インター
フェース部分も高速化する必要がある。そして、使用す
る制御信号の周期に応じて該制御信号のタイミングを適
切に制御するようにしたタイミング制御回路の提供が要
望されている。

【０００２】

【従来の技術】従来、例えば、同期式メモリにおけるク
ロック・アクセス時間（メモリにおける最高速個所の
例）は、主に、入力バッファの遅延，長配線による配線
遅延，および，出力バッファの遅延等の遅延時間により
規定されている。そして、これらの遅延時間は、チップ
サイズを小さくしたり、或いは、トランジスタ特性を大
きく改善しない限り短縮化できないものであるため、例
えば、同期式メモリを高速化することが困難となってい
る。

【０００３】ところで、近年のＬＳＩのチップサイズは
大型化する一方であり、長配線による配線遅延だけで１
ｎsec.以上となることが多く、その結果、メモリに限ら
ずクロック・アクセス時間を５ｎsec.以下にすることが
できないＬＳＩが増えてきているのが実情である。この
ことは、クロック・アクセスを連続させる場合を考慮す
ると、１００ＭＨｚ程度の動作周波数が限界となること
を意味している。

【０００４】一方、パイプ・ライン構成やパラレル−シ
リアル変換を行うことにより、チップ内部での信号の切
り替わり周波数は、非常に高速化することが可能とな
り、出力回路がチップ内部の特性に追いつかなくなって
来ている。図２２は従来のタイミング制御回路の一例を
説明するための図であり、同図(a) は、例えば、クロッ
ク・アクセス時間を規定している入力バッファ（入力バ
ッファによる遅延),配線遅延, および, 出力バッファ
（出力バッファによる遅延)を示している。具体的に、
例えば、同期式メモリにおいては、クロック入力ＩＮに
供給されたクロック信号ＣＬＫが立ち上がると（図２２
(c),(d) 参照）、所定のクロック・アクセス時間後に、
出力ＯＵＴからデータが出力されるようになっている
（図２２(b) 参照）。

【０００５】そして、近年、使用される外部クロックＣ
ＬＫが図２２(c) に示すような外部クロックから、同図
(d) に示すような高速な外部クロックに変化すると、１
クロック・サイクル時間経過した後でないと、出力が確
定しない場合も生じることにもなってしまう。図２３は
タイミング制御回路が適用される回路構成の一例を概略
的に示すブロック図である。同図において、参照符号22
1 はクロックバッファ,222,223,224はＬＳＩ（機能ブロ
ック),そして,225,226,227はレジスタを示している。

【０００６】図２３に示す回路では、各ＬＳＩ222,223,
224 の出力に設けられたレジスタ225,226,227 に対し、
クロックバッファ221 を介してクロックＣＬＫが供給さ
れ、各ＬＳＩによりそれぞれ処理されたデータが１サイ
クル・タイム毎に出力されるようになっている。すなわ
ち、ＬＳＩ222 の入力ＩＮに供給されたクロックから３
サイクル・タイム後に、所定の処理が行われたデータが
出力ＯＵＴから送出されるようになっている。ここで、
ＬＳＩ222,223,224 としては、１つのチップにおける機
能ブロック（内部回路）であってもよい。また、タイミ
ング制御回路は、クロックバッファ221 内に設けられる
か、或いは、各ＬＳＩ222,223,224 において設けられる
ことになる。このように、タイング制御回路は、複数の
ＬＳＩで構成された様々な電子回路、或いは、複数の機
能ブロック（内部回路）で構成された様々なチップに対
して適用することができる。

【０００７】図２４は従来のタイミング制御回路の他の
例を説明するための図であり、パイプライン方式を適用
した回路に対するタイミング制御回路を示している。図
２４に示すパイプライン方式を適用したタイミング制御
回路では、各パイプライン処理において、３サイクル前
のクロックによりクロック・アクセスを開始して入力バ
ッファによる遅延，配線遅延, および, 出力バッファに
よる遅延を吸収し、クロック・アクセス時間と３サイク
ルのクロック・サイクル時間とを同期させて使用するよ
うになっている。すなわち、１サイクル以上前のクロッ
クによりクロック・アクセスを開始することにより、内
部の伝達時間に余裕を持たせて動作させるようになって
いる。

【０００８】しかしながら、１サイクル以上前（例え
ば、３サイクル前）のクロックによりクロック・アクセ
スを開始するように構成した場合、外部クロックＣＬＫ
の周波数を変えると、出力確定時間に関するスペックを
満たさなくなってしまう。すなわち、通常、外部クロッ
クの立ち上がるタイミングの前後一定時間は出力を確定
する必要があるが、外部クロックＣＬＫの周波数を変え
ると、クロック・サイクルと出力確定のタイミングとの
同期がずれてしまい正確な動作を行うことができないこ
とになる。

【０００９】

【発明が解決しようとする課題】上述した問題を解決す
るためには、クロック・サイクル時間に応じて遅延時間
が可変なディレイ回路（遅延回路：タイミング制御回
路）、或いは、｛（クロック・サイクル時間）×２−
（クロック・アクセス時間）−１／２出力確定時間｝分
だけクロックの位相をずらす回路（タイミング制御回
路）が必要となる。しかしながら、単純なゲート列によ
る遅延回路では、上記のような遅延時間を生成すること
はできない。また、このような回路として、ＰＬＬ（Ph
ase-Locked Loop)回路が知られているが、アナログ回路
であるため電源ノイズに弱く、さらに、回路規模が大き
くなると共に、消費電流が大きくなる等の問題があり実
用的ではない。

【００１０】本発明は、上述した従来のタイミング制御
回路が有する課題に鑑み、使用する制御信号の周期に応
じて該制御信号のタイミングを適切に制御するようにし
たタイミング制御回路の提供を目的とする。

【００１１】

【課題を解決するための手段】本発明によれば、制御信
号ＣＬＫが入力され、第１の遅延時間ＩＢ−１を有する
第１の回路１と、第２の遅延時間ＩＢ−２を有する第２
の回路２と、前記第１の回路１および前記第２の回路２
の両方を通過した第１の信号Ａの切り替わりタイミング
と、前記第１の回路１のみを通過した第２の信号Ｂ，Ｃ
の切り替わりタイミングとの時間差τをα倍（αは１以
上）に伸長する時間差伸長回路３とを具備し、前記制御
信号ＣＬＫと一定の時間差で切り替わる出力を得るよう
にしたことを特徴とするタイミング制御回路が提供され
る。

【００１２】また、本発明によれば、第１の入力信号お
よび第２の入力信号が切り替わる第１の切り替わり時間
差を，対応する第１のゲート段数情報に変換する第１の
変換回路と、前記第１のゲート段数情報に応じて決めら
れる第２のゲート段数情報を，第２の切り替わり時間差
に変換する第２の変換回路とを有し、該第２の変換回路
に入力される第３の入力信号を前記第２の切り替わり時
間差だけ遅延して出力する遅延回路であって、前記第１
の変換回路は、第１のユニット回路を少なくとも２個以
上規則的に繰り返すアレー構造を持ち，前記第１の入力
信号を該第１のユニット回路のアレー内において、第１
の方向に伝播させるようになっており、且つ、前記第２
の変換回路は、前記第１のユニット回路の１段当たりの
遅延時間を再現する第２のユニットの回路を少なくとも
２個以上規則的に繰り返すアレー構造を持ち，前記第３
の入力信号を該第２の変換回路において，前記第１の方
向とは逆向きの第２の方向に伝播させるようになってい
ることを特徴とする遅延回路が提供される。

【００１３】

【作用】本発明のタイミング制御回路によれば、時間差
伸長回路３によって、第１の遅延時間ＩＢ−１を有する
第１の回路１および該第２の遅延時間ＩＢ−２を有する
第２の回路２の両方を通過した第１の信号Ａの切り替わ
りタイミングと、第１の回路１のみを通過した第２の信
号Ｂ（Ｃ）の切り替わりタイミングとの時間差τがα倍
（αは１以上：例えば、α＝2.０）に伸長される。そし
て、入力される制御信号ＣＬＫと一定の時間差で切り替
わる出力を得ることができる。

【００１４】図１は本発明に係るタイミング制御回路の
原理構成を示す図である。上述の従来技術において述べ
たように、遅延時間を｛（クロック・サイクル時間）×
２−（クロック・アクセス時間）−１／２出力確定時
間｝に設定することは、単純なゲート列による遅延回路
では困難である。そこで、本発明では、図１に示すよう
に、第１の信号および第２の信号の切り替わり時間差τ
１をτ２の個所で再現するようになっている。尚、説明
を簡略化するために、出力のタイミングをクロックの立
ち上がりと同時にする場合を想定して説明する。

【００１５】出力確定時間を得るために、出力の切り替
わりは２クロック・サイクルよりも早くする必要がある
が、上記の時間配分で２回目の入力バッファの遅延時間
を省けばその分だけ出力の切り替わりを早くすることが
できる。さらに、１回目の出力バッファの遅延時間を大
きくした場合にも、その分だけ出力の切り替わりを早く
することができる。

【００１６】このように、２つの信号の切り替わりの時
間差を再現する回路を実現することにより、耐ノイズ性
能および消費電力の面で問題のあるＰＬＬを用いること
なく、使用する制御信号の周期に応じて該制御信号のタ
イミングを適切に制御するようにしたタイミング制御回
路を構成することができる。例えば、この使用する制御
信号の周期に応じて該制御信号のタイミングを適切に制
御することのできる本発明のタイミング制御回路を利用
することにより、任意のクロック周波数に対して以前の
クロックを利用してクロック・アクセスを出力すること
ができ、回路の動作周波数を引き上げることが可能とな
る。

【００１７】また、本発明遅延回路によれば、第１の変
換回路により第１の入力信号および第２の入力信号が切
り替わる第１の切り替わり時間差を対応する第１のゲー
ト段数情報に変換し、第２の変換回路により第１のゲー
ト段数情報に応じて決められる第２のゲート段数情報を
第２の切り替わり時間差に変換し、そして、第２の変換
回路に入力される第３の入力信号が第２の切り替わり時
間差だけ遅延して出力される。第１の変換回路は、第１
のユニット回路を少なくとも２個以上規則的に繰り返す
アレー構造を持ち，該第１の入力信号を該第１のユニッ
ト回路のアレー内において、第１の方向に伝播させるよ
うになっている。また、第２の変換回路は、第１のユニ
ット回路の１段当たりの遅延時間を再現する第２のユニ
ットの回路を少なくとも２個以上規則的に繰り返すアレ
ー構造を持ち，第３の入力信号を該第２の変換回路にお
いて，第１の方向とは逆向きの第２の方向に伝播させる
ようになっている。

【００１８】上記構成を有する本発明の遅延回路によれ
ば、電源電圧や温度の変動等のノイズの影響を受けるこ
となく、低消費電力で、必要に応じた遅延時間および周
波数を有する出力信号を得ることができる。

【００１９】

【実施例】以下、添付図面を参照して本発明に係るタイ
ミング制御回路の各実施例を説明する。図２は本発明の
タイミング制御回路の第１実施例を説明するための図で
ある。同図において、参照符号１は入力バッファ回路
（遅延時間：ＩＢ−１),２は遅延回路（遅延時間：ＩＢ
−２),そして，３は後述する２つの信号の切り替わり時
間差（τ）を２倍にする時間差伸長回路（遅延時間：
Ｑ）を示している。

【００２０】入力バッファ回路１には、クロック信号
（制御信号）ＣＬＫが入力され、また、遅延回路２は、
入力バッファ回路１とほぼ同じ遅延時間を有している。
図２に示されるように、入力バッファ回路１および遅延
回路２を介して出力される遅延時間(IB-1)＋(IB-2)を有
するクロック信号が第１の信号Ａとなり、また、入力バ
ッファ回路１による遅延時間(IB-1)を有するクロック信
号が内部クロック信号Ｃ（第２の信号）となり、さら
に、内部クロック信号の周期を２倍にした信号が信号Ｂ
（第２の信号）となる。

【００２１】そして、図２から明らかなように、時間差
伸長回路３は、第１の信号Ａの立ち上がりタイミングか
ら信号Ｂの立ち下がりタイミングまで、或いは、第１の
信号Ａの立ち上がりタイミングから１サイクル後の内部
クロックＣの立ち上がりタイミングまでの２つの信号の
切り替わり時間差τを２倍にする遅延時間（Ｑ）を有し
ている。これにより、入力ＩＮに供給される外部クロッ
クＣＬＫと同じ位相で切り替わる出力（位相制御された
クロック信号：ＯＵＴ）を得ることができる。

【００２２】ここで、時間差伸長回路３は、２つの信号
の時間差τを２倍にするものに限定されず、該時間差τ
をＮ倍（Ｎは２以上の整数）に伸長するように構成して
もよい。すなわち、本発明のタイミング制御回路におい
ては、時間差伸長回路３を該時間差伸長回路が有する遅
延時間が時間差τのＮ倍となるように構成し、入力ＩＮ
に供給される外部クロックＣＬＫと同じ位相で切り替わ
る出力を得るように構成してもよい。

【００２３】上述した本発明の第１実施例および以下の
各実施例は、クロックのサイクル時間に応じて変化する
回路の遅延時間を、該クロックに応じてディジタル的に
設定するようになっている。これは、クロックに応じて
変化する２つの信号の時間差をディジタル的に正確にＮ
倍（Ｎは２以上の整数、具体的に、例えば、２倍）する
回路（遅延回路：タイミング制御回路）を構成すること
により実現され得る。また、上記の本発明の第１実施例
および以下の各実施例においては、説明を簡略化するた
めに、出力のタイミングはクロックの立ち上がりと同時
にする場合が想定して述べられているが、実際の使用に
際しては、出力のタイミングをクロックの立ち上がりが
と同時にするタイミングに対して、単に所定のディレイ
を加えることにより、必要とするタイミングの信号を得
ることができる。

【００２４】図３は本発明のタイミング制御回路の第２
実施例を説明するための図であり、本第２実施例におい
て、第２の回路２は、２つの遅延回路２１および２２で
構成されている。第１の遅延回路（長配線ディレイ部
分）２１は、時間差伸長回路３から出力信号（位相制御
されたクロック信号）が次段の回路に供給されるまでの
信号伝達部４が有する遅延時間Ｒとほぼ同じ遅延時間を
有しており、また、第２の遅延回路２２は、第１実施例
における入力バッファ回路１とほぼ同じ遅延時間（ＩＢ
−２）を有する遅延回路２に対応するものである。ここ
で、第２の遅延回路２２は、例えば、信号伝達部４と同
様のダミーの配線パターンにより構成され、これによ
り、第２の遅延回路２２が信号伝達部４が有する遅延時
間Ｒに対応する遅延時間Ｐを有するようになっている。

【００２５】従って、時間差伸長回路３は、入力バッフ
ァ回路１，第１の遅延回路２１および第２の遅延回路２
２を通過した第１の信号Ａの切り替わりタイミングと、
入力バッファ回路１のみを通過した第２の信号Ｂ（Ｃ）
の切り替わりタイミングとの時間差τを２倍（Ｎ倍）に
伸長してクロック信号ＣＬＫと同じ位相で切り替わる出
力を得るようになっている。

【００２６】図４は本発明のタイミング制御回路の第３
実施例を説明するための図であり、本第３実施例におい
て、内部回路（第１の回路１および第２の回路）は、入
力バッファ回路１，長配線ディレイ部分２１，出力バッ
ファ回路２３，および，遅延回路２２を備えている。本
第３実施例においては、Ｍサイクル目に入力されたクロ
ック信号（制御信号）ＣＬＫが内部回路（入力バッファ
回路１, 長配線ディレイ部分２１，出力バッファ回路２
３，および，遅延回路２２）を通過した後の信号Ａ（第
１の信号）と、〔Ｍ＋１〕サイクル目に入力されたクロ
ック信号ＣＬＫが内部回路の一部（入力バッファ回路
１）のみを通過した後の信号Ｂ（第２の信号）とを時間
差伸長回路３に入力するようになっている。この時間差
伸長回路３は、前述した第１実施例と同様に、２つの信
号の切り替わり時間差（τ）を２倍（Ｎ倍）にするもの
である。

【００２７】そして、本第３実施例では、時間差伸長回
路の出力が信号伝達部４で遅延されて（遅延時間Ｒ）、
出力されるようになっている。尚、長配線ディレイ部分
２１が有する遅延時間Ｐは、信号伝達部４における遅延
時間Ｒに対応するようになっている。これにより、出力
バッファ回路２３が有する遅延時間だけ早いタイミング
のクロック信号（内部クロック信号）を出力することが
できる。

【００２８】図５は本発明のタイミング制御回路の第４
実施例を説明するための図であり、本第４実施例におい
て、内部回路は、入力バッファ回路１，長配線ディレイ
部分２１，出力バッファ回路２３，および，遅延回路２
４，２２を備えている。そして、時間差伸長回路３から
の信号は、長配線ディレイ部分（信号伝達部）４および
出力バッファ回路５を介して出力されるようになってい
る。ここで、長配線ディレイ部分（第１の遅延回路）２
１が有する遅延時間Ｐは、長配線ディレイ部分（信号伝
達部）４の遅延時間Ｒに対応し、また、出力バッファ回
路２３の遅延時間Ｓは、出力バッファ回路５の遅延時間
Ｕに対応している。

【００２９】このように、本第４実施例では、Ｍサイク
ル目に入力されたクロック信号ＣＬＫが第１の内部回路
（入力バッファ回路１, 長配線ディレイ部分２１，出力
バッファ回路２３，および，遅延回路２４，２２）を通
過した後の第１の信号Ａと、〔Ｍ＋１〕サイクル目に入
力されたクロック信号ＣＬＫが第１の内部回路の一部
（入力バッファ回路１）のみを通過した後の第２の信号
Ｂとを、時間差伸長回路３に入力するようになってい
る。さらに、時間差伸長回路３の出力を第１の内部回路
の所定部分（長配線ディレイ部分２１，出力バッファ回
路２３）の遅延時間（Ｐ，Ｓ）とほぼ同じ遅延時間
（Ｒ，Ｕ）を有する第２の内部回路（長配線ディレイ部
分４，出力バッファ回路５）に通過させ、該第２の内部
回路の出力を位相制御された信号とするようになってい
る。

【００３０】これにより、遅延回路２４が有する遅延時
間Ｔだけ早いタイミングのクロック信号（内部クロック
信号）を出力することができる。図６は本発明のタイミ
ング制御回路の第５実施例を説明するための図であり、
上記第４実施例の具体的な適用例を示すものである。図
６に示す本第５実施例は、上記の第４実施例において、
遅延時間Ｔを有する遅延回路２４を、所定のタイミング
で出力を確定しておくために使用するものである。すな
わち、本実施例では、出力が変化するタイミングを遅延
回路（出力確定時間設定回路）２４の遅延時間Ｔだけ早
くすることにより、クロック信号（制御信号）ＣＬＫの
立ち上がり（立ち下がり）タイミングよりも前に出力さ
せ、該クロック信号ＣＬＫの立ち上がり（立ち下がり）
タイミングの前後の一定期間において、出力を確定する
ように構成したものである。これにより、誤ってデータ
を取り込むことを防止して回路の正確な動作を確保する
ことができる。

【００３１】図７は本発明のタイミング制御回路の第６
実施例を説明するための図であり、上記の各図における
信号の関係を示したものである。すなわち、時間差伸長
回路３は、２つの信号の切り替え時間差τを２倍（Ｎ
倍）にするものであるが、具体的には、入力バッファ回
路１および遅延回路２を介して出力される遅延時間(IB-
1)＋(IB-2)を有する第１の信号Ａと、入力バッファ回路
１による遅延時間(IB-1)だけを有する信号Ｂ（第２の信
号）による切り替え時間差τを２倍にするものである。
ここで、信号Ｂは、クロック信号ＣＬＫの２倍の周期を
有している。尚、信号Ｂの代わりに、内部クロック信号
Ｃ（第２の信号）を使用して切り替え時間差τを規定す
ることもできる。

【００３２】具体的に、切り替え時間差τは、第１の信
号Ａの立ち上がりタイミングから信号Ｂの立ち下がりタ
イミングまで、或いは、第１の信号Ａの立ち上がりタイ
ミングから１サイクル後の内部クロックＣの立ち上がり
タイミングまでの２つの信号の切り替わりの時間に対応
している。そして、この切り替え時間差τは、時間差伸
長回路３により２倍（Ｎ倍：遅延時間Ｑ）され、その結
果、入力ＩＮに供給される外部クロックＣＬＫと同じ位
相で切り替わる出力（位相制御されたクロック信号：Ｏ
ＵＴ）を得ることができる。

【００３３】図８〜図１６は本発明のタイミング制御回
路の第７実施例〜第１５実施例を説明するための図であ
り、特に、時間差τを２倍に伸長する時間差伸長回路
３、すなわち、所定の遅延時間を２倍（Ｎ倍）にする遅
延回路（３）の具体的な構成を示す図である。図８に示
す第７実施例において、参照符号ＡＡは第１のゲート
列、ＢＢは第２のゲート列、Ａ１〜Ａｎは第１のゲート
列を構成するゲート回路、Ｂ１〜Ｂｎは第１のゲート列
を構成するゲート回路、Ｘは第１の制御信号、そして、
Ｙは第２の制御信号を示している。

【００３４】第１のゲート列ＡＡは、第１の方向（ゲー
ト回路Ａ１からＡｎへ向かう方向）に信号を伝播する直
列接続された複数のゲート回路Ａ１，Ａ２，Ａ３，…を
備え、第１の制御信号Ｘにより第１のゲート列ＡＡの少
なくとも一部分の活性化を制御するようになっている。
また、第２のゲート列ＢＢは、第１の方向とは逆向きの
第２の方向（ゲート回路ＢｍからＢ１へ向かう方向）に
信号を伝播する直列接続された複数のゲート回路Ｂ１，
Ｂ２，Ｂ３，…を備え、第２の制御信号Ｙにより第２の
ゲート列ＢＢの少なくとも一部分の活性化を制御するよ
うになっている。

【００３５】第１の制御信号Ｘは、第１のゲート列ＡＡ
の各ゲート回路Ａ１〜Ａｎに対して制御信号線ＳＬＡを
介して供給される、また、第２の制御信号Ｙは、第２の
ゲート列ＢＢの各ゲート回路Ｂ１〜Ｂｍに対して制御信
号線ＳＬＢを介して供給されるようになっている。第１
のゲート列ＡＡにおけるゲート回路Ａ１，Ａ２，…，Ａ
n-1 の出力は、第２のゲート列ＢＢにおけるゲート回路
Ｂ１，Ｂ２，…，Ｂm-1 の入力に接続されるようになっ
ている。ここで、第１および第２のゲート列における各
ゲート回路の入出力の短絡は、全てのゲート回路に対し
て行わなくともよい。また、図８に示す実施例では、第
１のゲート列ＡＡのゲート回路（A1, A2, A3, …, An)
および第２のゲート列ＢＢのゲート回路（B1, B2, B3,
…, Bm）は、同じ段数（すなわち、ｎ＝ｍ）を有するよ
うに構成されている。また、ゲート回路の段数は、３段
以上として構成されている。

【００３６】また、第１の制御信号Ｘおよび第２の制御
信号Ｙは同一の基本制御信号（クロック信号ＣＬＫ）か
ら生成され、第１の制御信号Ｘがクロック信号ＣＬＫに
対応し、第２の制御信号Ｙが反転レベルのクロック信号
ＣＬＫに対応するようになっている。そして、クロック
信号ＣＬＫが高レベル“Ｈ”のときに第１のゲート列Ａ
Ａを活性化して第２のゲート列ＢＢを非活性化し、且
つ、クロック信号ＣＬＫが低レベル“Ｌ”のときに第１
のゲート列ＡＡを非活性化して第２のゲート列ＢＢを活
性化するようになっている。

【００３７】そして、例えば、クロック信号ＣＬＫが高
レベル“Ｈ”となって第１のゲート列ＡＡが活性化（第
２のゲートＢＢは非活性化）している時間τにおいて、
該第１のゲート列ＡＡに入力するデータが“１１０１
０”の場合、クロック信号ＣＬＫが低レベル“Ｌ”とな
ると、第２のゲート列ＢＢが活性化（第１のゲートＡＡ
は非活性化）して入力データを反転したデータ“０１０
１１”が時間τで再現され、該第２のゲート列ＢＢから
出力されることになる。

【００３８】図９に示す第８実施例では、制御信号線Ｓ
ＬＡおよびＳＬＢは、所定数のゲート回路（例えば、Ａ
１〜Ａ３；Ｂ１〜Ｂ３）毎に設けられたインバータ（バ
ッファ回路）ＩＡおよびＩＢを介して各ゲート回路に接
続されている。ここで、本実施例においては、バッファ
回路がインバータＩＡおよびＩＢにより構成され、この
インバータＩＡおよびＩＢを介した制御信号線ＳＬＡお
よびＳＬＢは、反対側のゲート列の制御信号線となるよ
うに構成されている。ここで、インバータＩＡ，ＩＢの
代わりに、正論理の信号を出力するバッファ回路を用い
れば、制御信号線を各ゲート列ＡＡ，ＢＢで入れ替える
必要はない。

【００３９】図１０に示す第９実施例では、第１のゲー
ト列ＡＡの最終出力端OUT(AA) を高インピーダンス状態
とし、第２のゲート列ＢＢの入力端IN(BB)を低レベルの
電位（第１の電位）“Ｌ”に固定する。そして、第１の
ゲート列ＡＡが活性化された時（クロック信号ＣＬＫが
高レベル“Ｈ”の時）に供給された高レベルの電位（第
２の電位）“Ｈ”の最後の入力信号を、第２のゲート列
ＢＢを活性化した時に逆方向に進行させ、該第２のゲー
ト列ＢＢの出力端OUT(BB) から低レベル“Ｌ”のデータ
が現れたことにより、第１のゲート列ＡＡへの入力信号
と第１の制御信号Ｘ（ＣＬＫ）との切り替わり時間差τ
を、第２の制御信号Ｙ（／ＣＬＫ）と該第２のゲート列
ＢＢの出力信号の切り替わり時間差τによって再生する
ようになっている。これにより、例えば、前述した図２
〜図６における２つの信号の切り替え時間差τを２倍に
する時間差伸長回路３を構成することができる。

【００４０】図１１に示す第１０実施例において、第１
のゲート列ＡＡにおけるゲート回路Ａ１〜Ａｎおよび第
２のゲート列ＢＢにおけるゲート回路Ｂ１〜Ｂｍは、イ
ンバータとして構成され、また、ゲート列ＡＡおよびＢ
Ｂにおける各ゲート回路の段数は等しく（２Ｎ段：偶数
段）なるように構成されている。ここで、第１のゲート
列ＡＡを構成するゲート回路（インバータ）Ａ１〜Ａｎ
を構成するトランジスタのサイズと、第２のゲート列Ｂ
Ｂを構成するゲート回路（インバータ）Ｂ１〜Ｂｍ（Ｂ
n)を構成するトランジスタのサイズとを異ならせ、第１
のゲート列ＡＡへの入力信号を該トランジスタのサイズ
比に応じ時間的に所定倍数して反転することができる。
すなわち、ゲート列ＡＡおよびＢＢにおける各ゲート回
路を構成するトランジスタのサイズを異ならせることに
より、前述した２つの信号の切り替え時間差τを該トラ
ンジスタのサイズ比に対応した倍率（例えば、1.５倍）
にすることができる。これにより、例えば、制御信号
（クロック信号）の周期に関わらず、立ち上がりタイミ
ングの前後の一定期間において、出力を確定するように
制御することができる。

【００４１】また、図１１では、第１の制御信号Ｘは、
クロック信号ＣＬＫを二段のインバータＩ１，Ｉ２を介
して生成され、また、第２の制御信号Ｙはクロック信号
ＣＬＫを一段のインバータＩ１を介して生成されるよう
になっている。さらに、第１のゲート列ＡＡの入力端Ｉ
Ｎ(AA)には、Ｎチャネル型ＭＯＳトランジスタＴＲ０お
よびＰチャネル型ＭＯＳトランジスタＴＲ00で構成され
たインバータが設けられている。すなわち、第１のゲー
ト列ＡＡの入力端ＩＮ(AA)は、Ｎチャネル型ＭＯＳトラ
ンジスタＴＲ０およびＰチャネル型ＭＯＳトランジスタ
ＴＲ00のゲートに入力され、該トランジスタＴＲ０およ
びＴＲ00によるインバータの出力がゲート回路（インバ
ータ）Ａ１に供給されている。

【００４２】さらに、図１１に示す第１０実施例におい
て、第１のゲート列ＡＡの最終出力端OUT(AA) は高イン
ピーダンス状態（Open）とされ、第２のゲート列ＢＢの
入力端IN(BB)は高レベル“Ｈ”に固定されている。ま
た、第２のゲート列ＢＢの出力端OUT(BB) は、インバー
タＩ０を介して出力（遅延回路の出力）ＯＵＴに接続さ
れ、安定したレベルを有する出力信号が取り出されるよ
うになっている。

【００４３】図１２に示す第１１実施例は、上述した第
１０実施例におけるゲート列ＡＡおよびＢＢにおけるゲ
ート回路Ａ１〜ＡｎおよびＢ１〜Ｂｍを、電源制御トラ
ンジスタを有するインバータとして構成したものであ
る。具体的に、例えば、ゲート列ＡＡの初段のインバー
タＡ１には、制御信号Ｘ（／ＣＬＫ）により制御される
Ｐチャネル型ＭＯＳトランジスタTR11および制御信号Ｙ
（ＣＬＫ）により制御されるＮチャネル型ＭＯＳトラン
ジスタTR12が設けられ、クロック信号ＣＬＫのレベルに
応じて活性化／非活性化が制御されるようになってい
る。

【００４４】ここで、ゲート列ＡＡの入力端ＩＮ(AA)に
設けられたトランジスタＴＲ０のソースに対しても、制
御信号Ｙにより制御されるトランジスタＴＲ１が設けら
れている。尚、制御信号Ｘは、クロック信号ＣＬＫを三
段のインバータＩ１，Ｉ２，Ｉ３を介して生成され、ま
た、制御信号Ｙは、クロック信号ＣＬＫを二段のインバ
ータＩ１，Ｉ４を介して生成されるようになっている。
このように、各ゲート回路Ａ１〜Ａｎ，Ｂ１〜Ｂｍに対
して、それぞれ電源制御トランジスタ（TR11,TR12)を設
けることによって、各ゲート回路に電源電圧を供給する
トランジスタの負荷を分散するようになっている。

【００４５】図１３に示す第１２実施例は、基本的に
は、上述した第１１実施例においてゲート列ＢＢの出力
端OUT(BB) に設けたインバータＩ０の代わりに、出力バ
ッファ回路ＯＢを設けるようにしたものである。出力バ
ッファ回路ＯＢは、奇数段のインバータで構成された遅
延部Ｄ１，２、出力の不確定状態を無くすためのラッチ
部ＬＡ、ナンドゲートＮＤ、および、トランジスタTR10
1,TR102,TR103 を備えて構成されている。ここで、入力
端ＩＮ(AA)に供給される信号が高レベル“Ｈ”の時だ
け、初段のゲート回路Ａ１に対して信号を供給するよう
になっている。この出力バッファ回路ＯＢは、第２のゲ
ート列ＢＢの最終出力端（OUT(BB))が低レベル“Ｌ”か
ら高レベル“Ｈ”（或いは、高レベル“Ｈ”から低レベ
ル“Ｌ”）への切り替わりエッヂのみを捉えて出力する
ようになっている。

【００４６】さらに、図１３では、第１のゲート列ＡＡ
の入力端ＩＮ(AA)には、低レベルの電位（第１の電位）
“Ｌ”または高レベルの電位（第２の電位）“Ｈ”の一
方にだけ駆動する一方向駆動手段ＴＲ０が設けられてい
る。すなわち、第１のゲート列ＡＡの入力端ＩＮ(AA)
は、Ｎチャネル型ＭＯＳトランジスタＴＲ０のゲートに
入力されている。これにより、不要な切り替わりを除い
た出力信号を得ることができる。

【００４７】図１４に示す第１３実施例は、例えば、制
御信号によりゲート列の活性化を制御する制御手段を、
入力するクロック信号を１／Ｎ（Ｎは２以上の整数）分
周して該クロック信号のＮ倍の周期を有する信号を発生
するように構成した場合（図１７〜図１９の回路例に、
１／２分周した場合を示す）、第１のゲート列ＡＡおよ
び第２のゲート列ＢＢに対応する回路をＮ組設ける必要
があるが、このＮ組の回路の出力（各第２のゲート列の
出力OUT(BB1)〜OUT(BBN)) を重ね合わせる重ね合わせ出
力バッファ回路ＯＢ'(図１３における出力バッファ回路
ＯＢに対応）の回路例を示すものである。

【００４８】図１３および図１４の比較から明らかなよ
うに、本第１３実施例では、Ｎ組の回路の出力OUT(BB1)
〜OUT(BBN)には、図１３におけるトランジスタTR102,TR
103に対応するトランジスタ TR112,TR113〜TR1N2,TR1N3
(スイッチ手段）が設けられ、各トランジスタ TR112〜T
R1N2 のドレインを共通接続して重ね合わせ出力ＯＵＴ
を取り出すようになっている。ここで、重ね合わせ出力
ＯＵＴは、クロック信号ＣＬＫと同じ周波数で位相の異
なる信号となっている。尚、Ｎ組の出力は、所定時間後
に共通の出力信号レベル制御回路によりリセットされて
所定レベルになるように構成することもできる。

【００４９】図１５は本発明のタイミング制御回路の第
１４実施例を説明するための図であり、上述した第１３
実施例において、入力信号を１／３分周して該入力信号
の３倍の周期を有する３つの制御信号を生成した場合を
示すものである。図１５に示されるように、制御信号１
〜制御信号３は、それぞれ入力信号（クロック信号ＣＬ
Ｋ）の三倍の周期を有している。そして、各３つの制御
信号に対応する第１のゲート列および第２のゲート列で
構成された三組の回路の出力（出力信号１〜出力信号
３）を、図１４に示すような重ね合わせ出力バッファ回
路ＯＢ’により重ね合わせて出力信号を得る。尚、この
重ね合わせ出力信号（ＯＵＴ）は、入力信号（ＣＬＫ）
の周波数に依存することなく、該入力信号と同じ周波数
で位相の異なる信号となる。

【００５０】図１６は本発明のタイミング制御回路（遅
延回路，位相シフト回路）の適用例を説明するための図
である。同図において、参照符号６１はタイミング制御
回路、６２は任意の回路（他の回路）、そして、６３は
出力バッファ回路を示している。図１６に示されるよう
に、タイミング制御回路６１は外部から供給されるクロ
ック信号（第１のクロック信号）ＣＬＫの位相を変えて
内部クロック信号（第２のクロック信号）を生成する。
さらに、この内部クロック信号は、任意の回路６２の出
力が入力される出力バッファ回路６３に供給され、そし
て、出力バッファ回路６３から内部クロック信号に同期
した出力が得られるようになっている。尚、上述した本
発明に係るタイミング制御回路（遅延回路）は、図１６
の回路構成に限定されず様々な回路に適用することがで
きるのはいうまでもない。

【００５１】図１７〜図１９は本発明のタイミング制御
回路を適用したクロック発生回路の一例を示す回路図で
ある。図１７〜図１９において、参照符号７１は遅延回
路（プログラマブル遅延回路),７２はダミー配線部（長
配線ディレイ部),そして, ７３は分周回路（１／２分周
回路）を示している。また、図２０および図２１は図１
７〜図１９に示すクロック発生回路の各信号を示すタイ
ミング図である。図２０および図２１において、参照符
号ＣＬＫはクロック信号発生回路に入力するクロック信
号、ＸおよびＹ（信号Ｙは信号Ｘの反転レベルの信号／
Ｘ）は制御信号、Ａ，Ｂ，Ｃはクロック信号発生回路の
各部における信号を示している。さらに、参照符号Ｅ１
〜Ｅ３１等は、クロック発生回路の各ゲート列における
ゲート回路（インバータ）の出力信号を示している。

【００５２】図１７〜図１９に示すクロック信号発生回
路では、分周回路７３が入力するクロック信号ＣＬＫを
１／２分周してクロック信号ＣＬＫの２倍の周期を有す
る信号（制御信号Ｘ，Ｙに対応）を発生するようになっ
ている。このように、制御信号Ｘ，Ｙとして、入力信号
を１／２分周した信号を使用する場合には、前述したよ
うに、第１のゲート列および第２のゲート列を有する２
組の回路(AA1,BB1; AA2,BB2)７４および75が設けられて
いる。そして、図１３および図１４を参照して説明した
２組の回路の出力OUT(BB1), OUT(BB2)を重ね合わせる出
力バッファ回路（ＯＢ')を介して、組み合わせ出力ＯＵ
Ｔ（Ｇ）が取り出される。ここで、図１７〜図１９に示
すクロック信号発生回路では、組み合わせ出力ＯＵＴ
（Ｇ）が出力制御クロックとして、読み出し制御回路７
０に供給され、読み出し制御信号（／ＲＥ）との論理を
取って各読み出しデータＤ（１）〜Ｄ（８）が読み出さ
れるようになっている。

【００５３】図１７〜図１９に示されるように、各組に
おける第１のゲート列AA1,AA2 および第２のゲート列BB
1,BB2 における各共通ノードには容量手段ＣＬが設けら
れていて、信号の伝播時間を長くするようになってい
る。この容量手段ＣＬの値は、前記第１のゲート列AA1
(AA2)の入力側IN(AA1)(IN(AA2))から出力側OUT(AA1)(OU
T(AA2))に行くに従って大きく設定するようになってお
り、出力側に行くに従って各ゲート回路（インバータ）
における遅延時間を大きくするようになっている。具体
的に、例えば、各組における最初の部分（第１のゲート
列AA1(AA2)の入力側IN(AA1)(IN(AA2))の部分）では容量
手段が設けられておらず各ゲート回路の遅延時間は小さ
くなるように構成されている。そして、例えば、４１段
目辺りでは、容量手段ＣＬの値が入力部の容量Ｃ_INの４
倍となるように設定され、また、５１段目辺りでは、容
量手段ＣＬの値が入力部の容量Ｃ_INの１２倍となるよう
に設定されている。

【００５４】さらに、例えば、図１７〜図１９に示すク
ロック信号発生回路では、制御信号ＸおよびＹを供給す
る制御信号線には、１０段のゲート回路毎にインバータ
（バッファ回路）ＩＡ，ＩＢが設けられ、これらインバ
ータＩＡおよびＩＢを介した制御信号線が反対側のゲー
ト列の制御信号線となるように構成されている。尚、重
ね合わせ出力バッファ回路ＯＢ’の構成、第１のゲート
列AA1,AA2 の出力端OUT(AA1),OUT(AA2) のレベルおよび
第２のゲート列BB1,BB2 の入力端IN(BB1),IN(BB2) のレ
ベル等は、前述した各実施例と同様であるのでその説明
は省略する。

【００５５】そして、図２０および図２１に示されるよ
うに、この図１７〜図１９に示すクロック信号発生回路
によれば、第１のゲート列および第２のゲート列を有す
る２組の回路(AA1,BB1; AA2,BB2)７４および75の出力を
重ね合わせた重ね合わせ出力ＯＵＴ（Ｇ）を、クロック
信号ＣＬＫと同じ周波数で位相の異なる信号として得る
ことができる。その結果、例えば、クロック信号ＣＬＫ
の周期に関わらず、立ち上がりタイミングの前後の一定
期間において、出力を確定するように制御することが可
能となる。

【００５６】以下、本発明に係る遅延回路の実施例を従
来技術と比較しつつ詳述する。図２５は従来の遅延回路
の一例を示すブロック図である。図２５において、参照
符号３００はユニット遅延回路（ＵＤ），３０１はマル
チプレクサ（ＭＵＸ），３０２は位相検出回路，そし
て，３０３はおよび３０４はＲＣディレイ回路を示して
いる。

【００５７】図２５に示す遅延回路は、多段のディレイ
・ライン（ユニット遅延回路３００が直列に接続された
もの）の各出力をマルチプレクサ３０１で選択すること
により、入力されたクロック信号ＣＬＫから所定の遅延
を有する出力信号ＣＬＫ’を出力するようになってい
る。すなわち、マルチプレクサ３０１は、ＲＣディレイ
回路３０４を介してフィードバックされる信号を位相検
出回路３０２で検出してクロック信号ＣＬＫと位相比較
を行い、該位相検出回路３０２の出力に応じて所定の遅
延時間を有するディレイ・ラインの出力が選択されるよ
うになっている。なお、ＲＣディレイ回路３０３，３０
４抵抗（Ｒ）およびキャパシタ（Ｃ）による遅延回路を
示しており、出力信号ＣＬＫ’はＲＣディレイ回路３０
３を介して出力される。

【００５８】従って、図２５に示す遅延回路では、多数
のユニット遅延回路３００を駆動する必要があるため、
消費電力の面で問題がある。図２６は従来の遅延回路の
他の例を示すブロック図である。図２６において、参照
符号３０５はドライバ回路，３０６はマルチプレクサ
（ＭＵＸ），そして，３０７はキャパシタ・アレイを示
している。

【００５９】図２６に示す遅延回路は、ドライバ回路３
０５の出力負荷（キャパシタ・アレイ３０７による容
量）をマルチプレクサ３０６で選択することにより、そ
のノードの立ち上がり時間(Rise-Time) および立ち下が
り時間(Fall-Time) を制御して、すなわち、信号波形の
なまりを利用して、入力されたクロック信号ＣＬＫから
所定の遅延を有する出力信号ＣＬＫ’を出力するように
なっている。マルチプレクサ３０６は、ＲＣディレイ回
路３０４を介してフィードバックされる信号を位相検出
回路３０２で検出してクロック信号ＣＬＫと位相比較を
行い、該位相検出回路３０２の出力に応じてキャパシタ
・アレイ３０７の所定の出力負荷（容量）を選択するよ
うになっている。なお、出力信号ＣＬＫ’も、ＲＣディ
レイ回路３０３を介して出力されるようになっている。

【００６０】従って、図２６に示す遅延回路では、信号
波形のなまりを利用して遅延時間を規定するために、ノ
イズに弱く、精度の面で問題がある。図２７は従来のＰ
ＬＬ回路の一例を示すブロック図である。図２７におい
て、参照符号３１０は発振器，３２０は位相比較器，そ
して，３３０は制御回路を示している。

【００６１】一般に、制御信号（ＣＴＲＬ）によって、
位相を制御可能な発振器をＰＬＬ(Phase-Locked-Loop)
と呼ぶ。このＰＬＬ回路は、発振器（リング・オシレー
タ）を構成するゲートのディレイ値を電圧制御する方式
が多く、通常、アナログ回路として構成されている。な
お、ディレイ値をゲート負荷やトランジスタサイズ、或
いは、ゲート段数等により制御する場合には、ディジタ
ル・ＰＬＬとも称する。

【００６２】図２７に示されるように、ＰＬＬ回路は、
リング・オシレータ（発振器）３１０のどのゲート段か
ら出力を取り出すかによって、種々の位相（３０度、９
０度、１２０度等）を有するクロックを得ることがで
き、従って、２倍周期、３倍周期等のクロックを作成す
ることができる。しかしながら、このＰＬＬ回路は、基
本的に、発振器３１０、位相比較器３２０、および、制
御回路３３０より構成されるが、位相比較およびディレ
イ値の制御は電源電圧や温度の変動（ノイズ等）に依存
して変化してしまうという問題がある。さらに、通常、
発振器３１０としてリング・オシレータを使用するた
め、消費電力の面でも問題がある。

【００６３】また、従来、ＰＬＬがリング・オシレータ
を使用するのに対して、開放型のゲート列を使用する場
合を、一般に、ＤＬＬ(Delay-Line-Lock) と呼ぶ。以下
に説明する本発明の遅延回路は、消費電力を大幅に削減
することのできるディジタル方式のＤＬＬ回路に適用可
能なものであり、ノイズに強く，低消費電力（少ないス
タンバイ電流）および高速で安定した信号が要求される
高速の汎用メモリ（ＤＲＡＭ等）のクロック信号等を発
生する回路に適したものである。

【００６４】図２８は本発明が適用されるＤＬＬ回路の
基本構成を示すブロック図である。図２８において、参
照符号４１１は第１の変換回路（ＣＡ）、４１２はゲー
ト段数情報変換回路（ＣＤ）、４１３は第２の変換回路
（ＣＢ）、そして、４１０は位相比較器４２０および制
御回路４３０で構成される微調回路を示している。図２
９は本発明が適用される遅延回路の原理構成を示すブロ
ック図である。図２９(a) および図２９(b) に示される
ように、第１の変換回路ＣＡは、縦列接続（アレー状)
された複数のユニット回路（第１のユニット回路）ＵＡ
を備え、また、第２の変換回路ＣＢは、縦列接続（アレ
イ状に配置）された複数のユニット回路（第２のユニッ
ト回路）ＵＢを備えて構成されている。

【００６５】第１の変換回路ＣＡは、第１の入力信号Ｃ
ＬＫ−Ａおよび第２の入力信号ＣＬＫ−Ｂが切り替わる
第１の切り替わり時間差τを，対応する第１のゲート段
数情報（Ｎビット）に変換する。また、第２の変換回路
ＣＢは、第１のゲート段数情報（Ｎビット）に応じて決
められる第２のゲート段数情報（Ｎ’ビット）を，第２
の切り替わり時間差τ’に変換する。そして、図２９
(a) および図２９(b) に示す遅延回路は、第２の変換回
路ＣＢに入力される第３の入力信号ＩＮを第２の切り替
わり時間差τ’だけ遅延して出力する（ＯＵＴ）ように
なっている。

【００６６】第１の変換回路ＣＡは、第１のユニット回
路ＵＡを少なくとも２個以上規則的に繰り返すアレー構
造を持ち，第１の入力信号ＣＬＫ−Ａを第１のユニット
回路ＵＡのアレー内において、第１の方向Ｄ１に伝播さ
せるようになっている。また、第２の変換回路ＣＢは、
第１のユニット回路ＵＡの１段当たりの遅延時間を再現
する第２のユニットの回路ＵＢを少なくとも２個以上規
則的に繰り返すアレー構造を持ち，第３の入力信号ＩＮ
を該第２の変換回路（ＣＢ）において，第１の方向Ｄ１
とは逆向きの第２の方向（Ｄ２）に伝播させるようにな
っている。

【００６７】図２９(b) において、参照符号ＣＥは、複
数のリセット回路ＲＳＴで構成されたリセット部を示し
ている。このリセット部ＣＥは、第２の変換回路ＣＢに
おける第２のユニット回路ＵＢのアレーの各段の入出力
信号を、第３の入力信号ＩＮが入力される直前にリセッ
トするものである。図３０は図２９の遅延回路における
クロック信号を生成する回路例およびその動作を示す波
形図であり、同図(a) は第１の入力信号ＣＬＫ−Ａの生
成回路、同図(b) は第２の入力信号ＣＬＫ−Ｂの生成回
路、そして、同図(c) はこれら生成回路の動作示す波形
図である。

【００６８】図３０(a) および図３０(b) に示されるよ
うに、クロック信号（第１の入力信号ＣＬＫ−Ａおよび
第２の入力信号ＣＬＫ−Ｂ）は、所定の信号をそのまま
クロック信号として使用するだけでなく、例えば、クロ
ック信号生成回路を２つの制御信号CLK-A1(CLK-B1)およ
びCLK-A2(CLK-B2)をゲートに受けるＰチャネルおよびＮ
チャネル型ＭＯＳトランジスタと、２つのインバータで
構成されたラッチ回路により構成し、該クロック信号生
成回路の出力を第１の入力信号ＣＬＫ−Ａおよび第２の
入力信号ＣＬＫ−Ｂとして使用することもできる。これ
により、図３０(c) に示されるように、切り替わり時間
差（第１の切り替わり時間差）τを有する第１の入力信
号ＣＬＫ−Ａおよび第２の入力信号ＣＬＫ−Ｂが生成さ
れる。

【００６９】ここで、図３０(a) および図３０(b) に示
すクロック信号生成回路において、図３０(c) から明ら
かなように、第１の入力信号ＣＬＫ−Ａおよび第２の入
力信号ＣＬＫ−Ｂの切り替わり時間差（第１の切り替わ
り時間差τ）は、第１の入力信号ＣＬＫ−Ａが立ち上が
ってから第２の入力信号ＣＬＫ−Ｂが立ち下がるまでの
時間、および、第１の入力信号ＣＬＫ−Ａが立ち下がっ
てから第２の入力信号ＣＬＫ−Ｂが立ち上がるまでの時
間の両方により規定されている。

【００７０】図３１は本発明の遅延回路の第１実施例を
示す回路図であり、図３２は図３１に示す遅延回路の動
作を示す波形図である。図３１において、参照符号ＣＡ
は第１の変換回路、ＣＢ１，ＣＢ２は第２の変換回路、
ＣＤ１，ＣＤ２はゲート段数情報変換回路、そして、Ｒ
Ａはラッチ回路を示している。図３１に示されるよう
に、本発明の遅延回路の第１実施例は、１つの第１の変
換回路（τ to Ｎ変換回路）ＣＡ，２つのゲート段数情
報変換回路（Ｎ to Ｎ'変換回路）ＣＤ１，ＣＤ２，２
つの第２の変換回路（Ｎ' to τ' 変換回路）ＣＢ１，
ＣＢ２, および, ラッチ回路ＲＡを備えて構成されてい
る。

【００７１】第１の変換回路ＣＡにおいて、各ユニット
回路（第１のユニット回路）ＵＡは、ＮＯＲゲートまた
はＮＡＮＤゲートにより構成されている。具体的に、第
１のユニット回路ＵＡは、偶数段目がＮＯＲゲートによ
り構成され、且つ、奇数段目がＮＡＮＤゲートにより構
成されている。すなわち、第１のユニット回路ＵＡは、
反転機能を有する反転ゲート回路を備え、該反転ゲート
回路の各ゲート一段当たりの遅延時間を単位時間として
変換を行うようになっている。ここで、第１のユニット
回路ＵＡは、偶数段目をＮＡＮＤゲートにより構成し、
且つ、奇数段目をＮＯＲゲートにより構成することもで
きる。

【００７２】また、第２の変換回路ＣＢ（ＣＢ１，ＣＢ
２）において、各ユニット回路（第２のユニット回路）
ＵＢは、２つのＮＯＲゲートまたは２つのＮＡＮＤゲー
トにより構成されている。具体的に、一方の第２の変換
回路ＣＢ１においては、偶数段目がＮＯＲゲートにより
構成され，且つ，奇数段目がＮＡＮＤゲートにより構成
され、また、他方の第２の変換回路ＣＢ２においては、
偶数段目がＮＡＮＤゲートにより構成され，且つ，奇数
段目がＮＯＲゲートにより構成されている。すなわち、
第２のユニット回路ＵＢも、反転機能を有する反転ゲー
ト回路を備え、該反転ゲート回路の各ゲート一段当たり
の遅延時間を単位時間として変換を行うようになってい
る。ここで、各第２のユニット回路ＵＢにおいて、２つ
のゲート回路の一方だけを使用し他方を使用していない
のは、回路の対称性を維持して各ユニット回路毎の遅延
時間を正確に規定するためである。

【００７３】なお、ラッチ回路ＲＡにおいて、各ユニッ
ト回路は、２つのＮＯＲゲートまたは２つのＮＡＮＤゲ
ートにより構成され、また、ゲート段数情報変換回路Ｃ
Ｄ（ＣＤ１，ＣＤ２）において、各ユニット回路ＵＤ
は、ＮＯＲゲートまたはＮＡＮＤゲートにより構成され
ている。さらに、ラッチ回路ＲＡは、第１の変換回路Ｃ
Ａの各第１のユニット回路ＵＡに対応して設けられ、該
ラッチ回路（ラッチ回路ＲＡの各ラッチユニット）は、
該第１のユニット回路ＵＡ毎に出力されるデータを格納
するようになっている。

【００７４】第１の入力信号ＣＬＫ−Ａおよび第２の入
力信号ＣＬＫ−Ｂが切り替わる第１の切り替わり時間差
τは、第１の変換回路ＣＡにおいて、対応する第１のゲ
ート段数情報（Ｎビット）に変換される。すなわち、第
１の切り替わり時間差τに対応するＮビットのユニット
回路ＵＡ（所定段数のゲート）まで、信号の変化が伝え
られ、そのデータがラッチ回路ＲＡに保持される。そし
て、ラッチ回路ＲＡのデータ（第１の変換回路ＣＡにお
いて、信号が伝播されたゲートの次のゲートの出力）
は、ゲート段数情報変換回路ＣＤ１およびＣＤ２を介し
て、それぞれ第２の変換回路ＣＢ１およびＣＢ２に供給
され、該第２の変換回路ＣＢ１およびＣＢ２において、
出力（ＯＵＴ）側に向かって信号の伝播が行われること
になる。

【００７５】ここで、本第１実施例では、ゲート段数情
報変換回路ＣＤ１およびＣＤ２は、第１のゲート段数情
報（Ｎビット）をそのまま第２の変換回路ＣＢ１および
ＣＢ２に供給するようになっており、すなわち、Ｎ to
Ｎ変換をするようになっており、第２の変換回路ＣＢ１
およびＣＢ２による変換で、第２の切り替わり時間差
τ' は第１の切り替わり時間差τと同一となる。

【００７６】従って、図３２に示されるように、ノード
(1) およびノード(2) における遅延はτとなり、その結
果、出力（ＯＵＴ）からは、入力信号（第３の入力信
号）ＩＮを時間τだけ遅延させた信号ＯＵＴが取り出さ
れることになる。なお、ノード(1) および(2) の信号に
おけるパルス幅ＴＷ０は、出力（ＯＵＴ）に設けられた
ラッチ回路ＬＡ０および遅延線ＤＬ０により生成され
る。すなわち、ノード(1)および(2) の信号は、パルス
幅ＴＷ０のレベル変化の後、出力（ＯＵＴ）を高インピ
ーダンス状態に保持するようにリセットされる。

【００７７】ここで、第１のゲート段数情報（Ｎビッ
ト）は、第１のユニット回路ＵＡ毎に出力されるデータ
の全て若しくは一部を集めたものに対応し、また、第２
のゲート段数情報（Ｎ’ビット）は、第２のユニット回
路ＵＢ毎に入力されるデータの全て若しくは一部を集め
たものに対応するようになっている。なお、本第１実施
例では、第２のゲート段数情報は、第２のユニット回路
ＵＢ毎に入力されるデータの全てを集めたものに対応し
ている。すなわち、第２のゲート段数情報（Ｎ’ビッ
ト）として、第１のゲート段数情報（Ｎビット）の各ビ
ットの信号に同期した信号が第２の変換回路（ＣＢ１，
ＣＢ２）に直接入力するようになっている。また、この
第２の変換回路に直接入力するゲート段数情報（第２の
ゲート段数情報）は、第１のゲート段数情報（Ｎビッ
ト）の各ビットの信号と同相信号でもよいが、逆相信号
としてもよいのはもちろんである。

【００７８】図３３および図３４は本発明の遅延回路の
第２実施例を示す回路図であり、図３５は図３３および
図３４に示す遅延回路の動作を示す波形図である。図３
３および図３４に示されるように、本第２実施例では、
前述したラッチ回路ＲＡの他にラッチ回路ＲＢが設けら
れている。このラッチ回路ＲＢは、第２の変換回路ＣＢ
１，ＣＢ２（ＣＢ）の各第２のユニット回路（ＵＢ）に
対応して設けられ、該ラッチ回路ＲＢに対して第２のユ
ニット回路毎に入力されるデータを格納するようになっ
ている。このラッチ回路ＲＢにより、第２の変換回路Ｃ
Ｂ１，ＣＢ２に対して信号のばたつきが無く安定したデ
ータが供給されることになる。

【００７９】ここで、図３３および図３４に示す第２実
施例において、参照符号ＷＲは書き込み制御回路であ
り、この書き込み制御回路ＷＲの動作に従って、第１の
ラッチ回路ＲＡのデータが第２のラッチ回路ＲＢに書き
込まれるようになっている。図３６は本発明の遅延回路
に適用されるユニット回路の例を示す図であり、同図
(a) および(b) はユニット回路の構成例を示し、同図
(c) は動作を説明する波形図である。

【００８０】図３６(a) および(B) に示されるように、
各ユニット回路（ＵＡ，ＵＢ）は、インバータ回路（反
転機能を有する反転ゲート回路）を持ち、該インバータ
回路の各ゲート一段当たりの遅延時間を単位時間とし
て、時間差（第１の入力信号ＣＬＫ−Ａおよび第２の入
力信号ＣＬＫ−Ｂが切り替わる第１の切り替わり時間
差）τを，対応する第１のゲート段数情報（Ｎビット）
に変換するようになっている。

【００８１】ここで、図３６(a) および(B) に示すユニ
ット回路では、図３６(c) に示されるように、第２の入
力信号ＣＬＫ−Ｂを高レベル“Ｈ”としている時に、第
１の入力信号ＣＬＫ−Ａの切り替わりをスタートさせる
と、該第２の入力信号ＣＬＫ−Ｂを低レベル“Ｌ”とし
た時点でのゲートの出力が、第１の切り替わり時間差τ
に対応した第１のゲート段数情報（Ｎビット）として残
るようになっている。

【００８２】図３７は本発明の遅延回路に適用されるユ
ニット回路の他の例を示す図である。図３７(a) および
(B) に示されるように、各ユニット回路（ＵＡ，ＵＢ）
は、リセット信号入力端子（ＲＥＳＥＴ）を備え、第１
の入力信号ＣＬＫ−Ａに依存した信号が通過する直前の
出力を期待値の逆に設定するようになっている。さら
に、各ユニット回路（ＵＡ，ＵＢ）は、データ取込回路
（ＣＩ）を備え、当該ユニット回路における第２の入力
信号ＣＬＫ−Ｂの切り替わり時のデータを取り込むよう
になっている。

【００８３】図３８は本発明の遅延回路に適用されるユ
ニット回路のさらに他の例を示す図である。図３８(a)
および(B) に示されるように、各ユニット回路（ＵＡ，
ＵＢ）において、第１の入力信号ＣＬＫ−１に依存した
信号を伝播させる側の遅延時間が高速になるように該第
１の変換回路ＣＡおよび第２の変換回路ＣＢの入力閾値
を偏らせるようになっている。すなわち、図３８(a) に
示すユニット回路（ＮＡＮＤ型）においては、Ｐチャネ
ル型ＭＯＳトランジスタのトランジスタサイズを小さく
し、且つ、Ｎチャネル型ＭＯＳトランジスタのトランジ
スタサイズを大きくし、また、図３８(b) に示すユニッ
ト回路（ＮＯＲ型）においては、Ｐチャネル型ＭＯＳト
ランジスタのトランジスタサイズを大きくし、且つ、Ｎ
チャネル型ＭＯＳトランジスタのトランジスタサイズを
小さくするようになっている。これにより、１ユニット
回路毎の遅延時間（量子化した速度）を短くすることが
でき、高精度で遅延時間の制御を行うことが可能とな
る。

【００８４】図３９は本発明の遅延回路に適用されるユ
ニット回路のまたさらに他の例を示す図である。図３９
(a) および(B) に示されるように、各ユニット回路（Ｕ
Ａ，ＵＢ）には、遅延時間調整用の容量ＣＣが設けら
れ、遅延時間調整用の容量ＣＣにより上記のデータ取込
回路ＣＩの入力容量に相当する容量を付加するようにな
っている。なお、図３９(a) および(B) に示す容量ＣＣ
は２つのトランジスタ（ＣＭＯＳトランジスタ）で構成
されている。

【００８５】さらに、図３９(a) および(B) に示すユニ
ット回路は、リセット信号入力端子（ＲＥＳＥＴ）を備
え、第３の入力信号ＩＮに依存した信号が通過する直前
の出力を期待値の逆に設定するようになっている。図４
０は本発明の遅延回路の第３実施例を示す回路図であ
り、図４１は図４０に示す遅延回路の動作を示す波形図
である。

【００８６】図４０に示されるように、本第３実施例の
遅延回路は、２つの第１の変換回路ＣＡ１，ＣＡ２、お
よび２つの第２の変換回路ＣＢ１，ＣＢ２を備えて構成
されており、第１の変換回路ＣＡ１（ＣＡ２）の各ユニ
ット回路ＵＡのゲート段数情報出力は、第２の変換回路
ＣＢ１（ＣＢ２）の各ユニット回路ＵＢのゲート段数情
報入力に直接供給され、該第２の変換回路ＣＢ１（ＣＢ
２）の遅延時間を該第１の変換回路ＣＡ１（ＣＡ２）の
遅延時間に揃えるようになっている。

【００８７】ここで、一方の第２の変換回路ＣＢ１はＮ
ＡＮＤ型遅延回路を持つユニット回路ＵＢからアレイを
開始し、また、他方の第２の変換回路ＣＢ２はＮＯＲ型
遅延回路を持つユニット回路ＵＢからアレイを開始し、
そして、初段のユニット回路はインバータ型遅延回路と
なるように入力レベルを固定するようになっている。図
４１に示されるように、図４０の第３実施例では、入力
信号ＩＮから時間差τの２倍の遅延時間２τを有する出
力信号ＯＵＴを得るようになっている。

【００８８】図４２および図４３は本発明の遅延回路の
第４実施例を示す回路図であり、図４４は図４２および
図４３に示す遅延回路の動作を示す波形図である。図４
２および図４３に示されるように、本第４実施例の遅延
回路では、ゲート段数情報変換回路ＣＤ１（ＣＤ２）が
第１の変換回路ＣＡ１（ＣＡ２）と第２の変換回路ＣＢ
１（ＣＢ２）との間に設けられている。すなわち、ゲー
ト段数情報変換回路ＣＤ１（ＣＤ２）は、前記第１の変
換回路ＣＡ１（ＣＡ２）の各ユニット回路ＵＡのＭ段毎
（本実施例では、３段毎、すなわち、２段置き）のゲー
ト段数情報出力を、第２の変換回路ＣＢ１（ＣＢ２）の
各ユニット回路ＵＢのゲート段数情報入力に供給し、該
第２の変換回路ＣＢ１（ＣＢ２）の遅延時間（τ）を該
第１の変換回路ＣＡ１（ＣＡ２）の遅延時間のＭ分の１
（本実施例では、１／３）に設定するようになってい
る。

【００８９】具体的に、本第４実施例では、図４２の第
１の変換回路ＣＡ２における３つのユニット回路ＵＡ１
〜ＵＡ３に対して、ゲート段数情報変換回路ＣＤ２にお
ける１つのユニット回路ＵＤが設けられ、これにより、
図４４に示されるように、入力信号ＩＮから時間差τの
１／３の遅延時間τ／３を有する出力信号ＯＵＴを得る
ようになっている。このように、本実施例の遅延回路に
よれば、必要とする遅延時間を有する出力信号を得るこ
とが可能となる。

【００９０】図４５および図４６は本発明の遅延回路の
第５実施例を示す回路図であり、図４７は図４５および
図４６に示す遅延回路の動作を示す波形図である。図４
５および図４６に示す第５実施例と、図４２および図４
３に示す第４実施例との比較から明らかなように、本第
５実施例では、第１の変換回路ＣＡ１（ＣＡ２）の各ユ
ニット回路ＵＡのＭ段毎（本実施例では、２段毎、すな
わち、１段置き）のゲート段数情報出力を、所定の段数
（本実施例では、１段）のインバータ回路ＩＩを介して
必要とする位相に合致させ、第２の変換回路ＣＢ１（Ｃ
Ｂ２）の各ユニット回路ＵＢのゲート段数情報入力に供
給さするようになっている。具体的に、第１の変換回路
ＣＡ１から取り出されるゲート出力（１段置きのゲート
出力）の１段置きにインバータＩＩを挿入するようにな
っている。

【００９１】図４５および図４６に示されるように、本
第５実施例では、第１の変換回路（ＣＡ）が２個（ＣＡ
１，ＣＡ２）設けられ、第１の変換回路（ＣＡ１）にお
ける第１の入力信号ＣＬＫ−Ａの立ち上がり時の遅延時
間と、第１の変換回路（ＣＡ２）における第１の入力信
号ＣＬＫ−Ａの立ち下がり時の遅延時間とを別々に設定
するようにも構成されている。

【００９２】これにより、図４７に示されるように、第
１の入力信号ＣＬＫ−Ａが高レベル“Ｈ”で第２の入力
信号ＣＬＫ−Ｂが低レベル“Ｌ”に立ち下がった時の時
間差τ₁、および、第１の入力信号ＣＬＫ−Ａが低レベ
ル“Ｌ”で第２の入力信号ＣＬＫ−Ｂが高レベル“Ｈ”
に立ち上がった時の時間差τ₂に対して、１／Ｍ（本実
施例では、１／２）の遅延時間を有する信号を得ること
ができる。なお、本実施例では、入力信号ＩＮに対して
出力信号ＯＵＴのレベルが反転しているが、これは、ゲ
ート回路の構成によりどちらでも必要なものを生成する
ことができるのはいうまでもない。

【００９３】さらに、ゲート段数情報変換回路ＣＤを、
第１の変換回路ＣＡの各ユニット回路ＵＡの１段分のゲ
ート段数情報出力を、第２の変換回路ＣＢのＭ段のユニ
ット回路ＵＢのゲート段数情報入力に共通に供給し、該
第２の変換回路ＣＢの遅延時間を該第１の変換回路ＣＡ
の遅延時間のＭ倍に設定することも可能である。図４８
および図４９は本発明の遅延回路の第６実施例を示す回
路図であり、図５０は図４８および図４９に示す遅延回
路の動作を示す波形図である。

【００９４】図４８および図４９に示されるように、本
第６実施例において、２つの第１の変換回路ＣＡ１，Ｃ
Ａ２の偶数段目と奇数段目で，交互にＮＡＮＤ型のユニ
ット回路およびＮＯＲ型のユニット回路がアレイ状に繰
り返して配置されるようになっており、且つ、２つの第
２の変換回路ＣＢ１，ＣＢ２における立ち上がり時の遅
延時間作成用ユニット回路および立ち下がり時の遅延時
間作成用ユニット回路も同様に偶数段目と奇数段目で，
交互にＮＡＮＤ型のユニット回路およびＮＯＲ型のユニ
ット回路がアレイ状に繰り返して配置されるようになっ
ている。そして、立ち上がり時（第２の入力信号ＣＬＫ
−Ｂが高レベル“Ｈ”に立ち上がった時の時間差τ₂）
の遅延時間作成用ユニット回路と該立ち下がり時（第２
の入力信号ＣＬＫ−Ｂが低レベル“Ｌ”に立ち下がった
時の時間差τ₁）の遅延時間作成用ユニット回路では，
上記のＮＡＮＤ型およびＮＯＲ型の配置が逆に設定され
ている。さらに、第１の変換回路ＣＡ１およびＣＡ２の
出力は、ラッチ回路ＲＡ１およびＲＡ２によ一時ラッチ
されて出力されるようになっている。

【００９５】これにより、図５０に示されるような、入
力信号ＩＮに対して、出力ＯＵＴが立ち上がるときの遅
延時間（立ち上がり時間差）τ₂および立ち下がるとき
の遅延時間（立ち下がり時間差）τ₁を有する信号（出
力信号ＯＵＴ）が得られることになる。図５１および図
５２は本発明の遅延回路の第７実施例を示す回路図であ
り、図５３は図５１および図５２に示す遅延回路の動作
を示す波形図である。

【００９６】図５１および図５２に示す本第７実施例で
は、第２の変換回路（ＣＢ）が複数個（４個：ＣＢ１〜
ＣＢ４）設けられ、該第２の変換回路ＣＢ１〜ＣＢ４に
おける第２の入力信号ＣＬＫ−Ｂの立ち上がり時の遅延
時間と、該第２の変換回路ＣＢ１〜ＣＢ４における前記
第２の入力信号ＣＬＫ−Ｂの立ち下がり時の遅延時間と
を別々に、且つ、複数種類設定するようになっている。

【００９７】そして、図５３に示されるように、各第２
の変換回路ＣＢ１〜ＣＢ４の出力（ノード(1) 〜ノード
(4))の論理を取って、入力信号（第３の入力信号）ＩＮ
の振動周波数を変化（本実施例では、周波数を４倍（定
数倍）に変化）させるようになっている。また、本第７
実施例では、入力信号ＩＮに対して、時間差τの半分
（τ／２）の遅延時間を与えて出力信号ＯＵＴを取り出
すようになっている。

【００９８】図５４は本発明の遅延回路に適用されるア
レー構造の一例を示す回路図であり、図５５は本発明の
遅延回路に適用されるアレー構造の他の例を示す回路図
である。これら図５４および図５５に示すアレー構造
は、第１の変換回路ＣＡの構成例を示すものである。図
５４に示されるように、第１の変換回路ＣＡにおけるユ
ニット回路ＵＡのアレイの初段には、第１の入力信号Ｃ
ＬＫ−Ａが供給され、信号の伝播が開始されるようにな
っている。

【００９９】また、図５５と図３８を参照して説明した
各ユニット回路との比較から明らかなように、第１の変
換回路ＣＡにおけるユニット回路ＵＡに対して、第１の
入力信号ＣＬＫ−Ａをリセット信号（ＲＥＳＥＴ）とし
て供給し、該各ユニット回路ＵＡにおける遅延作成用ゲ
ートを、リセット状態または反転状態となるように制御
するように構成してもよい。この図５５に示すアレー構
造は、第１の変換回路ＣＡにおける初段のユニット回路
ＵＡの入力を固定したレベル（高レベル“Ｈ”）に設定
し、第１の入力信号ＣＬＫ−Ａが反転状態を指示した時
に、該第１の変換回路ＣＡにおけるアレイの信号伝播を
開始するようになっている。

【０１００】図５６は本発明の遅延回路に適用されるア
レー構造のさらに他の例を示す回路図であり、図５７は
本発明の遅延回路に適用されるアレー構造のまたさらに
他の例を示す回路図である。これら図５６および図５７
に示すアレー構造は、第２の変換回路ＣＢの構成例を示
すものである。図５６および図５７に示されるように、
第２の変換回路ＣＢは、第２のゲート段数情報（Ｎ’ビ
ット）を受け取って、対応する遅延時間（τ’）を入力
信号に与えて出力信号ＯＵＴを送出するものであり、第
２のゲート段数情報に対応したＮ’個のユニット回路Ｕ
Ｂを備えて構成されている。

【０１０１】前述した図３１〜図３５および図４０〜図
５３に示されるように、第２の変換回路ＣＢにおける初
段のユニット回路（ＵＢ）は、インバータ型の遅延回路
を含むユニット回路として構成されている。また、第２
の変換回路ＣＢにおけるユニット回路ＵＢのアレイの初
段の入力には、第１の変換回路ＣＡにおける遅延時間を
越えるような長い切り替わり時間差（τ）が入力された
時に、ゲート段数情報（Ｎ’）を反転させる側にクラン
プするようにしてもよい。さらに、第２の変換回路ＣＢ
におけるユニット回路ＵＢのアレイの初段には、該初段
のユニット回路ＵＢ内における遅延回路をインバータと
して動作させる側に入力をクランプするようにしてもよ
い。

【０１０２】さらに、第１の変換回路ＣＡに対する第１
および第２の入力信号（ＣＬＫ−Ａ，ＣＬＫ−Ｂ）を、
クロックの切り替わりのＭ回（例えば、８回または１６
回）に１度だけ定期的に行って、第２のゲート段数情報
（Ｎ’ビット）を再生成するようにしてもよい。これに
より、マスタクロックが変動した場合でも追従するおと
ができる。また、再生成した第２のゲート段数情報Ｎ’
を、第２の変換回路ＣＢが第３の入力信号ＩＮを伝播し
ていない時に設定し直すように構成すれば、他の動作を
妨げること無く、第２のゲート段数情報（Ｎ’ビット）
の再生成を行うことができる。

【０１０３】図５８および図５９は本発明の遅延回路の
第８実施例を示す回路図であり、図６０は図５８および
図５９に示す遅延回路の動作を示す波形図である。図５
８および図５９に示す第８実施例においては、ラッチ回
路ＲＡとラッチ回路ＲＢとの間に設けられた遅延時間変
動制御回路ＣＤ’により、上述した第２のゲート段数情
報Ｎ’の再生成時における第２のゲート段数情報
（Ｎ’）の値の新旧の変動を小さくするようになってい
る。すなわち、遅延時間変動制御回路ＣＤ’により、前
後の第１のユニット回路（ＵＡ）の出力の論理を取っ
て、再生成した第２のゲート段数情報（Ｎ’）の値の変
化を徐々に変えるようになっている。なお、図６０は、
第２のゲート段数情報Ｎ’を再生成し、入力信号（Ｉ
Ｎ）から時間（τ）だけ遅延した出力信号（ＯＵＴ）を
出力する様子が示されている。

【０１０４】図６１および図６２は本発明の遅延回路の
第９実施例を示す回路図であり、図６３は図６１および
図６２に示す遅延回路の動作を示す波形図である。この
図６１および図６２に示す第９実施例は、前述した図５
１および図５２に示す第７実施例を変形したものであ
る。図６１および図６２に示すように、本第９実施例
は、複数対（２対）の第２の変換回路ＣＢ１，ＣＢ２；
ＣＢ３，ＣＢ４が設けられており、該各対の一方の第２
の変換回路ＣＢ１，ＣＢ３によって出力ＯＵＴの立ち上
がりタイミングを遅延させ、また、他方の第２の変換回
路ＣＢ２，ＣＢ４によって出力ＯＵＴの立ち下がりタイ
ミングを遅延させるようになっている。そして、逆の出
力ＯＵＴの出力切り替わりタイミングを他の出力切り替
わりタイミング作成手段によって決定し、そして、該各
第２の変換回路ＣＢ１，ＣＢ２；ＣＢ３，ＣＢ４内の出
力、および、他の出力切り替わりタイミング作成手段の
出力を合成出力ノードにバス接続するようになってい
る。ここで、第２の変換回路ＣＢ１およびＣＢ３は、第
１の変換回路ＣＡの各ユニット回路ＵＡの２段に１つの
ゲート段数情報出力を受け取るようになっている。

【０１０５】これにより、図６３に示されるように、各
第２の変換回路ＣＢ１〜ＣＢ４の出力（ノード(1) 〜ノ
ード(4))の論理を取って、入力信号（第３の入力信号）
ＩＮの振動周波数を２倍に変化させた信号を得るように
なっている。また、本第９実施例では、入力信号ＩＮに
対して、時間差τの半分（τ／２）の遅延時間を与え、
さらに、該入力信号ＩＮを反転して出力信号ＯＵＴを取
り出すようになっている。

【０１０６】図６４および図６５は本発明の遅延回路の
第１０実施例を示す回路図であり、図６６は図６４およ
び図６５に示す遅延回路の動作を示す波形図である。図
６４および図６５に示されるように、本第１０実施例に
おいて、第２の変換回路（ＣＢ）は２Ｍ個（４個）設け
られ、図６６に示されるように、第３の入力信号（Ｉ
Ｎ）のＭ倍（２倍）の周波数を有する出力信号を出力す
るように構成されている。

【０１０７】なお、前述した各実施例にも示されている
ように、第２の変換回路（ＣＢ）を２個設け、入力の立
ち上がり時の遅延と入力の立ち下がり時の遅延とを別々
に作るとき、該各第２の変換回路（ＣＢ１，ＣＢ２）内
の出力を合成出力ノードにバス接続し、且つ、該各第２
の変換回路内の出力部に、出力切り換え後の一定時間内
だけ所定のデータを出力する回路を設け、その他の期間
には出力インピーダンスを充分大きくするように構成す
ることができる。具体的に、例えば、出力（ＯＵＴ）に
対して、図３１におけるラッチ回路ＬＡ０およびは遅延
線ＤＬ０を設け、出力切り換え後の一定時間内だけ所定
のデータを出力させ、その他の期間には出力を高インピ
ーダンス状態に保持するようにしてもよい。

【０１０８】さらに、複数の第２の変換回路（ＣＢ）内
に、他の種類の遅延時間を電気的に制御可能な遅延回路
を設け、該遅延回路の制御により、該第２の変換回路の
遅延時間を調整するようにしてもよい。また、第２の変
換回路（ＣＢ）を奇数個設け、該各第２の変換回路の入
力および出力をリング発振器を形成するように接続し、
第１の変換回路（ＣＡ）で設定する時間（τ）のＬ／Ｍ
倍（Ｌ，Ｍは整数）の周期を持たせるように構成しても
よい。

【０１０９】図６７および図６８は本発明の遅延回路の
第１１実施例を示す回路図であり、図６９は図６７およ
び図６８に示す遅延回路の動作を示す波形図である。図
６７および図６８に示されるように、本第１１実施例に
おいて、第２の変換回路（ＣＢ１〜ＣＢ４）は偶数個
（４個）設けられている。そして、奇数個（１個）のイ
ンバータ・ゲートをさらに設け、各第２の変換回路ＣＢ
１，ＣＢ２；ＣＢ３，ＣＢ４の入力および出力を該イン
バータ・ゲートを介してリング発振器を形成するように
接続されている。

【０１１０】すなわち、図６７および図６８に示される
ように、第２の変換回路ＣＢ１およびＣＢ２の出力であ
る信号ＯＵＴ１は、第２の変換回路ＣＢ３およびＣＢ４
の入力信号ＩＮ２として直接供給されると共に、インバ
ータＩＦＤ２により反転して第２の変換回路ＣＢ３およ
びＣＢ４の入力信号／ＩＮ２として該第２の変換回路Ｃ
Ｂ３およびＣＢ４に供給されている。同様に、第２の変
換回路ＣＢ３およびＣＢ４の出力である信号ＯＵＴ２
は、第２の変換回路ＣＢ１およびＣＢ２の入力信号／Ｉ
Ｎ１として直接供給されると共に、インバータＩＦＤ１
により反転して第２の変換回路ＣＢ１およびＣＢ２の入
力信号ＩＮ１として該第２の変換回路ＣＢ１およびＣＢ
２に供給されている。これにより、図６９に示されるよ
うに、第１の変換回路ＣＡにより設定される時間差τの
Ｌ／Ｍ倍（Ｌ，Ｍは整数）の周期を持った出力信号ＯＵ
Ｔ（ＯＵＴ１，ＯＵＴ２）を得ることができる。

【０１１１】図７０および図７１は本発明の遅延回路の
第１２実施例を示す回路図である。この図７０および図
７１に示す第１２実施例は、図６７および図６８に示す
第１１実施例に対して、微調整遅延回路ＤＡ（ＤＡ１，
ＤＡ２）を設けたものである。すなわち、複数の第２の
変換回路ＣＢ１，ＣＢ２およびＣＢ３，ＣＢ４毎に各出
力ＯＵＴ１，ＯＵＴ２を取り出す直前に微調整遅延回路
ＤＡ１，ＤＡ２を設けるようになっている。この微調整
遅延回路ＤＡ１およびＤＡ２により、各第２の変換回路
（ＣＢ１，ＣＢ２；ＣＢ３，ＣＢ４）毎に第３の入力信
号ＩＮに同期したタイミング周波数を有する出力信号Ｏ
ＵＴ１，ＯＵＴ２を取り出すようになっている。

【０１１２】ここで、第２の変換回路（ＣＢ）内に、他
の種類の遅延時間を電気的に制御可能な遅延回路を設
け、いずれかの第２の変換回路の出力の切り替わりタイ
ミングを、外部のクロック信号の出力切り替わりタイミ
ングに同期させるように該遅延回路の遅延時間を制御
し、第１の変換回路（ＣＡ）で設定する時間（τ）のＬ
／Ｍ倍（Ｌ，Ｍは整数）の周期を持たせるように構成し
てもよい。さらに、第２の変換回路（ＣＢ）内に、他の
種類の遅延時間が製造条件によるバラツキを反映する固
定時間の遅延回路を設け、いずれかの第２の変換回路
（ＣＢ）の出力の切り替わりタイミングを、外部のクロ
ック信号の出力切り替わりタイミングに同期させるよう
に該遅延回路の遅延時間を制御し、該外部のクロック信
号よりも該固定時間だけ早く切り替わる内部クロックを
作成するように構成することもできる。

【０１１３】

【発明の効果】以上、詳述したように、本発明のタイミ
ング制御回路によれば、時間差伸長回路で第１の信号の
切り替わりタイミングと第２の信号の切り替わりタイミ
ングとの時間差τをＮ倍（Ｎは２以上の整数）に伸長す
ることによって、使用する制御信号の周期に応じて該制
御信号のタイミングを適切に制御することができる。さ
らに、本発明の遅延回路によれば、電源電圧や温度の変
動等のノイズの影響を受けることなく、低消費電力で、
必要に応じた遅延時間および周波数を有する出力信号を
得ることができる。

【図面の簡単な説明】

【図１】本発明に係るタイミング制御回路の原理構成を
示す図である。

【図２】本発明のタイミング制御回路の第１実施例を説
明するための図である。

【図３】本発明のタイミング制御回路の第２実施例を説
明するための図である。

【図４】本発明のタイミング制御回路の第３実施例を説
明するための図である。

【図５】本発明のタイミング制御回路の第４実施例を説
明するための図である。

【図６】本発明のタイミング制御回路の第５実施例を説
明するための図である。

【図７】本発明のタイミング制御回路の第６実施例を説
明するための図である。

【図８】本発明のタイミング制御回路の第７実施例を説
明するための図である。

【図９】本発明のタイミング制御回路の第８実施例を説
明するための図である。

【図１０】本発明のタイミング制御回路の第９実施例を
説明するための図である。

【図１１】本発明のタイミング制御回路の第１０実施例
を説明するための図である。

【図１２】本発明のタイミング制御回路の第１１実施例
を説明するための図である。

【図１３】本発明のタイミング制御回路の第１２実施例
を説明するための図である。

【図１４】本発明のタイミング制御回路の第１３実施例
を説明するための図である。

【図１５】本発明のタイミング制御回路の第１４実施例
を説明するための図である。

【図１６】本発明のタイミング制御回路の適用例を説明
するための図である。

【図１７】本発明のタイミング制御回路を適用したクロ
ック発生回路の一例を示す回路図（その１）である。

【図１８】本発明のタイミング制御回路を適用したクロ
ック発生回路の一例を示す回路図（その２）である。

【図１９】本発明のタイミング制御回路を適用したクロ
ック発生回路の一例を示す回路図（その３）である。

【図２０】図１７〜図１９に示すクロック発生回路の各
信号を示すタイミング図（その１）である。

【図２１】図１７〜図１９に示すクロック発生回路の各
信号を示すタイミング図（その２）である。

【図２２】従来のタイミング制御回路の一例を説明する
ための図である。

【図２３】タイミング制御回路が適用される回路構成の
一例を概略的に示すブロック図である。

【図２４】従来のタイミング制御回路の他の例を説明す
るための図である。

【図２５】従来の遅延回路の一例を示すブロック図であ
る。

【図２６】従来の遅延回路の他の例を示すブロック図で
ある。

【図２７】従来のＰＬＬ回路の一例を示すブロック図で
ある。

【図２８】本発明が適用されるＤＬＬ回路の基本構成を
示すブロック図である。

【図２９】本発明が適用される遅延回路の原理構成を示
すブロック図である。

【図３０】図２９の遅延回路におけるクロック信号を生
成する回路例およびその動作を示す波形図である。

【図３１】本発明の遅延回路の第１実施例を示す回路図
である。

【図３２】図３１に示す遅延回路の動作を示す波形図で
ある。

【図３３】本発明の遅延回路の第２実施例を示す回路図
（その１）である。

【図３４】本発明の遅延回路の第２実施例を示す回路図
（その２）である。

【図３５】図３３および図３４に示す遅延回路の動作を
示す波形図である。

【図３６】本発明の遅延回路に適用されるユニット回路
の例を示す図である。

【図３７】本発明の遅延回路に適用されるユニット回路
の他の例を示す図である。

【図３８】本発明の遅延回路に適用されるユニット回路
のさらに他の例を示す図である。

【図３９】本発明の遅延回路に適用されるユニット回路
のまたさらに他の例を示す図である。

【図４０】本発明の遅延回路の第３実施例を示す回路図
である。

【図４１】図４０に示す遅延回路の動作を示す波形図で
ある。

【図４２】本発明の遅延回路の第４実施例を示す回路図
（その１）である。

【図４３】本発明の遅延回路の第４実施例を示す回路図
（その２）である。

【図４４】図４２および図４３に示す遅延回路の動作を
示す波形図である。

【図４５】本発明の遅延回路の第５実施例を示す回路図
（その１）である。

【図４６】本発明の遅延回路の第５実施例を示す回路図
（その２）である。

【図４７】図４５および図４６に示す遅延回路の動作を
示す波形図である。

【図４８】本発明の遅延回路の第６実施例を示す回路図
（その１）である。

【図４９】本発明の遅延回路の第６実施例を示す回路図
（その２）である。

【図５０】図４８および図４９に示す遅延回路の動作を
示す波形図である。

【図５１】本発明の遅延回路の第７実施例を示す回路図
（その１）である。

【図５２】本発明の遅延回路の第７実施例を示す回路図
（その２）である。

【図５３】図５１および図５２に示す遅延回路の動作を
示す波形図である。

【図５４】本発明の遅延回路に適用されるアレー構造の
一例を示す回路図である。

【図５５】本発明の遅延回路に適用されるアレー構造の
他の例を示す回路図である。

【図５６】本発明の遅延回路に適用されるアレー構造の
さらに他の例を示す回路図である。

【図５７】本発明の遅延回路に適用されるアレー構造の
またさらに他の例を示す回路図である。

【図５８】本発明の遅延回路の第８実施例を示す回路図
（その１）である。

【図５９】本発明の遅延回路の第８実施例を示す回路図
（その２）である。

【図６０】図５８および図５９に示す遅延回路の動作を
示す波形図である。

【図６１】本発明の遅延回路の第９実施例を示す回路図
（その１）である。

【図６２】本発明の遅延回路の第９実施例を示す回路図
（その２）である。

【図６３】図６１および図６２に示す遅延回路の動作を
示す波形図である。

【図６４】本発明の遅延回路の第１０実施例を示す回路
図（その１）である。

【図６５】本発明の遅延回路の第１０実施例を示す回路
図（その２）である。

【図６６】図６４および図６５に示す遅延回路の動作を
示す波形図である。

【図６７】本発明の遅延回路の第１１実施例を示す回路
図（その１）である。

【図６８】本発明の遅延回路の第１１実施例を示す回路
図（その２）である。

【図６９】図６７および図６８に示す遅延回路の動作を
示す波形図である。

【図７０】本発明の遅延回路の第１２実施例を示す回路
図（その１）である。

【図７１】本発明の遅延回路の第１２実施例を示す回路
図（その２）である。

【符号の説明】

１…第１の回路（入力バッファ回路）２…第２の回路（遅延回路）３…時間差伸長回路４…信号伝達部（長配線ディレイ）５…出力バッファ２１…遅延回路（長配線ディレイ）２２…遅延回路２３…出力バッファ回路２４…遅延回路（出力確定時間設定回路）ＡＡ…第１のゲート列ＢＢ…第２のゲート列ＣＬＫ−Ａ…第１の入力信号ＣＬＫ−Ｂ…第２の入力信号ＣＡ…第１の変換回路ＣＢ…第２の変換回路ＣＤ…ゲート段数情報変換回路ＩＮ…第３の入力信号Ｎ…第１のゲート段数情報Ｎ’…第２のゲート段数情報ＵＡ…第１のユニット回路ＵＢ…第２のユニット回路Ｘ…第１の制御信号Ｙ…第２の制御信号 τ…第１の切り替わり時間差（時間差） τ’…第２の切り替わり時間差

Claims

【特許請求の範囲】

【請求項１】制御信号（ＣＬＫ）が入力され、第１の
遅延時間（ＩＢ−１）を有する第１の回路（１）と、第２の遅延時間（ＩＢ−２）を有する第２の回路（２）
と、前記第１の回路（１）および前記第２の回路（２）の両
方を通過した第１の信号（Ａ）の切り替わりタイミング
と、前記第１の回路（１）のみを通過した第２の信号
（Ｂ，Ｃ）の切り替わりタイミングとの時間差（τ）を
α倍（αは１以上）に伸長する時間差伸長回路（３）と
を具備し、前記制御信号（ＣＬＫ）と一定の時間差で切
り替わる出力を得るようにしたことを特徴とするタイミ
ング制御回路。
【請求項２】前記第２の回路（２）は、前記第１の遅
延時間（ＩＢ−１）とほぼ同じ第２の遅延時間（ＩＢ−
２）を有していることを特徴とする請求項１のタイミン
グ制御回路。
【請求項３】前記第１の信号は，前記制御信号（ＣＬ
Ｋ）を前記第１の遅延時間（ＩＢ−１）および前記第２
の遅延時間（ＩＢ−２）を合計した時間だけ遅延した信
号（Ａ）であり、前記第２の信号は，前記制御信号（Ｃ
ＬＫ）を前記第１の遅延時間（ＩＢ−１）だけ遅延した
信号（Ｃ）であり、そして、前記時間差（τ）は，前記
第１の信号（Ａ）が切り替わるタイミングから，１サイ
クル後の前記第２の信号（Ｃ）が切り替わるタイミング
までの時間であることを特徴とする請求項１のタイミン
グ制御回路。
【請求項４】前記第１の信号は，前記制御信号（ＣＬ
Ｋ）を前記第１の遅延時間（ＩＢ−１）および前記第２
の遅延時間（ＩＢ−２）を合計した時間だけ遅延した信
号（Ａ）であり、前記第２の信号は，前記制御信号（Ｃ
ＬＫ）を前記第１の遅延時間（ＩＢ−１）だけ遅延する
と共に，周期を２倍にした信号（Ｂ）であり、そして、
前記時間差（τ）は，前記第１の信号（Ａ）が立ち上が
るタイミングから，前記第２の信号（Ｂ）が立ち下がる
タイミングまでの時間であることを特徴とする請求項１
のタイミング制御回路。
【請求項５】前記時間差伸長回路（３）は、前記時間
差（τ）を２倍に伸長するようになっていることを特徴
とする請求項１のタイミング制御回路。
【請求項６】前記第２の回路（２）は、前記時間差伸
長回路（３）から出力信号が次段の回路に供給されるま
での第３の遅延時間（Ｒ）を有する信号伝達部（４）と
ほぼ同じ第４の遅延時間（Ｐ）を有する第１の遅延回路
（２１）と、前記第１の遅延時間（ＩＢ−１）とほぼ同
じ第２の遅延時間（ＩＢ−２）を有する第２の遅延回路
（２２）とを備えていることを特徴とする請求項１のタ
イミング制御回路。
【請求項７】前記時間差伸長回路（３）は、前記第１
の回路（１),前記第１の遅延回路（２１）および前記第
２の遅延回路（２２）を通過した第１の信号（Ａ）の切
り替わりタイミングと、前記第１の回路（１）のみを通
過した第２の信号（Ｂ，Ｃ）の切り替わりタイミングと
の時間差（τ）をＮ倍（Ｎは２以上の整数）に伸長し、
前記制御信号（ＣＬＫ）と同じ位相で切り替わる出力を
得るようにしたことを特徴とする請求項６のタイミング
制御回路。
【請求項８】Ｍサイクル目に入力された制御信号（Ｃ
ＬＫ）が内部回路（１,21,22,23,…）を通過した後の第
１の信号（Ａ）と、〔Ｍ＋１〕サイクル目に入力された
信号が前記内部回路の一部（１）のみを通過した後の第
２の信号（Ｂ）とを、該第１および第２の信号の切り替
わり時間差（τ）をＮ倍（Ｎは２以上の整数）に伸長す
る時間差伸長回路（３）に入力し、該時間差伸長回路
（３）の出力またはその遅延信号を位相制御された信号
とすることを特徴とするタイミング制御回路。
【請求項９】Ｍサイクル目に入力された制御信号（Ｃ
ＬＫ）が第１の内部回路（１,21,22,23,…）を通過した
後の第１の信号（Ａ）と、〔Ｍ＋１〕サイクル目に入力
された信号が前記第１の内部回路の一部（１）のみを通
過した後の第２の信号（Ｂ）とを、該第１および第２の
信号の切り替わり時間差（τ）をＮ倍（Ｎは２以上の整
数）に伸長する時間差伸長回路（３）に入力し、該時間
差伸長回路（３）の出力を前記第１の内部回路の所定部
分（２１，２３）の遅延時間とほぼ同じ遅延時間を有す
る第２の内部回路（４，５）に通過させ、該第２の内部
回路の出力を位相制御された信号とすることを特徴とす
るタイミング制御回路。
【請求項１０】前記制御信号を用いて、前記タイミン
グ制御回路全体の出力を、外部入力時点での該制御信号
の立ち上がりタイミング若しくは立ち下がりタイミング
よりも前に出力し（２４）、該制御信号の立ち上がりタ
イミング若しくは立ち下がりタイミングの前後の一定期
間において、出力を確定するようにしたことを特徴とす
る請求項１〜９のいずれかのタイミング制御回路。
【請求項１１】第１の方向に信号を伝播する直列接続
された複数のゲート回路（A1, A2, A3, …）を備えた第
１のゲート列（ＡＡ）と、前記第１の方向とは逆の第２の方向に信号を伝播する直
列接続された複数のゲート回路（B1, B2, B3, …）を備
えた第２のゲート列（ＢＢ）と、第１の制御信号（Ｘ）により前記第１のゲート列の少な
くとも一部分の活性化を制御し、且つ、第２の制御信号
（Ｙ）により前記第２のゲート列の少なくとも一部分の
活性化を制御する制御手段とを具備し、前記第１のゲー
ト列および第２のゲート列の結節点の少なくとも１つを
共通ノードにて短絡し、該第１のゲート列への入力信号
を反転して再現し、該第２のゲート列から出力するよう
にしたことを特徴とする遅延回路。
【請求項１２】前記第１のゲート列（ＡＡ）のゲート
回路（A1, A2, A3,…),および, 前記第２のゲート列
（ＢＢ）のゲート回路（B1, B2, B3, …）は、３段以上
の同じ段数のゲート回路として構成されていることを特
徴とする請求項１１の遅延回路。
【請求項１３】前記第１の制御信号（Ｘ）および前記
第２の制御信号（Ｙ）は同一の基本制御信号から生成さ
れ、該基本制御信号が第１のレベル（“Ｈ”）のときに
前記第１のゲート列が活性化されると共に前記第２のゲ
ート列が非活性化され、且つ、該基本制御信号が第２の
レベル（“Ｌ”）のときに前記第１のゲート列が非活性
化されると共に前記第２のゲート列が活性化されるよう
になっていることを特徴とする請求項１１の遅延回路。
【請求項１４】前記制御手段は、クロック信号（ＣＬ
Ｋ）および回路全体の活性化を制御する信号から、前記
第１の制御信号（Ｘ）および前記第２の制御信号（Ｙ）
を生成するようになっていることを特徴とする請求項１
１の遅延回路。
【請求項１５】前記制御手段は、前記第１のゲート列
（ＡＡ）への入力信号（ＣＬＫ）を１／Ｎ分周（Ｎは２
以上の整数）して該入力信号のＮ倍の周期を有する信号
を発生し、それぞれ前記第１のゲート列（ＡＡ）および
第２のゲート列（ＢＢ）で構成されるＮ組の回路に対し
てそれぞれ制御信号を供給し、該Ｎ組の回路の出力（OU
T(BB1)〜OUT(BBN)) を重ね合わせて前記入力信号と同じ
周波数で位相の異なる出力信号を得るようにしたことを
特徴とする請求項１１の遅延回路。
【請求項１６】前記制御手段は、前記第１のゲート列
（ＡＡ）への入力信号であるクロック信号（ＣＬＫ）を
１／２分周して該クロック信号の２倍の周期を有する相
補信号を発生し、それぞれ前記第１のゲート列（ＡＡ）
および第２のゲート列（ＢＢ）で構成される２組の回路
に対してそれぞれ前記第１の制御信号（Ｘ）および前記
第２の制御信号（Ｙ）を供給し、該２組の回路の出力
（OUT(BB1),OUT(BB2))を重ね合わせて前記クロック信号
と同じ周波数で位相の異なる出力信号を得るようにした
ことを特徴とする請求項１５の遅延回路。
【請求項１７】前記第１の制御信号（Ｘ）および前記
第２の制御信号（Ｙ）は、前記第１のゲート列（ＡＡ）
および前記第２のゲート列（ＢＢ）の各ゲート回路に対
してそれぞれ制御信号線を介して供給されるようになっ
ていることを特徴とする請求項１１の遅延回路。
【請求項１８】前記制御信号線は、所定数のゲート回
路毎に設けられたバッファ回路を介して各ゲート回路に
接続されるようになっていることを特徴とする請求項１
７の遅延回路。
【請求項１９】前記第１のゲート列（ＡＡ）の各ゲー
ト回路を構成するトランジスタのサイズと、前記第２の
ゲート列（ＢＢ）の各ゲート回路を構成するトランジス
タのサイズとを異ならせ、前記第１のゲート列への入力
信号を該トランジスタのサイズ比に応じ時間的に所定倍
数して反転するようにしたことを特徴とする請求項１１
の遅延回路。
【請求項２０】前記第１のゲート列（ＡＡ）および前
記第２のゲート列（ＢＢ）を構成する各ゲート回路は、
電源制御トランジスタを有するインバータとして構成さ
れ、該電源制御トランジスタは制御信号によりスイッチ
ングされて該第１のゲート列（ＡＡ）または該第２のゲ
ート列（ＢＢ）の一方が活性化されるようになっている
ことを特徴とする請求項１１の遅延回路。
【請求項２１】前記第１のゲート列（ＡＡ）および前
記第２のゲート列（ＢＢ）を構成する各ゲート回路は、
インバータとして構成され、該各インバータに印加され
る電圧レベルを切り替えることにより該第１のゲート列
（ＡＡ）または該第２のゲート列（ＢＢ）の一方が活性
化されるようになっていることを特徴とする請求項１１
の遅延回路。
【請求項２２】前記第１のゲート列および第２のゲー
ト列における各共通ノードに対してそれぞれ容量手段
（ＣＬ）を設け、信号の伝播時間を制御するようにした
ことを特徴とする請求項１１の遅延回路。
【請求項２３】前記容量手段（ＣＬ）の値を、前記第
１のゲート列（ＡＡ）の入力側から出力側に行くに従っ
て大きく設定するようにしたことを特徴とする請求項２
２の遅延回路。
【請求項２４】前記第１のゲート列（ＡＡ）の最終出
力端（OUT(AA))を高インピーダンス状態とし、前記第２
のゲート列（ＢＢ）の入力端（IN(BB)) を第１の電位
（“Ｌ”）に固定し、該第１のゲート列が活性化された
時に供給された第２の電位（“Ｈ”）の最後の入力信号
を，該第２のゲート列を活性化した時に逆方向に進行さ
せ、該第２のゲート列の出力端から前記第１の電位のデ
ータが現れたことにより、前記第１のゲート列への入力
信号と前記第１の制御信号との切り替わり時間差（τ）
を、前記第２の制御信号と該第２のゲート列の出力信号
の切り替わり時間差（τ）によって再生するようにした
ことを特徴とする請求項１１の遅延回路。
【請求項２５】前記第１のゲート列の入力端には、第
１の電位（“Ｌ”）または第２の電位（“Ｈ”）の一方
にだけ駆動する一方向駆動手段（ＴＲ０）が設けられて
いることを特徴とする請求項１１の遅延回路。
【請求項２６】前記第２のゲート列（ＢＢ）の最終出
力端（OUT(BB))には、第１の電位（“Ｌ”）から第２の
電位（“Ｈ”),或いは, 第２の電位（“Ｈ”）から第１
の電位（“Ｌ”）への切り替わりエッヂのみを捉えて出
力する出力バッファ回路（ＯＢ）が設けられていること
を特徴とする請求項１１の遅延回路。
【請求項２７】前記第１のゲート列および前記第２の
ゲート列はそれぞれ複数組設けられ、該各組の第１のゲ
ート列および第２のゲート列にはそれぞれ異なる制御信
号を与え、該各組からの出力を重ね合わせる重ね合わせ
出力バッファ回路（ＯＢ')により、前記入力信号と同じ
周波数で異なる位相を有する出力信号を得るようにした
ことを特徴とする請求項１１の遅延回路。
【請求項２８】前記複数組の出力は、それぞれスイッ
チ手段を介して共通接続され、該各スイッチ手段は、対
応する組が前記第２のゲート列を活性化しているときに
のみ当該組の第１の信号レベル（“Ｈ”）の出力を伝
え、当該出力の第２の信号レベル（“Ｌ”）は、前記第
１の信号レベルの出力は前記重ね合わせ出力が第２の信
号レベルになった後、所定時間後に共通の出力信号レベ
ル制御回路により制御されるようになっていることを特
徴とする請求項２７の遅延回路。
【請求項２９】前記遅延回路は、製造プロセスの終了
後において、レーザ処理等により入力信号の遅延時間を
プログラマブルに調整するプログラマブル遅延回路（７
１）を備えていることを特徴とする請求項１１の遅延回
路。
【請求項３０】請求項１１〜２９のいずれかの遅延回
路（６１）により外部から供給される第１のクロック信
号（ＣＬＫ）の位相を変えて第２のクロック信号を生成
し、該第２のクロック信号を任意の回路（６２）の出力
が入力されるバッファ回路（６３）に供給し、前記第２
のクロック信号に同期した信号を得るようにしたことを
特徴とする回路。
【請求項３１】第１の入力信号（ＣＬＫ−Ａ）および
第２の入力信号（ＣＬＫ−Ｂ）が切り替わる第１の切り
替わり時間差（τ）を，対応する第１のゲート段数情報
（Ｎ）に変換する第１の変換回路（ＣＡ）と、前記第１
のゲート段数情報（Ｎ）に応じて決められる第２のゲー
ト段数情報（Ｎ’）を，第２の切り替わり時間差
（τ’）に変換する第２の変換回路（ＣＢ）とを有し、
該第２の変換回路（ＣＢ）に入力される第３の入力信号
（ＩＮ）を前記第２の切り替わり時間差（τ’）だけ遅
延して出力する遅延回路であって、前記第１の変換回路（ＣＡ）は、第１のユニット回路
（ＵＡ）を少なくとも２個以上規則的に繰り返すアレー
構造を持ち，前記第１の入力信号（ＣＬＫ−Ａ）を該第
１のユニット回路（ＵＡ）のアレー内において、第１の
方向（Ｄ１）に伝播させるようになっており、且つ、前記第２の変換回路（ＣＢ）は、前記第１のユニット回
路（ＵＡ）の１段当たりの遅延時間を再現する第２のユ
ニットの回路（ＵＢ）を少なくとも２個以上規則的に繰
り返すアレー構造を持ち，前記第３の入力信号（ＩＮ）
を該第２の変換回路（ＣＢ）において，前記第１の方向
（Ｄ１）とは逆向きの第２の方向（Ｄ２）に伝播させる
ようになっていることを特徴とする遅延回路。
【請求項３２】前記第１のゲート段数情報（Ｎ）は、
前記第１のユニット回路（ＵＡ）毎に出力されるデータ
の全て若しくは一部を集めたものに対応し、且つ、前記
第２のゲート段数情報（Ｎ’）は、前記第２のユニット
回路（ＵＢ）毎に入力されるデータの全て若しくは一部
を集めたものに対応するようになっていることを特徴と
する請求項３１の遅延回路。
【請求項３３】前記第１のゲート段数情報（Ｎ）の各
ビットの信号に同期した信号を、前記第２のゲート段数
情報（Ｎ’）として、前記第２の変換回路（ＣＢ）に直
接入力するようにしたことを特徴とする請求項３２の遅
延回路。
【請求項３４】前記遅延回路は、さらに、前記第１の
変換回路（ＣＡ）と前記第２の変換回路（ＣＢ）との間
に設けられ、前記第１のゲート段数情報（Ｎ）を入力と
して前記第２のゲート段数情報（Ｎ’）を出力するゲー
ト段数情報変換回路（ＣＤ）を具備することを特徴とす
る請求項３１の遅延回路。
【請求項３５】前記ゲート段数情報変換回路（ＣＤ）
は、前記第１の変換回路（ＣＡ）の各ユニット回路（Ｕ
Ａ）のゲート段数情報出力を、前記第２の変換回路（Ｃ
Ｂ）の各ユニット回路（ＵＢ）のゲート段数情報入力に
直接供給し、該第２の変換回路（ＣＢ）の遅延時間を該
第１の変換回路（ＣＡ）の遅延時間に揃えるようにした
ことを特徴とする請求項３４の遅延回路。
【請求項３６】前記ゲート段数情報変換回路（ＣＤ）
は、前記第１の変換回路（ＣＡ）の各ユニット回路（Ｕ
Ａ）のＭ段毎のゲート段数情報出力を、前記第２の変換
回路（ＣＢ）の各ユニット回路（ＵＢ）のゲート段数情
報入力に供給し、該第２の変換回路（ＣＢ）の遅延時間
を該第１の変換回路（ＣＡ）の遅延時間のＭ分の１に設
定するようにしたことを特徴とする請求項３４の遅延回
路。
【請求項３７】前記第１の変換回路（ＣＡ）の各ユニ
ット回路（ＵＡ）のＭ段毎のゲート段数情報出力は、必
要な段数のインバータ回路（ＩＩ）を介して前記第２の
変換回路（ＣＢ）の各ユニット回路（ＵＢ）のゲート段
数情報入力に供給されていることを特徴とする請求項３
６の遅延回路。
【請求項３８】前記ゲート段数情報変換回路（ＣＤ）
は、前記第１の変換回路（ＣＡ）の各ユニット回路（Ｕ
Ａ）の１段分のゲート段数情報出力を、前記第２の変換
回路（ＣＢ）のＭ段のユニット回路（ＵＢ）のゲート段
数情報入力に共通に供給し、該第２の変換回路（ＣＢ）
の遅延時間を該第１の変換回路（ＣＡ）の遅延時間のＭ
倍に設定するようにしたことを特徴とする請求項３４の
遅延回路。
【請求項３９】前記遅延回路は、さらに、前記第２の
変換回路（ＣＢ）における前記第２のユニット回路（Ｕ
Ｂ）のアレーの各段の入出力信号を、前記第３の入力信
号（ＩＮ）が入力される直前にリセットするリセット部
（ＣＥ）を具備することを特徴とする請求項３１の遅延
回路。
【請求項４０】前記遅延回路は、さらに、前記第１の
変換回路（ＣＡ）の各第１のユニット回路（ＵＡ）に対
応したラッチ回路（ＲＡ）を備え、該ラッチ回路（Ｒ
Ａ）に対して前記第１のユニット回路（ＵＡ）毎に出力
されるデータを格納するようになっていることを特徴と
する請求項３１の遅延回路。
【請求項４１】前記遅延回路は、さらに、前記第２の
変換回路（ＣＢ）の各第２のユニット回路（ＵＢ）に対
応したラッチ回路（ＲＢ）を備え、該ラッチ回路（Ｒ
Ｂ）に対して前記第２のユニット回路（ＵＢ）毎に入力
されるデータを格納するようにしたことを特徴とする請
求項３１の遅延回路。
【請求項４２】前記ユニット回路（ＵＡ，ＵＢ）は、
少なくとも反転機能を有する反転ゲート回路を備え、該
反転ゲート回路の各ゲート一段当たりの遅延時間を単位
時間として変換を行うようになっていることを特徴とす
る請求項３１の遅延回路。
【請求項４３】前記ユニット回路（ＵＡ，ＵＢ）は、
前記第２の入力信号（ＣＬＫ−Ｂ）を第１のレベル
（“Ｈ”）としている時に、前記第１の入力信号（ＣＬ
Ｋ−Ａ）の切り替わりをスタートさせると、前記第２の
入力信号（ＣＬＫ−Ｂ）を第２のレベル（“Ｌ”）とし
た時点でのゲートの出力が、前記第１の切り替わり時間
差（τ）に対応した第１のゲート段数情報（Ｎ）として
保持するようになっていることを特徴とする請求項４２
の遅延回路。
【請求項４４】前記第１の変換回路（ＣＡ）における
ユニット回路（ＵＡ）および第２の変換回路（ＣＢ）に
おけるユニット回路（ＵＢ）は、前記第１の入力信号
（ＣＬＫ−１）に依存した信号を伝播させる側の遅延時
間が高速になるように該第１の変換回路（ＣＡ）および
第２の変換回路（ＣＢ）の入力閾値を偏らせるようにな
っていることを特徴とする請求項４２の遅延回路。
【請求項４５】前記ユニット回路（ＵＡ，ＵＢ）は、
リセット信号入力端子を備え、前記第１の入力信号（Ｃ
ＬＫ−Ａ）に依存した信号が通過する直前の出力を期待
値の逆に設定するようになっていることを特徴とする請
求項４２〜４４のいずれかの遅延回路。
【請求項４６】前記ユニット回路（ＵＡ，ＵＢ）は、
さらに、当該ユニット回路（ＵＡ，ＵＢ）におけるデー
タを取り込むデータ取込回路（ＣＩ）を具備し、データ
取込回路（ＣＩ）は、前記第２の入力信号（ＣＬＫ−
Ｂ）の切り替わり時のデータを取り込むようになってい
ることを特徴とする請求項３１の遅延回路。
【請求項４７】前記ユニット回路（ＵＡ，ＵＢ）は、
さらに、該各ユニット回路１段の遅延時間を、前記第１
の変換回路（ＣＡ）の各ユニット回路１段に等しくなる
ように、前記データ取込回路（ＣＩ）の入力容量に相当
する遅延時間調整用の容量（ＣＣ）を具備することを特
徴とする請求項４６の遅延回路。
【請求項４８】前記第２の変換回路（ＣＢ）における
ユニット回路（ＵＢ）は、リセット信号入力端子を有
し、前記第３の入力信号（ＩＮ）に依存した信号が通過
する直前の出力を期待値の逆に設定するようになってい
ることを特徴とする請求項３１の遅延回路。
【請求項４９】前記第１の変換回路（ＣＡ）を２個
（ＣＡ１，ＣＡ２）設け、該第１の変換回路（ＣＡ１）
における前記第１の入力信号（ＣＬＫ−Ａ）の立ち上が
り時の遅延時間と、該第１の変換回路（ＣＡ２）におけ
る前記第１の入力信号（ＣＬＫ−Ａ）の立ち下がり時の
遅延時間とを別々に設定するようにしたことを特徴とす
る請求項３１の遅延回路。
【請求項５０】前記第１の変換回路（ＣＡ１，ＣＡ
２）の偶数段目と奇数段目で，交互にＮＡＮＤ型のユニ
ット回路およびＮＯＲ型のユニット回路をアレイ状に繰
り返して配置し、且つ、前記第２の変換回路（ＣＢ）に
おける立ち上がり時の遅延時間作成用ユニット回路およ
び立ち下がり時の遅延時間作成用ユニット回路も同様に
偶数段目と奇数段目で，交互にＮＡＮＤ型のユニット回
路およびＮＯＲ型のユニット回路をアレイ状に繰り返し
て配置し、そして、該立ち上がり時の遅延時間作成用ユ
ニット回路と該立ち下がり時の遅延時間作成用ユニット
回路では，前記ＮＡＮＤ型およびＮＯＲ型の配置を逆に
設定するようにしたことを特徴とする請求項４９の遅延
回路。
【請求項５１】前記第２の変換回路（ＣＢ）を複数個
（ＣＢ１〜ＣＢ４）設置し、該第２の変換回路（ＣＢ１
〜ＣＢ４）における前記第２の入力信号（ＣＬＫ−Ｂ）
の立ち上がり時の遅延時間と、該第２の変換回路（ＣＢ
１〜ＣＢ４）における前記第２の入力信号（ＣＬＫ−
Ｂ）の立ち下がり時の遅延時間とを別々に、且つ、複数
種類設定し、前記第３の入力信号（ＩＮ）の振動周波数
を変化させるようにしたことを特徴とする請求項３１の
遅延回路。
【請求項５２】前記第１の入力信号（ＣＬＫ−Ａ）の
立ち上がり時における該第１の入力信号（ＣＬＫ−Ａ）
から前記第２の入力信号（ＣＬＫ−Ｂ）の切り替わり時
間差（τ₁)をゲート段数情報に変換する一方の第１の変
換回路（ＣＡ１）と、前記第１の入力信号（ＣＬＫ−
Ａ）の立ち下がり時における該第１の入力信号（ＣＬＫ
−Ａ）から前記第２の入力信号（ＣＬＫ−Ｂ）の切り替
わり時間差（τ₂)をゲート段数情報に変換する他方の第
１の変換回路（ＣＡ２）と、該二種類のゲート段数情報
に応じて、前記第２の変換回路（ＣＢ）に対する前記第
３の入力信号（ＩＮ）の立ち上がり時の遅延時間および
立ち下がり時の遅延時間を両方別々に遅延させるように
したことを特徴とする請求項３１の遅延回路。
【請求項５３】前記第１の入力信号（ＣＬＫ−Ａ）の
立ち上がり時における該第１の入力信号（ＣＬＫ−Ａ）
から前記第２の入力信号（ＣＬＫ−Ｂ）の切り替わり時
間差（τ₁)をゲート段数情報に変換する一方の第１の変
換回路（ＣＡ１）と、前記第１の入力信号（ＣＬＫ−
Ａ）の立ち下がり時における該第１の入力信号（ＣＬＫ
−Ａ）から前記第２の入力信号（ＣＬＫ−Ｂ）の切り替
わり時間差（τ₂)をゲート段数情報に変換する他方の第
１の変換回路（ＣＡ２）と、該二種類のゲート段数情報
に応じて、前記第２の変換回路（ＣＢ）に対する前記第
２の入力信号（ＣＬＫ−Ｂ）の立ち上がり時の遅延時間
および立ち下がり時の遅延時間を，別々に且つ複数種類
設定し、前記第３の入力信号（ＩＮ）の振動周波数を変
化させるようにしたことを特徴とする請求項３１の遅延
回路。
【請求項５４】前記第１の変換回路（ＣＡ）における
ユニット回路（ＵＡ）のアレイの初段に対して、前記第
１の入力信号（ＣＬＫ−Ａ）を供給して信号の伝播を開
始するようにしたことを特徴とする請求項３１の遅延回
路。
【請求項５５】前記第１の変換回路（ＣＡ）における
ユニット回路（ＵＡ）に対して、前記第１の入力信号
（ＣＬＫ−Ａ）をリセット信号として供給し、該各ユニ
ット回路（ＵＡ）における遅延作成用ゲートを、リセッ
ト状態または反転状態となるように制御するようにした
ことを特徴とする請求項３１の遅延回路。
【請求項５６】前記第１の変換回路（ＣＡ）における
初段のユニット回路（ＵＡ）の入力を固定したレベルに
設定し、前記第１の入力信号（ＣＬＫ−Ａ）が前記反転
状態を指示した時に、該第１の変換回路（ＣＡ）におけ
るアレイの信号伝播を開始するようにしたことを特徴と
する請求項５５の遅延回路。
【請求項５７】前記第２の変換回路（ＣＢ）を複数個
設け、少なくとも１つの第２の変換回路（ＣＢ）はＮＡ
ＮＤ型遅延回路を持つユニット回路（ＵＢ）からアレイ
を開始し、且つ、少なくとも１つの第２の変換回路（Ｃ
Ｂ）はＮＯＲ型遅延回路を持つユニット回路からアレイ
を開始し、そして、初段のユニット回路はインバータ型
遅延回路となるように入力レベルを固定するようにした
ことを特徴とする請求項５５の遅延回路。
【請求項５８】前記第２の変換回路（ＣＢ）における
ユニット回路（ＵＢ）のアレイの初段の入力には、前記
第１の変換回路（ＣＡ）における遅延時間を越えるよう
な長い切り替わり時間差（τ）が入力された時に、前記
ゲート段数情報（Ｎ’）を反転させる側にクランプする
ようにしたことを特徴とする請求項３１の遅延回路。
【請求項５９】前記第２の変換回路（ＣＢ）における
ユニット回路（ＵＢ）のアレイの初段には、該初段のユ
ニット回路（ＵＢ）内における遅延回路をインバータと
して動作させる側に入力をクランプするようにしたこと
を特徴とする請求項３１の遅延回路。
【請求項６０】前記第１の変換回路（ＣＡ）に対する
前記第１および第２の入力信号（ＣＬＫ−Ａ，ＣＬＫ−
Ｂ）を、クロックの切り替わりのＭ回に１度だけ定期的
に行い、前記第２のゲート段数情報（Ｎ’）を再生成す
るようにしたことを特徴とする請求項３１の遅延回路。
【請求項６１】前記再生成した第２のゲート段数情報
（Ｎ’）を、前記第２の変換回路（ＣＢ）が前記第３の
入力信号（ＩＮ）を伝播していない時に、設定し直すよ
うにしたことを特徴とする請求項６０の遅延回路。
【請求項６２】前記第２のゲート段数情報（Ｎ’）の
値の新旧の変動を、或る設定値以下として遅延時間を徐
々に変えるようにしたことを特徴とする請求項６０の遅
延回路。
【請求項６３】前記第２の変換回路（ＣＢ）を２個
（ＣＢ１，ＣＢ２）設け、入力の立ち上がり時の遅延と
入力の立ち下がり時の遅延とを別々に作るとき、該各第
２の変換回路（ＣＢ１，ＣＢ２）内の出力を合成出力ノ
ードにバス接続し、且つ、該各第２の変換回路（ＣＢ
１，ＣＢ２）内の出力部に、出力切り換え後の一定時間
内だけ所定のデータを出力する回路を設け、その他の期
間には出力インピーダンスを充分大きくするようにした
ことを特徴とする請求項６０の遅延回路。
【請求項６４】前記第２の変換回路（ＣＢ）を複数対
（ＣＢ１，ＣＢ２；ＣＢ３，ＣＢ４）設け、該各対の一
方の第２の変換回路（ＣＢ１，ＣＢ３）によって出力
（ＯＵＴ）の立ち上がりタイミングを遅延させ、該各対
の他方の第２の変換回路（ＣＢ２，ＣＢ４）によって出
力（ＯＵＴ）の立ち下がりタイミングを遅延させ、逆の
出力（ＯＵＴ）の出力切り替わりタイミングを他の出力
切り替わりタイミング作成手段によって決定し、そし
て、該各第２の変換回路（ＣＢ１，ＣＢ２；ＣＢ３，Ｃ
Ｂ４）内の出力、および、該他の出力切り替わりタイミ
ング作成手段の出力を合成出力ノードにバス接続するよ
うにしたことを特徴とする請求項６０の遅延回路。
【請求項６５】前記複数の第２の変換回路（ＣＢ）を
２Ｍ個設け、供給される第３の入力信号（ＩＮ）のＭ倍
の周波数を有する出力信号を出力するようにしたことを
特徴とする請求項６４の遅延回路。
【請求項６６】前記複数の第２の変換回路（ＣＢ）毎
に微調整遅延回路（ＤＡ）を設け、該各第２の変換回路
（ＣＢ）毎に前記第３の入力信号（ＩＮ）に同期したタ
イミング周波数を有する出力信号を出力するようにした
ことを特徴とする請求項６４の遅延回路。
【請求項６７】前記複数の第２の変換回路（ＣＢ）内
に、他の種類の遅延時間を電気的に制御可能な遅延回路
を設け、該遅延回路の制御により、該第２の変換回路
（ＣＢ）の遅延時間を調整するようにしたことを特徴と
する請求項３１の遅延回路。
【請求項６８】前記第２の変換回路（ＣＢ）を奇数個
設け、該各第２の変換回路（ＣＢ）の入力および出力を
リング発振器を形成するように接続し、前記第１の変換
回路（ＣＡ）で設定する時間（τ）のＬ／Ｍ倍（Ｌ，Ｍ
は整数）の周期を持たせるようにしたことを特徴とする
請求項３１の遅延回路。
【請求項６９】前記第２の変換回路（ＣＢ）を偶数個
設けると共に、奇数個のインバータ・ゲートをさらに設
け、該各第２の変換回路（ＣＢ）の入力および出力を該
インバータ・ゲートを介してリング発振器を形成するよ
うに接続し、前記第１の変換回路（ＣＡ）で設定する時
間（τ）のＬ／Ｍ倍（Ｌ，Ｍは整数）の周期を持たせる
ようにしたことを特徴とする請求項３１の遅延回路。
【請求項７０】前記第２の変換回路（ＣＢ）内に、他
の種類の遅延時間を電気的に制御可能な遅延回路（Ｄ
Ｄ）を設け、いずれかの第２の変換回路（ＣＢ）の出力
の切り替わりタイミングを、外部のクロック信号の出力
切り替わりタイミングに同期させるように該遅延回路
（ＤＤ）の遅延時間を制御し、前記第１の変換回路（Ｃ
Ａ）で設定する時間（τ）のＬ／Ｍ倍（Ｌ，Ｍは整数）
の周期を持たせるようにしたことを特徴とする請求項６
８または６９の遅延回路。
【請求項７１】前記第２の変換回路（ＣＢ）内に、他
の種類の遅延時間が製造条件によるバラツキを反映する
固定時間の遅延回路（ＤＥ）を設け、いずれかの第２の
変換回路（ＣＢ）の出力の切り替わりタイミングを、外
部のクロック信号の出力切り替わりタイミングに同期さ
せるように該遅延回路（ＤＥ）の遅延時間を制御し、該
外部のクロック信号よりも該固定時間だけ早く切り替わ
る内部クロックを作成するようにしたことを特徴とする
請求項７０の遅延回路。