JP2009295225A - ディレイパルス発生回路、および半導体記憶装置 - Google Patents

Abstract

【課題】入力信号を基にディレイパルスを発生させる場合に、ディレイパルスのパルス幅の温度依存性を低減できるディレイパルス発生回路を提供する。
【解決手段】入力信号Ａから所定のパルス幅のディレイパルスを生成するため使用されるディレイ回路を、ディレイ量が温度の上昇に伴い増加する通常ディレイ回路４１〜４４と、ディレイ量が温度の上昇に伴い減少する逆温度特性ディレイ回路３１〜３４と、で構成する。そして、通常ディレイ回路４１〜４４におけるディレイ量と、逆温度特性ディレイ回路３１〜３４におけるディレイ量とを合わせて、温度依存性を低減させたディレイ量を得るようにし、このディレイ量を基にディレイパルスを生成する。
【選択図】図１

Description

本発明は、入力信号からディレイパルスを発生させる場合に、ディレイパルスのパルス幅の温度依存性を低減できるディレイパルス発生回路、および該ディレイパルス発生回路を備える半導体記憶装置に関する。

図１０は、一般的な半導体記憶装置の構成例を示す図であり、フラッシュメモリ(flash memory)の例を示したものである。また、メモリセルからデータを読み出す回路部分を示したものである。図１０に示すフラッシュメモリにおいて、メモリセルアレイ１３にはワード線とビット線の交点にメモリセルＭＣが配置されており、このメモリセルＭＣは、ＭＯＳトランジスタ内部に設けた電極に荷電粒子（電子またはホール）を蓄積させることにより情報を記憶するフラシュ型のメモリセルである。

このメモリセルアレイ１３内のメモリセルＭＣの選択は、アドレスデコーダ１２により行なわれる。アドレスデコーダ１２では、アドレス信号ＡＤＲを基に、メモリセルアレイ１３に対するロウアドレスＸとカラムアドレスＹを生成する。このロウアドレスＸとカラムアドレスＹによりメモリセルアレイ１３内のワード線およびビット線が活性化されメモリセルＭＣが選択される。

このフラッシュメモリにおいて、ランダムリードアクセスを行なう場合は、アドレスデコーダ１２よりメモリセルアレイ１３に対するロウアドレスＸとカラムアドレスＹを生成するとともに、アドレス信号ＡＤＲの遷移をアドレス遷移検出回路１１により検出する。アドレス遷移検出回路１１においてアドレス信号ＡＤＲの遷移が検出されると、アドレス遷移検出回路１１はアドレス遷移検出信号Ａを生成してディレイ（Ｄｅｌａｙ）パルス発生回路１４に送る。ディレイパルス発生回路１４では、アドレス遷移検出回路１１から受け取ったアドレス遷移検出信号Ａを基に、この信号に同期し、かつ所定の時間幅を持つディレイパルスＢを発生する。データ読出回路１５では、ディレイパルス発生回路１４から送られるディレイパルスＢを基にして、ビット線充電回路１６によるビット線の充電や、センスアンプ１７の活性化を行い、メモリセルＭＣに記憶されたデータを読み出す。

このように、フラッシュメモリのランダムリードアクセスにおいては、アドレス信号ＡＤＲの遷移を検知するアドレス遷移検出信号Ａを基に基準となるディレイパルスを発生してメモリセルのデータを読み出している。そのため、基準となるディレイパルスのパルス幅の設定により、アクセス時間が制限されることになる。

図１１は、従来技術のディレイパルス発生回路の構成例と動作を説明するための図である。図１１（Ａ）に示すディレイパルス発生回路は、ＰＭＯＳトランジスタ（ＰｃｈＭＯＳトランジスタ）ＱｐとＮＭＯＳトランジスタ（ＮｃｈＭＯＳトランジスタ）Ｑｎとで構成されるインバータの出力ノードに積分回路（抵抗Ｒとキャパシタ素子Ｃ）を接続したディレイ回路５１および５２を、２段に接続して構成されている。入力信号Ａは各ディレイ回路５１および５２によりディレイ（遅延）される。そして、ＮＯＴ回路Ｉｎｖ１、Ｉｎｖ２と、ＮＡＮＤ回路Ｎ１の論理動作により、図１１（Ｂ）に示すように、入力信号Ａから出力信号Ｂをディレイパルスとして生成する。この場合、入力信号Ａから生成されるディレイパルス（出力信号Ｂ）のパルス幅は、図１１（Ａ）に示す初段のディレイ回路５１によるディレイ時間Δｔ１と、後段のディレイ回路５２によるディレイ時間Δｔ２とを総合したディレイ時間（Δｔ１＋Δｔ２）に応じたパルス幅となる。

ところで、図１１（Ａ）に示す回路では、ディレイパルス発生回路の動作温度により、ディレイパルスのパルス幅が変化してしまうという問題がある。これは、ＲＣ積分回路の抵抗Ｒの温度変化（温度が上昇すると抵抗値が増加）や、トランジスタの閾値電圧の変化等により生じるものである。図１１（Ｃ）は、ディレイパルスのパルス幅の温度変化を説明するための図である。図１１（Ｃ）に示すように、ディレイパルス幅は、低温、室温、高温の順にパルス幅が増加する。例えば、−４０℃〜２００℃の範囲で、低温時のパルス幅（ΔＴＬ）に対し高温時のパルス幅（ΔＴＨ）が２〜３倍になることがある。

ランダムアクセスの高速化を行う場合は、メモリセルの電流特性と、基準となるディレイパルスのパルス幅により制限されるが、ディレイパルスのパルス幅が低温、高温時で大きく異なってしまう。このため、従来のディレイパルス発生回路でデータ読み出し可能なパルス幅設定を行った場合に、アクセス高速化が非常に困難となるという問題があった。すなわち、高速化を図るために高温におけるディレイパルス幅が短くなるように設定すると、低温でディレイパルス幅が足りなくなり、データの読み取りが行なえなくなるという問題があった。一方、低温でディレイパルス幅を設定すると高温でのデータ読み取り速度が遅くなるという問題があった。従来は、−４０℃から１０５℃程度の温度範囲を考慮すれば足りたが、今後は、車載機器などに使用するために−４０℃から２００℃の動作温度範囲が要求されており、上記ディレイパルス幅の温度変化の問題が解決されることが望まれていた。
なお、このような従来技術として、特許文献１が知られている。
特開２００４−３２６９５１号公報

上述したように、従来技術のディレイパルス発生回路では、ディレイパルスのパルス幅に温度依存性があり、低温でパルス幅が短く、高温でパルス幅が長くなる。このため、高温においてデータ読出し可能な最短パルス幅設定をした場合に、低温でデータ読み出しが出来なくなるという問題があった。従って、低温においてデータ読み出し可能な最短パルス幅の設定を行う必要がある。しかし、低温で読み出し可能なパルス幅を設定した場合は、高温でディレイパルス幅が長くなり、ランダムリードアクセスの高速化が困難になるという問題があった。

本発明はかかる実情に鑑みなされたものであり、本発明の第１の目的は、ディレイパルスのパスル幅の温度依存性を低減できるディレイパルス発生回路を提供することにある。また、本発明の第２の目的は、本発明のディレイパルス発生回路を使用することにより、ディレイパルスのパルス幅の温度依存性を低減し、ランダムリードアクセスの高速化を図ることができる半導体記憶装置を提供することにある。

本発明は上記課題を解決するためになされたものであり、本発明のディレイパルス発生回路は、入力信号を遅延させるディレイ回路を有し、前記ディレイ回路のディレイ量を基に前記入力信号から所定のパルス幅のディレイパルスを生成するディレイパルス発生回路であって、前記ディレイ回路は、ディレイ量が温度の上昇に伴い増加する通常ディレイ回路と、ディレイ量が温度の上昇に伴い減少する逆温度特性ディレイ回路と、で構成され、前記通常ディレイ回路におけるディレイ量と、前記逆温度特性ディレイ回路におけるディレイ量とを基に、パルス幅の温度による変化を低減させたディレイパルスを生成することを特徴とする。
上記構成からなる本発明のディレイパルス発生回路では、ディレイ回路を使用してディレイパルスを発生させる場合に、ディレイ量が温度の上昇に伴い増加する通常ディレイ回路と、ディレイ量が温度の上昇に伴い減少する逆温度特性ディレイ回路と組み合わせ、ディレイ量の温度依存を低減させる。
これにより、ディレイパルスのパスル幅の温度依存性を低減できるディレイパルス発生回路を提供することができる。また、本発明のディレイパルス発生回路を使用することにより、ディレイパルスのパルス幅の温度依存性を低減し、半導体記憶装置におけるランダムリードアクセスの高速化を図ることができる。

また、本発明のディレイパルス発生回路は、前記通常ディレイ回路が、個々に所定のディレイ量を有する複数段の通常ディレイ回路で構成されるとともに、前記逆温度特性ディレイ回路が、個々に所定のディレイ量を有する複数段の逆温度特性ディレイ回路で構成されることを特徴とする。
上記構成からなる本発明のディレイパルス発生回路では、複数段の通常ディレイ回路と、複数段の逆温度特性ディレイ回路とでディレイ回路を構成する。
これにより、ディレイパルスのパルス幅の温度依存性を低減できると共に、ディレイ回路の段数を調整することにより所望のパルス幅のディレイパルスを生成することができる。

また、本発明のディレイパルス発生回路は、前記逆温度特性ディレイ回路は、第１のＰＭＯＳトランジスタＱ１１のドレインと第１のＮＭＯＳトランジスタＱ１２のドレインとが共通ノードＮｒにより接続されると共に、前記第１のＰＭＯＳトランジスタＱ１１のゲートと前記第１のＮＭＯＳトランジスタＱ１２のゲートとが共通接続されてなるインバータと、前記第１のＰＭＯＳトランジスタＱ１１のソースにドレインが接続され、ソースが高レベルの電源ＶＤＤに接続される第２のＰＭＯＳトランジスタＱ１３と、前記第１のＮＭＯＳトランジスタＱ１２のソースにドレインが接続され、ソースが低レベルの電源ＶＳＳに接続される第２のＮＭＯＳトランジスタＱ１４と、前記共通ノードＮｒに接続されるキャパシタ素子と、を備え、前記第２のＰＭＯＳトランジスタＱ１３のゲートには、該ＰＭＯＳトランジスタＱ１３に流れる電流を制御するための第１のバイアス信号ＰＢＩＡＳであって、温度の上昇に応じて電位が減少するバイアス信号ＰＢＩＡＳが印加され、前記第２のＮＭＯＳトランジスタＱ１４のゲートには、該ＮＭＯＳトランジスタＱ１４に流れる電流を制御するためのバイアス信号ＮＢＩＡＳであって、温度の上昇に応じて電位が増加するバイアス信号ＮＢＩＡＳが印加され、前記インバータに入力された信号をディレイさせた信号を前記共通ノードＮｒから出力するように構成されたことを特徴とする。
上記構成からなる本発明のディレイパルス発生回路では、逆温度特性ディレイ回路を、クロックトインバータ形式のインバータの出力側にキャパシタ素子を接続して構成する。この場合に、電源ＶＤＤにソースが接続されるＰＭＯＳトランジスタＱ１３のゲートに、温度の上昇に応じて電位が減少するバイアス信号ＰＢＩＡＳを印加し、ソースが電源ＶＳＳに接続される第２のＮＭＯＳトランジスタＱ１４のゲートに、温度の上昇に応じて電位が増加するバイアス信号ＮＢＩＡＳを印加する。
これにより、ディレイ量が温度の上昇に伴い減少する逆温度特性ディレイ回路を容易に実現することができる。

また、本発明のディレイパルス発生回路は、前記逆温度特性ディレイ回路において、前記第２のＰＭＯＳトランジスタＱ１３および第２のＮＭＯＳトランジスタＱ１４のＷ／Ｌ比の設定、または前記キャパシタ素子の容量の設定により、前記ディレイ量を調整することを特徴とする。
上記構成からなる本発明のディレイパルス発生回路では、逆温度特性ディレイ回路において、第２のＰＭＯＳトランジスタＱ１３および第２のＮＭＯＳトランジスタＱ１４のＷ／Ｌ比の設定、またはキャパシタ素子の容量の設定により、ディレイ量を調整する。
これにより、逆温度特性ディレイ回路のディレイ量を容易に設定することができる。

また、本発明のディレイパルス発生回路は、前記通常ディレイ回路は、第３のＰＭＯＳトランジスタＱ２１のドレインと第３のＮＭＯＳトランジスタＱ２２のドレインとが共通ノードＮｏにより接続されると共に、前記第３のＰＭＯＳトランジスタＱ２１のゲートと前記第３のＮＭＯＳトランジスタＱ２２のゲートとが共通接続されてなるインバータと、前記第３のＰＭＯＳトランジスタＱ２１のソースにドレインが接続され、ソースが高レベルの電源ＶＤＤに接続される第４のＰＭＯＳトランジスタＱ２３と、前記第３のＮＭＯＳトランジスタＱ２２のソースにドレインが接続され、ソースが低レベルの電源ＶＳＳに接続される第４のＮＭＯＳトランジスタＱ２４と、前記共通ノードＮｏに接続されるキャパシタ素子と、を備え、前記第４のＰＭＯＳトランジスタＱ２３のゲートには、前記電源ＶＳＳの電圧が印加され、前記第４のＮＭＯＳトランジスタＱ２４のゲートには、前記電源ＶＤＤの電圧が印加され、前記インバータに入力された信号をディレイさせた信号を前記共通ノードＮｏから出力するように構成されたことを特徴とする。
上記構成からなる本発明のディレイパルス発生回路では、通常ディレイ回路を、クロックトインバータ形式のインバータの出力側にキャパシタ素子を接続して構成する。この場合に、電源ＶＤＤにソースが接続されるＰＭＯＳトランジスタＱ２３のゲートに電源ＶＳＳの電圧を印加し、ソースが電源ＶＳＳに接続されるＮＭＯＳトランジスタＱ２４のゲートに電源ＶＤＤの電圧を印加する。すなわち、ＰＭＯＳトランジスタＱ２３とＮＭＯＳトランジスタＱ２４を常時オンにする。
これにより、ディレイ量が温度の上昇に伴い増加する通常ディレイ回路を容易に実現することができる。

また、本発明のディレイパルス発生回路は、前記ディレイパルス発生回路は、前記第１のバイアス信号ＰＢＩＡＳおよび前記第２のバイアス信号ＮＢＩＡＳを生成するためのバイアス発生回路を備え、前記バイアス発生回路は、ソースが電源ＶＤＤに接続されて負荷として作用する第５のＰＭＯＳトランジスタＱ１および第６のＰＭＯＳトランジスタＱ２と、ソースが電源ＶＳＳに接続されてスイッチとして作用する第５のＮＭＯＳトランジスタＱ７および第６のＮＭＯＳトランジスタＱ８と、を有し、前記第５のＰＭＯＳトランジスタＱ１のドレインにソースが接続される第７のＰＭＯＳトランジスタＱ３と、前記第７のＰＭＯＳトランジスタＱ３のゲートに接続されて第１の共通ノードＮｐを形成するゲートおよびドレインと、前記第６のＰＭＯＳトランジスタＱ２のドレンイに接続されたソースとを有する第８のＰＭＯＳトランジスタＱ４と、前記第７のＰＭＯＳトランジスタＱ３のドレインに接続されて第２の共通ノードＮｎを形成するゲートおよびドレインと、前記第５のＮＭＯＳトランジスタＱ７のドレインに接続されたソースとを有する第７のＮＭＯＳトランジスタＱ５と、前記第８のＰＭＯＳトランジスタＱ４のドレインに接続されたドレインと、前記第７のＮＭＯＳトランジスタＱ５のゲートに接続されたゲートとを有する第８のＮＭＯＳトランジスタＱ６と、前記第８のＮＭＯＳトランジスタＱ６のソースと前記第６のＮＭＯＳトランジスタＱ８のドレインとの間に接続されたポリ抵抗Ｒｐと、を備え、前記第１の共通ノードＮｐから前記バイアス信号ＰＢＩＡＳ出力され、前記第２の共通ノードＮｎから前記バイアス信号ＮＢＩＡＳ出力されること、を特徴とする。
上記構成からなる本発明のディレイパルス発生回路では、バイアス発生回路を有し、このバイアス発生回路はウィルソンカレントミラー（Wilson current mirror）回路を基本に構成されており、第７のＰＭＯＳトランジスタＱ３と第８のＰＭＯＳトランジスタＱ４とで構成されるカレントミラー回路と、第７のＮＭＯＳトランジスタＱ５と第８のＮＭＯＳトランジスタＱ６とで構成されるカレントミラー回路と、がカスケードに接続されたカレントミラー回路を備えている。また、第８のＮＭＯＳトランジスタＱ６のソース側と電源ＶＳＳ側との間にポリ抵抗Ｒｐが挿入される。そして、第８のＰＭＯＳトランジスタＱ４のドレイン側（共通ノードＮｐ）からバイアス信号ＰＢＩＡＳを出力し、第７のＮＭＯＳトランジスタＱ５のドレイン側（共通ノードＮｎ）からバイアス信号ＮＢＩＡＳを出力する。
これにより、ウィルソンカレントミラーを使用して、容易にバイアス信号ＰＢＩＡＳおよびＮＢＩＡＳを生成することができる。

また、本発明のディレイパルス発生回路は、前記バイアス発生回路において、前記ポリ抵抗Ｒｐの抵抗値により前記バイアス信号ＰＢＩＡＳおよびＮＢＩＡＳの信号レベルを設定することを特徴とする。
上記構成からなる本発明のディレイパルス発生回路では、バイアス発生回路から出力されるバイアス信号ＰＢＩＡＳおよびＮＢＩＡＳの信号レベルを、ポリ抵抗Ｒｐの抵抗値により設定できるようにしたので、これにより、ポリ抵抗Ｒｐの抵抗値により、ディレイパルス発生回路におけるディレイ量の設定が行なえる。

また、本発明の半導体記憶装置は、ワード線とビット線の交点にメモリセルが配置されるメモリセルアレイと、アドレス信号を基に前記メモリセルアレイからメモリセルを選択するアドレスデコーダと、前記アドレス信号の遷移を検出しアドレス遷移検出信号を生成するアドレス遷移検出回路と、前記アドレス遷移検出回路により生成されたアドレス遷移検出信号を基に、所定のパルス幅を持つディレイパルスを生成するディレイパルス発生回路と、前記ディレイパルスを基にして、メモリセルに記憶された情報を読み出すデータ読出回路とを備える半導体記憶装置において、前記ディレイパルス発生回路は、ディレイ量が温度の上昇に伴い増加する通常ディレイ回路と、ディレイ量が温度の上昇に伴い減少する逆温度特性ディレイ回路と、を備え、前記通常ディレイ回路におけるディレイ量と、前記逆温度特性ディレイ回路におけるディレイ量とを基に、パルス幅の温度による変化を低減させたディレイパルスを生成することを特徴とする。
上記構成からなる本発明の半導体記憶装置では、ディレイパルス幅の温度依存性を低減したディレイパルス発生回路を備える。
これにより、半導体記憶装置におけるランダムリードアクセスの高速化を図ることができる。

また、本発明の半導体記憶装置は、前記メモリセルがフラッシュメモリで構成されることを特徴とする。
これにより、フラッシュメモリにおけるランダムリードアクセスの高速化を図ることができる。

本発明のディレイパルス発生回路においては、ディレイパルスのパルス幅の温度依存性を低減できる。また、本発明の半導体記憶装置においては、本発明のディレイパルス発生回路を使用することにより、ディレイパルスのパルス幅の温度依存性を低減し、ランダムリードアクセスの高速化を図ることができる。

以下、本発明の実施の形態を、図面を参照して説明する。

図１は、本発明の実施の形態に係わるディレイパルス発生回路の構成を示す図である。

図１に示すように、本発明のディレイパルス発生回路は、バイアス（ＢＩＡＳ）発生回路２１と、複数段が直列に接続されて構成される逆温度特性ディレイ回路３１〜３４と、複数段が直列に接続されて構成される通常ディレイ回路４１〜４４とで構成されている。なお、図１に示す例では、４段構成の逆温度特性ディレイ回路３１〜３４と、同じく４段構成の通常ディレイ回路４１〜４４とを縦続接続して構成した例を示しているが、逆温度特性ディレイ回路の段数、および通常ディレイ回路の段数は４段に限らず、何段であってもよい。この段数は、個々のディレイ回路における信号のディレイ量（遅延量）と、必要とするディレイパルスのパルス幅とに応じて決められる。

通常ディレイ回路４１〜４４は、図１１に示す従来技術のディレイパルス発生回路と同様な温度特性を持つディレイ回路であり、温度が上昇するに従いディレイ量（ディレイ時間）が増大する回路である。一方、逆温度特性ディレイ回路３１〜３４は、通常ディレイ回路とは逆の温度特性、すなわち、温度が上昇するに従いディレイ量が減少する回路である。この逆温度特性ディレイ回路３１〜３４におけるディレイ量は、バイアス発生回路２１により生成されるバイアス信号ＰＢＩＡＳおよびＮＢＩＡＳにより制御される（バイアス信号ＰＢＩＡＳおよびＮＢＩＡＳについては後述する）。

上記構成により、入力信号Ａは、逆温度特性を持ったディレイ量と通常の温度特性を持ったディレイ量が加算されたディレイ量「逆温度特性のディレイ量＋通常温度特性のディレイ量」を持つ出力信号Ｇが生成される。このように、本発明のディレイパルス発生回路では、全体の構成として、逆温度特性ディレイ回路の段数と、通常ディレイ回路の段数の組み合わせにより、ディレイ量を調整できるともに、ディレイ量の温度依存性を低減するように構成されている。

図２は、図１に示すディレイパルス発生回路内のバイアス発生回路２１の構成例を示す図である。また、図２は、バイアス発生回路２１の動作を説明するための図である。

図２に示すバイアス発生回路２１は、周知のウィルソンカレントミラー（Wilson current mirror）を基本に構成されたバイアス発生回路であり、逆温度特性ディレイ回路３１〜３４で使用されるバイアス信号ＰＢＩＡＳおよびＮＢＩＡＳを生成するための回路である。

図１に示すバイアス発生回路２１は、ＰＭＯＳトランジスタＱ１およびＱ２を負荷とし、１段目のカレントミラーを構成するＰＭＯＳトランジスタＱ３およびＱ４と、２段目のカレントミラーを構成するＮＭＯＳトランジスタＱ５およびＱ６と、ポリ抵抗Ｒｐ（抵抗値１．８ＫΩ）とからなるウィルソンカレントミラー回路で構成される。

この構成において、負荷となるＰＭＯＳトランジスタＱ１およびＱ２は、それぞれ異なるＷ／Ｌ比（W/L ratio）のトランジスタであり、また、カレントミラーを構成するＰＭＯＳトランジスタＱ３およびＱ４、ＮＭＯＳトランジスタＱ５およびＱ６もそれぞれ異なるＷ／Ｌ比のトランジスタである。（なお、各トランジスタのＷ／Ｌ比の例が、図２中の各トランジスタの記号に添えて示されている。）

このバイアス発生回路２１では、ポリ抵抗Ｒｐの抵抗値と、各トランジスタのＷ／Ｌ比により、回路内に所望の電流を流し、バイアス信号ＰＢＩＡＳおよびＮＢＩＡＳを生成するように構成されている。

ＮＭＯＳトランジスタＱ７、Ｑ８、およびＰＭＯＳトランジスタＱ９は、このバイアス発生回路２１を活性化するイネーブル信号ＥＮＡＢＬＥに応じて、回路を動作させるか、回路動作を停止させるかを制御するためのトランジスタである。また、ＮＭＯＳトランジスタＱ１０は、このバイアス発生回路２１を活性化するイネーブル信号ＥＮＡＢＬＥが非活性の場合に、出力されるバイアス信号ＰＢＩＡＳおよびＮＢＩＡＳを固定電位（ＰＢＩＡＳを‘ＶＳＳ’、ＮＢＩＡＳを‘ＶＤＤ’）に設定するためのスイッチ用のトランジスタである。

このイネーブル信号ＥＮＡＢＬＥにより、バイアス発生回路２１の起動と停止を制御できる共に、逆温度特性ディレイ回路３１〜３４におけるディレイ動作を逆温度特性のディレイ動作にするか、または通常温度特性のディレイ動作にするかを制御できる。

図２（Ｂ）は、上記構成のバイアス発生回路２１により生成されるバイアス信号ＰＢＩＡＳおよびＮＢＩＡＳの例を示している。

図２（Ｂ）に示すように、イネーブル信号ＥＮＡＢＬＥが初期状態（‘ＶＳＳ＝０’）にある場合は、バイアス信号ＰＢＩＡＳは、‘０’レベルであり、バイアス信号ＮＢＩＡＳは、電源レベル（‘ＶＤＤ’）である。

そして、イネーブル信号ＥＮＡＢＬＥが有効（‘ＶＤＤ’レベル）になると、温度により制御されたバイアス信号ＰＢＩＡＳおよびＮＢＩＡＳが出力される。

図３は、バイアス発生回路２１の温度特性データを示す図であり、図３（Ａ）は、動作温度が、−４０℃、２５℃、２００℃に変化した場合のポリ抵抗Ｒｐの抵抗値の変化と、バイアス信号ＰＢＩＡＳおよびＮＢＩＡＳの出力電圧の変化を表で示したものある。また、図３（Ｂ）は、動作温度が、−４０℃、２５℃、２００℃に変化した場合のポリ抵抗Ｒｐの抵抗値の変化をグラフで示したものである。

このように、動作温度が変化するとポリ抵抗Ｒｐの抵抗値が変化し、温度変化に応じたバイアス信号ＰＢＩＡＳおよびＮＢＩＡＳを生成することができる。

すなわち、温度が低いときは、バイアス信号ＮＢＩＡＳの電位が低く、バイアス信号ＰＢＩＡＳ電位が高くなり、逆温度特性ディレイ回路３１〜３４のディレイ時間が大きくなる方向に動作する。一方、温度が高いときは、バイアス信号ＮＢＩＡＳの電位が高く、バイアス信号ＰＢＩＡＳ電位が低くなり、逆温度特性ディレイ回路３１〜３４のディレイ時間が小さくなる方向に動作する。

このバイアス発生回路２１により生成されたバイアス信号ＰＢＩＡＳおよびＮＢＩＡＳを、逆温度特性ディレイ回路３１〜３４のそれぞれに供給することにより、逆温度特性ディレイ回路３１〜３４において、温度が上昇するにつれてディレイ量が減少する逆温度特性を実現することができる。

なお、前述の第５のＰＭＯＳトランジスタＱ１は、ＰＭＯＳトランジスタＱ１が相当し、前述の第６のＰＭＯＳトランジスタＱ２は、ＰＭＯＳトランジスタＱ２が相当し、前述の第５のＮＭＯＳトランジスタＱ７は、ＮＭＯＳトランジスタＱ７が相当し、前述の第６のＮＭＯＳトランジスタＱ８は、ＮＭＯＳトランジスタＱ８が相当する。また、前述の第７のＰＭＯＳトランジスタＱ３は、ＰＭＯＳトランジスタＱ３が相当し、前述の第８のＰＭＯＳトランジスタＱ４は、ＰＭＯＳトランジスタＱ４が相当する。また、前述の第７のＮＭＯＳトランジスタＱ５は、ＮＭＯＳトランジスタＱ５が相当し、前述の第８のＮＭＯＳトランジスタＱ６は、ＮＭＯＳトランジスタＱ６が相当する。また、前述の第１のバイアス信号ＰＢＩＡＳは、バイアス信号ＰＢＩＡＳが相当し、前述の２のバイアス信号ＮＢＩＡＳは、バイアス信号ＮＢＩＡＳが相当する。

図４は、図１に示す逆温度特性ディレイ回路３１〜３４の構成例を示す図である。図４に示す逆温度特性ディレイ回路は、ＰＭＯＳトランジスタＱ１１およびＱ１３と、ＮＭＯＳトランジスタＱ１２およびＱ１４と、からなるクロックトインバータの形式で構成される。また、その出力ノードＮｒと電源ＶＤＤ側との間にキャパシタ素子Ｃ１１が接続され、出力ノードＮｒと電源ＶＳＳ側との間にキャパシタ素子Ｃ１２が接続されて構成されている。

そして、ＰＭＯＳトランジスタＱ１３のゲート端子にはバイアス信号ＰＢＩＡＳが入力され、ＮＭＯＳトランジスタＱ１４のゲート端子にはバイアス信号ＮＢＩＡＳが入力される。このバイアス信号ＰＢＩＡＳおよびＮＢＩＡＳは、バイアス発生回路２１から供給される信号である。

上記構成において、逆温度特性ディレイ回路におけるディレイ量は、バイアス信号ＰＢＩＡＳおよびＮＢＩＡＳにより制御される。また、ディレイ量は、ＰＭＯＳトランジスタＱ１３、ＮＭＯＳトランジスタＱ１４のサイズ（Ｗ／Ｌ比）と、キャパシタ素子Ｃ１１およびＣ１２の容量により調整される。（なお、各トランジスタのＷ／Ｌ比の例が、図４中の各トランジスタの記号に添えて示されている。）

例えば、温度が上昇すると、バイアス信号ＰＢＩＡＳの電位が低くなり、バイアス信号ＮＢＩＡＳの電位が高くなる。これにより、ＰＭＯＳトランジスタＱ１３に流れる電流が増加し、その結果、キャパシタ素子Ｃ１１およびＣ１２に流れる電流が増加し、キャパシタ素子Ｃ１１およびＣ１２は早く充電されるようになり、ディレイ量が減少する。

逆に温度が低下すると、バイアス信号ＰＢＩＡＳの電位が高くなり、バイアス信号ＮＢＩＡＳの電位が低くなる。これにより、ＰＭＯＳトランジスタＱ１３に流れる電流が減少し、その結果、キャパシタ素子Ｃ１１およびＣ１２に流れる電流が減少し、キャパシタ素子Ｃ１１およびＣ１２は遅く充電されることになり、ディレイ量が増加する。

これにより、温度が上昇するとディレイ量が減少し、温度が低下するとディレイ量が増加する、逆温度特性のディレイ回路を構成できると共に、ディレイ量を、ＰＭＯＳトランジスタＱ１３、ＮＭＯＳトランジスタＱ１４のサイズ（Ｗ／Ｌ比）と、キャパシタ素子Ｃ１１およびＣ１２の容量により調整できる逆温度特性ディレイ回路を構成することができる。（なお、各トランジスタのＷ／Ｌ比の例が、図４中の各トランジスタに添えて示されている。）

なお、前述の第１のＰＭＯＳトランジスタＱ１１は、ＰＭＯＳトランジスタＱ１１が相当し、前述の第１のＮＭＯＳトランジスタＱ１２は、ＮＭＯＳトランジスタＱ１２が相当し、前述の第２のＰＭＯＳトランジスタＱ１３は、ＰＭＯＳトランジスタＱ１３が相当し、前述の第２のＮＭＯＳトランジスタＱ１４は、ＮＭＯＳトランジスタＱ１４が相当する。

図５は、図１に示す通常ディレイ回路４１〜４４の構成例を示す図である。図５に示す通常ディレイ回路は、ＰＭＯＳトランジスタＱ２１およびＱ２３と、ＮＭＯＳトランジスタＱ２２およびＱ２４と、からなるクロックトインバータの形式で構成される。また、その出力ノードＮｏと電源ＶＤＤ側との間にキャパシタ素子Ｃ２１が接続され、出力ノードＮｏと電源ＶＳＳ側との間にキャパシタ素子Ｃ２２が接続されて構成されている。

そして、ＰＭＯＳトランジスタＱ２３のゲート端子には固定電位として電源ＶＳＳの電圧が印加され、ＮＭＯＳトランジスタＱ２４のゲート端子には固定電位として電源ＶＤＤの電圧が印加される。すなわち、ＰＭＯＳトランジスタＱ２３とＮＭＯＳトランジスタＱ２４は常時オンになる。

上記構成において、ＰＭＯＳトランジスタＱ２３およびＮＭＯＳトランジスタＱ２４に流れる電流は制御されず、ＰＭＯＳトランジスタＱ２３は単なる負荷として作用する。

これにより、温度が上昇するとディレイ量が増加し、温度が低下するとディレイ量が減少する通常ディレイ回路を構成できると共に、ディレイ量を、ＰＭＯＳトランジスタＱ２３のサイズ（Ｗ／Ｌ比）と、キャパシタ素子Ｃ２１およびＣ２２の容量により調整できる通常ディレイ回路を構成することができる。（なお、各トランジスタのＷ／Ｌ比の例が、図５中の各トランジスタの記号に添えて示されている。）

なお、前述の第３のＰＭＯＳトランジスタＱ２１は、ＰＭＯＳトランジスタＱ２１が相当し、前述の第３のＮＭＯＳトランジスタＱ２２は、ＮＭＯＳトランジスタＱ２２が相当し、前述の第４のＰＭＯＳトランジスタＱ２３は、ＰＭＯＳトランジスタＱ２３が相当し、前述の第４のＮＭＯＳトランジスタＱ２４は、ＮＭＯＳトランジスタＱ２４が相当する。

図６は、通常ディレイ回路における波形例を示す図であり、図５に示す逆温度特性ディレイ回路のシミュレーション結果を示す図であり、通常ディレイ回路を７段構成とした場合の例である。

図６において縦軸は電圧（Ｖ）を、横軸は時間（ｎｓ）を示している。また、時刻ｔ１をディレイの開始点としている。また、波形Ｌは、低温（−４０℃）時のディレイ量（ΔＴＬ）を示し、波形Ｍは、室温（２５℃）時のディレイ量（ΔＴＭ）を示し、波形Ｈは、高温（２００℃）時のディレイ量（ΔＴＨ）を示している。

図６に示すように、通常ディレイ回路においては、低温（−４０℃）、室温（２５℃）、高温（２００℃）と温度が上昇するに従い、ディレイ量が増加していることが分かる。

図７は、逆温度特性ディレイ回路におけるディレイ量と、この逆温度特性ディレイ回路に入力されるバイアス信号ＰＢＩＡＳ、およびバイアス信号ＮＢＩＡＳの波形例を示す図であり、図４に示す逆温度特性ディレイ回路を７段構成とした場合のシミュレーション結果を示す図である。

図７において縦軸は電圧（Ｖ）を、横軸は時間（ｎｓ）を示し、時刻ｔ１はディレイの開始点を示している。波形Ｌは、低温（−４０℃）時のディレイ量を示し、波形Ｍは、室温（２５℃）時のディレイ量を示し、波形Ｈは、高温（２００℃）時のディレイ量を示している。

また、波形Ｐ−４０は、低温（−４０℃）におけるバイアス信号ＰＢＩＡＳを示し、波形Ｐ２５は、室温（２５℃）におけるバイアス信号ＰＢＩＡＳを示し、波形Ｐ２００は、高温（２００℃）におけるバイアス信号ＰＢＩＡＳを示している。波形Ｎ−４０は、低温（−４０℃）におけるバイアス信号ＮＢＩＡＳを示し、波形Ｎ２５は、室温（２５℃）におけるバイアス信号ＮＢＩＡＳを示し、波形Ｎ２００は、高温（２００℃）におけるバイアス信号ＮＢＩＡＳを示している。

図７に示すように、バイアス信号ＰＢＩＡＳは、低温（−４０℃）時のＰ−４０と、室温（２５℃）時のＰ２５と、高温（２００℃）時のＰ２００と、温度が上昇するに従い、電位が低下していることが分かる。一方、バイアス信号ＮＢＩＡＳは、低温（−４０℃）時のＮ−４０と、室温（２５℃）時のＮ２５と、高温（２００℃）時のＮ２００と、温度が上昇するに従い、電位が上昇していることが分かる。

なお、図８は、図７に示すディレイ量の波形Ｈ、Ｍ、Ｌの時刻の単位を変更し、時刻の軸方向に引き伸ばした波形Ｈ、Ｍ、Ｌを示したものである。

図８においては、図７と同様に時刻ｔ１をディレイの開始点としている。また、波形Ｌは、低温（−４０℃）時のディレイ量（ΔＴＬ）を示し、波形Ｍは、室温（２５℃）時のディレイ量（ΔＴＭ）を示し、波形Ｈは、高温（２００℃）時のディレイ量（ΔＴＨ）を示している。

図８に示すように、逆温度特性ディレイ回路においては、低温（−４０℃）、室温（２５℃）、高温（２００℃）と温度が上昇するに従い、ディレイ量が減少していることが分かる。

このように、逆温度特性ディレイ回路においては、温度が上昇するに従い、ディレイ量が減少するため、通常ディレイ回路と組み合わせることにより、全体として温度依存性を低減したディレイ量が得られる。ディレイパルス発生回路では、この温度依存性を低減したディレイ量を基にディレイパルスを生成することにより、パルス幅が一定になるように制御できる。

また、図９は、本発明のディレイパルス発生回路を使用した半導体記憶装置の構成例を示す図であり、フラッシュメモリ(flash memory)の例を示したものである。また、メモリセルからデータを読み出す回路部分を示したものである。

図９に示す半導体記憶装置が、図１０に示す従来技術の半導体記憶装置と構成上異なるのは、図９に示すディレイパルス発生回路１４Ａが本発明のディレイパルス発生回路である点だけが異なり、他の構成は図１０に示す半導体記憶装置と同様である。このため、同一の構成部分には同一の符号を付し、重複する説明は省略する。

このように、本発明のディレイパルス発生回路１４Ａを、図９に示すフラッシュメモリ等の半導体記憶装置に使用することにより、メモリセルのデータ読み取りに使用されるディレイパルスのパルス幅の温度による変化を低減できるので、半導体記憶装置におけるランダムリードアクセスの高速化を図ることができる。

以上、本発明の実施の形態について説明したが、本発明のディレイパルス発生回路、および該ディレイパルス発生回路を使用した半導体記憶装置は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。

本発明のディレイパルス発生回路の全体構成を示すブロック図である。 バイアス発生回路の回路構成例を示す図である。 バイアス発生回路の動作を説明するための図である。 逆温度特性ディレイ回路の回路構成例を示す図である。 通常ディレイ回路路の回路構成例を示す図である。 通常ディレイ回路における波形例を示す図である。 逆温度特性ディレイ回路におけるディレイ量とバイアス信号の波形例を示す図である。 図７に示すディレイ量の時間軸を拡大して示した図である。 本発明のディレイパルス発生回路を備える半導体記憶装置の構成例を示す図である。 半導体記憶装置におけるディレイパルス発生回路について説明するための図である。 従来技術のディレイパルス発生回路の構成例と動作を説明するための図である。

符号の説明

１１・・・アドレス遷移検出回路、１２・・・アドレスデコーダ、１３・・・メモリセルアレイ、１４、１４Ａ・・・ディレイパルス発生回路、１５・・・データ読出回路、１６・・・ビット線充電回路、１７・・・センスアンプ、２１・・・バイアス発生回路、３１〜３４・・・逆温度特性ディレイ回路、４１〜４２・・・通常ディレイ回路

Claims (9)

1. 入力信号を遅延させるディレイ回路を有し、前記ディレイ回路のディレイ量を基に前記入力信号から所定のパルス幅のディレイパルスを生成するディレイパルス発生回路であって、
   前記ディレイ回路は、
   ディレイ量が温度の上昇に伴い増加する通常ディレイ回路と、
   ディレイ量が温度の上昇に伴い減少する逆温度特性ディレイ回路と、
   で構成され、
   前記通常ディレイ回路におけるディレイ量と、前記逆温度特性ディレイ回路におけるディレイ量とを基に、パルス幅の温度による変化を低減させたディレイパルスを生成すること
   を特徴とするディレイパルス発生回路。
2. 前記通常ディレイ回路が、個々に所定のディレイ量を有する複数段の通常ディレイ回路で構成されるとともに、
   前記逆温度特性ディレイ回路が、個々に所定のディレイ量を有する複数段の逆温度特性ディレイ回路で構成されること
   を特徴とする請求項１に記載のディレイパルス発生回路。
3. 前記逆温度特性ディレイ回路は、
   第１のＰＭＯＳトランジスタＱ１１のドレインと第１のＮＭＯＳトランジスタＱ１２のドレインとが共通ノードＮｒにより接続されると共に、前記第１のＰＭＯＳトランジスタＱ１１のゲートと前記第１のＮＭＯＳトランジスタＱ１２のゲートとが共通接続されてなるインバータと、
   前記第１のＰＭＯＳトランジスタＱ１１のソースにドレインが接続され、ソースが高レベルの電源ＶＤＤに接続される第２のＰＭＯＳトランジスタＱ１３と、
   前記第１のＮＭＯＳトランジスタＱ１２のソースにドレインが接続され、ソースが低レベルの電源ＶＳＳに接続される第２のＮＭＯＳトランジスタＱ１４と、
   前記共通ノードＮｒに接続されるキャパシタ素子と、
   を備え、
   前記第２のＰＭＯＳトランジスタＱ１３のゲートには、該ＰＭＯＳトランジスタＱ１３に流れる電流を制御するための第１のバイアス信号ＰＢＩＡＳであって、温度の上昇に応じて電位が減少するバイアス信号ＰＢＩＡＳが印加され、
   前記第２のＮＭＯＳトランジスタＱ１４のゲートには、該ＮＭＯＳトランジスタＱ１４に流れる電流を制御するためのバイアス信号ＮＢＩＡＳであって、温度の上昇に応じて電位が増加するバイアス信号ＮＢＩＡＳが印加され、
   前記インバータに入力された信号をディレイさせた信号を前記共通ノードＮｒから出力するように構成されたこと
   を特徴とする請求項１または請求項２に記載のディレイパルス発生回路。
4. 前記逆温度特性ディレイ回路において、
   前記第２のＰＭＯＳトランジスタＱ１３および第２のＮＭＯＳトランジスタＱ１４のＷ／Ｌ比の設定、または前記キャパシタ素子の容量の設定により、前記ディレイ量を調整すること
   を特徴とする請求項３に記載のディレイパルス発生回路。
5. 前記通常ディレイ回路は、
   第３のＰＭＯＳトランジスタＱ２１のドレインと第３のＮＭＯＳトランジスタＱ２２のドレインとが共通ノードＮｏにより接続されると共に、前記第３のＰＭＯＳトランジスタＱ２１のゲートと前記第３のＮＭＯＳトランジスタＱ２２のゲートとが共通接続されてなるインバータと、
   前記第３のＰＭＯＳトランジスタＱ２１のソースにドレインが接続され、ソースが高レベルの電源ＶＤＤに接続される第４のＰＭＯＳトランジスタＱ２３と、
   前記第３のＮＭＯＳトランジスタＱ２２のソースにドレインが接続され、ソースが低レベルの電源ＶＳＳに接続される第４のＮＭＯＳトランジスタＱ２４と、
   前記共通ノードＮｏに接続されるキャパシタ素子と、
   を備え、
   前記第４のＰＭＯＳトランジスタＱ２３のゲートには、前記電源ＶＳＳの電圧が印加され、
   前記第４のＮＭＯＳトランジスタＱ２４のゲートには、前記電源ＶＤＤの電圧が印加され、
   前記インバータに入力された信号をディレイさせた信号を前記共通ノードＮｏから出力するように構成されたこと
   を特徴とする請求項１から請求項４のいずれかに記載のディレイパルス発生回路。
6. 前記ディレイパルス発生回路は、
   前記第１のバイアス信号ＰＢＩＡＳおよび前記第２のバイアス信号ＮＢＩＡＳを生成するためのバイアス発生回路を備え、
   前記バイアス発生回路は、
   ソースが電源ＶＤＤに接続されて負荷として作用する第５のＰＭＯＳトランジスタＱ１および第６のＰＭＯＳトランジスタＱ２と、
   ソースが電源ＶＳＳに接続されてスイッチとして作用する第５のＮＭＯＳトランジスタＱ７および第６のＮＭＯＳトランジスタＱ８と、
   を有し、
   前記第５のＰＭＯＳトランジスタＱ１のドレインにソースが接続される第７のＰＭＯＳトランジスタＱ３と、
   前記第７のＰＭＯＳトランジスタＱ３のゲートに接続されて第１の共通ノードＮｐを形成するゲートおよびドレインと、前記第６のＰＭＯＳトランジスタＱ２のドレンイに接続されたソースとを有する第８のＰＭＯＳトランジスタＱ４と、
   前記第７のＰＭＯＳトランジスタＱ３のドレインに接続されて第２の共通ノードＮｎを形成するゲートおよびドレインと、前記第５のＮＭＯＳトランジスタＱ７のドレインに接続されたソースとを有する第７のＮＭＯＳトランジスタＱ５と、
   前記第８のＰＭＯＳトランジスタＱ４のドレインに接続されたドレインと、前記第７のＮＭＯＳトランジスタＱ５のゲートに接続されたゲートとを有する第８のＮＭＯＳトランジスタＱ６と、
   前記第８のＮＭＯＳトランジスタＱ６のソースと前記第６のＮＭＯＳトランジスタＱ８のドレインとの間に接続されたポリ抵抗Ｒｐと、
   を備え、
   前記第１の共通ノードＮｐから前記バイアス信号ＰＢＩＡＳ出力され、前記第２の共通ノードＮｎから前記バイアス信号ＮＢＩＡＳ出力されること、
   を特徴とする請求項３から請求項５のいずれかに記載のディレイパルス発生回路。
7. 前記バイアス発生回路において、
   前記ポリ抵抗Ｒｐの抵抗値により前記バイアス信号ＰＢＩＡＳおよびＮＢＩＡＳの信号レベルを設定すること
   を特徴とする請求項６に記載のディレイパルス発生回路。
8. ワード線とビット線の交点にメモリセルが配置されるメモリセルアレイと、アドレス信号を基に前記メモリセルアレイからメモリセルを選択するアドレスデコーダと、前記アドレス信号の遷移を検出しアドレス遷移検出信号を生成するアドレス遷移検出回路と、前記アドレス遷移検出回路により生成されたアドレス遷移検出信号を基に、所定のパルス幅を持つディレイパルスを生成するディレイパルス発生回路と、前記ディレイパルスを基にして、メモリセルに記憶された情報を読み出すデータ読出回路とを備える半導体記憶装置において、
   前記ディレイパルス発生回路は、
   ディレイ量が温度の上昇に伴い増加する通常ディレイ回路と、
   ディレイ量が温度の上昇に伴い減少する逆温度特性ディレイ回路と、
   を備え、
   前記通常ディレイ回路におけるディレイ量と、前記逆温度特性ディレイ回路におけるディレイ量とを基に、パルス幅の温度による変化を低減させたディレイパルスを生成すること
   を特徴とする半導体記憶装置。
9. 前記メモリセルがフラッシュメモリで構成されること
   を特徴とする請求項８に記載の半導体記憶装置。

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