JP2000149566A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 低電圧化，低消費電力化，小型化を損なうこ
となく、読み出し動作速度の高い半導体記憶装置を提供
する。 【構成】 メモリセル９をマトリックス状に配置してな
るメモリセルアレイと、行方向に各メモリセル９を接続
するワード線７と、列方向に各メモリセル９を接続する
ビット線８とを備えたＤＲＡＭとして機能する半導体記
憶装置を前提とする。メモリセル９の選択動作でのセン
スアンプ５による読み出しデータの増幅時に、センスア
ンプ５の電源電圧を内部降圧電源ＶＩＮＴから外部電源
ＶＤＤへ切り替える電源電圧切り替え回路１Ａ，１Ｂ，
１Ｃが、ビット線８の方向に沿って並ぶセンスアンプ駆
動回路４Ａ，４Ｂ，４Ｃごとに設けられている。これに
より、センスアンプ駆動回路を介して電荷を供給されて
同時に動作するセンスアンプ数を低減することが可能に
なり、データ増幅速度が高速になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高速でのデータ増
幅が可能なデータ増幅回路とそれを用いた半導体記憶装
置に関するものである。

【０００２】

【従来の技術】近年、ＣＰＵの高速化とアプリケーショ
ンの高性能化、及びシステム全体の高速化が進んでいる
ことから、主記憶メモリのデータ転送の高速化と共に、
ランダムアクセスの高速化が求められている。一方で、
携帯情報端末機器では長時間のバッテリー駆動を可能に
するため主記憶メモリの低消費電力化が強く求められて
いる。これまでＤＲＡＭでは、内部素子の信頼性の確保
や低消費電力化のために内部降圧電源ＶＩＮＴを用いて
内部素子を動作させる方式が取られてきたが、この内部
降圧電源ＶＩＮＴの低電圧化によって、データ増幅、特
にセンスアンプの増幅速度が遅くなり、ランダムアクセ
スの高速化を妨げていた。

【０００３】これに対して、従来は以下のような方式を
用いて対応してきた。

【０００４】第１の方式は、特開平９−２０４７７７号
公報に開示されている方式であって、センスアンプの増
幅動作の開始時に、センスアンプの電源電圧として一時
的に内部降圧電位ＶＩＮＴの代わりに外部電源電位ＶＤ
Ｄを用いる方式である。

【０００５】これは、以下のような不具合を解消すべく
提案された方式である。すなわち、センスアンプによる
メモリセルからの読み出しデータを増幅する時には、多
くの電流がこのセンスアンプ部において消費される。元
々、センスアンプの電源電位としては低消費電力化のた
め内部降圧電源電位ＶＩＮＴが用いられているが、この
内部降圧電源電位ＶＩＮＴの電流供給能力には限界があ
る。このため、上述のセンスアンプでのデータ増幅時に
は、電荷供給が不十分なことによる電圧降下が発生し、
センスアンプのデータ増幅速度を遅くしてしまう。

【０００６】それに対し、上記特開平９−２０４７７７
号公報に開示されている方式では、図１６に示すよう
に、各センスアンプ駆動回路の電源電位を内部高圧電源
電位ＶＩＮＴと外部電源電位ＶＤＤとに切り換えるため
の電源電圧切り替え回路をセンスアンプブロック毎に設
置して、データ増幅時に内部降圧電源電位ＶＩＮＴの代
わりに電荷供給能力を充分もつ外部電源電位ＶＤＤを切
り替えて供給するようにしている。この電源電位の切り
替えにより、電荷供給不足によるセンスアンプのデータ
増幅速度の遅れを防ぎ、高速化を実現していた。

【０００７】第２の方式は、特開平９−３３０５９１号
公報や特開平１０−１２５０６７号公報に開示されてい
る方式であって、セルからの読み出しデータを一旦セン
スアンプへ取り込んだ後、このデータの増幅時にセンス
アンプとビット線の間のスイッチングトランジスタ（シ
ェアードスイッチ：ＳＳ）を完全に閉じる方式である。

【０００８】この方式は、下記のような不具合を解消す
べく提案された方式である。通常、センスアンプが選択
されていない場合はシェアードスイッチのゲート電位は
外部電源電位ＶＤＤでる。センスアンプの選択時に選択
されたメモリセル側のシェアードスイッチのゲート電位
が再書き込み電位であるワード線昇圧電位ＶＰＰに遷移
し、非選択側のシェアードスイッチのゲート電位は接地
電位ＶＳＳに遷移してシェアードスイッチが閉じられ
る。ところが、センスアンプでデータを増幅する際にシ
ェアードスイッチが完全に開いているために、このシェ
アードスイッチを介して、メモリセル側のビット線の容
量及び抵抗がセンスアンプに対する負荷として働き、セ
ンスアンプの増幅動作を遅らせていた。

【０００９】これに対して、上述の特開平９−３３０５
９１号公報や特開平１０−１２５０６７号公報に開示さ
れている方式では、図１７（ａ）に示すように、ワード
線が活性化されるとシェアードスイッチが開いてメモリ
セルからの読み出し電荷をセンスアンプへ取り込むが、
その後、シェアードスイッチのゲート電位が外部電源電
位ＶＤＤから接地電位ＶＳＳに下げられてシェアードス
イッチが完全に閉じる。これにより、続いて行われるセ
ンスアンプによるデータの増幅時には、シェアードスイ
ッチを介してメモリセル側のビット線の容量及び抵抗が
センスアンプの負荷となることはなく、センスアンプの
データ増幅動作の高速化が実現できる。また、データの
増幅後はシェアードスイッチのゲート電位が接地電位Ｖ
ＳＳから一気にワード線の電源電位ＶＰＰにまで上げら
れて、再書き込みが行なわれる。

【００１０】第３の方式は、論文［ISSCC-1997 DIGEST
OF TECHNICAL PAPER P.66-67］に開示されている方式で
あって、センスアンプによるデータ増幅時におけるシェ
アードスイッチのゲート電位を、メモリセルからの微小
読み出し電荷がセンスアンプに取り込まれるために必要
かつ最低のレベルに低く抑える方式である。

【００１１】この方式では、図１７（ｂ）に示すよう
に、センスアンプが選択されていない場合にはシェアー
ドスイッチのゲート電位を接地電位ＶＳＳにして、シェ
アードスイッチを閉じることによりセンスアンプ側のビ
ット線とメモリセル側のビット線とを完全に分離させ
る。また、この時のセンスアンプ側のビット線プリチャ
ージ電位をメモリセル側のビット線プリチャージ電位よ
りも高い電位に設定しておく。センスアンプの選択時に
は、シェアードスイッチのゲート電位をメモリセルから
の読み出し電荷がセンスアンプに取り込まれるために必
要かつ最低のレベル（β＋Ｖtn）（ＶtnはＮＭＯＳトラ
ンジスタのしきい値電圧）まで上げ、この状態でセンス
アンプでのデータ増幅動作を行う。メモリセルへの再書
き込みの際にも、このシェアードスイッチのゲート電位
は変化せず、上述のメモリセルからの読み出し電荷がセ
ンスアンプに取り込まれるために必要かつ最低のレベル
を維持する。

【００１２】したがって、センスアンプ選択時には、セ
ンスアンプ側のビット線においてはメモリセル側のビッ
ト線に比べてそのプリチャージ電位が高いこととその容
量が小さいことから、シェアードスイッチを開けて読み
出し電荷をセンスアンプ内に取り込んだ際に、そのビッ
ト線対（ＢＩＴ，／ＢＩＴ）のビット線間電位差が先の
読み出し時に比べて大きくなる（Ｌｏｗ側の電位が降下
してＨｉ側との電位差が大きくなる）。これにより、セ
ンスアンプによるデータ増幅時にシェアードスイッチか
らメモリセル側のビット線の容量及び抵抗に起因するセ
ンスアンプの負荷を低減することと、増幅動作の開始時
の対をなすビット線間の電位差を大きくすることとによ
り、センスアンプのデータ増幅の高速化を実現しようと
していた。

【００１３】第４の方式は、センスアンプ起動のタイミ
ング設定遅延素子として、容量を接続したインバータ・
チェーンを使用する方式である。

【００１４】これは、図１８に示すように、センスアン
プの起動・停止タイミングの遅延特性を、ワード線の起
動からこのワード線の立ち上がり，立ち下がり時間のＲ
Ｃ遅延特性に合わせるために、センスアンプの起動・停
止タイミングの遅延時間の設定を、容量を接続したイン
バータ・チェーンをその遅延回路として使用している方
式である。これにより、温度変化に対応して必要とされ
たワード線の起動，停止タイミングに対するセンスアン
プの起動・停止タイミングの余分な遅延時間を無くすこ
とのできる回路構成になり、センスアンプの起動タイミ
ングを早めて高速化を実現しようとしていた。

【００１５】

【発明が解決しようとする課題】しかしながら、これら
従来の方式についても、それぞれ以下のような不具合が
あった。

【００１６】第１の方式については、センスアンプによ
るデータ増幅時の供給電荷量は増加するものの、センス
アンプブロックの選択時に同時に動作するセンスアンプ
での消費電荷に対して電圧切り替え回路からの供給電荷
が不足する事態を招いていた。このため、センスアンプ
の増幅能力を充分には上げられず、データ増幅速度の高
速化効果が十分得られない。

【００１７】第２の方式については、シェアードスイッ
チのゲート電位を接地電位ＶＳＳへ降圧するタイミング
を、メモリセルからの読み出し電荷をセンスアンプに取
り込んだ後とするための調整が難しい。このタイミング
設定には、電源電圧依存性、温度依存性、プロセスバラ
ツキを考慮したタイミングマージンを加える必要が生じ
る。例えば電源電圧依存性については、以下の不具合が
ある。センスアンプの読み出しに要する時間は、電源電
圧が高い場合にはそのタイミングは短くて済むが、電源
電圧が低い場合にはそのタイミングは長くかかる。その
ために、タイミングを低電圧時の読み出し特性に合わせ
て設定すると、高電圧時の読み出し時にはデータを取り
込む前にシェアードスイッチが閉じてしまう。一方、タ
イミングを高電圧時の読み出し特性に合わせて設定する
と、低電圧時の読み出し時にはデータが取り込まれても
なかなかシェアードスイッチが閉じず、これがセンスア
ンプの起動の遅れを生じさせる。すなわち、センスアン
プの増幅動作自体の高速化は可能かもしれないが、タイ
ミング調整を正確に行ないながら、センスアンプの起
動，再書き込みを含めた動作速度を高速化するのが困難
である。

【００１８】また、再書き込み時にシェアードスイッチ
のゲート電位を接地電位ＶＳＳから一気にワード線の電
源電位にまで昇圧させるため、その電位発生回路である
ワード線昇圧電位発生回路への負担が増え、このワード
線昇圧電位発生回路の電荷供給能力を上げることによる
発生回路自体での消費電力の増大と、ワード線昇圧電位
の変動を減らす為の容量の増加によるチップ面積の増大
とを併せて招く。

【００１９】第３の方式については、対をなすビット線
間（ＢＩＴ，／ＢＩＴ）でのメモリセルからの読み出し
電位差をデータ増幅時に大きくできるものの、このシェ
アードスイッチ電位制御方式のみではセルへの再書き込
みは不十分となるため、センスアンプの構成を複雑なも
のにする必要がある。具体的には、Ｈｉ側データのレベ
ルを十分あげるためのＰ型ＭＯＳトランジスタをシェア
ードスイッチのビット線側に設置する必要がある。しか
しながら、この構成を採ると、通常のセンスアンプに比
べて，Ｐ型ＭＯＳトランジスタが２つ多くなり、ウェル
の分離を考慮するとセンスアンプ自体の面積増加を招く
とともに構造も複雑となる。また、メモリセルデータを
反転させる場合、シェアードスイッチを間に挟みなが
ら、このＰ型ＭＯＳトランジスタを介してビット線間の
電位差を取り込むデータに従って反転しなければならな
いので、異なるデータをメモリセルに書き込む動作の速
度に遅れを生じる。

【００２０】第４の方式については、センスアンプの起
動・停止タイミングの設定には、外部電源電圧の変化及
びプロセスバラツキに対するセンスアンプ起動信号発生
回路の遅延特性とワード線の起動からワード線の立ち上
がりまでの時間、および、ワード線の停止から立ち下が
りまでの時間の遅延特性の違いを考慮しなくてはならな
いため、ワード線の起動・停止のタイミングに対するセ
ンスアンプの起動・停止のタイミングにマージンを持た
せる必要性が生じ、センスアンプの起動タイミングに遅
れを生じてしまう。

【００２１】本発明の主たる目的は、低電圧化，低消費
電力化，小型化の要請に反することなく、読み出し動作
速度の向上を図ることにある。

【００２２】より具体的には、センスアンプによるメモ
リセルのデータを増幅時に十分な電荷を供給すること、
シェアードスイッチのゲート電位の電位切り替え制御を
簡素化しながらデータ増幅時のセンスアンプの負荷を減
らすこと、再書き込み時のワード線電位発生回路の負担
を低減させ、あるいはメモリセルへの書き込み電位を十
分確保しながらセンスアンプ起動・停止のタイミングを
ワード線の起動・停止の動作タイミングに合わせること
などを可能とする半導体記憶装置を提供することを目的
とする。

【００２３】

【課題を解決するための手段】本発明の第１の半導体記
憶装置は、情報を記憶するためのメモリセルを行列状に
配置してなるメモリセルアレイと、上記メモリセルアレ
イの行方向に延び、行方向に配置された各メモリセルに
接続されるワード線と、上記メモリセルアレイの列方向
に延び、列方向に配置された各メモリセルに接続される
ビット線と、上記メモリセルアレイのワード線に平行に
配置され、上記ビット線に接続されてメモリセルに記憶
された情報を増幅するための複数のセンスアンプにより
構成される複数のセンスアンプ列と、上記センスアンプ
列ごとに設けられ、各センスアンプにセンスアンプ駆動
信号を供給する複数のセンスアンプ駆動回路と、複数の
電源電圧を受け、出力を上記複数の電源電圧のうちのい
ずれか１つに切り替えて、この出力を上記センスアンプ
駆動回路に電源電圧として供給する電源電圧制御回路と
を備え、上記電源電圧制御回路は、上記ビット線に沿っ
て並ぶセンスアンプ駆動回路群ごとに配置されている。

【００２４】これにより、同時に動作する複数のセンス
アンプ駆動回路群に、それぞれ個別の電源電圧制御回路
が接続されることになるので、各センスアンプへの電荷
供給能力が向上する。これは、同時に動作するセンスア
ンプ数が少ないビット線方向に並ぶセンスアンプ駆動回
路ごとに電源電圧制御回路が設けられているので、１つ
の電源電圧制御回路により供給するセンスアンプ数の低
減により、メモリセルデータの増幅時にセンスアンプに
十分な電荷供給を行うことができる。

【００２５】上記第１の半導体記憶装置において、上記
複数の電源電位のうちの１つを内部降圧電位とし、上記
電源電圧制御回路を、低消費電力モードのときには上記
内部降圧電位のみを上記センスアンプ駆動回路に供給す
るように構成することにより、低消費電力モード時の動
作（例えばＣＢＲリフレッシュ，セルフリフレッシュな
ど）における消費電力が低減される。

【００２６】上記第１の半導体記憶装置において、上記
複数の電源電位のうちの１つは内部降圧電位であり、上
記ビット線とセンスアンプとの間に介設され、導通状態
と非導通状態とに切り換わるスイッチングトランジスタ
と、上記スイッチングトランジスタの導通状態時におけ
る所定時間の間、上記スイッチングトランジスタのゲー
ト電位を上記内部降圧電位に保持するセンスアンプ制御
回路とをさらに備えることができる。

【００２７】これにより、センスアンプ制御回路によっ
てセンスアンプの電源電圧がデータ増幅のために外部電
源電位に切り替えられても、スイッチングトランジスタ
のゲート電位は内部降圧電位程度に抑えられるので、ス
イッチングトランジスタを挟むメモリセル側のビット線
は外部電源電位まで昇圧されることなく内部降圧電源電
位以下に抑えられることになる。

【００２８】上記第１の半導体記憶装置において、上記
電源電圧制御回路を、上記メモリセルアレイの両側に配
置することにより、同時に活性化されるワード線の数が
多い場合にも電荷供給能力が高く維持される。

【００２９】本発明の第２の半導体記憶装置は、情報を
記憶するためのメモリセルと、上記メモリセルに接続さ
れるワード線及びビット線と、上記ビット線に接続さ
れ、上記メモリセルに記憶された情報を上記ビット線に
取り出してから増幅するためのセンスアンプと、上記ビ
ット線と上記センスアンプとの間に介設され、導通状態
と非導通状態とに切り換わるスイッチングトランジスタ
と、上記スイッチングトランジスタのゲート電位を制御
するための制御回路とを備え、上記スイッチングトラン
ジスタは待機時には非導通状態であり、上記制御回路
は、上記スイッチングトランジスタの導通状態時におけ
るゲート電位を、第１の電源電位とした後、所定時間が
経過したときに上記第１の電源電位よりも高い第２の電
源電位に上昇させるように構成されている。

【００３０】これにより、スイッチングトランジスタの
ゲート電位が比較的低電位の第１の電源電位である間
は、センスアンプがスイッチングトランジスタを介して
メモリセル側の負荷による影響をあまり受けないので、
センスアンプの負荷が低減化され、その間に高速なメモ
リセルデータの増幅動作が可能なる。そして、スイッチ
ングトランジスタのゲート電位が比較的高電位の第２の
電源電位である間に、センスアンプからメモリセルに増
幅された電位を供給して十分な電荷で再書き込みを行な
うことが可能になる。しかも、読み出し動作中にスイッ
チングトランジスタのゲート電位の切り替えを行なう場
合のような細かいタイミング制御を必要としないので、
高速化による動作の不具合を招くことはない。

【００３１】上記第２の半導体記憶装置において、上記
第１の電源電位を内部降圧電位または外部電源電位と
し、上記第２の電源電位を昇圧電位とすることができ
る。

【００３２】また、上記第２の半導体記憶装置におい
て、上記第１の電源電位を内部降圧電位とし、上記第２
の電源電位を外部電源電位または昇圧電位としてもよ
い。

【００３３】上記第２の半導体記憶装置において、上記
制御回路を、接地電位，外部電源電位及び昇圧電位のう
ちのいずれか１つを切り替えて、上記スイッチングトラ
ンジスタのゲート電位として供給するように構成するこ
ともできる。

【００３４】本発明の第３の半導体記憶装置は、情報を
記憶するためのメモリセルと、上記メモリセルに接続さ
れるワード線及びビット線と、上記メモリセルに記憶さ
れた情報を増幅するためのセンスアンプと、ワード線選
択信号を生成するためのワード線選択信号発生回路と、
ワード線駆動信号を生成するためのワード信号駆動信号
発生回路と、上記ワード線選択信号と上記ワード線駆動
信号とを入力し、ワード線を駆動するためのワード線駆
動回路と、上記センスアンプの起動信号を出力するセン
スアンプ起動信号発生回路とを備え、上記センスアンプ
起動信号発生回路が上記ワード線選択信号発生回路と上
記ワード線駆動信号発生回路と上記ワード線駆動回路と
のうちの少なくともいずれか１つと同じ構造を有する回
路により構成されている。

【００３５】これにより、外部電源電圧依存性，温度依
存性およびプロセスバラツキの影響を含めて、センスア
ンプの起動及び停止のタイミングを設定するセンスアン
プ起動信号の出力タイミングを、ワード線の起動・停止
のタイミングに合わせることが可能になる。

【００３６】上記第３の半導体記憶装置において、上記
ワード線選択信号発生回路と上記ワード線駆動信号発生
回路と上記センスアンプ起動信号発生回路とを、冗長判
定回路の出力信号である正規ワード線選択信号あるいは
冗長選択信号で起動させるように構成することにより、
センスアンプの起動停止の開始タイミングとワード線の
起動・停止のタイミングが合わせられることになる。

【００３７】上記第３の半導体記憶装置において、外部
電源電位に応じ外部電源電位の範囲内で外部電源電位依
存性の少ない電圧を生成して上記ワード線に印加する第
１の電圧生成手段と、外部電源電位に応じ外部電源電位
の範囲内で外部電源電位依存性の少ない電圧を生成し
て、上記センスアンプ起動信号発生回路のうち少なくと
も一部の回路に供給する第２の電圧生成手段とをさらに
備えることができる。

【００３８】これにより、メモリセルからのデータの取
り出し動作とセンスアンプの増幅動作とを電源依存性の
少ない電圧を利用して制御できるので、両者のタイミン
グの調整が容易になり、メモリセルデータの増幅を高速
で行なうことができる。

【００３９】上記第３の半導体記憶装置において、上記
ワード線には、外部電源電位の範囲内で外部電源電位依
存性の少ない電圧が入力され、上記センスアンプ起動信
号発生回路のうち少なくとも一部の回路には、外部電源
電位の範囲内で外部電源電位依存性の少ない電圧が入力
されるように構成することが好ましい。

【００４０】上記第３の半導体記憶装置において、上記
センスアンプ起動信号発生回路を、上記ワード線選択信
号発生回路，上記ワード線駆動信号発生回路及び上記ワ
ード線駆動回路のうちの少なくとも１つと同じ構造を有
する部分と、上記センスアンプの起動信号を出力する遅
延回路とにより構成し、上記遅延回路を、上記ワード線
と同じレイアウト構造を有する導電体により構成するこ
とができる。

【００４１】これにより、各動作のタイミングを調整す
る際に、回路を構成する部材の遅延特性などの電源電圧
依存性やプロセスバラツキの影響をほとんど無視できる
ことになる。

【００４２】上記第３の半導体記憶装置において、上記
遅延回路を、メモリセルトランジスタと同じレイアウト
構造を有し情報の記憶には使用されないダミーメモリセ
ルを配置して構成することにより、ダミーメモリセルを
活用して動作の高速化を図ることができる。

【００４３】上記第３の半導体記憶装置において、上記
ダミーメモリセルをメモリセル領域の端部に配設してお
くことにより、メモリセル領域とセンスアンプ部との間
に存在する段差を緩和することができる。

【００４４】上記第３の半導体記憶装置において、上記
センスアンプ起動信号発生回路を、上記ワード線選択信
号発生回路，上記ワード線駆動信号発生回路及び上記ワ
ード線駆動回路のうちの少なくとも１つと同じ構造を有
する部分と、上記センスアンプの起動信号を出力する遅
延回路とにより構成し、上記遅延回路を、接地電位に接
続された第１及び第２の配線と絶縁膜を挟んで対向しな
がら延びる第３の配線により構成して、上記第３の配線
を、複数のＮＭＯＳトランジスタのゲートとして形成し
ておくことができる。

【００４５】これにより、メモリセルトランジスタを構
成する複数のＮＭＯＳトランジスタのゲートとして機能
するワード線と同じ遅延特性を有する第３の配線により
遅延回路を構成することが可能になり、上述のような電
源電圧依存性やプロセスバラツキ依存性のないタイミン
グ調整を行なうことができ、第３の配線の特性をワード
線の特性と合わせることができる。

【００４６】その場合、上記第３の配線のＮＭＯＳトラ
ンジスタのゲートとして機能する部分における幅及び長
さを、上記ワード線の上記メモリセルのゲートとして機
能する部分における幅及び長さと同じとすることが好ま
しい。

【００４７】上記第３の半導体記憶装置において、上記
センスアンプ起動信号発生回路を、上記ワード線選択信
号発生回路，上記ワード線駆動信号発生回路及び上記ワ
ード線駆動回路のうちの少なくとも１つと同じ構造を有
する部分と、上記センスアンプの起動信号を出力する遅
延回路とにより構成し、上記遅延回路を、複数のＭＯＳ
トランジスタをそれらのドレイン同士間に少なくとも１
つの抵抗素子を介在させながら直列に接続してなる遅延
素子を複数個有し、かつ各ＭＯＳトランジスタのゲート
を入力部とし、各ＭＯＳトランジスタ間の接続部を出力
部とするように上記遅延素子を順に接続して構成するこ
とができる。

【００４８】これにより、電源電圧依存性の比較的大き
いＭＯＳトランジスタを利用しながら、ＭＯＳトランジ
スタよりも大きい抵抗値を有する抵抗素子によって電源
電圧依存性の少ない遅延特性を有する遅延回路が得られ
る。

【００４９】その場合、上記抵抗素子を、Ｈｉレベル及
びＬｏｗレベルのうち上記センスアンプの起動又は停止
を指令するレベルの信号が流れる部分にのみ介設してお
くことで、抵抗素子の数を低減でき、小型化された半導
体記憶装置が得られる。

【００５０】また、上記各遅延素子における複数のＭＯ
Ｓトランジスタを、第１導電型ＭＯＳトランジスタと第
２導電型ＭＯＳトランジスタとし、上記複数の遅延素子
のうち、上記抵抗素子が上記遅延素子の出力部と上記第
１導電型ＭＯＳトランジスタとの間に介設されている遅
延素子を第１の反転素子とし、上記抵抗素子が上記遅延
素子の出力部と上記第２導電型ＭＯＳトランジスタとの
間に介設されている知線素子を第２の反転素子としたと
きに、上記遅延回路を、上記第１の反転素子と上記第２
の反転素子とを交互に接続し構成しておくことによって
も、同様の効果が得られる。

【００５１】

【発明の実施の形態】以下、本発明の実施形態について
説明するが、以下の各実施形態における半導体記憶装置
は、具体的にはいわゆるＤＲＡＭとして機能するもので
ある。

【００５２】（第１の実施形態）まず、本発明の第１の
実施形態に係る半導体記憶装置について、図面を参照し
ながら説明する。

【００５３】−構成− 図１は、本実施形態に係る半導体記憶装置の概略構成を
示す回路図である。

【００５４】図１に示すように、本発明の第１の実施の
形態の半導体記憶装置は、多数のメモリセル９をマトリ
ックス状に配置してなるメモリセルアレイ（同図にはメ
モリセルアレイを分割した１つのメモリセルブロック１
９のみ表示されている）と、センスアンプ５などを配設
したセンスアンプブロック１０と、電源電圧切り替え回
路１Ａ，１Ｂ，１Ｃとを備えている。センスアンプブロ
ック１０は、センスアンプ起動回路２と、センスアンプ
制御回路３Ｘと、センスアンプ駆動回路４Ａ，４Ｂ，４
Ｃと、多数のセンスアンプ５を配列してなるセンスアン
プ列６Ａ，６Ｂとを備えている。本実施形態では、電源
電圧切り替え回路１Ａ，１Ｂ，１Ｃが電源電圧制御回路
として機能する。

【００５５】また、行方向に延びて各メモリセル９のゲ
ート電極に接続される多数のワード線７と、列方向に延
びて各メモリセル９のドレインに接続される多数のビッ
ト線８とが設けられている。メモリセル９は、メモリセ
ルトランジスタと、メモリセルトランジスタのソースに
接続されるメモリセルキャパシタとにより構成されてい
る。センスアンプ５は、ビット線８に接続されて、メモ
リセルキャパシタが保持する電荷に応じてデータが”
０”か”１”かを検知する。センスアンプ駆動回路４
Ａ，４ｂ，４Ｃ及びセンスアンプ制御回路３Ｘは、各セ
ンスアンプ５の動作を制御するものである。また、セン
スアンプ起動回路２は各センスアンプ駆動回路４Ａ，４
Ｂ，４Ｃの増幅動作の開始・停止を行なわせるものであ
る。なお、メモリセルブロック１９内には、多数のメモ
リセルがマトリックス状に配置されており、多数のワー
ド線７と多数のビット線８とが存在していて、各センス
アンプ５は、いずれも各ビット線に接続されているが、
この構造は周知のメモリセルブロックの構造であるの
で、それらの表示が省略されている。さらに、図中左方
にも多数のメモリセルブロックと１９と、センスアンプ
ブロックとが交互に配置されているが、図１ではそれら
の表示が省略されている。

【００５６】ここで、本実施形態に係る半導体記憶装置
の特徴は、外部電源電位ＶＤＤとこれよりも低い内部降
圧電源電位ＶＩＮＴとを受ける電源電圧切り替え回路１
Ａ，１Ｂ，１Ｃが、各センスアンプ列５ごとに設けられ
ているセンスアンプ駆動回路４Ａ，４Ｂ，４Ｃに対して
個別に、例えば、各１個づつ設置されており、かつ、ビ
ット線８に平行に延びる駆動電源供給配線１２ａ，１２
Ｂ，１２Ｃに電源電圧切り替え回路１Ａ，１Ｂ，１Ｃが
接続されている点である。つまり、一般的な常識では、
センスアンプの制御はセンスアンプブロック１０単位で
行なわれるのであるが、本実施形態では、複数のセンス
アンプブロック１０に跨ってビット線に沿って並ぶセン
スアンプ駆動回路群、例えば各センスアンプブロック１
０中のセンスアンプ駆動回路４Ａのみを抜き出したセン
スアンプ駆動回路群ごとに電源電圧切り替え回路１Ａを
設けているのである。

【００５７】この電源電圧切り替え回路１Ａ，１Ｂ，１
Ｃは、配線１１を介して入力されるバンク選択信号Ｓbs
を受けて、出力信号を外部電源電圧ＶＤＤと内部降圧電
源電位ＶＰＰとに切り換えて、その出力信号を駆動電源
供給配線１２Ａ，１２Ｂ，１２Ｃを介して各センスアン
プ駆動回路４Ａ，４Ｂ，４Ｃにそれぞれ供給している。
駆動電源供給配線１２Ａ，１２Ｂ，１２Ｃは電源接続配
線１３により互いに接続されているが、この電源接続配
線１３は必ずしも設ける必要がない。

【００５８】センスアンプ起動回路２は、配線１４を介
してアドレス選択信号Ｓasを受けたときに、当該アドレ
スのメモリセルデータの増幅動作を開始，停止させるセ
ンスアンプ起動信号Ｓsaを出力し、このセンスアンプ起
動信号Ｓsaは配線１５を介してセンスアンプ駆動回路４
Ａ，４Ｂ，４Ｃに送り込まれる。

【００５９】図２は、センスアンプ５内の構成と、 セ
ンスアンプ制御回路３Ｘとの接続関係を示す回路図であ
る。同図に示すように、センスアンプ５は、ビット線８
に介設されるメモリセルデータ増幅回路２４と、メモリ
セルデータ増幅回路２４を挟んでビット線８に介設され
た１対のシェアードスイッチ２５Ａ，２５Ｂ（スイッチ
ング用ＭＯＳトランジスタ）とを備えている。各シェア
ードスイッチ２５Ａ，２５Ｂの各ゲートは、それぞれ配
線１６Ａ，１６Ｂを介してセンスアンプ制御回路３Ｘに
接続されている。つまり、図１には、センスアンプ制御
回路３Ｘと各センスアンプ５との間を接続する配線１６
が１本ずつしか記載されていないが、実際には１対の配
線となっている。

【００６０】センスアンプ制御回路３Ｘは、アドレス選
択信号Ｓasを受け、配線１６Ａ，１６Ｂから、シェアー
ドスイッチ２５Ａ，２５Ｂのゲート電位を制御するため
のシェアードスイッチ制御信号ＳctA ，ＳctB を出力
し、このシェアードスイッチ制御信号ＳctA ，ＳctB に
よりシェアードスイッチ２５Ａ，２５Ｂのオン・オフが
制御される。すなわち、一方のシェアードスイッチ２５
Ａが開くと、メモリセル９のデータがビット線８を介し
てメモリセルデータ増幅回路２４に取り込まれる。な
お、他方のシェアードスイッチ２５Ｂが開くと、図中左
方に配置されているメモリセル（図示せず）のデータが
メモリセルデータ増幅器２４に取り込まれる。

【００６１】各センスアンプ駆動回路４Ａ，４Ｂ，４Ｃ
は、駆動電源供給配線１２Ａ，１２Ｂ，１２Ｃを介して
供給される外部電源ＶＤＤ又は内部降圧電位ＶＩＮＴ
と、センスアンプ起動信号Ｓsaとを受けて、センスアン
プ駆動信号Ｓsdを出力し、このセンスアンプ駆動信号Ｓ
sdがセンスアンプ電源電位配線１７を介して各センスア
ンプ列６Ａ，６Ｂ内のセンスアンプ５に供給されてい
る。

【００６２】なお、バンク選択信号Ｓbsは、ＣＢＲリフ
レッシュ動作，セルフフレッシュ動作などの低消費電力
モードと外部アクセス動作モードとについて、その活性
化を区別するための信号とすることもある。

【００６３】−回路動作−次に、以上のような構成の半
導体記憶装置の動作について説明する。

【００６４】まず、あるメモリセル９の選択動作時に
は、バンク選択信号Ｓbsによって、電源電圧切り替え回
路１Ａ，１Ｂ，１Ｃの出力が待機時の内部降圧電源電位
ＶＩＮＴから外部電源電位ＶＤＤへと切り替えられる。
これと並行して、メモリセルブロック１９を挟んで選択
されたセンスアンプブロック１０においては、シェアー
ドスイッチ２５Ａ（又は２５Ｂ）のゲート電位を制御す
るシェアードスイッチ制御信号ＳctA （又はＳctB ）が
活性化されて、ビット線８上に読み出されたメモリセル
データがセンスアンプ５に取り込まれる。メモリセルデ
ータが取り込まれた後にセンスアンプ起動信号Ｓsaが活
性化され、センスアンプ駆動回路４Ａ，４Ｂ，４Ｃが動
作を開始する。そして、センスアンプ電源電位配線１７
の電位は、ビット線プリチャージレベルから外部電源電
位ＶＤＤに切り替えられ、センスアンプ５がメモリセル
データの増幅動作を行う。

【００６５】このメモリセルデータの増幅時におけるセ
ンスアンプ５の電源電圧の供給経路は、その配置場所に
よって異なる。すなわち、電源電圧がセンスアンプ駆動
回路４Ａ，駆動電源供給配線１２Ａを経由して電源電圧
切り替え回路１Ａから供給される経路と、電源電圧がセ
ンスアンプ駆動回路４Ｂ，駆動電源供給配線１２Ｂを経
由して電源電圧切り替え回路１Ｂから供給される経路
と、電源電圧がセンスアンプ駆動回路４Ｃ，駆動電源供
給配線１２Ｃを経由して電源電圧切り替え回路１Ｃから
供給される経路とがある。

【００６６】メモリセルデータの増幅後一定時間が経過
すると、電源電圧切り替え回路１Ａ，１Ｂ，１Ｃによ
り、駆動電源供給配線１２Ａ，１２Ｂ，１２Ｃの電位が
外部電源電位ＶＤＤから内部降圧電源電位ＶＩＮＴに戻
される。このタイミングに合わせてシェアードスイッチ
制御信号Ｓctの電位が上昇して、シェアードスイッチ２
５Ａ（又は２５Ｂ）のゲート電位がワード線昇圧電位Ｖ
ＰＰに昇圧されると、再書き込み動作が開始される。こ
のタイミングは、例えば上述のバンク選択信号Ｓbsが流
れる配線１１に遅延回路を用いて調整することができ
る。

【００６７】ここで、バンク選択信号ＳbsをＣＢＲリフ
レッシュ，セルフリフレッシュ動作などの低消費電力モ
ードと外部アクセス動作モードとで切り分けて、上記電
源電圧切り替え回路１Ａ，１Ｂ，１Ｃによる電源電圧切
り替え動作を低消費電力動作モードのときには行なわな
い構成を採ることが好ましい。その理由は、センスアン
プ５のアクセス時に供給電圧を高くする理由は、アクセ
スに要する時間を短縮するにはコラムデコーダからのア
ドレス選択信号が入った後速やかにデータをセンスアン
プ５から取り出す必要があり、そのためにはコラムデコ
ーダからのアドレス選択信号Ｓasが入るまでにセンスア
ンプ５内でデータがすばやく増幅されている必要がある
からである。ところが、ＣＢＲリフレッシュ，セルフリ
フレッシュ動作などは外部からのアクセスとは無関係に
行なわれる動作であるので、上述のような高速化を図る
必要はない。したがって、ＣＢＲリフレッシュ，セルフ
リフレッシュなどの外部からのアクセスとは無関係の動
作を低消費電力モードとし、外部アクセス動作モードに
ついてのみセンスアンプへの供給電圧を内部降圧電位Ｖ
ＩＮＴから外部電源電圧ＶＤＤに切り替える制御を行な
うようにしてもよい。

【００６８】−効果− 以上のように、本実施形態の半導体記憶装置は、センス
アンプの電源電圧供給源として、電源電圧切り替え回路
１Ａ，１Ｂ，１Ｃを、ビット線８に沿って並ぶセンスア
ンプ駆動回路４Ａ，４Ｂ，４Ｃのそれぞれに対して個別
に設置しているので、メモリセルデータの増幅の際、セ
ンスアンプ５でのデータ増幅に必要な電荷をこれら電圧
切り替え回路１Ａ，１Ｂ，１Ｃから供給することが可能
となり、センスアンプ列６Ａ，６Ｂ内のセンスアンプ５
が一斉起動した時に発生していたＨｉ側データ増幅に必
要な電荷の供給不足を防げ、センスアンプのデータ増幅
速度の高速化が図れる。

【００６９】特に、電源電圧切り替え回路１Ａ，１Ｂ，
１Ｃからビット線８に沿って延びる駆動電源供給配線１
２Ａ，１２Ｂ，１２Ｃにより、各センスアンプ駆動回路
４Ａ，４Ｂ，４Ｃを接続しているので、電荷の供給能力
の向上効果が大きくなる。その理由は、ワード線７方向
に沿って各センスアンプ駆動回路４Ａ，ＡＢ，ＡＣを接
続する配線につながるセンスアンプの数が例えば１００
０個程度であるのに対し、本実施形態のごとく、駆動電
源供給配線１２Ａ，１２Ｂ，１２Ｃによりビット線８方
向に沿って各センスアンプ回路４Ａ，４Ｂ，４Ｃを接続
した場合には、各駆動電源供給配線１２Ａ，１２Ｂ，１
２Ｃに接続されるセンスアンプの数はその１／９〜１／
８程度に低減されるので、駆動電源供給配線１２Ａ，１
２Ｂ，１２Ｃの負荷が大幅に小さくなるからである。

【００７０】また、ＣＢＲリフレッシュ，セルフリフレ
ッシュ動作などの低消費電力モードつまりセンスアンプ
のデータ増幅動作の高速化を比較的必要としない場合に
は、バンク選択信号Ｓbsをこの動作モード時に発生させ
ない制御構成にすることによって、この動作モードに限
り、電源電圧切り替え回路１Ａ，１Ｂ，１Ｃによる電源
電圧の切り替え制御が行なわれないので、センスアンプ
駆動回路４Ａ，４Ｂ，４Ｃへの駆動電源供給配線１２
Ａ，１２Ｂ，１２Ｃと、センスアンプ電源電位配線１７
との電位変化に伴う配線の充放電を無くすことができ、
ＣＢＲ電流，セルフリフレッシュ電流などを減らすこと
ができる。

【００７１】（第２の実施形態）次に、本発明の第２の
実施形態に係る半導体記憶装置について、図面を参照し
ながら説明する。

【００７２】−構成− 本実施形態においても、第１の実施形態で説明した図２
に示すセンスアンプ５及びセンスアンプ制御回路３Ｘの
構成を採っている。

【００７３】図３は、本実施形態に係るセンスアンプ制
御回路３Ｘの具体的な構成を示す回路図である。図３に
示すように、センスアンプ制御回路３Ｘは、シェアード
スイッチ２５Ａ，２５Ｂのゲートにワード線昇圧電位Ｖ
ＰＰを供給するＰＭＯＳトランジスタ２８と、接地電位
ＶＳＳおよび外部電源電位ＶＤＤ（ＶＤＤmax ＝ＶＰＰ
−Ｖtn）を供給するインバータ２９と、該インバータ２
９の出力をドレインに受けるＮＭＯＳトランジスタ３０
と、ＮＭＯＳトランジスタ３０のゲート（ノード２）電
位を供給する電源電圧ＶＰＰのインバータ３１とから構
成されている。ここで、ノード１はインバータ２９の出
力側とＮＭＯＳトランジスタ３０のドレインとの間のノ
ードであり、ノード２はインバータ３１の出力側とＮＭ
ＯＳトランジスタ３０のゲートとの間のノードであり、
ノード３はＰＭＯＳトランジスタ２８のゲートに繋がる
ノードである。

【００７４】−回路動作− 図４は、本実施形態に係る半導体記憶装置の読み出し動
作時におけるシェアードスイッチ制御信号ＳctA ，Ｓct
B と、この制御信号ＳctA ，ＳctB を発生させるセンス
アンプ制御回路３Ｘの動作のシーケンスを示すタイミン
グチャートである。

【００７５】同図に示すように、メモリセルブロック１
９のワード線が選択された時（図中のタイミングｔw
s）、アドレス選択信号Ｓasの立ち上がりによって、イ
ンバータ２９が駆動されると、待機時に接地電位ＶＳＳ
であった選択ワード線側のシェアードスイッチ２５Ａへ
のシェアードスイッチ制御信号ＳctA は、外部電源（電
位ＶＤＤ）によって、ノード１からＮＭＯＳトランジス
タ３０を介してノード１の電位で決まる値へ昇圧され
る。このとき、ノード３の電位はまだワード線昇圧電位
ＶＰＰであるのでＰＭＯＳトランジスタ２８はオフ状態
にある。また、ノード２の電位は待機時ワード線昇圧電
位ＶＰＰであるので、ＮＭＯＳトランジスタ３０はオン
状態にある。したがって、シェアードスイッチ２５Ａの
シェアードスイッチ制御信号ＳctA は、ＶＤＤ≦ＶＰＰ
−Ｖtn（ＶtnはＮＭＯＳトランジスタ３０のしきい値電
圧）の場合には外部電源電位ＶＤＤに、ＶＤＤ＞ＶＰＰ
−Ｖtnの場合には電位（ＶＰＰ−Ｖtn）に、それぞれ昇
圧される。すなわち、外部電源電位ＶＤＤが低電圧の時
にはその電位ＶＤＤまで、外部電源電位ＶＤＤが高電圧
の時には電位（ＶＰＰ−Ｖtn）まで昇圧される。

【００７６】続いて、センスアンプ起動信号Ｓsaが接地
電位ＶＳＳから外部電源電位ＶＤＤに遷移すると（同図
のタイミングｔrw）、ノード２の電位が接地電位ＶＳＳ
に、続いてノード３の電位が同じく接地電位ＶＳＳに遷
移する。このとき、ＮＭＯＳトランジスタ３０はオフ状
態になり、ＰＭＯＳトランジスタ２８はオン状態にな
る。そして、シェアードスイッチ２５Ａへのシェアード
スイッチ制御信号ＳctAは、ＰＭＯＳトランジスタ２８
を介してメモリセルへのデータ再書き込みのためのワー
ド線昇圧電位ＶＰＰへと昇圧される。

【００７７】一方、ワード線のリセット時（図中のタイ
ミングｔwr）には、アドレス選択信号Ｓasの立ち下がり
によって、ノード３の電位がワード線昇圧電位ＶＰＰに
遷移し（ＰＭＯＳトランジスタ２８がオフ状態に）、続
くセンスアンプ起動信号Ｓsaのリセット（外部電源電位
ＶＤＤから接地電位ＶＳＳへの立ち下がり）によって、
ノード２の電位がワード線昇圧電位ＶＰＰに（ＮＭＯＳ
トランジスタ３０がオン状態に）なるので、シェアード
スイッチ２５Ａのシェアードスイッチ制御信号ＳctA
は、ＮＭＯＳトランジスタ３０を介して、ノード１の電
位である接地電位ＶＳＳまで降圧される。

【００７８】なお、メモリセルへのデータ再書き込みの
ためのシェアードスイッチ制御信号ＳctA の昇圧タイミ
ング（図中のタイミングｔrw）は、図４の破線に示すよ
うに、センスアンプ起動信号Ｓsaの立ち上がりよりも一
定時間遅いタイミングであっても構わない。あるいは、
この再書き込みのためのシェアードスイッチ制御信号Ｓ
ctA の昇圧タイミングは、アドレス選択信号Ｓasの立ち
上がりから一定時間遅いタイミングに設定されていても
構わない。

【００７９】ここで、非選択側のメモリセルブロック
（図２には図示されていないが、センスアンプ制御回路
３Ｘの左方に存在するもの）のシェアードスイッチ２５
Ｂのシェアードスイッチ制御信号ＳctB は、上記動作の
間、接地電位ＶＳＳに維持されている。

【００８０】−効果− 以上のように、本実施形態に係る半導体記憶装置では、
センスアンプ５におけるメモリセルデータの増幅を行な
う一定期間の間、シェアードスイッチ２５Ａのゲート電
位（シェアードスイッチ制御信号ＳctA ）が外部電源電
位ＶＤＤに保持されているので、特に、外部電源電位Ｖ
ＤＤの低電圧時に、センスアンプ５によりシェアードス
イッチ２５Ａからメモリセル側のビット線２２に充放電
するための電荷（負荷）が少なくなる。そして、この制
御のために上記従来の公報の技術のごとくメモリセルデ
ータのセンスアンプへの取り込み動作の途中でシェアー
ドスイッチ２５Ａを閉じた状態から開く動作を行なう必
要はないので、上記従来の技術のようなタイミング調整
の困難を招くことはなく、センスアンプ５の起動をも含
めた動作速度の高速化を図ることができる。

【００８１】また、データの再書き込み動作時（図４の
タイミングｔrw）は、すでに外部電源電位ＶＤＤ（又は
ＶＰＰ−Ｖtn）まで昇圧されているシェアードスイッチ
２５Ａのゲート電位（シェアードスイッチ制御信号Ｓct
A ）をワード線昇圧電位ＶＰＰに昇圧させればよいだけ
であるので、ワード線昇圧電位発生回路（図示せず）が
昇圧する必要のある電位差は、ワード線昇圧電位ＶＰＰ
と外部電源電位ＶＤＤとの差（ＶＰＰ〜ＶＤＤ）程度で
ある。したがって、従来必要であった昇圧電位差（ＶＰ
Ｐ〜ＶＳＳ）に比べて昇圧電位差を大きく低減すること
が可能になり、ワード線昇圧電位発生回路の電荷供給能
力を抑制することができる。よって、ワード線昇圧電位
発生回路の低消費電力化と、その電荷供給能力を抑える
ことによる平滑容量低減によるチップ面積の縮小を図る
ことができる。

【００８２】（第３の実施形態）次に、本発明の第３の
実施形態に係る半導体記憶装置について、図面を参照し
ながら説明する。

【００８３】−構成− 図５は、本実施形態に係る半導体記憶装置の概略構成を
示す回路図である。

【００８４】同図に示すように、本実施形態に係る半導
体記憶装置は、上記第１の実施の形態に係る半導体記憶
装置の構成に加えて、電源電圧切り替え回路１Ａ，１
Ｂ，１Ｃの出力信号（駆動電源供給配線１２Ａ，１２
Ｂ，１２Ｃを介してセンスアンプ駆動回路４Ａ，４Ｂ，
４Ｃに供給される電源）を外部電源電位ＶＤＤと内部降
圧電位ＶＩＮＴとに切り替えるタイミングを制御するた
めの電圧切り替えタイミング発生回路１８を備えてい
る。本実施形態では、電源電圧切り替え回路１Ａ，１
Ｂ，１Ｃと電圧切り替えタイミング発生回路１８とによ
り、電源電圧制御回路が構成されている。さらに、セン
スアンプ制御回路３の出力信号であるシェアードスイッ
チ制御信号Ｓct（シェアードスイッチ制御信号ＳctA ，
ＳctB ）は、センスアンプ５によるメモリセルデータの
増幅時に、一定期間の間、内部降圧電源電位ＶＩＮＴと
ＮＭＯＳトランジスタ３０（図３参照）のしきい値電圧
（Ｖtn）の電位を加算した電位（ＶＩＮＴ＋Ｖtn）を保
持するように構成されている。その他の構成は上記第１
の実施形態に係る半導体記憶装置の構成と同じである。

【００８５】また、本実施形態では、電圧切り替えタイ
ミング発生回路１８は、配線１１に接続されてバンク選
択信号Ｓbsを入力信号として受けるものであるが、セン
スアンプ起動信号Ｓsaを出力する第１の実施の形態にお
けるセンスアンプ起動回路２と同一の回路構成を有して
いる。

【００８６】図６は、本実施形態におけるセンスアンプ
制御回路３Ｙの構成を示す回路図である。

【００８７】同図に示すように、本実施形態におけるセ
ンスアンプ制御回路３Ｙは、上記第２の実施形態におけ
るセンスアンプ制御回路３Ｘの構成に加えて、ノード６
の前段側に設けられたインバータ４４と、インバータ３
１とＮＭＯＳトランジスタ３０との間に介設されたＮＭ
ＯＳトランジスタ４６と、ＮＭＯＳトランジスタ４６と
ＮＭＯＳトランジスタ３０との間のノード５に接続され
る電源供給ラインに介設された２つのＮＭＯＳトランジ
スタ４７，４８と、電源投入時の電位を決める回路４９
とを備えている。ただし、図３におけるノード１，２，
３は、図６においてはノード４，５，６と表示されてい
る。このＮＭＯＳトランジスタ４７のドレインは内部降
圧電源電位ＶＩＮＴを供給する電源に接続されている。

【００８８】−動作− 本実施形態に係る半導体記憶装置においては、メモリセ
ルの選択動作時に、電源電圧切り替え回路１Ａ，１Ｂ，
１Ｃの電源電位切り替え動作が電圧切り替えタイミング
発生回路１８によって制御される。すなわち、駆動電源
供給配線１２Ａ，１２Ｂ，１２Ｃの電位が内部降圧電位
ＶＩＮＴから外部電源電位ＶＤＤへ切り替えられる電圧
切り替えと、メモリセルデータの増幅から所定時間経過
した後に駆動電源供給配線１２Ａ，１２Ｂ，１２Ｃの電
位が外部電源電位ＶＤＤから内部降圧電源電位ＶＩＮＴ
へ切り替えられる電圧切り替えとが、センスアンプ５の
データ増幅動作に合わせて行われる。

【００８９】また、このセンスアンプ電源供給配線１２
Ａ，１２Ｂ，１２Ｃの外部電源電圧ＶＤＤから内部降圧
電源電位ＶＩＮＴへの電圧切り替えタイミングに合わせ
て、シェアードスイッチ制御信号Ｓctが電位（ＶＩＮＴ
＋Ｖtn）からワード線昇圧電位ＶＰＰに昇圧され、デー
タの再書き込み動作が行われる。

【００９０】図７は、本実施形態に係る半導体記憶装置
の読み出し動作時におけるシェアードスイッチ制御信号
Ｓctと、この信号Ｓctを発生させるセンスアンプ制御回
路３Ｙの動作のシーケンスを示すタイミングチャートで
ある。

【００９１】同図に示すように、メモリセルブロック１
９のワード線が選択された時（図中のタイミングｔw
s）、アドレス選択信号Ｓasの立ち上がりによって、イ
ンバータ２９が駆動されると、待機時に接地電位ＶＳＳ
であったシェアードスイッチ制御信号Ｓctは外部電源に
より駆動，昇圧される。この時、ノード５は待機時ワー
ド線昇圧電位ＶＰＰとＮＭＯＳトランジスタ３０のしき
い値電圧Ｖtnの差の電位（ＶＰＰ−Ｖtn）からＮＭＯＳ
トランジスタ３０によるセルフブート効果によって昇圧
される。しかし、ノード５の電位の最大値は、ＮＭＯＳ
トランジスタ４７とＮＭＯＳトランジスタ４８により、
内部降圧電位ＶＩＮＴと各ＮＭＯＳトランジスタ４７，
４８のしきい値電圧（いずれもＶtnとする）とを加算し
た電位（ＶＩＮＴ＋２×Ｖtn）に設定される。このと
き、ＰＭＯＳトランジスタ２８はオフ状態にあり、ＮＭ
ＯＳトランジスタ３０はオン状態にある。このため、シ
ェアードスイッチ制御信号Ｓctの電圧値は、ノード４，
ノード５及びＮＭＯＳトランジスタ２９によって、最大
値電位（ＶＩＮＴ＋Ｖtn）に設定される。ただし、この
最大値は、ノード４の外部電源電位ＶＤＤの値によって
変わり、外部電源電位ＶＤＤが電位（ＶＩＮＴ＋Ｖtn）
以下の場合には外部電源電位ＶＤＤになり、外部電源電
圧ＶＤＤが電位（ＶＩＮＴ＋Ｖtn）以上の場合には電位
（ＶＩＮＴ＋Ｖtn）になる。

【００９２】続いて、センスアンプ起動信号Ｓsaが接地
電位ＶＳＳから外部電源電位ＶＤＤに遷移すると（同図
のタイミングｔrw）、ノード５の電位が接地電位ＶＳＳ
に、続いてノード６の電位が同じく接地電位ＶＳＳに遷
移する。このとき、ＮＭＯＳトランジスタ３０はオフ状
態になり、ＰＭＯＳトランジスタ２８はオン状態にな
る。そして、シェアードスイッチ２５Ａへのシェアード
スイッチ制御信号ＳctAは、ＰＭＯＳトランジスタ２８
を介してメモリセルへのデータ再書き込みのためのワー
ド線昇圧電位ＶＰＰへと昇圧される。

【００９３】一方、ワード線のリセット時（図中のタイ
ミングｔwr）には、アドレス選択信号Ｓasの立ち下がり
によって、ノード６の電位がワード線昇圧電位ＶＰＰに
遷移し（ＰＭＯＳトランジスタ２８がオン状態に）、続
くセンスアンプ起動信号Ｓsaのリセット（外部電源電位
ＶＤＤから接地電位ＶＳＳへの立ち下がり）によって、
ノード５の電位が電位（ＶＰＰ−Ｖtn）に（ＮＭＯＳト
ランジスタ３０がオン状態に）なるので、シェアードス
イッチ２５Ａのシェアードスイッチ制御信号ＳctA は、
ＮＭＯＳトランジスタ３０を介して、ノード４の電位で
ある接地電位ＶＳＳまで降圧される。

【００９４】なお、メモリセルへのデータ再書き込みの
ためのシェアードスイッチ制御信号Ｓctの昇圧タイミン
グ（図中のタイミングｔrw）は、図７の破線に示すよう
に、センスアンプ起動信号Ｓsaの立ち上がりよりも一定
時間遅いタイミングであっても構わない。あるいは、こ
の再書き込みのためのシェアードスイッチ制御信号Ｓct
の昇圧タイミングは、アドレス選択信号Ｓasの立ち上が
りから一定時間遅遅いタイミングに設定されていても構
わない。

【００９５】−効果− 以上のように、本実施形態の半導体記憶装置は、シェア
ードスイッチ制御信号Ｓctに一定期間、内部降圧電源電
位ＶＩＮＴとＮＭＯＳトランジスタのしきい値電圧Ｖtn
とを加算した電位（ＶＤＤ＋Ｖtn）を保持させるセンス
アンプ制御回路３Ｙを設けることによって、センスアン
プ５による読み出しデータの増幅時に、シェアードスイ
ッチ２５Ａ，２５Ｂのゲート電位を電位（ＶＩＮＴ＋Ｖ
tn）以下に抑制しておくことができる。これにより、第
１及び第２の実施形態と同様に、センスアンプ５のビッ
ト線負荷はデータ増幅の際の一定期間の間低減されるの
で、上述の理由により、低電圧時におけるデータ増幅動
作の高速化を図ることができる。

【００９６】加えて、本実施形態では、電源電圧切り替
え回路１Ａ，１Ｂ，１Ｃによってセンスアンプ電源電位
配線１７の電位が外部電源電圧ＶＤＤに切り替わってい
ても、シェアードスイッチ２５Ａ，２５Ｂを挟んでセン
スアンプ５に接続されるメモリセル側のビット線８の電
位を外部電源電圧ＶＤＤまで過剰に昇圧させることなく
内部降圧電源電位ＶＩＮＴ以下に抑えることができ、メ
モリセルトランジスタ９の信頼性の向上を図ることがで
きる。

【００９７】その場合、電圧切り替えタイミング発生回
路１８の構成をセンスアンプ起動回路２と同一構成にす
ることにより、センスアンプ５によるデータの増幅時
に、センスアンプ５でのメモリセルデータの増幅のタイ
ミングに合わせた駆動電源供給配線１２Ａ，１２Ｂ，１
２Ｃの電位の外部電源電圧ＶＤＤから内部降圧電源電位
ＶＩＮＴへの切り替えができる。そして、これにより、
この駆動電源供給配線１２Ａ，１２Ｂ，１２Ｃの電位を
外部電源電圧ＶＤＤから内部降圧電源電位ＶＩＮＴに切
り替えるタイミングと、シェアードスイッチ制御信号Ｓ
ctの電位を電位（ＶＩＮＴ＋Ｖtn）からワード線昇圧電
位ＶＰＰに切り替えるタイミングとを相対的に合わせる
ができるので、メモリセルトランジスタ９の信頼性を確
保しながら再書き込み動作の高速化を図ることができ
る。

【００９８】（第４の実施形態）次に、本発明の第４の
実施形態に係る半導体記憶装置について、図面を参照し
ながら説明する。

【００９９】−構成− 図８は、本実施形態に係る半導体記憶装置の概略構成を
示す回路図である。本実施形態に係る半導体記憶装置
は、上記第３の実施形態に係る半導体記憶装置の構成と
は、上述の電源電圧切り替え回路及び電圧切り替えタイ
ミング発生回路をメモリセルアレイ，センスアンプなど
を挟んで１対設けている点が異なる。

【０１００】すなわち、図８に示すように、メモリセル
アレイ及びセンスアンプブロック１０（図５には、その
一部のメモリセルブロック１９やセンスアンプブロック
１０が示されている）を含むメモリセルアレイ＆センス
アンプ部４１を挟んで、電源電圧切り替え回路１AT，１
BT，１CT及び１AB，１BB，１CBと、電圧切り替えタイミ
ング発生回路１８Ｔ，１８Ｂとをそれぞれ配置してなる
１対の電圧切り替え部５２Ｔ，５２Ｂが設けられてい
る。ただし、メモリセルアレイ＆センスアンプ部４１の
詳細な構造は図５から容易に理解できるので、図示を省
略している。そして、電源電圧切り替え回路１ATと電源
電圧切り替え回路１ABとの間、電源電圧切り替え回路１
BTと電源電圧切り替え回路１BBとの間、電源電圧切り替
え回路１CTと電源電圧切り替え回路１CBとの間は、それ
ぞれその出力信号をセンスアンプ駆動回路４Ａ，４Ｂ，
４Ｃに供給するための駆動電源供給配線１２Ａ，１２
Ｂ，１２Ｃによって接続されている。

【０１０１】ここで、図８には図示されていないが、電
圧切り替えタイミング発生回路１８Ｔ，１８Ｂには、バ
ンク選択信号Ｓbsがその発信源からそれぞれ電圧切り替
えタイミング発生回路１８Ｔ、１８Ｂに到達する時間の
差を調整するための回路が配設されている。

【０１０２】−動作− 本実施形態においても、駆動電源供給配線１２Ａ，１２
Ｂ，１２Ｃの電圧切り替わり動作は、第３の実施形態で
説明した動作と同じである。ただし、メモリセルアレイ
を挟んで設置された電圧切り替え部５２Ｔ，５２Ｂで
は、その起動信号であるバンク選択信号Ｓbsのそれぞれ
の回路への到達時間の差が電圧切り替えタイミング回路
１８Ｔ，１８Ｂで調整され、駆動電源供給配線１２Ａ，
１２Ｂ，１２Ｃの電位を切り替える動作は同じタイミン
グで行なわれる。

【０１０３】加えて、本実施形態においても、電圧切り
替えタイミング回路１８Ｔ，１８Ｂがセンスアンプ起動
回路２と同じ構成をとることから、その切り替え動作は
センスアンプ５の起動，停止動作と相対的に同期した動
作が行われる。

【０１０４】−効果− 以上のように、本実施形態の半導体記憶装置は、メモリ
セルアレイ＆センスアンプ部４１を挟んで両側に電圧切
り替えタイミング回路１８Ｔ，１８Ｂと電源電圧切り替
え回路１AT〜１CT，１AB〜１CBとを設置することによっ
て、記憶容量の増大に伴ってメモリセルアレイ当りの同
時に選択されるワード線数が増えた場合でも、センスア
ンプによるデータ増幅時における電荷供給能力を高く維
持することにより、センスアンプのデータ増幅速度の高
速化を図ることができる。

【０１０５】（第５の実施形態）次に、本発明の第５の
実施形態に係る半導体記憶装置について、図面を参照し
ながら説明する。

【０１０６】−構成− 図９は、本実施形態に係る半導体記憶装置の概略構成を
示す回路図である。

【０１０７】本実施形態に係る半導体記憶装置は、上記
第１の実施形態に示す半導体記憶装置と同様の構成を有
する半導体記憶装置を前提としている。ただし、図１に
示す電源電圧切り替え回路１Ａ，１Ｂ，１Ｃは必ずしも
備えている必要はないし、あるいは、図１に示す位置に
電源電圧切り替え回路が設けられていてもよい。また、
センスアンプ制御回路やセンスアンプ駆動回路は図示さ
れていないが、一般的にはこれらの回路も設けられてい
る。

【０１０８】図９に示すように、本実施形態に係る半導
体記憶装置は、ワード線選択信号発生回路６１と、ワー
ド線駆動信号発生回路６２と、ワード線駆動回路６３
と、センスアンプ起動回路２Ｘとを備えている。そし
て、本実施形態に係るセンスアンプ起動回路２Ｘは、ワ
ード線選択信号発生回路６１と同じ回路構成をとるダミ
ーワード線選択信号発生回路６７と、ワード線駆動信号
発生回路６２と同じ回路構成をとるダミーワード線駆動
信号発生回路６８と、ワード線駆動回路６３と同じ回路
構成をとるダミーワード線駆動回路６９と、タイミング
調整用の遅延回路７０を備えている点が特徴である。な
お、図９に示すワード線選択信号発生回路６１と、ワー
ド線駆動信号発生回路６２と、ワード線駆動回路６３と
は上記各実施形態に係る半導体記憶装置にも備えられて
いる。また、メモリセルトランジスタ６４及びメモリセ
ルキャパシタ６５を配置したメモリセル９は図１に示す
メモリセルブロック１９内に配置されているものである
し、センスアンプ５は図１に示すセンスアンプ列６Ａ，
６Ｂに配置されているものであるが、ここでは、動作の
理解を容易にするために孤立した状態で示している。

【０１０９】また、７４はワード線選択信号発生回路６
１の起動信号であるロウアドレス信号（ロウブロック選
択信号）Ｓrbが入力される配線、７５はワード線起動信
号Ｓwaが入力される配線である。さらに、図１などに示
す構成と同様に、ワード線７，ビット線８，ワード線７
によるメモリセルデータの読み出し及びワード線の選択
停止に合わせてセンスアンプを起動停止する信号である
センスアンプ起動信号Ｓsaが流れる配線１５などの配線
が設けられている。

【０１１０】−動作− まず、ワード線のセット動作について説明する。

【０１１１】ワード線起動信号Ｓwaによってワード線駆
動信号発生回路６２が動作し、続いて、ロウアドレス信
号Ｓrbによってワード線選択信号発生回路６１が動作
し、このワード線駆動信号発生回路６２の出力信号とワ
ード線選択信号発生回路６１の出力信号とによってワー
ド線駆動回路６３が駆動されてメモリセル選択用ワード
線７が起動される。このメモリセル選択用ワード線７の
起動により、メモリセル９からメモリセルトランジスタ
６４を通してビット線８に電荷が読み出される。メモリ
セル９から読み出された電荷は、センスアンプ起動信号
Ｓsaによって起動されるセンスアンプ５によって増幅さ
れる。このワード線７のセット動作（メモリセルからの
読み出し電荷がセンスアンプ５内に取り込まれる動作）
完了後に、センスアンプ起動信号Ｓsaのセット動作が開
始される。

【０１１２】次に、ワード線のリセット動作について説
明する。

【０１１３】まず、ワード線起動信号Ｓwaのリセットに
よってワード線駆動信号発生回路６２がリセットされ
る。これにより、ワード線駆動回路６３を介してワード
線７の電位の接地電位ＶＳＳへのリセットが開始する。
続いて、ワード線起動信号Ｓwaのリセットによってワー
ド線選択信号発生回路６１がリセットされる。このワー
ド線７のリセット動作完了後に、センスアンプ起動信号
Ｓsaのリセット動作が開始される。

【０１１４】次に、センスアンプ起動信号Ｓsaによるセ
ット動作について説明する。

【０１１５】まず、メモリセル選択用ワード線７の起動
時と同様に、ワード線起動信号Ｓwaによってダミーワー
ド線駆動信号発生回路６８が動作し、続いて、ロウアド
レス信号Ｓrbによってダミーワード線選択信号発生回路
６７が動作して、このダミーワード線駆動信号発生回路
６８の出力信号とダミーワード線選択信号発生回路６７
の出力信号とによってダミーワード線駆動回路６９が起
動される。そして、このダミーワード線駆動回路６９の
出力信号は、遅延回路７０を介しセンスアンプ起動信号
Ｓsaとして出力される。遅延回路７０は、その際にメモ
リセル選択用ワード線７の立ち上がりタイミングに対す
るセンスアンプ起動信号Ｓsaのタイミングのずれが最適
になるような遅延値を有する。すなわち、ワード線７の
電位が立ち上がってメモリセル９からデータが出てきた
ときに、センスアンプ５を動作させてデータの増幅動作
を開始するように、両者のタイミングが調整されてい
る。

【０１１６】次に、センスアンプ起動信号Ｓsaのリセッ
ト動作について説明する。

【０１１７】ワード線７のリセット動作が完了した後
に、ワード線起動信号Ｓwaのリセットによってダミーワ
ード線駆動信号発生回路６８がリセットされる。これに
より、ダミーワード線駆動回路６９および遅延回路７０
を介してセンスアンプ起動信号Ｓsaによるリセット動作
が開始する。続いて、ロウアドレス信号Ｓrbのリセット
によってワード線選択信号発生回路６７がリセットされ
る。遅延回路７０は、その際にメモリセル選択用ワード
線７２の立ち下がりタイミングに対するセンスアンプ起
動信号Ｓsaの立ち下がりタイミングのずれが最適になる
ような遅延値を有する。

【０１１８】−効果− 以上のように、本実施形態の半導体記憶装置は、メモリ
セル選択用ワード線７の選択から発生、および、非選択
からリセットまでの動作を制御するための回路（ワード
線選択信号回路６１，ワード線駆動信号発生回路６２，
ワード線駆動回路６３）と、センスアンプ起動信号Ｓsa
の発生、および、リセットまでの動作を制御する回路
（ダミーワード線選択信号回路６７，ダミーワード線駆
動信号発生回路６８，ダミーワード線駆動回路６９）を
互いに同じ回路構成にすることによって、メモリセル選
択用ワード線７の電位の電源電圧依存性，温度依存性，
プロセスバラツキ依存性（例えばトランジスタのゲート
長のバラツキ）と、センスアンプ５の起動・停止タイミ
ングの電源電圧依存性，温度依存性，プロセスバラツキ
依存性とを合わせることができる。すなわち、ワード線
７の電位とセンスアンプ起動信号Ｓsaとが電源電圧，温
度などの変化に応じてそのタイミングを変化させる方向
及び変化の程度がほぼ共通化されるので、これらのパラ
メータの変化の影響を見込んだタイミングのマージンを
最小限に抑制することができ、その結果、センスアンプ
によるデータ増幅の高速化を図ることができる。

【０１１９】ただし、全体としてのタイミングが各パラ
メータの変化によって大きく崩れなければよいので、例
えば、ダミーワード線選択信号発生回路６７のみがワー
ド線選択信号発生回路６１と同一のレイアウトを有して
いてもよい。また、ダミーワード線駆動信号発生回路６
８がワード線駆動信号発生回路６２と同一のレイアウト
を有していなくてもよい。さらに、ダミーワード線駆動
回路６９がワード線駆動回路６３と同一のレイアウトを
有していなくてもよい。

【０１２０】次に、図１０は、本実施形態の変形例に係
る半導体記憶装置の構成を示す回路図である。同図に示
すように、センスアンプ起動回路２Ｙは、図９に示すよ
うなダミーワード線駆動信号発生回路６８を備えておら
ず、ダミーワード線駆動回路６９は、ワード線選択信号
発生回路６７の出力とワード線昇圧電位ＶＰＰとを受け
てセンスアンプ起動信号Ｓsaを出力するように構成され
ている。この変形例の構成によっても、上述のような本
実施形態の半導体記憶装置と同様の効果を発揮しながら
回路構成の簡素化を図ることができる。

【０１２１】なお、ここでワード線選択信号発生回路６
１の起動信号とワード線起動信号Ｓwaとして、例えば冗
長判定回路の出力信号である正規ワード線選択信号、あ
るいは、冗長ワード線選択信号を用いて、起動・停止の
タイミングを共通化すれば、さらに回路構成の簡素化を
図ることができる。すなわち、ワード線７の電位とセン
スアンプ起動信号Ｓsaとが電源電圧，温度などの変化に
応じてそのタイミングを変化させる方向及び変化の程度
が共通化されるので、これらのパラメータの変化の影響
を見込んだタイミングのマージンを最小限に押さえるこ
とができ、その結果、センスアンプによるデータ増幅の
高速化を図ることができる。

【０１２２】（第６の実施形態）次に、本発明の第６の
実施形態に係る半導体記憶装置について、図面を参照し
ながら説明する。

【０１２３】−構成− 図１１は本実施形態に係る半導体記憶装置のメモリセル
アレイの一部を示す回路図であり、図１２は本実施形態
に係る半導体記憶装置のメモリセルの構造を示す断面図
である。本実施形態においても、図１に示す半導体記憶
装置の構成を前提としている。ただし、図１に示す電源
電圧切り替え回路１Ａ，１Ｂ，１Ｃは配置されていな
い。そして、すでに説明した第５の実施形態における図
９又は図１０に示すワード線選択信号発生回路６１と、
ワード線駆動信号発生回路６２と、ワード線駆動回路６
３と、センスアンプ起動回路２とを備えていることが前
提である。

【０１２４】図１１に示すように、本実施形態に係る半
導体記憶装置は、データのリードライトに使用されるメ
モリセル９と、各メモリセル９のメモリセルトランジス
タのゲートとしても機能するメモリセル選択用ワード線
７とを備えている。さらに、メモリセル９と同じ構造を
有するメモリセルトランジスタ及びメモリセルキャパシ
タからなりデータのリードライトには通常使用されない
ダミーメモリセル８２と、メモリセル選択用ワード線７
と同じ材料により構成され、メモリセル領域とセンスア
ンプ部との段差緩和のために設けられ通常メモリセル選
択には使用していないダミー配線８１と、ダミー配線８
１のレベルを検知するためのレベル検知回路８３とを備
え、上記ダミー配線８１とレベル検知回路８３とによっ
て、図９又は図１０に示す遅延回路７０が構成されてい
る。レベル検知回路８３は、論理しきい値をトランジス
タサイズ等の比を変えることにより設定していることを
特徴としている。なお、ビット線８とダミービット線８
６とを切り離すべく接地に接続された切り離し用ワード
線８４が設けられている。

【０１２５】次に、本実施形態に係る半導体記憶装置の
メモリセル部の断面構造について説明する。図１２に示
すように、本実施形態に係る半導体記憶装置は、メモリ
セル９のメモリセルトランジスタのゲート電極となるメ
モリセル選択用ワード線７と、切り離し用ワード線８４
と、ダミーセル８２のメモリセルトランジスタのワード
線となるダミー配線８１とが順に配置されている。この
とき、ダミー配線８１は、メモリセルアレイの端部に、
つまり、メモリセル部とセンスアンプ部の境界に設けら
れており、基板上のメモリセル部とセンスアンプ部との
間の段差を緩和するように構成されている。

【０１２６】−動作− 図９又は図１０に示すセンスアンプ起動回路２Ｘ（又は
２Ｙ）内のダミーワード線駆動回路６９の出力信号であ
るセンスアンプ起動信号Ｓsaが遅延回路７０に相当する
本実施形態のダミー配線８１及びレベル検知回路８３に
入力されると、以下の動作が行なわれる。すなわち、メ
モリ選択に使用するワード線７と同じ負荷８２をもつダ
ミー配線８１を介してレベル検知回路８３に伝わり、レ
ベル検知回路８３からセンスアンプ起動信号Ｓsaが出力
される。この時、ダミー配線８１の遅延時間を決定する
ＲＣ特性は、メモリセル選択用ワード線７のそれと同一
の特性を持っている。また、このレベル検知回路８３に
はヒステリシス特性を持たせ、論理しきい値を、ダミー
配線８１の立ち上り時には（ビット線プリチャージ電
位）＋（メモリセルトランジスタのしきい値電圧Ｖtn）
＋（バックバイアス効果分）に、立ち下がり時には（メ
モリセルトランジスタのしきい値電圧ＶtnLow）に設定
している。ただし、ＶtnLow とはソース基板間電圧が小
さいときのしきい値電圧である。これにより、レベル検
知回路８３からは、立ち上り、立ち下がりのタイミング
が、それぞれメモリセルトランジスタのゲートが開閉す
るタイミングに合ったセンスアンプ起動信号Ｓsaが出力
される。

【０１２７】−効果− 以上のように、本実施形態に係る半導体記憶装置は、デ
ータのリードライトに使用されるメモリセル選択用ワー
ド線７と同じ負荷をもつダミー配線８１と、ヒステリシ
ス特性をもつレベル検知回路８３とにより、センスアン
プ起動回路２内の遅延回路７０を構成するようにしたの
で、センスアンプ起動信号Ｓsaの出力タイミングをメモ
リセル選択用ワード線７のＲＣ特性、メモリセルデータ
の読み出し、および、メモリセルトランジスタのゲート
の開閉タイミングに合わせることが可能になり、センス
アンプ５の動作のタイミングの最適化による（特に低電
圧においての）センスアンプ５の増幅動作の高速化を図
ることができる。

【０１２８】また、半導体記憶装置の断面構造におい
て、一般に、メモリセル部とセンスアンプ部との間にお
いて段差を有している。これは、メモリセルにはストレ
ージノードや容量膜やセルプレート等のメモリセルキャ
パシタを構成するために必要な部材が存在するのに対
し、センスアンプ部にはこのようなメモリセルキャパシ
タに相当する部材は存在していないからである。ここ
で、本実施形態のメモリセルにおいては、図１２に示す
ように、ダミー配線８１及びダミービット線８６をメモ
リセル部の端部に配置しているので、上記段差をできる
だけ緩和することができる。（注：切り離し用ワード線
８４を設けた効果はありませんか。） （第７の実施形態）次に、本発明の第７の実施形態に係
る半導体記憶装置について、図面を参照しながら説明す
る。

【０１２９】−構成− 図１３は、本実施形態に係る半導体記憶装置内の遅延回
路を構成する配線構造を示す平面図である。本実施形態
の半導体記憶装置は、図１１に示すようなダミー配線８
１と、ダミーセル８２と、レベル検知回路８３と、切り
離し用ワード線８４とを有する回路と同様の回路構成を
有している。

【０１３０】すなわち、図１３に示すように、本実施形
態に係る半導体記憶装置は、メモリセル選択用ワード線
７と同じ材料（例えばポリシリコン）で構成されるダミ
ー配線９１と、ダミー配線９１をゲートとするＮＭＯＳ
トランジスタ９２と、ダミー配線９１の信号を入力とし
そのレベルを検知するレベル検知回路９３と、メモリセ
ル選択用ワード線７と同じ材料により構成され、接地電
位ＶＳＳにレベルが固定された配線９４，９５とからな
る遅延回路を備えたセンスアンプ起動回路を有してい
る。また、９５はＮＭＯＳトランジスタ９２のソース・
ドレインに電位を供給する配線であり、９６は配線９５
とＮＭＯＳトランジスタ９２のソース・ドレインとを接
続するコンタクトホールである。配線９５は、ビット線
と同一の材料（例えばアルミニウム合金，ポリサイド
等）により構成されており、コンタクトホール９６は、
ビット線とメモリセルトランジスタのソース・ドレイン
とを接続するコンタクトホールと同じ開口面積及び深さ
を有するものである。

【０１３１】このダミー配線９１は、メモリ選択用ワー
ド線７とほぼ同じ厚みと幅（ゲート長）と長さとを有
し、また、ＮＭＯＳトランジスタ９２は、１つの共通の
メモリセル選択用ワード線７をゲートとする多数のメモ
リセル９のＮＭＯＳトランジスタの全チャネル領域とほ
ぼ同じチャネル領域を有するように、蛇行して形成され
ている。また、ダミー配線９１は、配線９４と配線９５
との間に層間絶縁膜を挟み、しかも、実際のメモリセル
選択用ワード線７が非選択状態のワード線７から受ける
隣接配線間容量と同等の容量を持つような距離を隔てて
隣接するように形成されている。また、上述の第６の実
施形態と同様に、レベル検知回路９３の論理しきい値
は、（ビット線プリチャージ電位）＋（メモリセルトラ
ンジスタのしきい値電圧Ｖtn）＋（バックバイアス効果
分）に設定されている。

【０１３２】−動作− 図９又は図１０に示すセンスアンプ起動回路２Ｘ（又は
２Ｙ）内のダミーワード線駆動回路６９の出力信号であ
るセンスアンプ起動信号Ｓsaが遅延回路７０に相当する
本実施形態のダミー配線９１及びレベル検知回路９３に
入力されると、以下の動作が行なわれる。すなわち、ダ
ミー配線９１は、電位が接地電位ＶＳＳに固定されてい
る配線９４，９５に挟まれ、かつ、メモリセル選択用ワ
ード線７と同様のトランジスタのゲート容量を有してい
るので、メモリセル選択用ワード線７とほぼ同じ配線負
荷を有している。そして、このダミー配線９１を介して
センスアンプ起動信号Ｓsaがレベル検知回路９３に伝わ
る。これにより、ダミー配線９１への入力から出力まで
に要する時間（遅延時間）は、実際のメモリセル選択用
ワード線７と同一のＲＣ特性を有することになる。ま
た、上述の第６の実施形態と同様に、レベル検知回路９
３の論理しきい値は、（ビット線プリチャージ電位）＋
（メモリセルトランジスタのしきい値電圧Ｖtn）＋（バ
ックバイアス効果分）に設定されており、メモリセル選
択用ワード線７の特性に加えてメモリセルからのデータ
読み出しタイミングに合わせてセンスアンプ起動信号Ｓ
saが出力される。また、このレベル検知回路９３にヒス
テリシス特性を持たせ、論理しきい値をダミー配線９１
の立ち上り時には（ビット線プリチャージ電位）＋（メ
モリセルトランジスタのしきい値電圧Ｖtn）＋（バック
バイアス効果分）に、立ち下がり時にはメモリセルトラ
ンジスタのしきい値電圧ＶtnLow レベルに設定すること
によって、立ち上り、立ち下がり両方にタイミングを合
わせてセンスアンプ起動信号７３を出力させる。ただ
し、ＶtnLow とはソース基板間電圧が小さいときのしき
い値電圧である。

【０１３３】−効果− 以上のように、本実施形態の半導体記憶装置には、デー
タのリードライトが行なわれるメモリセル選択用ワード
線７がもつゲート容量、及び、隣接配線間容量と同等の
配線負荷を持ったダミー配線９１を有する遅延回路を備
えたセンスアンプ起動回路が配置されている。これによ
って、センスアンプ起動信号Ｓsaの出力タイミングをメ
モリセル選択用ワード線７のＲＣ特性、および、メモリ
セルデータの読み出しタイミングに合わせることが可能
になり、（特に低電圧において）センスアンプ５の動作
のタイミングの最適化によるセンスアンプ５の増幅動作
の高速化を図ることができる。

【０１３４】（第８の実施形態）次に、本発明の第８の
実施形態に係る半導体記憶装置について、図面を参照し
ながら説明する。

【０１３５】−構成− 図１４は、本実施形態に係る半導体記憶装置のセンスア
ンプ起動回路内の遅延回路の構成を示す回路図である。

【０１３６】同図に示すように、本実施形態に係る半導
体記憶装置のセンスアンプ起動回路内の遅延回路には、
ＰＭＯＳトランジスタのドレインに抵抗Ｒ１をＮＭＯＳ
トランジスタのドレインに抵抗Ｒ２をそれぞれ挿入して
構成されるインバータ素子１０１と、ソース−ドレイン
間が短絡されたＰＭＯＳトランジスタ及びＮＭＯＳトラ
ンジスタのゲート同士を接続して構成されるゲート容量
負荷素子１０２とを交互に複数組直列に接続した遅延素
子列１００が設けられている。ただし、配線１０４から
は、図９，図１０に示す起動回路２内のダミーワード線
駆動回路６９の出力信号が入力される。また、この遅延
素子列１００の出力のレベルを検知するレベル検知回路
１０３が設けられており、上記遅延素子列１００とレベ
ル検知回路１０３とにより、図９又は図１０に示す遅延
回路７０に相当する遅延回路が構成されている。ここ
で、遅延素子列１００中のインバータ素子１０１及びゲ
ート容量負荷素子１０２の電源電圧として、ワード線昇
圧電位ＶＰＰの外部電源電圧ＶＤＤ依存性と同じＶＤＤ
依存性を有する電源電圧である内部降圧電位ＶＩＮＴが
用いられている。また、このレベル検知回路１０３の論
理しきい値は、トランジスタサイズ等の比を変えること
により設定されている。

【０１３７】−動作− センスアンプ起動回路内のダミーワード線９１の出力信
号は配線１０４から遅延素子１００を介してレベル検知
回路１０３に伝わる。そのとき、ＰＭＯＳトランジスタ
およびＮＭＯＳトランジスタのドレインに挿入した抵抗
素子Ｒ１，Ｒ２の抵抗値は、ＰＭＯＳトランジスタ及び
ＮＭＯＳトランジスタの抵抗に比べて十分大きく、ま
た、一定値を採りうることから電荷充放電時の時間Ｔ
（＝ＲＣ）は一定に保たれるので、電荷充放電能力の電
源電圧依存性は小さい。つまり、抵抗としても機能する
トランジスタと抵抗素子を直列に接続してなる部分の電
気的抵抗については、抵抗素子の抵抗値をトランジスタ
の抵抗値よりも大幅に大きくしておくと、トランジスタ
の抵抗値の電源電圧依存性は全体の抵抗値にあまり寄与
しない。そして、この抵抗素子Ｒ１，Ｒ２はポシシリコ
ンで形成されており抵抗値の温度依存性は小さいので、
インバータ素子１０１のトランジスタを含めた抵抗も温
度依存性は小さい。これにより、ＰＭＯＳトランジス
タ，ＮＭＯＳのトランジスタの能力の電源電圧依存性、
温度依存性が起因となる遅延時間の変化は抑えられ、イ
ンバータ素子１０１の特性を電源電圧依存性、温度依存
性が小さいメモリセル選択用ワード線７２のＲＣ遅延特
性に合うようにしている。遅延素子列１００の遅延時間
をメモリセル選択用ワード線７２の電位の立ち上がり時
と立ち下がり時とで変えるには、互いに逆論理となる奇
数番目のインバータ素子１０１と偶数番目のインバータ
素子１０１とでメモリセル選択用ワード線７２の立ち上
がり／立ち下がり時間の比に合わせて抵抗素子Ｒ１と抵
抗素子Ｒ２の抵抗値の比を変えればよい。

【０１３８】また、このレベル検知回路１０３は、第
６，第７の実施形態と同様に、論理しきい値の変更とヒ
ステリシス特性とを有している。

【０１３９】−効果− 以上のように、本実施形態の半導体記憶装置は、第６，
第７の実施形態と同様に、センスアンプ起動信号Ｓsaの
出力タイミングをデータのリードライトに使用されるメ
モリセル選択用ワード線７のＲＣ特性、および、メモリ
セルデータの読み出しタイミングに合わせることが可能
になり、（特に低電圧において）センスアンプ５の動作
のタイミングの最適化によるセンスアンプ５の増幅動作
の高速化を図ることができる。

【０１４０】（第９の実施形態）次に、本発明の第９の
実施形態に係る半導体記憶装置について、図面を参照し
ながら説明する。

【０１４１】−構成− 図１５は、本実施形態に係る半導体記憶装置のセンスア
ンプ起動回路内の遅延回路（図９，図１０における遅延
回路７０に相当するもの）の概略構成を示す回路図であ
る。同図に示すように、本実施形態に係る遅延回路は、
多数のインバータ素子が配列された遅延素子列１１３及
び１１４と、入力信号の立ち上りエッジと立ち下がりエ
ッジそれぞれに対してこの遅延素子列１１３，１１４の
出力の一方を通過させるように切り替える論理回路部１
１５と、出力レベルを内部降圧電位ＶＩＮＴから外部電
源電位ＶＤＤに変更するレベルシフタ１１６とを備えて
いる。ただし、配線１０４からは、図９，図１０に示す
起動回路２内のダミーワード線駆動回路６９の出力信号
が入力される。そして、遅延素子列１１３，１１４に
は、ＰＭＯＳトランジスタとドレインに抵抗素子Ｒ３が
挿入されたＮＭＯＳトランジスタとにより構成されるイ
ンバータ素子１１１と、ドレインに抵抗素子Ｒ４が挿入
されたＰＭＯＳトランジスタとＮＭＯＳトランジスタと
により構成されるインバータ素子１１２とが交互にかつ
直列に配置されている。

【０１４２】−動作− 第６の実施形態で説明したように、メモリセル選択用ワ
ード線７の立ち上り、立ち下がりに合わせてセンスアン
プ起動回路２内のダミーワード線駆動回路６９の出力信
号はＨｉレベル、Ｌｏｗレベルにそれぞれ遷移する。こ
のとき、ワード線の立ち上がり時と立ち下がり時では、
電源電圧依存性を含めて、タイミングの遅延特性が異な
る。

【０１４３】センスアンプの起動時、ダミーワード線駆
動回路６９の出力信号はＨｉレベルへの遷移タイミング
をワード線７の立ち上りに合わせる必要があるので、遅
延素子列１１４は遅延回路としては動作させず、遅延素
子列１１３のみを遅延回路として動作させる。

【０１４４】遅延素子列１１３は、一段目のＰＭＯＳト
ランジスタと抵抗素子Ｒ３の接続部を出力とし、次段に
おいてはこの逆のＮＭＯＳトランジスタと抵抗素子Ｒ４
の接続部を出力とする。ここで、遅延素子列１１３にお
いては、立ち上がり時にＨｉレベルの信号が入力される
一段目のインバータ素子１１１のうちオン状態となるＮ
ＭＯＳトランジスタのドレインに抵抗素子Ｒ３が挿入さ
れていればよく、オフ状態となるＰＭＯＳトランジスタ
のドレインには電流が流れないので抵抗素子を挿入して
おく必要はない。同様に、立ち上がり時にＬｏｗレベル
の信号が入力される二段目のインバータ素子１１２にお
いては、オン状態となるＰＭＯＳトランジスタのドレイ
ンにのみ抵抗素子Ｒ４を挿入しておけばよい。このよう
な構成により、遅延素子列１１３の抵抗素子Ｒ３、Ｒ４
を介して電荷の充放電を行なって信号を遅延させる。

【０１４５】また、センスアンプの停止時、配線１０４
から入力されるダミーワード線駆動回路６９の出力信号
は、Ｌｏｗレベルへの遷移タイミングをワード線７の立
ち下がりに合わせる必要があるので、遅延素子列１１３
は遅延回路としては動作させず、遅延素子列１１４のみ
を遅延回路として動作させる。

【０１４６】遅延素子列１１４は、遅延素子列１１３と
同様に、一段目のインバータ素子１１１においてはＮＭ
ＯＳトランジスタのドレインのみに抵抗素子Ｒ３が挿入
され、次段のインバータ素子１１２においてはＰＭＯＳ
トランジスタのドレインにのみ抵抗素子Ｒ４が挿入され
て構成されている。すでに説明した遅延素子列１１３と
同様に、立ち下がり時に、Ｈｉレベルの信号が入力され
る一段目のインバータ素子１１１のＮＭＯＳトランジス
タと、Ｌｏｗレベルの信号が入力される二段目のＰＭＯ
Ｓトランジスタとに抵抗素子が挿入されていればよいか
らである。すなわち、遅延素子列１１４の抵抗素子Ｒ
３、Ｒ４を介して電荷の充放電を行なって信号を遅延さ
せる。

【０１４７】ここで、センスアンプ起動時の遅延素子列
１１４、及び、停止時の遅延素子列１１３は、抵抗素子
Ｒ３、Ｒ４を介さず入力信号を転送するので、リセット
されるまでの時間は短く、次サイクルの動作への影響は
ない。

【０１４８】−効果− 以上のように、本実施形態に係る半導体記憶装置は、遅
延素子列を構成するインバータ素子において、ＰＭＯＳ
トランジスタとＮＭＯＳトランジスタのうち信号の遷移
時にオン状態となるトランジスタのドレインにのみ抵抗
素子を挿入し、出力ノードを、ＮＭＯＳトランジスタの
ドレインとＰＭＯＳトランジスタのドレインとに交互に
切り替えるようにしたインバータ素子を組み合わせてな
る遅延素子列１１３，１１４を有する遅延回路を形成
し、ワード線の立ち上り、立ち下がりに対するセンスア
ンプ起動・停止のタイミングをそれぞれ個別に設定する
構成を採っている。これによって、第６〜第８の実施形
態と同様に、センスアンプ起動信号Ｓsaの出力タイミン
グを、データのリードライトに使用されるメモリセル選
択用ワード線７のＲＣ特性に合わせることが可能にな
り、（特に低電圧においての）センスアンプの動作タイ
ミングの最適化によってセンスアンプ増幅動作の高速化
を図ることができる。加えて、同じ遅延時間を得るのに
必要な抵抗素子数を低減することができ、かつ、メモリ
セル選択用ワード線７の立ち上がり、立ち下がり個別の
タイミングの設定も容易となる。

【０１４９】

【発明の効果】本発明の第１の半導体記憶装置によれ
ば、センスアンプ駆動信号を供給する複数のセンスアン
プ駆動回路の出力を複数種類に切り替える電源電圧制御
回路を、ビット線に沿って並ぶセンスアンプ駆動回路群
ごとに配置することにより、センスアンプへの電荷供給
が不十分となる事態の発生を防止することができる。

【０１５０】本発明の第２の半導体記憶装置によれば、
ビット線とセンスアンプとの間に換わるイッチングトラ
ンジスタを設けて、スイッチングトランジスタの動作時
におけるゲート電位を第１の電源電位から第２の電源電
位に上昇させるように構成することにより、細かいタイ
ミング制御を行なうことなく、読み出し動作の高速化を
図ることができる。

【０１５１】本発明の第３の半導体記憶装置によれば、
センスアンプ起動信号発生回路をワード線選択信号発生
回路とワード線駆動信号発生回路とワード線駆動回路と
のうちの少なくともいずれか１つと同じ構造を有する回
路により構成することにより、外部電源電圧依存性，温
度依存性およびプロセスバラツキを含めて、センスアン
プ起動信号の出力タイミングを、容易にワード線の起動
及び停止のタイミングに合わせることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態における半導体記憶装
置の構成を示す回路図である。

【図２】本発明の第１及び第２の実施形態におけるセン
スアンプの構成を示す回路図である。

【図３】本発明の第２の実施形態におけるセンスアンプ
制御回路の構成を示す回路図である。

【図４】本発明の第２の実施形態におけるセンスアンプ
制御回路の動作シーケンスを示すタイミングチャート図
である。

【図５】本発明の第３の実施形態における半導体記憶装
置の構成を示す回路図である。

【図６】本発明の第３の実施形態におけるセンスアンプ
制御回路の構成を示す回路図である。

【図７】本発明の第３の実施形態におけるセンスアンプ
制御回路の動作シーケンスを示すタイミングチャート図
である。

【図８】本発明の第４の実施形態における半導体記憶装
置の構成を示す回路図である。

【図９】本発明の第５の実施形態における半導体記憶装
置の構成を示す回路図である。

【図１０】本発明の第５の実施形態における半導体記憶
装置の変形例の構成を示す回路図である。

【図１１】本発明の第６の実施形態における遅延回路を
構成するダミーセル及びメモリセルアレイの一部を示す
回路図である。

【図１２】本発明の第６の実施形態における半導体記憶
装置のメモリセル部の断面図である。

【図１３】本発明の第７の実施形態におけるセンスアン
プ起動回路内に配置される遅延回路を構成する配線構造
を示す平面図である。

【図１４】本発明の第８の実施形態におけるセンスアン
プ起動回路内に配置される遅延回路の構成を示す回路図
である。

【図１５】本発明の第９の実施形態におけるセンスアン
プ起動回路内に配置される遅延回路の構成を示す回路図
である。

【図１６】センスアンプの電源電位を切り替える手段を
設けた従来の半導体記憶装置の構成を示す回路図であ
る。

【図１７】読み出し動作時にシェードスイッチをオンオ
フする動作を行なう従来のセンスアンプ制御回路の動作
シーケンスを示すタイミングチャート図、及び読み出し
動作時にシェードスイッチのゲート電位を低電位に制御
する別の従来のセンスアンプ制御回路の動作シーケンス
を示すタイミングチャート図である。

【図１８】インバーとチェーンを利用した従来のセンス
アンプ起動信号発生用遅延回路の構成を示す回路図であ
る。

【符号の説明】

１ 電源電圧切り替え回路 ２ センスアンプ起動回路 ３ センスアンプ制御回路 ４ センスアンプ駆動回路 ５ センスアンプ ６ センスアンプ列 ７ ワード線 ８ ビット線 ９ メモリセル １０ センスアンプブロック １１ バンク選択信号 １２ 駆動電源供給配線 １３ 電源接続線 １４〜１８ 配線 １７ センスアンプ電源電位配線 １９ メモリセルブロック Ｓas アドレス選択信号 Ｓbs バンク選択信号 Ｓsa センスアンプ起動信号 Ｓct シェアードスイッチ制御信号

フロントページの続き Ｆターム(参考） 5B015 HH01 JJ02 JJ03 JJ25 JJ45 KB18 KB63 KB64 KB82 KB91 PP01 PP02 PP07 QQ18 5B024 AA01 AA07 AA15 BA09 BA21 BA23 BA27 CA07 CA16 CA21 5B025 AA07 AD06 AE05 AE06 AE07

Claims (20)

【特許請求の範囲】
1. 【請求項１】 情報を記憶するためのメモリセルを行列
   状に配置してなるメモリセルアレイと、 上記メモリセルアレイの行に沿って延び、行に沿って配
   置された各メモリセルに接続されるワード線と、 上記メモリセルアレイの列に沿って延び、列に沿って配
   置された各メモリセルに接続されるビット線と、 上記メモリセルアレイのワード線に平行に配置され、上
   記ビット線に接続されてメモリセルに記憶された情報を
   増幅するための複数のセンスアンプにより構成される複
   数のセンスアンプ列と、 上記センスアンプ列ごとに設けられ、各センスアンプに
   センスアンプ駆動信号を供給する複数のセンスアンプ駆
   動回路と、 複数の電源電圧を受け、出力を上記複数の電源電圧のう
   ちのいずれか１つに切り替えて、この出力を上記センス
   アンプ駆動回路に電源電圧として供給する電源電圧制御
   回路とを備え、 上記電源電圧制御回路は、上記ビット線に沿って並ぶセ
   ンスアンプ駆動回路群ごとに配置されていることを特徴
   とする半導体記憶装置。
2. 【請求項２】 請求項１記載の半導体記憶装置におい
   て、 上記複数の電源電位のうちの１つが内部降圧電位であ
   り、 上記電源電圧制御回路は、低消費電力モードのときには
   上記内部降圧電位のみを上記センスアンプ駆動回路に供
   給するように構成されていることを特徴とする半導体記
   憶装置。
3. 【請求項３】 請求項１又は２記載の半導体記憶装置に
   おいて、 上記複数の電源電位のうちの１つは内部降圧電位であ
   り、 上記ビット線とセンスアンプとの間に介設され、導通状
   態と非導通状態とに切り換わるスイッチングトランジス
   タと、 上記スイッチングトランジスタの導通状態時における所
   定時間の間、上記スイッチングトランジスタのゲート電
   位を上記内部降圧電位に保持するセンスアンプ制御回路
   とをさらに備えていることを特徴とする半導体記憶装
   置。
4. 【請求項４】 請求項１〜３のうちいずれか１つに記載
   の半導体記憶装置において、 上記電源電圧制御回路は、上記メモリセルアレイの両側
   に配置されていることを特徴とする半導体記憶装置。
5. 【請求項５】 情報を記憶するためのメモリセルと、 上記メモリセルに接続されるワード線及びビット線と、 上記ビット線に接続され、上記メモリセルに記憶された
   情報を上記ビット線に取り出してから増幅するためのセ
   ンスアンプと、 上記ビット線と上記センスアンプとの間に介設され、導
   通状態と非導通状態とに切り換わるスイッチングトラン
   ジスタと、 上記スイッチングトランジスタのゲート電位を制御する
   ための制御回路とを備え、 上記スイッチングトランジスタは、待機時には非導通状
   態であり、 上記制御回路は、上記スイッチングトランジスタの導通
   状態時におけるゲート電位を、第１の電源電位とした
   後、所定時間が経過したときに上記第１の電源電位より
   も高い第２の電源電位に上昇させることを特徴とする半
   導体記憶装置。
6. 【請求項６】 請求項５記載の半導体記憶装置におい
   て、 上記第１の電源電位は内部降圧電位または外部電源電位
   であり、 上記第２の電源電位は昇圧電位であることを特徴とする
   半導体記憶装置。
7. 【請求項７】 請求項６記載の半導体記憶装置におい
   て、 上記第１の電源電位は内部降圧電位であり、 上記第２の電源電位は外部電源電位または昇圧電位であ
   ることを特徴とする半導体記憶装置。
8. 【請求項８】 請求項５記載の半導体記憶装置におい
   て、 上記制御回路は、接地電位，外部電源電位及び昇圧電位
   のうちのいずれか１つを切り替えて、上記スイッチング
   トランジスタのゲート電位として供給することを特徴と
   する半導体記憶装置。
9. 【請求項９】 情報を記憶するためのメモリセルと、 上記メモリセルに接続されるワード線及びビット線と、 上記メモリセルに記憶された情報を増幅するためのセン
   スアンプと、 ワード線選択信号を生成するためのワード線選択信号発
   生回路と、 ワード線駆動信号を生成するためのワード信号駆動信号
   発生回路と、 上記ワード線選択信号と上記ワード線駆動信号とを入力
   し、ワード線を駆動するためのワード線駆動回路と、 上記センスアンプの起動信号を出力するセンスアンプ起
   動信号発生回路とを備え、 上記センスアンプ起動信号発生回路が上記ワード線選択
   信号発生回路と上記ワード線駆動信号発生回路と上記ワ
   ード線駆動回路とのうちの少なくともいずれか１つと同
   じ構造を有する回路により構成されていることを特徴と
   する半導体記憶装置。
10. 【請求項１０】 請求項９記載の半導体記憶装置におい
    て、 上記ワード線選択信号発生回路と上記ワード線駆動信号
    発生回路と上記センスアンプ起動信号発生回路とは、冗
    長判定回路の出力信号である正規ワード線選択信号ある
    いは冗長選択信号で起動されるように構成されているこ
    とを特徴とする半導体記憶装置。
11. 【請求項１１】 請求項９記載の半導体記憶装置におい
    て、 外部電源電位に応じ外部電源電位の範囲内で外部電源電
    位依存性の少ない電圧を生成して上記ワード線に印加す
    る第１の電圧生成手段と、 外部電源電位に応じ外部電源電位の範囲内で外部電源電
    位依存性の少ない電圧を生成して上記センスアンプ起動
    信号発生回路のうち少なくとも一部の回路に供給する第
    ２の電圧生成手段とをさらに備えていることを特徴とす
    る半導体記憶装置。
12. 【請求項１２】 請求項９記載の半導体記憶装置におい
    て、 上記ワード線には、外部電源電位の範囲内で外部電源電
    位依存性の少ない電圧が入力され、 上記センスアンプ起動信号発生回路のうち少なくとも一
    部の回路には、外部電源電位の範囲内で外部電源電位依
    存性の少ない電圧が入力されるように構成されているこ
    とを特徴とする半導体記憶装置。
13. 【請求項１３】 請求項９記載の半導体記憶装置におい
    て、 上記センスアンプ起動信号発生回路は、上記ワード線選
    択信号発生回路，上記ワード線駆動信号発生回路及び上
    記ワード線駆動回路のうちの少なくとも１つと同じ構造
    を有する部分と、上記センスアンプの起動信号を出力す
    る遅延回路とにより構成され、 上記遅延回路は、上記ワード線と同じレイアウト構造を
    有する導電体により構成されていることを特徴とする半
    導体記憶装置。
14. 【請求項１４】 請求項１３記載の半導体記憶装置にお
    いて、 上記遅延回路は、メモリセルトランジスタと同じレイア
    ウト構造を有し情報の記憶には使用されないダミーメモ
    リセルを配置して構成されていることを特徴とする半導
    体記憶装置。
15. 【請求項１５】 請求項１４記載の半導体記憶装置にお
    いて、 上記ダミーメモリセルはメモリセル領域の端部に配設さ
    れていることを特徴とする半導体記憶装置。
16. 【請求項１６】 請求項１１記載の半導体記憶装置にお
    いて、 上記センスアンプ起動信号発生回路は、上記ワード線選
    択信号発生回路，上記ワード線駆動信号発生回路及び上
    記ワード線駆動回路のうちの少なくとも１つと同じ構造
    を有する部分と、上記センスアンプの起動信号を出力す
    る遅延回路とにより構成され、 上記遅延回路は、接地電位に接続された第１及び第２の
    配線と絶縁膜を挟んで対向しながら延びる第３の配線に
    より構成されており、 上記第３の配線は、複数のＮＭＯＳトランジスタのゲー
    トとして形成されていることを特徴とする半導体記憶装
    置。
17. 【請求項１７】 請求項１６記載の半導体記憶装置にお
    いて、 上記第３の配線のＮＭＯＳトランジスタのゲートとして
    機能する部分における幅及び長さが、上記ワード線の上
    記メモリセルのゲートとして機能する部分における幅及
    び長さと同じであることを特徴とする半導体記憶装置。
18. 【請求項１８】 請求項９記載の半導体記憶装置におい
    て、 上記センスアンプ起動信号発生回路は、上記ワード線選
    択信号発生回路，上記ワード線駆動信号発生回路及び上
    記ワード線駆動回路のうちの少なくとも１つと同じ構造
    を有する部分と、上記センスアンプの起動信号を出力す
    る遅延回路とにより構成され、 上記遅延回路は、複数のＭＯＳトランジスタをそれらの
    ドレイン同士間に少なくとも１つの抵抗素子を介在させ
    ながら直列に接続してなる遅延素子を複数個有し、かつ
    各ＭＯＳトランジスタのゲートを入力部とし、各ＭＯＳ
    トランジスタ間の接続部を出力部とするように上記遅延
    素子を順に接続して構成されていることを特徴とする半
    導体記憶装置。
19. 【請求項１９】 請求項１８記載の半導体記憶装置にお
    いて、 上記抵抗素子は、Ｈｉレベル及びＬｏｗレベルのうち上
    記センスアンプの起動又は停止を指令するレベルの信号
    が流れる部分にのみ介設されていることを特徴とする半
    導体記憶装置。
20. 【請求項２０】 請求項１８記載の半導体記憶装置にお
    いて、 上記各遅延素子における複数のＭＯＳトランジスタは、
    第１導電型ＭＯＳトランジスタと第２導電型ＭＯＳトラ
    ンジスタであり、 上記複数の遅延素子のうち、上記抵抗素子が上記遅延素
    子の出力部と上記第１導電型ＭＯＳトランジスタとの間
    に介設されている遅延素子を第１の反転素子とし、上記
    抵抗素子が上記遅延素子の出力部と上記第２導電型ＭＯ
    Ｓトランジスタとの間に介設されている素子を第２の反
    転素子としたときに、 上記遅延回路は、上記第１の反転素子と上記第２の反転
    素子とを交互に接続し構成されていることを特徴とする
    半導体記憶装置。