KR100363040B1 - 저소비 전력을 가지는 반도체 기억 장치 - Google Patents

저소비 전력을 가지는 반도체 기억 장치 Download PDF

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Abstract

반도체 기억 장치는 한쌍의 데이터 라인, 프리차지 및 등화 회로, 설정 회로 및 데이터 기록 회로를 포함한다. 프리차지 및 등화 회로는 데이터 라인 사이에 제공되어, 데이터 라인을 프리차지 및 등화 신호에 응답하여 제 1 전압으로 동일하게 프리차지시킨다. 설정 회로는 데이터 라인 사이에 제공되어, 프리차지 데이터 라인 중 하나를 데이터 신호에 응답하여 제 2 전압으로 설정한다. 제 2 전압은 제 1 전압보다 낮다. 또한, 데이터는 하나의 프리차지 데이터 라인의 제 2 전압 및 나머지 다른 프리차지 데이터 라인의 제 1 전압을 기초로 하여 메모리 셀에 기록된다. 데이터 기록 회로는 데이터 신호를 데이터를 기초로 하여 설정 회로에 공급한다.

Description

저소비 전력을 가지는 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE WITH LESS POWER CONSUMPTION}
본 발명은 반도체 기억 장치에 관한 것이다.
최근, 반도체 기억 장치는 고성능 시스템 구현을 위하여 동작 속도의 고속화 및 저소비 전력이 요구된다. 그러나, 칩 크기가 대형화됨에 따라, 신호 라인의 길이가 증가하여 배선 용량의 증가는 고속 동작 및 저소비 전력을 방지한다. 이러한 이유로, 통상적인 반도체 기억 장치에서 메모리 어레이는 다수부로 분리되어 비트 라인 및 워드 라인과 같은 배선을 단축시킨다. 따라서, 배선 용량은 감소되어 고속 동작 및 저소비 전력이 획득된다.
그러나, 집적화가 더욱 증가함으로써, 배선 용량 또한 증가한다.
또한, 최근 메모리 시스템에서 시스템 성능의 향상으로 인하여, 다수의 입/출력 라인이 사용되어 소비 전력이 데이터 라인 구동시에 증가하는 경향이 있다.
더욱이, 통상적인 반도체 기억 장치에서, 기록 데이터 신호는 급전 전압의 크기를 가지는 반면, 판독 데이터 신호는 미소 크기를 가진다.
도 1은 통상적인 반도체 기억 장치의 구조를 도시하는 블록도이다. 도 1을 참조로 하여, 통상적인 반도체 기억 장치는 기록 제어 회로 및 복수의 메모리 어레이부로 구성된다. 기록 제어 회로는 한쌍의 데이터 라인(DLT, DLN), 프리차지 및 등화 회로(2), 트랜스퍼 게이트 회로(3) 및 데이터 라인 선택 회로(4)로 구성된다. 데이터 라인(DLT, DLN)은 메모리 블록(1)으로의 데이터 전송을 위한 기록 데이터 라인이다. 프리차지 및 등화 회로(2)는 데이터 라인(DLT, DLN)의 전압을 동일화시킨다. 트랜스퍼 게이트 회로(3)는 데이터 라인(DLT, DLN) 중 하나를 접지(GND) 전압으로 접속시킨다. 데이터 라인 선택 회로(4)는 트랜스퍼 게이트 회로(3)를 제어한다.
메모리 블록(1)은 메모리 어레이(1a), 센스 증폭기부(1b), 트랜스퍼 게이트(1c) 및 트랜스퍼 게이트(1d)로 구성된다. 트랜스퍼 게이트(1)는 기록 블록 선택 신호(BSL)에 응답하여 센스 증폭기부(1b)로의 데이터 라인(DLT, DLN)의 접속을 제어한다. 트랜스퍼 게이트(1d)는 비트 라인 선택 신호(YSW)에 응답하여 센스 증폭기부(1b) 및 메모리 어레이(1a)를 제어한다.
다음, 통상적인 반도체 기억 장치의 동작은 도 2a 내지 도 2e에 도시된 타이밍 차트를 참조로 하여 설명될 것이다. 통상적인 반도체 기억 장치는 급전 전압(VCC)에 의한 프리차지 시스템이다.
우선, 메모리 블록(1)으로의 기록 동작이 시작되기 전에, 프리차지 및 등화 제어 신호(PDL)가 도 2a에 도시된 바와 같이 저레벨 또는 접지(GND) 레벨로 설정된다. 그 결과로써, 데이터 라인(DLT, DLN)은 급전 전압(VCC)으로 프리차지된다. 동시에, 센스 증폭기부(1b)에 접속된 비트 라인부는 또한 급전 전압(VCC)으로 프리차지된다.
메모리 블록(1)으로의 기록 동작에서, 프리차지 및 등화 제어 신호(PDL)는 도 2a에 도시된 바와 같이, 고레벨로 설정되어 데이터 라인(DLT, DLN)을 위한 프리차지 및 등화 회로(2)를 비활성화시킨다. 이어서, 트랜스퍼 게이트(1c)는 도 2b에 도시된 바와 같이, 기록 블록 선택 신호(BSLn)에 응답하여 활성화된다. 따라서, 메모리 블록(1)이 선택된다. 이러한 방식으로, 기록 동작의 대상으로서 메모리 블록(1)이 선택된다. 이후, 데이터 라인 선택 회로(4)는 입력 데이터에 따라 데이터 라인(DLT, DLN)을 선택하여, 데이터 라인(DLT, DLN) 중 하나를 도 2c에 도시된 바와 같이 기록 인에이블 신호(WE)에 응답하여 GND 전위로 설정하여, 입력 데이터를 센스 증폭기부(1b)로 전송한다. 이후, 트랜스퍼 게이트(1C)는 도 2b에 도시된 바와 같이, 기록 블록 선택 신호(BSL)에 따라 비활성화된다. 이어서, 트랜스퍼 게이트(1d)는 도 2d에 도시된 바와 같이 비트 라인 선택 신호(YSW)에 응답하여 활성화된다. 따라서, 메모리 어레이(1a) 및 센스 증폭기부(1b)는 접속되어, 데이터가 메모리셀에 기록된다.
그러나, 통상적인 반도체 기억 장치에서, 큰 배선 용량을 가지는 데이터 라인(DLT, DLN)은 기록 동작 시에 급전 전압 레벨로부터 GND 레벨로 구동된다. 그러므로, 전력 소비가 크다.
상기 설명과 관련되어, 일본 특개평 5-205473에 다이내믹 RAM이 개시되어 있다. 본 참조에서, 스위치(Q18, Q19)가 제공되어, 메모리 어레이(M-ARY1)의 비선택 기간을 위해서 뿐만 아니라, 선택 기간을 위한 공통 소스 라인(PS1)과 공통 데이터 라인(CD1, /CD1)을 접속한다. 공통 소스 라인(PS1)은 센스 증폭기 회로(SA1)에 급전 전압(VCC) 및 접지 전압(VSS)을 공급한다. 공통 데이터 라인(CD1, /CD1)은 선택될 메모리셀이 존재하는 메모리 어레이(M-ARY1)와 통신한다. 프리차지 회로(PCEQ1)는 센스 증폭기 회로(SA1)의 비선택 기간을 위하여 소정의 프리차지 전압으로 공통 소스 라인(PS1, NS1)을 프리차지한다. 스위치(Q18, Q19)가 온되며, 센스 증폭기 회로(SA1)가 활성화되며, 공통 소스 라인(PS1)의 전압이 절반의 프리차지 레벨에서 VCC레벨로 증가될 때, 공통 데이터 라인(CD1, /CD1)의 전압 또한 증가한다.
또한, RAM의 기록 회로는 일본 특개평 5-159581에 개시되어 있다. 본 참조에서, 기록 제어 신호(WE)가 고레벨로 설정되어 기록 인에이블 상태가 형성되면, NMOS 트랜지스터(43, 44, 51, 53)가 온된다. 고레벨의 기록 데이터 신호(d)가 공급될 때, 저레벨의 기록 데이터 신호(Da) 및 고레벨의 기록 데이터 신호(Db)는각각 인버터(41,42)로부터 출력된다. 기록 데이터 신호(Da, Db)는 NMOS 트랜지스터(43, 44)를 경유하여 비트 라인(BLa, BLb)으로 각각 전송된다. 이때, NMOS 트랜지스터(52)는 고레벨의 기록 데이터 신호(Db)에 응답하여 온되어, 비트 라인(BLa)의 전압이 NMOS 트랜지스터(51,52)를 경유하여 신속하게 저레벨로 감소된다. 이러한 방식으로, 메모리 셀에서 데이터의 고속 기록 동작이 획득된다.
또한, 일본 특개평 8-007569에 반도체 기억 장치가 개시되어 있다. 본 참조에서, 프리차지 회로(6)는 메모리 셀(2)로부터의 셀 데이터의 기록 동작 이전에 활성화되어 비트 라인(BL)을 프리차지한다. 전압 강하 회로(5)는 프리차지 회로(6)에 의하여 비트 라인(BL)으로 프리차지 동작으로 선택적으로 활성화되어 전하량을 비트 라인(BL)으로 제한한다. 또한, 전하 보상 회로(3)는, 전하가 프리차지 회로(6)에 의하여 주입되는 시간으로부터 비트 라인(BL) 상의 전하가 메모리 셀(2)의 셀 데이터에 의하여 방전되는 시간 까지의 간격동안 비트 라인(BL)에 전하를 공급한다.
또한, 일본 특개평 9-017183에 반도체 기억 장치가 개시되어 있다. 본 참조에서, 클램프 트랜지스터(Pcr-0)는 드레시홀드 전압(Vthp)을 가진다. 클램프 트랜지스터(Pcr-0)는 트랜지스터(Pprc-0, Pprc-1)가 도전 상태로 설정될 때, 비트 라인(BIT-0, BIT-1)을 프리차지 전압(VDD-|Vthp|)으로 프리차지한다. 클램프 트랜지스터(Pcr-1)는 클램프 트랜지스터(Pcr-0)와 동일한 드레시홀드 전압(Vthp)을 가진다. 기록 회로(3)에서의 인버터(23, 24)는 프리차지 전압(VDD-|Vthp|)을 "H" 레벨로서 그리고 접지 전압을 "L" 레벨로서 입력데이터(DIN-0, DIN-1)를 기초로 하여 입력 라인(WD-0, WD-1)으로 출력한다.
또한, 일본 특개평 10-134573에 반도체 기억 장치가 개시되어 있다. 본 참조에서, 주 증폭기 회로 및 기록 증폭기 회로가 제 1 양전압에서 동작하여, 프리차지를 위하여 제 2 양전압으로 2개의 I/O 버스를 선택적으로 구동한다. 주 증폭기 회로(130)는 프리차지 회로(134) 및 활성 회로(132)로 구성된다. 프리차지 회로(134)는 2개의 I/O 버스를 분리시켜, 2개의 I/O 버스를 프리차지한다. 활성 회로(132)는 신호를 발생시켜 주 증폭기 회로(130)의 제 1 부를 활성화시킨다. 신호는 제 1 부를 인에이블시켜, 2개의 I/O 버스가 분리되었을 경우에만 두 I/O 신호가 프리차지되도록 한다.
그러므로, 본 발명의 목적은 데이터가 메모리 블록에 기록될 때, 소비 전력을 감소시킬 수 있는 반도체 기억 장치를 제공하는 것이다.
본 발명의 또다른 목적은 데이터 기록 동작이 고속으로 실행될 수 있는 반도체 기억 장치를 제공하는 것이다.
본 발명의 태양을 달성하기 위하여, 반도체 기억 장치는 한쌍의 데이터 라인, 프리차지 및 등화 회로, 설정 회로 및 데이터 기록 회로를 포함한다. 프리차지 및 등화 회로는 데이터 라인 사이에 제공되어, 프라차지 및 등화 신호에 응답하여 데이터 라인을 제 1 전압으로 동일하게 프리자치한다. 설정 회로는 데이터 라인 사이에 제공되어, 데이터 신호에 응답하여 프리차지된 데이터 라인 중 하나를 제 2 전압으로 설정한다. 제 2 전압은 제 1 전압 보다 낮다. 또한,데이터는 하나의 프리자치된 데이터 라인의 제 2 전압 및 다른 하나의 프리차지된 데이터 라인의 제 1 전압을 기초로 하여 메모리 셀에 기록된다. 데이터 기록 회로는 데이터 신호를 데이터를 기초로 하여 설정 회로에 공급한다.
설정 회로는 데이터 라인 사이에 제공되며, 데이터 라인 사이에 직렬로 접속된 2개의 트랜지스터를 포함하는 트랜지스터 게이트를 포함할 수 있으며, 2개의 트랜지스터의 게이트에 데이터 신호 및 2개의 트랜지스터 사이의 노드 전압을 제 2 전압으로 설정하는 방전 제어 회로가 공급된다.
또한, 설정 회로는 데이터 라인 사이에 제공되며, 데이터 라인 사이에 직렬로 접속된 2개의 트랜지스터를 포함하는 트랜지스터 게이트를 포함할 수 있으며, 2개의 트랜지스터의 게이트에 데이터 신호 및 2개의 트랜지스터 사이의 노드 전압을 제어 신호에 응답하여 제 2 전압으로 설정하는 방전 제어 회로가 공급된다. 이 경우에서, 방전 제어 회로는 제 1 전압으로부터 제 2 전압을 발생시키는 전압 강하 회로 및 노드 전압을 제어 신호에 응답하여 제 2 전압으로 설정하는 인버터를 포함한다.
또한, 설정 회로는 데이터 라인 사이에 제공되며, 데이터 라인 사이에 직렬로 접속된 2개의 트랜지스터를 포함하는 트랜지스터 게이트를 포함할 수 있으며, 2개의 트랜지스터의 게이트에 데이터 신호 및 2개의 트랜지스터 사이의 노드 전압을 제어 신호에 응답하여 제 2 전압으로 설정하는 방전 제어 회로가 공급된다. 이 경우에서, 방전 제어 회로는 제 1 전압으로부터 제 2 전압을 발생시키는 전압 강하 회로, 노드 전압을 기간 표시 신호에 응답하여 제 2 전압으로 설정하는 인버터 및제어 신호로부터 기간 표시 신호를 발생시켜 하나의 프리차지된 데이터 라인이 제 2 전압으로 설정되는 동안의 시간 기간을 표시하는 기간 제어 회로를 포함한다.
데이터 기록 회로는 데이터 신호를 기록 제어 신호에 응답하여 데이터를 기초로 하여 설정 회로에 공급할 수 있다. 이 경우에서, 설정 회로는 데이터 라인 사이에 제공되며, 데이터 라인 사이에 직렬로 접속된 2개의 트랜지스터를 포함하는 트랜지스터 게이트를 포함하며, 2개의 트랜지스터의 게이트에는 데이터 신호 및 2개의 트랜지스터 사이의 노드 전압을 기록 제어 신호에 응답하여 제 2 전압으로 설정하는 방전 제어 회로가 제공된다. 이 경우에서, 방전 제어 회로는 제 1 전압으로부터 제 2 전압을 발생시키는 전압 강하 회로, 노드 전압을 기간 표시 신호에 응답하여 제 2 전압으로 설정하는 인버터 및 기록 제어 신호로부터 기간 표시 신호를 발생시켜 하나의 프리차지된 데이터 라인이 제 2 전압으로 설정되는 동안의 시간 기간을 표시하는 기간 제어 회로를 포함할 수 있다.
여기서, 제 1 전압은 급전 전압일 수 있으며, 제 2 전압은 급전 전압의 1/2과 실질적으로 동일할 수 있다.
또한, 제 1 전압은 프리차지 및 등화 회로의 트랜지스터의 문턱 전압에 의하여 급전 전압 보다 낮은 전압일 수 있으며, 제 2 전압은 급전 전압의 1/2에 실질적으로 동일할 수 있다.
또한, 제 1 전압은 급전 전압의 1/2에 실질적으로 동일하다.
본 발명의 또다른 태양을 달성하기 위하여, 반도체 기억 장치의 데이터 기록 방법은, 한쌍의 데이터 라인을 프리차지 및 등화 신호에 응답하여 제 1 전압으로동일하게 프리차징함으로써, 기록 제어 신호에 응답하여 데이터를 기초로 하여 데이터 신호를 공급함으로써, 프리차지된 데이터 라인 중 하나를 데이터 신호에 응답하여 제 1 전압보다 낮은 제 2 전압으로 설정함으로써, 그리고 데이터 라인 상의 전압을 감지하여 감지된 전압을 기초로 하여 메모리 셀에 데이터를 기록함으로써 달성된다.
본 설정은 데이터 신호를 데이터 라인 사이에 직렬로 접속된 2개의 트랜지스터의 게이트로 공급함으로써, 그리고 2개의 트랜지스터 사이의 노드를 제 2 전압으로 접속시킴으로써 달성될 수 있다. 대신, 본 설정은 데이터 신호를 데이터 라인 사이에 직렬로 접속된 2개의 트랜지스터의 게이트로 공급함으로써, 그리고 2개의 트랜지스터 사이의 노드를 제어 신호에 응답하여 제 2 전압으로 접속시킴으로써 달성된다. 부가하여, 본 설정은 데이터 신호를 데이터 라인 사이에 직렬로 접속된 2개의 트랜지스터의 게이트로 공급함으로써, 제어 신호로부터 기간 표시 신호를 발생하여 하나의 프리차지된 데이터 라인이 제 2 전압으로 설정되는 시간 기간을 나타냄으로써, 그리고 노드 전압을 기간 표시 신호에 응답하여 제 2 전압으로 설정함으로써 달성될 수 있다. 또는, 본 설정은 데이터 신호를 데이터 라인 사이에 직렬로 접속된 2개의 트랜지스터의 게이트로 공급함으로써, 기간 표시 신호를 상기 기록 제어 신호로부터 발생시켜 하나의 프리차지된 데이터 라인이 제 2 전압으로 설정되는 시간 기간을 표시함으로써, 그리고 2개의 트랜지스터 사이의 노드 전압을 기록 제어 신호에 응답하여 제 2 전압으로 설정함으로써 달성될 수 있다.
또한, 제 1 전압은 급전 전압과 실질적으로 동일할 수 있거나, 또는 급전 전압의 1/2에 실질적으로 동일할 수 있다. 또한, 제 2 전압은 제 1 전압의 1/2에 실질적으로 동일할 수 있다.
도 1은 통상적인 반도체 기억 장치의 구조를 도시하는 블록도이며,
도 2a 내지 도 2e는 통상적인 반도체 기억 장치의 각부의 신호 파형을 도시하는 타이밍 차트이며,
도 3은 본 발명의 제 1 실시예에 따른 반도체 기억 장치의 구조를 도시하는 블록도이며,
도 4a 내지 도 4e는 본 발명의 제 1 실시예에 따른 반도체 기억 장치의 각부의 신호 파형을 도시하는 타이밍 차트이며,
도 5는 본 발명의 제 2 실시예에 따른 반도체 기억 장치의 구조를 도시하는 블록도이며,
도 6a 내지 도 6f는 본 발명의 제 2 실시예에 따른 반도체 기억 장치의 각부의 신호 파형을 도시하는 타이밍 차트이며,
도 7은 본 발명에서 데이터의 데이터 기록 동작에서 트랜스퍼 게이트의 드레인 전류(Ids) 특성을 도시하는 그래프이며,
도 8은 본 발명의 제 3 실시예에 따른 반도체 기억 장치의 구조를 도시하는 블록도이며,
도 9는 본 발명의 제 4 실시예에 따른 반도체 기억 장치의 구조를 도시하는 블록도이다.
* 도면의 주요부분에 대한 부호의 설명 *
1 : 메모리 블록
2 : 프리차지 및 등화 회로
3 : 트랜스퍼 게이트 회로
4 : 데이터 라인 선택 회로
5, 6 : 방전 제어 회로
7, 8 : 방전 동작 기간 제어 회로
DLT, DLN : 데이터 라인
이하, 본 발명의 반도체 기억 장치는 첨부된 도면을 참조로 하여 설명될 것이다.
도 3은 본 발명의 제 1 실시예에 따른 반도체 기억 장치를 도시하는 블록도이다. 도 3을 참조로 하여, 제 1 실시예에서의 반도체 기억 장치는 기록 제어 회로 및 복수의 메모리 블록(1)으로 구성된다.
기록 제어 회로는 한쌍의 데이터 라인(DLT, DLN), 프리차지 및 등화 회로(2), 트랜스퍼 게이트 회로(3), 데이터 라인 선택 회로(4) 및 방전 제어 회로로 구성된다. 데이터 라인(DLT, DLN)은 메모리 블록(1)으로 데이터를 전송하기 위한 데이터 라인이다.
프리차지 및 등화 회로(2)는 세 PMOS 트랜지스터이다. 상기 PMOS 트랜지스터 중 하나는 데이터 라인(DLT, DLN) 사이에 설치되며, 이것의 게이트는 프리차지 및 등화 제어 신호(PDL)에 접속된다. 나머지 2개의 PMOS 트랜지스터는 직렬로 접속되어 데이터 라인(DLT, DLN) 사이에 설치된다. 나머지 2개의 PMOS 트랜지스터의 게이트는 프리차지 및 등화 제어 신호(PDL)에 접속된다. 나머지 2개의 트랜지스터 사이의 노드는 급전 전압(VCC)에 접속된다. 프리차지 및 등화 회로(2)는 데이터 라인(DLT, DLN)을 프리차지 및 등화 제어 신호(PDL)에 응답하여 나머지 2개의 트랜지스터를 통하여 급전 전압(VCC)으로 프리차지한다. 동시에, 데이터 라인(DLT, DLN)의 전압은 프리차지 및 등화 제어 신호(PDL)에 응답하여 PMOS 트랜지스터를 통하여 동일하게 된다.
데이터 라인 선택 회로(4)는 제 1 내지 제 3 인버터 및 제 1 및 제 2 NAND 게이트로 구성된다. 데이터 신호는 제 1 인버터 및 제 2 NAND 게이트에 공급된다. 제 1 인버터는 데이터 신호를 변환시켜 제 1 NAND 게이트에 공급한다. 기록 제어 신호로서의 기록 인에이블 신호는 제 1 및 제 2 NAND 게이트에 공급된다. 제 1 및 제 2 NAND 게이트의 출력은 각각 제 2 및 제 3 인버터에 공급된다. 제 2 및 제 3 인버터는 제 1 및 제 2 NAND 게이트로부터 공급된 데이터 신호를 변환시켜 공급 데이터 신호를 생성한다.
트랜스퍼 게이트 회로(3)는 데이터 라인(DLT, DLN) 사이에 직렬로 접속된 2개의 NMOS 트랜지스터로 구성된다. 2개의 NMOS 트랜지스터 사이의 노드는 방전 제어 회로(5)에 접속된다. 2개의 NMOS 트랜지스터의 게이트는 데이터 라인 선택 회로(4)의 제 2 및 제 3 인버터로 접속된다. 그 결과로써, 데이터 라인 선택 회로(4)로 공급된 데이터 신호가 고레벨인 경우, 저레벨의 데이터 신호는 데이터 라인(DLT) 상의 트랜스퍼 게이트 회로(3)의 NMOS 트랜지스터로 공급된다. 한편, 데이터 라인 선택 회로(4)에 공급된 데이터 신호가 저레벨인 경우, 고레벨의 데이터 신호는 데이터 라인(DLT) 상의 트랜스퍼 게이트 회로(3)의 NMOS 트랜지스터로 공급된다. 데이터 라인(DLN) 상의 트랜스퍼 게이트 회로(3)의 NMOS 트랜지스터에는 데이터 라인(DLT) 상의 NMOS 트랜지스터에 보완하는 신호를 가지는 신호가 공급된다.
방전 제어 회로(5)는 전압 강하 회로(5a)로 구성된다. 전압 강하 회로(5a)는 트랜스퍼 게이트 회로(3)의 NMOS 트랜지스터 사이의 노드에 공급된, 급전 전압(VCC)으로부터의 소정의 방전 전압을 발생한다.
복수의 메모리 블록(1)은 데이터 라인(DLT, DLN)에 접속된다. 각각의 복수의 메모리 블록(1)은 메모리 어레이(1a), 센스 증폭기부(1b), 트랜스퍼 게이트 회로(1c) 및 트랜스퍼 게이트 회로(1d)로 구성된다.
트랜스퍼 게이트 회로(1c)는 2개의 NMOS 트랜지스터로 구성된다. 트랜스퍼 게이트 회로(1c)는 데이터 라인(DLT, DLN)을 기록 블록 선택 신호(BSL)에 응답하여 센스 증폭기부(1b)로 접속시킨다.
트랜스퍼 게이트 회로(1d)는 2개의 NMOS 트랜지스터로 구성된다. 트랜스퍼 게이트 회로(1d)는 비트 라인 선택 신호(YSW)에 응답하여 센스 증폭기부(1b)와 메모리 어레이(1a)를 접속시킨다.
다음, 제 1 실시예에서의 반도체 기억 장치의 동작은 도 4a 내지 도 4e에 도시된 타이밍 차트를 참조로 하여 설명될 것이다. 반도체 기억 장치는 급전 전압 프리차지형이다.
우선, 메모리 블록(1)으로의 기록 동작이 시작되기 전에, 프리차지 및 등화 제어 신호(PDL)는 도 4a에 도시된 바와 같이, 저레벨 또는 접지(GND) 레벨로 설정된다. 그 결과로써, 데이터 라인(DLT, DLN)은 급전 전압(VCC)으로 프리차지된다. 이 때, 센스 증폭기부(1b)에 접속된 비트 라인부는 또한 급전 전압(VCC)으로 프리차지된다.
다음, 메모리 블록(1)으로의 기록 동작시, 프리차지 및 등화 제어 신호(PDL)은 고레벨로 설정되어 도 4a에 도시된 바와 같이, 데이터 라인(DLT, DLN)을 위한 프리차지 및 등화 회로(2)를 비활성화시킨다. 다음, 트랜스퍼 게이트(1c)는 도 4b에 도시된 바와 같이, 기록 블록 선택 신호(BSLn)에 응답하여 비활성화된다. 따라서, 메모리 블록(1)이 선택된다. 이러한 방식으로, 기록 동작의 대상으로서 메모리 블록(1)이 선택된다. 이후, 데이터 라인 선택 회로(4)는 도 4c에 도시된 기록 인에이블 신호(WE)에 응답하여 입력 데이터 신호를 기초로 하여 데이터 라인(DLT, DLN)을 선택하여, 데이터 라인(DLT, DLN) 중 하나를 방전 제어 회로(5)의 전압 강하 회로(5a)로부터 출력된 방전 전압으로 설정한다. 이후, 데이터 신호는 데이터 라인 선택 회로(4)로부터 센스 증폭기부(1b)로 트랜스퍼 게이트 회로(3)를 통하여 전송된다.
데이터 신호가 센스 증폭기부(1b)로 전송되며, 센스 증폭기부(1b)에 의하여 감지될 때, 트랜스퍼 게이트 회로(1c)는 기록 블록 선택 신호(BSL)에 응답하여 비활성화된다. 이어서, 트랜스퍼 게이트 회로(1d)는 활성화된다. 따라서, 메모리 어레이(1a) 및 센스 증폭기부(1b)는 접속되어, 메모리 어레이(1a)의 메모리 셀에서 데이터 라인 선택 회로(4)에 공급된 데이터 신호에 대응하는 데이터를 기록한다.
데이터 라인(DLT, DLN) 상의 데이터 신호의 크기가 방전 제어 회로(5)에 의하여 제한되어 데이터 신호의 크기가 작다는 것이 주목되어야 한다. 따라서, 데이터 라인 상의 소비 전력은 데이터 라인 및 배선 용량 상의 신호 크기의 제곱에 비례한다. 그러므로, 소비 전력은, NMOS 트랜지스터(3a,3b) 사이의 노드가 GND 전압에 접속되어 데이터 라인(DLT, DLN) 상의 전하가 방전되는 경우에서와 비교하여 상당히 감소될 수 있다.
도 5는 본 발명의 제 2 실시예에 따른 반도체 기억 장치의 구조를 도시하는 블록도이다. 제 2 실시예에서의 반도체 기억 장치의 구조는 기본적으로 제 1 실시예에서의 반도체 기억 장치의 구조와 동일하다. 제 2 실시예에서의 반도체 기억 장치는 다음 사실에서 제 1 실시예에서의 반도체 기억 장치와 다르다. 즉, 방전 제어 회로(6)는 소정의 방전 전압을 트랜스퍼 게이트 회로(3)의 NMOS 트랜지스터 사이의 노드로 공급하여 데이터 라인(DLT, DLN) 상의 전하를 방전시키는 방전 제어 회로(5)의 위치에 설치된다. 방전 제어 회로(6)는 접지 레벨을 NMOS 트랜지스터 사이의 노드로 출력한다. 방전 제어 회로(6)는 기록 동작을 위하여 소정의 방전 전압을 노드로 출력한다.
방전 제어 회로(6)는 전압 강하 회로(6a) 및 인버터(H)로 구성된다. 인버터(H)는 전압 강하 회로(6a)에 접속된 소스를 가지는 PMOS 트랜지스터(6b)와, GND 전압과 접속된 소스를 가지는 NMOS 트랜지스터(6c)로 구성된다. 방전 조절 회로로서의 인버터(H)에서, 방전 타이밍 제어 신호는 트랜지스터(6b,6c)의 게이트에 공급된다.
다음, 데이터의 기록 동작은 도 6a 내지 도 6f의 타이밍 차트를 참조로 하여설명될 것이다.
제 2 실시예에서의 반도체 기억 장치의 동작은 기본적으로 제 1 실시예의 반도체 기억 장치의 동작과 동일하다. 그러므로, 제 1 실시예에서의 반도체 기억 장치와 다른 제 2 실시예에서의 반도체 기억 장치의 동작이 다음에 설명될 것이다.
방전 동작시, 트랜스퍼 게이트 회로(3)의 트랜지스터 사이의 노드에서의 전압은 기록 동작을 위하여 GND 전압에서 방전 전압으로 변한다.
방전 제어 회로(6)의 출력 전압은 초기 상태에서 GND 전압으로 설정된다. 데이터 라인(DLT, DLN)이 데이터 라인 선택 회로(4)에 의하여 선택될 때, 충분한 전압이 트랜지스터 게이트 회로(3)의 NMOS 트랜지스터 사이의 노드 사이에 인가된다. 방전 동작이 개시되면, 방전 제어 회로(6)의 출력 전압이 변한다. 따라서, 고속 동작 및 저소비 전력이 반도체 기억 장치에서 구현될 수 있다. 방전 제어 회로(6)의 출력 전압을 제어하기 위하여, 방전 타이밍 제어 신호는 기록 제어 신호가 선택될 때 까지 저레벨로 설정되어, 기록 제어 신호가 선택된 후 고레벨로 설정된다. 방전 타이밍 제어 신호는 기록 블록 선택 신호(BSL)가 저레벨로 변한 후에 다시 저레벨로 설정되는 것이 바람직하다.
도 7은 드레인 전류(Ids) 및 소스-드레인 전압(Vds) 및 각각의 NMOSFET(3a,3b)의 드레인 전류(Ids)와의 관계를 도시한 것이다. 이 예에서, 급전 전압(VCC)은 1.8V이며, 방전 결과 레벨은 VCC/2이다.
도 7에서, 트랜스퍼 게이트 회로(3)를 통하여 흐르는 드레인 전류는 방전 제어 회로(6)의 NMOS 트랜지스터(6c)의 방전 타이밍 제어 신호 및 게이트 너비에 따라 변한다. 도 3의 트랜스퍼 게이트 회로(3)를 통하여 흐르는 드레인 전류(Ids)와 비교하여, 트랜스퍼 게이트 회로(3)를 통하여 흐르는 드레인 전류(Ids)는 항상 더 크다. 그러므로, 데이터 라인 상의 전하는 신속하게 방전될 수 있으며, 기록 동작은 고속으로 실행될 수 있다.
도 8은 본 발명의 제 3 실시예에 따른 반도체 기억 장치의 구조를 도시하는 블록도이다. 제 3 실시예에서의 반도체 기억 장치의 구조는 기본적으로 제 2 실시예에서의 반도체 기억 장치의 구조와 동일하다. 제 3 실시예에서의 반도체 기억 장치는 다음 사실에서 제 2 실시예에서의 반도체 기억 장치와 다르다. 즉, 방전 기간 제어 회로(7)가 방전 제어 회로(6)에 부가된다. 방전 기간 제어 회로(7)는 방전 제어 회로(6)에 신호를 제공하여 방전 기간을 제한한다.
방전 기간 제어 회로(7)는 방전 제어 신호를 변환하기 위한 인버터(7a), 변환된 방전 제어 신호를 지연시키기 위한 지연 회로(7b) 및 방전 제어 신호 및 변환된 방전 제어 신호의 논리 생성을 계산하기 위한 NAND 회로(7c)로 구성된다. NAND 회로(7c)의 출력은 방전 타이밍 제어 신호로서 방전 제어 회로(6)에 공급된다.
다음, 데이터의 기록 동작은 도 6a 내지 도 6f의 타이밍 차트를 참조로 하여 설명될 것이다.
제 3 실시예에서의 반도체 기억 장치의 동작은 기본적으로 제 2 실시예에서의 반도체 기억 장치의 동작과 동일하다. 그러므로, 제 2 실시예에서의 반도체 기억 장치와 다른 제 3 실시예에서의 반도체 기억 장치의 동작은 이하에 설명될 것이다.
방전 동작 기간 제어 회로(7)의 출력은 상기 전술한 바와 같이, 방전 타이밍 제어 신호로서 방전 제어 회로(6)에 공급된다. 그러므로, 고레벨의 방전 타이밍 제어 신호는, 데이터 라인(DLT, DLN)이 기록 제어 신호(WE)에 응답하여 데이터 라인 선택 회로(4)에 의하여 선택된 후 소정의 시간 기간 동안 방전 제어 회로(6)에 공급된다. 소정의 시간 기간은 지연 회로(7b)의 지연 시간을 기초로 하여 결정된다.
다음, 도 9는 본 발명의 제 4 실시예에 따른 반도체 기억 장치의 구조를 도시하는 블록도이다. 제 4 실시예에서의 반도체 기억 장치의 구조는 기본적으로 제 3 실시예에서의 반도체 기억 장치의 구조와 동일하다. 제 4 실시예에서의 반도체 기억 장치는 방전 동작 기간 제어 회로(8)에서 제 3 실시예에서의 반도체 기억 장치와 다르다. 즉, 방전 동작 기간 제어 회로(8)는 인버터(8a) 및 지연 회로(8b)로 구성된다. 또한, 기록 제어 신호(WE)는 방전 동작 기간 제어 회로(8)에 공급된다. 기록 제어 신호(WE)는 인버터(8a)에 의하여 변환되며, 지연 회로(8b)에 의하여 지연된다. 이후, 지연된 기록 제어 신호는 방전 제어 신호로서 방전 제어 회로(6)에 공급된다. 방전 제어 신호가 저레벨에 있는 동안의 시간 기간은 지연 회로(8b)의 지연 시간을 기초로 하여 결정된다.
상기 실시예에서, 상기 설명은 프리차지 전압이 급전 전압이라는 것으로 주어졌다. 그러나, 프리자치 전압은 트랜지스터의 드레시홀드 전압에 의한 급전 전압 보다 낮은 전압이거나, 급전 전압의 1/2 일 수 있다. 또한, 방전 제어 회로의 출력 전압으로서의 프리차지 전압이 급전 전압의 1/2이라는 것은 바람직하다. 그러나, 방전 전압은 선택적이다.
상기 전술한 바와 같이, 본 발명에 따라, 데이터가 메모리 블록에 기록될 때, 데이터 라인 드라이브 상의 소비 전력은 상당부분 감소될 수 있다. 또한, 기록 동작이 고속화될 수 있다.

Claims (20)

  1. 한쌍의 데이터 라인과,
    상기 데이터 라인 사이에 제공되어 프리차지 및 등화 신호에 응답하여 상기 데이터 라인을 제 1 전압으로 동일하게 프리차지시키는 프리차지 및 등화 회로와,
    상기 데이터 라인 사이에 제공되어 상기 프리차지된 데이터 라인 중 하나를 데이터 신호에 응답하여 제 2 전압으로 설정하는 설정 회로와,
    상기 데이터 신호를 상기 데이터를 기초로 하여 상기 설정 회로로 공급하는 데이터 기록 회로를 구비하며,
    상기 제 2 전압은 상기 제 1 전압보다 낮으며, 데이터는 상기 하나의 프리차지된 데이터 라인의 상기 제 2 전압 및 상기 나머지 다른 프리자치된 데이터 라인의 상기 제 1 전압을 기초로 하여 메모리 셀에 기록되는 것을 특징으로 하는 반도체 기억 장치.
  2. 제 1 항에 있어서, 상기 설정 회로는
    상기 데이터 라인 사이에 제공되며, 상기 데이터 라인 사이에 직렬로 접속된 2개의 트랜지스터를 포함하는 트랜스퍼 게이트와,
    상기 2개의 트랜지스터 사이의 노드 전압을 상기 제 2 전압으로 설정하는 방전 제어 회로를 구비하며,
    상기 2개의 트랜지스터의 게이트에 상기 데이터 신호가 공급되는 것을 특징으로 하는 반도체 기억 장치.
  3. 제 1 항에 있어서, 상기 설정 회로는
    상기 데이터 라인 사이에 제공되며, 상기 데이터 라인 사이에 직렬로 접속된 2개의 트랜지스터를 포함하는 트랜스퍼 게이트와,
    상기 2개의 트랜지스터 사이의 노드 전압을 제어 신호에 응답하여 상기 제 2 전압으로 설정하는 방전 제어 회로를 구비하며,
    상기 2개의 트랜지스터의 게이트에 상기 데이터 신호가 공급되는 것을 특징으로 하는 반도체 기억 장치.
  4. 제 3 항에 있어서, 상기 방전 제어 회로는
    상기 제 1 전압으로부터 상기 제 2 전압을 발생하는 전압 강하 회로와,
    상기 노드의 상기 전압을 상기 제어 신호에 응답하여 상기 제 2 전압으로 설정하는 인버터를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제 1 항에 있어서, 상기 설정 회로는
    상기 데이터 라인 사이에 제공되며, 상기 데이터 라인 사이에 직렬로 접속된 2개의 트랜지스터를 포함하는 트랜스퍼 게이트와,
    상기 2개의 트랜지스터의 전압 노드를 제어 신호에 응답하여 상기 제 2 전압으로 설정하는 방전 제어 회로를 구비하며,
    상기 2개의 트랜지스터의 게이트에 상기 데이터 신호가 공급되는 것을 특징으로 하는 반도체 기억 장치.
  6. 제 5 항에 있어서, 상기 방전 제어 회로는
    상기 제 1 전압으로부터 상기 제 2 전압을 발생하는 전압 강하 회로와,
    상기 노드의 상기 전압을 기간 표시 신호에 응답하여 상기 제 2 전압으로 설정하는 인버터와,
    상기 제어 신호로부터 상기 기간 표시 신호를 발생하여 상기 하나의 프리차지된 데이터 라인을 상기 제 2 전압으로 설정하는 동안의 시간 기간을 나타내는 기간 제어 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제 1 항에 있어서, 상기 데이터 기록 회로는 상기 데이터 신호를 기록 제어 신호에 응답하여 상기 데이터를 기초로 하여 상기 설정 회로로 공급하며,
    상기 설정 회로는
    상기 데이터 라인 사이에 제공되며, 상기 데이터 라인 사이에 직렬로 접속되는 2개의 트랜지스터를 구비하는 트랜스퍼 게이트와,
    상기 2개의 트랜지스터 사이의 노드 전압을 상기 기록 제어 신호에 응답하여 상기 제 2 전압으로 설정하는 방전 제어 회로를 구비하며,
    상기 2개의 트랜지스터의 게이트에 상기 데이터 신호가 공급되는 것을 특징으로 하는 반도체 기억 장치.
  8. 제 7 항에 있어서, 상기 방전 제어 회로는
    상기 제 1 전압으로부터 상기 제 2 전압을 발생하는 전압 강하 회로와,
    상기 노드의 상기 전압을 기간 표시 신호에 응답하여 상기 제 2 전압으로 설정하는 인버터와,
    상기 기록 제어 신호로부터 상기 기간 표시 신호를 발생시켜 상기 하나의 프리차지된 데이터 라인이 상기 제 2 전압으로 설정되는 동안의 시간 기간을 표시하는 기간 제어 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서, 상기 제 1 전압은 급전 전압인 것을 특징으로 하는 반도체 기억 장치.
  10. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서, 상기 제 2 전압은 실질적으로 상기 급전 전압의 1/2에 동일한 것을 특징으로 하는 반도체 기억 장치.
  11. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서, 상기 제 1 전압은 상기 프리차지 및 등화 회로의 트랜지스터의 문턱 전압에 의하여 급전 전압보다 낮은 전압인 것을 특징으로 하는 반도체 기억 장치.
  12. 반도체 기억 장치의 데이터 기록 방법으로서,
    한쌍의 데이터 라인을 프리차지 및 등화 신호에 응답하여 제 1 전압으로 동일하게 프리차징하는 단계와,
    기록 제어 신호에 응답하여 상기 데이터를 기초로 하여 데이터 신호를 공급하는 단계와,
    상기 프리차지된 데이터 라인을 상기 데이터 신호에 응답하여 상기 제 1 전압보다 낮은 제 2 전압으로 설정하는 단계와,
    상기 데이터 라인 상의 전압을 감지하여 상기 감지된 전압을 기초로 하여 상기 데이터를 메모리 셀에 기록하는 단계를 구비하는 것을 특징으로 하는 데이터 기록 방법.
  13. 제 12 항에 있어서, 상기 설정은
    상기 데이터 신호를 상기 데이터 라인 사이에 직렬로 접속된 2개의 트랜지스터의 게이트로 공급하는 단계와,
    상기 2개의 트랜지스터 사이의 노드를 상기 제 2 전압에 접속하는 단계를 포함하는 것을 특징으로 하는 데이터 기록 방법.
  14. 제 12 항에 있어서, 상기 설정은
    상기 데이터 신호를 상기 데이터 라인 사이에 직렬로 접속된 2개의 트랜지스터의 게이트로 공급하는 단계와,
    상기 2개의 트랜지스터 사이의 노드를 제어 신호에 응답하여 상기 제 2 전압에 접속하는 단계를 포함하는 것을 특징으로 하는 데이터 기록 방법.
  15. 제 12 항에 있어서, 상기 설정은
    상기 데이터 신호를 상기 데이터 라인 사이에 직렬로 접속된 2개의 트랜지스터의 게이트로 공급하는 단계와,
    제어 신호로부터 기간 표시 신호를 발생시켜 상기 하나의 프리차지된 데이터 라인이 상기 제 2 전압으로 설정되는 동안의 시간 기간을 표시하는 단계와,
    상기 노드를 상기 기간 표시 신호에 응답하여 상기 제 2 전압에 접속시키는 단계를 포함하는 것을 특징으로 하는 데이터 기록 방법.
  16. 제 12 항에 있어서, 상기 설정은
    상기 데이터 신호를 상기 데이터 라인 사이에 직렬로 접속된 2개의 트랜지스터의 게이트로 공급하는 단계와,
    상기 기록 제어 신호로부터 기간 표시 신호를 발생시켜 상기 하나의 프리차지된 데이터 라인이 상기 제 2 전압으로 설정되는 동안의 시간 기간을 표시하는 단계와,
    상기 노드를 상기 기록 제어 신호에 응답하여 상기 제 2 전압에 접속시키는 단계를 포함하는 것을 특징으로 하는 데이터 기록 방법.
  17. 제 12 항 내지 제 16 항 중 어느 한 항에 있어서, 상기 제 1 전압은 실질적으로 급전 전압과 동일한 것을 특징으로 하는 데이터 기록 방법.
  18. 제 12 항 내지 제 16 항 중 어느 한 항에 있어서, 상기 제 2 전압은 실질적으로 상기 제 1 전압의 1/2과 동일한 것을 특징으로 하는 데이터 기록 방법.
  19. 제 12 항 내지 제 16 항 중 어느 한 항에 있어서, 상기 제 1 전압은 실질적으로 급전 전압의 1/2과 동일한 것을 특징으로 하는 데이터 기록 방법.
  20. 제 12 항 내지 제 16 항 중 어느 한 항에 있어서, 상기 제 1 전압은 상기 프리자지 및 등화 회로의 트랜지스터의 드레시홀드 전압에 의하여 급전 전압보다 낮은 전압인 것을 특징으로 하는 데이터 기록 방법.
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