TW477971B - Semiconductor memory device with less power consumption - Google Patents

Description

477971 五、發明說明（1) 發明之領域 本發明係關於一種半導體記憶裝置。 習知技術之描述 近年來，吾人需要一種具有較高運作速度與較低電力 消耗之半導體記憶裝置，以實現一種高效率系統。然而， 當晶片規模變大時，信號線之長度必須增加，俾能使配線 電容之增加能避免高速運作與低電力消耗。因此，於習用 之半導體記憶裝置中，記憶體陣列係被分割成多重的部 分，以縮短例如位元絲^與字元線之配線之長度。因此，必 須減少配線電容，俾能獲得高速運作與低的電力消耗。 然而，隨著集積度之更進一步的增加，配線電容亦隨 之增加。 又，於近年來之記憶體系統中，因為系統性能之改 善，使得多數的輸入/輸出線被使用，且在驅動資料線之 情況下，電力消耗有增加的傾向。 此外，於習用之半導體記憶裝置中，一寫入資料信號 具有一電源電壓之振幅，而一讀取資料信號具有小振幅。 圖1係為顯示一種習用半導體記憶裝置之構造之方塊 圖。參見圖1 ，習用半導體記憶裝置係由一寫入控制電路 與複數之記憶體陣列部所構成。寫入控制電路係由一對資 料線DLT與01^、一預充電與平衡電路2、一傳輸閘電路3、 與一資料線選擇電路4所構成。資料線DLT與DLN係為寫入 資料線，用以將資料傳輸至一記憶體資料區塊1。預充電

477971 五、發明說明（2) 與平衡電路2使貧料線DLT與DLN之電壓相等。傳輸閘電路3 將資料線DLT與DLN之任一個連接至一接地（GND)電壓。資 料線選擇電路4控制傳輸閘電路3。 記憶體資料區塊1係由一記憶體陣列la、一感測放大 ，部lb、一傳輸閘ic，與一傳輸閘ld所構成。傳輸閘“控 制貧料線DLT與DLN與感測放大器部11}之連接，以因應一寫 入方塊選擇信號BSL。傳輸閘1 d控制感測放大器部丨b與記 憶體陣列1 a，以因應一位元線選擇信號γ ^界。

接著’將參考圖2A至2E之時序圖而說明習用半導體記 憶裝置之運作。習用半導體記憶裝置係以一藉由電源電壓 V c c的預充電系統加以說明。 首先’如圖2 A所示，在寫入至記憶體資料區塊1之動 作開始前，一預充電與平衡控制信號PDL被設定到一低位 準或一接地（GND)位準。因此，資料線DLT與DLN會被預充 電至電源電壓vcc。於此時，連接至感測放大器部113之位 凡線部亦被預充電至電源電壓VCC。 如圖2 A所示，在寫入至記憶體資料區塊1之動作中，

預充電與平衡控制信號PDL係被設定到一高位準，用以使 ^作資料線D L T與D L N之預充電與平衡電路2不啟動。接 著二如圖2B所示，傳輸閘lc被啟動，以因應一寫入方塊選 擇信號BSLn。因此，記憶體資料區塊}被選取。依此方 式’作為寫入動作之目的的記憶體資料區塊1被選擇。缺 後，資料線選擇電路4依據一輸入資料而選擇資料線DLT'鱼 DLN，並將資料線DLT與Dln之其中一個設定至GND電壓，以

第6頁 477971 五、發明說明

因應顯示於圖2C之一寫入啟動信號WE，用以將輪入 =至感測放大器部^。接著，如圖2B所示，傳輪閘卜二! ^寫入方塊選擇信號BSL而不啟動。然後，傳輸閘u 動以因應顯示於圖2D之位元線選擇信號YSW。因此，吃 體陣列與感測放大器部1 b彼此連接，俾能使資料被°入〜 一記憶體單元中。 _ 〜然而，於習用之半導體記憶裝置中，具有大的配線電 谷之資料線DLT與DLN，在寫入動作中，會從電源電壓位 驅動至G N D位準。因此，電力消耗大。 與上述說明相關聯的是，一種動態R A M係揭露於曰本 特開平5 - 2 0 5 4 7 3號公報中。於此參考文獻中，設置開關 Q18與Q19以在一記憶體陣列（M-ARY1)之非選擇期間與選擇 期間，連接共通電源線（PSI )與共通資料線（CD1與/(：1)1 )。 共通電源線（PSI)將一電源電壓（Vcc)與一接地電壓（Vss) 提供至一感測放大電路（SA 1 )。共通資料線（CD 1與/ CD 1 )係 對應至記憶體陣列（Μ - A R Y1 )，於其中出現一個待選擇之記 憶體單元。在感測放大電路（SA1 )之非選擇期間，一預充 電電路（PCEQ1)將共通電源線（PSI與NS1)預充電至預定的 預充電電壓。當開關（Q 18與Q1 9)導通時，感測放大電路 (S A 1)被啟動，且共通電源線（p s I)之電壓從一半的預充電 位準增加至Vcc位準，共通資料線（CD1與/CD1 )之電壓亦會 增加。 又，一種隨機存取記憶體之寫入電路係揭露於日本特 開平5 - 1 5 9 5 8 1號公報中。於此參考文獻中，當一寫入控制

47/971 五、發明說明（4) " --- 信號（WE)被設定到一高位 立一種寫入啟動狀態 m夕官人1時’低位準之寫入資料信號Da與高位 資料i 斑二，Db係分別從反相器（41與42)輸出。寫入 位元^ a與BLb 由 古位準之寫入次40於此時，NM〇S電晶體（52)導通，以因應 间位準之冩入貝料信號扑，俾能使位 由NM0S電晶體（51與52)而快速地降 ffa)之ϋ 在記憶體單元中，可獲得高速資料之窝：：依此方式 又，一種半導體記憶裝置係揭露於。 8 - 0 0 7 5 6 9號公報中。於此參考文獻中，、1本特開平 係在從一記憶體單元（2)之單元資料一預充電電路（6) 啟動，並對一位元線BL執行預充電。^作之前而被 預充電至位元線（BL)的運作中，藉由箝=電路（5)係於 擇性地被啟動，並將一充電量侷限於=充^電路（6)而選 充電補償電路（3)將電荷提供至位元線f 泉（2)/又，一 電荷被預充電電路（6)注入時，到位元 ’持績一段從 藉由記憶體單元（2 )之一單元資料而被於 ）上之電荷係 隔。. 做放電時之時間間 又，一種半導體記憶裝置係揭露於曰 9 - 017183號公報中。於此參考文獻中，一 #、開平 (Per-Ο)具有一臨限電壓Vthp。當電晶1柑位電晶體 被設定到一導電狀態時，箝位電晶體（p豆0與PPrc-l BIT-0與BIT-1預充電至一預充電電壓丨）二二元線

477971 五、發明說明（5) 箝位電晶體Pcr~i具有與箝位電晶體（Pcr_0)相同的臨限電 壓vthp。於一寫入電路（3) ^彳目^23*24會基於輸入 資料（DIN-0與DIN-1)而脾:，反相益23與ίΛηΐ)- | Vtho丨）盥"丨"你唯 Η"位準之預充電電壓（ WD_n。，、 準之接地電壓輸出至輸入線（WD-〇與 1 0-13^5 7 3於種Λϊ導由體記憶裴置係揭露於曰本特開平 將：個5〇λ:於一弟〜正電壓中運作，用以選擇性地 電動至預充電之-第二正電壓。主放大 !Λ 預充電電路⑴4)與-啟動電路(132)所 構成。、預充電電路（1 34)使兩個1/〇匯流排分離，並使兩個 I / 0匯流排執行預充電。啟動電路（丨3 2 )產生一信號，用以 啟動一主放大電路（丨3 〇 )之第一區段。只有當兩個丨/〇匯流 排被分離時，信號才能使第一區段啟動，以使兩個丨/ 〇信 號被預充電。 【發明概要】 因此，本發明之一個目的係用以提供一種半導體記憶 裝置，於其中，當一資料被寫入一記憶體資料區塊時， 減少消耗電力。 本發明之另一個目的係用以提供一種半導體記憶穿 置，於其中，可實現一高速之資料寫入動作。 為了達成本發明之一實施樣態，一種半導體記 包含一對資料線、一預充電與平衡電路、一設定電^ :與

477971 五、發明說明（6) 一資料、寫入電路。預充電與平衡電路係設置在此對資料線 ~ 之間，用以同時將此對資料線預充電至一第一電壓，以因 應一預充電與平衡信號。設定電路係設置在此對資料線之 間，用以將此對預充電的資料線之其中一個設定至一第二 電壓，以因應複數之資料信號。第二電壓係低於第一電 壓。又，一資料係基於一個預充電的資料線之第二電壓與 另一個預充電的資料線之第一電壓而被寫入至一記憶體單 ’ 元。資料寫入電路係基於此資料而將資料信號提供至設定 _ 電路。 設定電路可包含：一傳輸閘，設置在此對資料線之 間，且其包含串聯連接在此對資料線之間的兩個電晶體，_ 其中，兩個電晶體之閘極係被提供以複數之資料信號；以 及一放電控制電路，將在兩個電晶體之間的一節點之電壓 設定至第二電壓。 _ 又，設定電路可包含：一傳輸閘，設置在此對資料線 之間，且其包含串聯連接在此對資料線之間的兩個電晶 - 體，其中，兩個電晶體之閘極係被提供以複數之資料信 號；與一放電控制電路，將在兩個電晶體之間的一節點之 電壓設定至第二電壓，以因應一控制信號。於此情況下， 放電控制電路包含一從第一電壓產生第二電壓之壓降電 路，與一將節點之電壓設定至第二電壓之反相器，以因應· 控制信號。 又，設定電路可包含：一傳輸閘，設置在此對資料線 之間，且其包含串聯連接在此對資料線之間的兩個電晶

第10頁 477971 五、發明說明（7) 體，其中， 號；與一放 電壓設定至 放電控制電 壓； 週期 期指 條預 一反相 該設 電路 聯連 晶體 路， 電壓 路可 一反 一週 號產 週期 壓。 上可 指示信 示信號 充電的 該資料 定電路 包含： 接在該 之閘極 將在該 ，以因 包含： 相器， 期指示 生該週 期間， 兩個電 電控制 第二電 路包含 器，將 號；以 ，用以 資料線 寫入電 晶體 電路 壓， 節點 及一 表示 係被 路係 以因應 一傳輸 對資料 係被提 兩個電 應該寫 一壓降 將該節 信號； 期指示 該一條 閘， 線之 供以 晶體 入控 電路 點之 以及 信號 預充 之閘極 ’將在 以因應 壓降電 之電壓 週期控 一時間 設定到 基於該 寫入控 設置在 間的兩 該資料 之間的 制信號 ，從該 該電壓 係被提供以複數之資料信 兩個電晶體之間的一節點之 一控制信號。於此情況下， 第一電壓產生第二電 第二電壓，以因應一 路，從 設定至 制電路 週期， 第二電 資料而 制信號 該對資 個電晶 信號； 一節點 。於此 第一電 設定至 一週期控制電 ，用以 電的資 表示一 料線係 ，從控制信號產生週 於時間週期期間，一 將該 〇於 料線 體， 以及 之電 情況 壓產 該第 路， 時間 被設 資料信 此情況 之間， 其中， 一放電 壓設定 下，放 生該第 二電壓 從該寫 週期， 定到該 5虎提 下， 並包 該兩 控制 至該 電控 二電 ，以 入控 於該 第二 供至 設定 含串 個電 電 第二 制電 壓； 因應 制信 時間 電 於此，第一電壓可能是一電源電壓，而第二電壓實質 能等於1 / 2之電源電壓。 又，該第一電壓可能是一個比一電源電壓低了該預充

第11頁 477971 五、發明說明（8) 電與平衡電 質上可能等 又，第 為了達 體記憶裝置 路之電晶體的臨限 於1 / 2之電源電壓c 一電壓實質上係等 成本發明之另一個 之資料的寫入方法 電壓之電壓，而第二電壓實 於1 / 2之電源電壓。 實施樣態，提供了一種半導 包含：同時將一 預充電至一第一電壓，以因應一預充電與平衡信 該資 將該 因應 感測 以將 的步 料線 間的 充電 將該 電晶 至該 的資 該對 晶體 示一 線係 料而提 對預充 該等資 於該等 該資料 將該對 驟可包 之間的 一節點 的資料 對資料 體之閘 第二電 料線之 資料信 之閘極 時間週 被設定 供複數 電的資 料信號 資料線 寫至 預充電 含：將 兩個電 連接至 線之其 信號提 極；以 之資 料線 ，該 上之 一記 的資 該等 晶體 該第 中一 供至 及將 壓，以因應 其中一個設 號提供至串 控制 該時 二電 ;從一 期，於 到該第 料信號 之其中 第二電 複數電 憶體單 料線之 資料信 之閘極 二電壓 個設定 串聯連 在該兩 一控制 定至一 因應一寫入控 一個設定至一第二 低於該第一電 並基於該等感 以 壓係 壓， 元。 其中 號提 ;以 一個 供至 及將 對資料線 號；基於 制信號； 電壓，以 壓；以及 測電壓， 至 接在 個電 信號 第二 聯連接在該 信號產生一 間週期期間 壓；以及將 另一種 一第二 該對 晶體 0此 電壓 對資 週期 ，該 該節 設定 串聯 在該 方式 電壓 資料 之間 外， 之步 料線 至一 連接 兩個 是， 的步 線之 的一 將該 驟可 之間 指示信號 一條預充 點連接至 第二 在該 電晶 將該 驟包 間的 節點 對預 包含 的兩 ，用 電的 該第 對資 體之 對預 含： 兩個 連接 充電 :將 個電 以表 資料 二電

第12頁 477971 五、發明說明（9) 壓，以因應該週期指示信號。否則，將該對預充電的資料 線之其中一個設定至一第二電壓之步驟可包含：將該對資 料信號提供至串聯連接在該對資料線之間的兩個電晶體之 閘極；從該寫入控制信號產生一週期指示信號，用以表示 一時間週期，於該時間週期期間，該一條預充電的資料線 係被設定到該第二電壓；以及將該節點連接至該第二電 壓，以因應該寫入控制信號。 又，第一電壓實質上可能等於一電源電壓，或實質上 等於1/2之電源電壓。又，第二電壓實質上可能等於1/2之 第一電壓。 ， 【較佳實施例之說明】 以下將參考附圖說明本發明之半導體記憶裝置。 圖3係為顯示依本發明第一實施例之半導體記憶裝置 之方塊圖。參見圖3，在第一實施例中，半導體記憶裝置 係由一寫入控制電路與複數之記憶體資料區塊1所構成。 寫入控制電路係由一對資料線DLT與DLN、一預充電與 平衡電路2、一傳輸閘電路3、一資料線選擇電路4，與一 放電控制電路所構成。資料線D L T與D L N係用以將資料傳送 至一記憶體資料區塊1之資料線。 預充電與平衡電路2係為三個PMOS電晶體。PMOS電晶 體之其中一個被設置在資料線DLT與DLN之間，且其閘極係 連接至一預充電與平衡控制信號PDL。剩下的兩個PMOS電 晶體係串聯連接，且設置在資料線DLT與DLN之間。剩下的

第13頁 477971 五、發明說明（ίο) USlPMjS電曰曰體之閘極，係連接至預充電與平衡控制信號 雷M : 2個電晶體之間的節’點，係連接至一電源 # i 與平衡電路2會經由剩下的兩個電晶體將 ^ $線DLT與DLN而預充電至電源電壓Vcc，以 與DLN之電壓传A莖枯時，經由PM〇S電晶體，資料線DLT PDIj。 ’一專j ’以因應預充電與平衡控制信號 資料線選擇電路4係由第一 二NAND閘極所構成。一資粗乐"主後弟二反相益與第-和第 第二問極。第一反;目以：$供至第-反相器與 第-NAND問極。作為一寫J相’用以提供至 = 閑極。第一與第二na_極之輸出 由第一盥第二ΜΑΝΓ» 第二反相器。第二與第三反相器將 產ΐ供應所提供之資料信號予以反相，用以 個ΐ 構係：串/連接於資料線DLT與DLN間的兩 ΓΓ雪ΐ:f 成。在兩個刪3電晶體間的節點係連接 绫in 兩個_s電晶體之閘極係連接至資料 " 電路之第二與第三反相器。因此，當被提供至資 料f f擇電路4之資料信號係處於高位準時，低位準之資 ί 唬係被提供至於資料線DLT上之傳輸閘電路3的NMOS電 w曰曰體。另一方面，當被提供至資料線選擇電路4之資料信 1處於低位準時，高位準之資料信號會被提供至於資料線 DLT上之傳輸閘電路3之襲〇3電晶體。於資料線dln上之傳

第14頁 477971 五、發明說明（π) 輸閘電路3的NMOS電晶體係被供給以一個對於資料線DLT上 之NMOS電晶體為互補式信號之信號。 放電控制電路5係由一壓降電路5a所構成。壓降電路 5a從電源電壓Vcc產生一預定的放電電壓，此雷懕孫祜楹 供至傳輸閘電路3之圆電晶體間的節點。電 複數之記憶體資料區塊1係連接至資料線D L τ與D L N。 各記憶體資料區塊1係由一記憶體陣列1 a、一感測放大器 部1 b、一傳輸閘電路1 c、與一傳輸閘電路丨d所構成。 傳輸閘電路1 c係由兩個NM0S電晶體所構成。傳輸閘電 路1 c將資料線DLT與DLN連接至感測放大器部丨b，以因應一 寫入方塊選擇信號BSL。 ^ 傳輸閘電路Id係由兩個NMOS電晶體所構成。傳輸閘電 路Id連接感測放大器部lb與記憶體陣列la，以因應一位元 線選擇信號YSW。 〜 其次’將參考圖4 A至4 E之時序圖說明第一實施例中之 半導體記憶裝置之運作。半導體記憶裝置係為一種電源電 壓預充電型式。 首先，如圖4 A所示，在寫入至記憶體資料區塊1之動 作開始之前，一預充電與平衡控制信號pD[係被設定到一 ，位準或一接地（GND)位準。因此，資料線DLT與DLN稜預 充電至電源電壓Vcc。於此時，連接至感測放大器部lb之 位元線部亦被預充電至電源電壓v c c。 接著，在寫入至記憶體資料區塊丨之動作中，預充電 …平衡控制信號PDL被設定到一高位準，用以使供作資料

第15頁 477971 五、發明說明（12) 線DLT與DLN之預充電與平衡電路2不啟動，如圖4A所示。 然後，如圖4 B所示，傳輸閘1 c被啟動，以因應寫入方塊選 擇信號BSLn。因此，記憶體資料區，1被選取。依此方 式，作為寫入動作之目的的記憶體資料區塊1被選取。接 著，資料線選擇電路4會基於一輸入資料信號而選擇資料 線DLT與DLN，以因應顯示於圖4C之一寫入啟動信號WE，並 將資料線DLT與DLN之其中一個設定至一放電電壓，此放電 電壓係由放電控制電路5之壓降電路5 a所輸出。然後，複 數之資料信號係經由傳輸閘電路3而從資料線選擇電路4被 傳輸至感測放大器部1 b。

當複數之資料信號被傳送至感測放大器部1 b且被感測 放大器部1 b感測時，傳輸閘電路1 c係不被啟動，以因應寫 入方塊選擇信號BSL。接著，傳輸閘電路Id被啟動。因 此，在記憶體陣列1 a之一記憶體單元中，記憶體陣列1 a與 感測放大器部1 b係被連接，以將對應於被提供至資料線選 擇電路4之資料信號的資料予以寫入。 、

吾人應注意到’在資料線D L T或D L N上之資料信號的振 幅係受限於放電控制電路5，俾能使資料信號之振^係該又 對預充電的資料線的。因此，於資料線上之消耗電力”係~與 於資料線與配線電容上之信號的振幅成比例。因此，與^ NMOS電晶體3a與3b間的節點係連接至GND電壓，以 、次 料線DLT與DLN上之電荷被放電之情況比較而言，電力消貝 可大幅減少。 # 圖5係為顯示依本發明第二實施例之半導體記憶裝置

477971 五、發明說明（13) 的構造之方塊圖。在第二實施伽士 t ^ 造，基本上係與在第一實施例中中之半導體記憶裝置的構 相同。於下述幾點中，在第二會^半導體§己憶裝置的構造 係與在第一實施例中之半導體^ ^例中之半導體記憶裝置 一放電控制電路β，以取代提供〜思裝^置不同。亦即，設置 閘電路3之NMOS電晶體間之節點預定的放電電壓至傳輸 於資料線DLT與DLN上之電荷。放\放電控制電路5，以釋放 輸出至複數NMOS電晶體間的節點電控制電路6將接地位準 定的放電電壓輸出至供作寫入^放^控制電路6將一預 放電控制電路6係由一壓降電路6a與反相器Η所構成。 反=器Η係由一 PMOS電曰曰曰體6b與—剛s電曰曰曰體6 ς構成 其中’ PMOS電晶體6b具有與壓降電路以連接之源極#风 NMOS電晶體6c具有與GND電壓連接之源極。在作為一放電 調整電路之反相器Η中，一放電時序控制信號係被提供至 電晶體6 b與6 c之閘極。 接著，將參考圖6A至6F之時序圖說明資料之寫入動 作0 在第二實施例中之半導體記憶裝置的運作基本上係與 在第一實施例中之半導體記憶裝置的運作相同。因此，以 下將說明第二實施例之半導體記憶裝置的運作與第一實施 例之半導體記憶裝置之不同處。 於放電運作中，於傳輸閘電路3之電晶體間的節點之 電壓，會從GND電壓改變至放電電壓，用以執行寫入動 作0

第17頁 477971 五、發明說明（14) 於一初始狀態中，放電控制電路6之輸出電壓被設定 到GND電壓。當資料線DLT與DLN被資料線選擇電路4選擇 時，足夠的電壓係被施加至傳輸閘電路3之複數NMOS電晶 體間的節點。當放電運作開始時’放電控制電路6之輸出 電壓會改變。因此，在半導體記憶裝置中可實現高速運作 與低電力消耗。為了控制放電控制電路6之輸出電壓，放 電時序控制信號係設定到低位準，直到寫入控制信號被選 擇為止，然後，在寫入控制信號被選擇之後被設定到高位 準。理想上，在寫入方塊選擇信號BSL改變至低位準之 後，放電時序控制信號再被設定到低位準。 圖7顯示在汲極電流I d s和源極-汲極電壓V d s與 NM0SFET3a與3b之每一個之汲極電流Ids間的關係。於此例 子中’電源電壓Vcc係為1· 8V，而放電合成的位準係為 Vcc/2 ° — 於圖7中’流經傳輸閘電路3之汲極電流Ids會依據放 電時序控制信號與放電控制電路6之麗05電晶體6c的閘極 ^度而改變。與圖3中流經傳輸閘電路3之汲極電流丨d s比 較而言，流經傳輸閘電路3之汲極電流丨ds總是較大的。因 此’可快速地釋放資料線上之電荷，並可高速實現寫入動 作0 置 裝 憶 己 古口 體 導 半 之 例 施 實 三 第 明 發 本 依 示 顯 為 係 基下二 造於第 構。在 的同與 置相係 裝造置 憶構裝 記的憶 體置記 導裝體 半憶導 之記半 例體之 施導中 實半例 三之施 第例實 。施三 圖實第 塊二在 方第， 丨之與中 圖造係點 構上幾 的本述

第18頁 五、發明說明（15) 雷跋7心〗总中之半導體記憶裝置不同。亦即，一放電週期控制 0. ’、加至放電控制電路6。放電週期控制電路7將一作 儿供給放電控制電路6，用以限制一放電週期。 放電週期控制電路7係由一反相器7a、一延遲電路 電杵：ί二？ f路7c所構成’其中’反相器7a係用以使放

電路7C係用以計算放電控制信號與反相放U !! t 一邏輯乘積。nand電路7c之輸出係被提供至放電 才工制電路6作為放電時序控制信號。 作。其次，將參考圖6 A至6 F之時序圖說明資料之寫入動 ^第二實施例之半導體記憶裝置的運作基本上係與第二 貫施例之半導體圮憶裝置的運作相同。因此，以下將說 與第二實施例之半導體記憶裝置不同之第三實施例之半 體έ己憶裝置的運作。 如上所述’放電運作週期控制電路7之輸出被提供至 放電控制電路6以作為放電時序控制信號。因此，在資料 線DLT與DLN被資料線選擇電路4選择以因應寫入控制信號 WE之後’局位準之放電時序控制信號係被提供至放電控制 電路6且持續一段預定的時間週期。預定的時間週期係基 於延遲電路7b之延遲時間而決定。 其次’圖9係為顯示依本發明第四實施例之半導體記 憶裝置的構造之圖。第四實施例之半導體記憶裝置的 構造基本上係與第三實施例之半導體記憶裝置的構造相

第19頁 477971 五、發明說明（16) 同。在一放電運作週期控制電路8方面，第四實施例之半 導體記憶裝置係與第三實施例之半導體記憶裝置不同。亦 即，放電運作週期控制電路8係由一反相器8 a與一延遲電 路8b所構成。又，寫入控制信號WE係被提供至放電運作週 期控制電路8。寫入控制信號WE係被反相器8 a反相，且被 延遲電路8b延遲。然後，延遲寫入控制信號係被提供至放 電控制電路6以作為放電控制信號。在放電控制信號處於 低位準期間的這一段時間週期，係基於延遲電路8 b之延遲 時間而決定。

於上述實施例中，係以預充電電壓作為電源電壓而作 說明。然而，預充電電壓可能為比電源電壓之電壓該對預 充電的資料線低了電晶體之臨限電壓或1 / 2之電源電壓。 又，在理想上，作為放電控制電路之輸出電壓之預充電電 壓係為1 / 2之電源電壓。然而，放電電壓係為可選擇的。 如上所述，依據本發明，當資料被寫入一記憶體資料 區塊時，於資料線驅動上之消耗電力可大幅減少。又，可 增加寫入動作之速度。

第20頁 477971 圖式簡單說明 【圖式之簡單說明】 圖1顯示一種習用半導體記憶裝置之構造之方塊圖； 圖2A至2E顯示在習用半導體記憶裝置之各種不同的區 段中之信號波形之時序圖； 圖3係為顯示依本發明第一實施例之半導體記憶裝置 的構造之方塊圖， 、 圖4 A至4E係為顯示在依據本發明第一實施例之半導體 記憶裝置之各種不同的區段中之信號波形之時序圖； 圖5係為顯示依本發明第二實施例之半導體記憶裝置 的構造之方塊圖； 圖6 A至6 F係為顯示在依據本發明第二實施例之半導體 記憶裝置之各種不同的區段中之信號波形之時序圖； 圖7顯示本發明之資料寫入運作資料中之傳輸閘之汲 極電流I d s特性， 圖8係為顯示依本發明之第三實施例之半導體記憶裝 置的構造之方塊圖；以及 圖9係為顯示依本發明第四實施例之半導體記憶裝置 的構造之方塊圖。 【符號之說明】 1〜記憶體資料區塊 1 a〜記憶體陣列 1 b〜感測放大器部 1 c〜傳輸閘電路

第21頁 477971 圖式簡單說明 1 d〜傳輸閘電路 2〜預充電與平衡電路 3〜傳輸閘電路 3a 、 3b〜NMOS電晶體 4〜資料線選擇電路 5〜放電控制電路 5a〜壓降電路 6〜放電控制電路 • 6a〜壓降電路 6b〜PMOS電晶體 6c〜NMOS電晶體 7〜放電運作週期控制電路 7 a〜反相器 7b〜延遲電路 7c〜NAND電路 8〜放電運作週期控制電路 8a〜反相器 8b〜延遲電路 Η〜反相器

第22頁

Claims (1)

1. 477971 附件一 案號 :中文申言 1¾ 89110101 ]ψξι …讀正補充 曰 修正 六、申請專利範圍 1. 一種半 一對資料 一預充電 導體記憶裝置，包含： 線； 與平衡電路，設置在該對資料線之間，用以 同時將該對資料線預充電至一第一電壓，以因應一預充電 與平衡信號； 充電的貧料線 之資料信號’ 貧料係基於該 個預充電的資 一設定電路，設置在該對資料線之間，用以將該對預 之其中一條設定至一第二電壓，以因應複數 其中，該第二電壓係低於該第一電壓，而一 一個預充電的資料線之該第二電壓與該另一 料線之該第一電壓而被寫入至一記憶體單 元；以及 一資料寫 供至該設定電 2. 如申請 該設定電路包 一傳輸閘 在該對資料線 極係被提供以 一放電控 之電壓設定至 3. 如申請 該設定電路包 一傳輸閘 在該對資料線 入電路，係基於該資料而將該等資料信號提 路。 專利範圍第1項之半導體記憶裝置，其中， 含： ，設置在該對資料線之間，並包含串聯連接 間的兩個電晶體，其中，該兩個電晶體之閘 該等資料信號；以及 制電路’其將在該兩個電晶體之間的^一節點 該第二電壓。 專利範圍第1項之半導體記憶裝置，其中， 含： ，設置在該對資料線之間，並包含串聯連接 之間的兩個電晶體，其中該兩個電晶體之閘

   第23頁 2001.12. 20. 023 477971 m! 案號 89110101 2 4 勝 χΡ 年1 年 月 修正 六、申請專利範圍 極係被提供以該資料 一放電控制電路 之電壓設定至該第二 4.如申請專利範 該放電控制電路包含 一壓降電路，從 一反相器，將該 控制信號。 如申請專利範 控制電路包含 壓降電路，從 反相器，將該 週期指示信號 週期控制電路 以表示一時間 貧料線係被設 如申請專利範 資料寫入電路 電路，以因應 設定電路包含 傳輸閘，設置 資料線之間的 被提供以該資 放電控制電路 因應該 5. 該放電 因應一 號，用 充電的 6· 該 該設定 該 在該對 閘極係 信號；以及 ，其將在該兩個電晶體之間的一節點 電壓，以因應一控制信號。 圍第3項之半導體記憶裝置，其中， 該第一電壓產生該第二電壓；以及 節點之該電壓設定至該第二電壓，以 圍第3項之半導體記憶裝置，其中， 該第一電壓產生該第二電壓； 節點之該電壓設定至該第二電壓，以 ;以及 ，從該控制信號產生該週期指示信 週期，於該時間週期期間，該一條預 定到該第二電壓。 圍第1項之半導體記憶裝置，其中： 係基於該資料而將該資料信號提供至 一寫入控制信號；且 籲 在該對資料線之間，並包含串聯連接 兩個電晶體，其中，該兩個電晶體之 料信號；以及 ，將在該兩個電晶體之間的一節點之

   第24頁 2001.12. 20. 024 477971 90. 修正 案號 89110101 六、申請專利範圍 電壓設定至該第二電壓，以因應該寫入控制信號。 7. 如申請專利範圍第6項之半導體記憶裝置，其中， 該放電控制電路包含： 一壓降電路，從該第一電壓產生該第二電壓； 一反相器，將該節點之該電壓設定至該第二電壓，以 因應一週期指示信號；以及 一週期控制電路，從該寫入控制信號產生該週期指示 信號，用以表示一時間週期，於該時間週期期間，該一條 預充電的資料線係被設定到該第二電壓。 置 8. 如申請專利範圍第1至7項中任一項之半導體記憶裝 其中，該第一電壓係為一電源電壓。 置 9. 如申請專利範圍第1至7項中任一項之半導體記憶裝 其中，該第二電壓實質上係等於該電源電壓之1/2。 I 0 .如申請專利範圍第1至7項中任一項之半導體記憶 裝置，其中，該第一電壓係為一個比一電源電壓低了該預 充電與平衡電路之電晶體的臨限電壓之電壓。 II . 一種半導體記憶裝置之資料的寫入方法，包含： 同時將一對資料線預充電至一第一電壓，以因應一預 充電與平衡信號； 基於該資料而提供複數之資料信號，以因應一寫入控 制信號； 將該對預充電的資料線之其中一個設定至一第二電 壓，以因應該等資料信號，該第二電壓係低於該第一電 壓；以及

   第25頁 2001.12. 20. 025 4/7971

   六、申請專利範圍 ^ 感測於該等資料線上之複數電壓，並基於該等感測電 壓’以將該資料寫入至一記憶體單元。 12 ·如申請專利範圍第11項之半導體記憶裝置之資料％ =寫入方法，其中，將該對預充電的資料線之其中〆個设 定至一第二電壓的步驟包含·· 將該等資料信號提供至串聯連接在該對資料線之間的 兩個電晶體之閘極；以及 將在該兩個電晶體之間的一節點連接至該第 > 電壓。 13·如申請專利範圍第η項之半導體記憶裝置之資料 的寫入方法，其中，將該對預充電的資料線之其中〆個设 定至一第二電壓的步驟包含： ^加Ϊ Ϊ對資料信號提供至串聯連接在該對資料線之間的 兩個電晶體之閘極；以及 、在該兩個電晶體之間一 電壓， 以因應一控制信號。 即點運接至这弟 的寫入方^ ^專利範*圍第1 1項之半導體記憶裝置之貢料 中，將該對預充電的資料線之其中，個設 弟—電壓之步驟包含： 將該對資料信號提供至串Ββ 次赳線之間的 兩個電晶體之閘極； 爭聯連接在該對貝枓線 週期從：=號產生一遇期指示信號，用以表系，時: 定到該第：ίϊ週=間1 —條預充電的資料線 :h Ρ點連接至該第二電壓，以因應該週期指示信

   2001.12. 第26頁 477971 ⑽·12^4年月《修正 _案號 89110101 年 片修正_ 六、申請專利範圍 號。 1 5 .如申請專利範圍第1 1項之半導體記憶裝置之資料 的寫入方法，其中，將該對預充電的資料線之其中一個設 定至一第二電壓之步驟包含： 將該對資料信號提供至串聯連接在該對資料線之間的 兩個電晶體之閘極； 從該寫入控制信號產生一週期指示信號，用以表示一 時間週期，於該時間週期期間，該一條預充電的資料線係 被設定到該第二電壓；以及 將該節點連接至該第二電壓，以因應該寫入控制信 號。 1 6.如申請專利範圍第1 1至1 5項中任一項之半導體記 憶裝置之資料的寫入方法，其中，該第一電壓實質上係等 於一電源電壓。 1 7.如申請專利範圍第1 1至1 5項中任一項之半導體記 憶裝置之資料的寫入方法，其中，該第二電壓實質上係等 於該第一電壓之1/2。 1 8.如申請專利範圍第1 1至1 5項中任一項之半導體記 憶裝置之資料的寫入方法，其中，該第一電壓實質上係等 於電源電壓之1 / 2。 1 9.如申請專利範圍第1 1至1 5項中任一項之半導體記 憶裝置之資料的寫入方法，其中，該第一電壓係為一個比 一電源電壓低了該預充電與平衡電路之電晶體的臨限電壓 之電壓。

   第27頁 2001.12.20. 027