JP2000339970A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Abstract
(57)【要約】
【課題】 メモリブロックに対してデータの書き込みを
行う場合に、データ線駆動時における消費電力を低減可
能にする。 【解決手段】 データ線ＤＬＴ，ＤＬＮを所定のプリチ
ャージ電圧レベルにプリチャージ・イコライズするプリ
チャージ・イコライズ回路２と、各データ線ＤＬＴ，Ｄ
ＬＮの電荷を引き抜くための引き抜き用ＮＭＯＳＦＥＴ
３ａ，３ｂを持ったトランスファゲート３と、引き抜き
用ＮＭＯＳＦＥＴ３ａ，３ｂのゲートを制御して、電荷
が引き抜かれるデータ線ＤＬＴ，ＤＬＮを選択するデー
タ線選択回路４とを設けて、引き抜き用ＮＭＯＳＦＥＴ
３ａ，３ｂのソースに接続された引き抜きレベル制御回
路５により、データ線ＤＬＴ，ＤＬＮの引き抜きレベル
を書き込みに必要な一定レベルに制御する。
行う場合に、データ線駆動時における消費電力を低減可
能にする。 【解決手段】 データ線ＤＬＴ，ＤＬＮを所定のプリチ
ャージ電圧レベルにプリチャージ・イコライズするプリ
チャージ・イコライズ回路２と、各データ線ＤＬＴ，Ｄ
ＬＮの電荷を引き抜くための引き抜き用ＮＭＯＳＦＥＴ
３ａ，３ｂを持ったトランスファゲート３と、引き抜き
用ＮＭＯＳＦＥＴ３ａ，３ｂのゲートを制御して、電荷
が引き抜かれるデータ線ＤＬＴ，ＤＬＮを選択するデー
タ線選択回路４とを設けて、引き抜き用ＮＭＯＳＦＥＴ
３ａ，３ｂのソースに接続された引き抜きレベル制御回
路５により、データ線ＤＬＴ，ＤＬＮの引き抜きレベル
を書き込みに必要な一定レベルに制御する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、データの書き込
み制御回路を構成する半導体記憶装置に関する。
み制御回路を構成する半導体記憶装置に関する。
【０００２】
【従来の技術】今日では、高性能システムを実現するた
めの半導体記憶装置では、動作速度の高速化と低消費電
力化が要求されている。しかし、チップ規模が大きくな
るにつれ、長配線の信号線が多くなり、配線容量の増大
が動作速度の高速化および低消費電力化を妨げるように
なってきた。一方、半導体メモリでは、配線容量が大き
いビット線やワード線は、メモリアレイを多分割（階
層）化することにより配線長を短くすることで、配線容
量を低減し、動作速度の高速化および低消費電力化をは
かっている。このようなメモリアレイの多分割構成で
も、データ線に多数のメモリブロックが接続され、さら
に配線長も長くなることから、配線容量が増大し、デー
タ線駆動時の消費電力が大きくなる。また、近年のメモ
リシステムでは、システム性能向上のため、入出力を多
ビット化する傾向があり、データ線駆動時の消費電力が
増加する傾向にある。さらに、従来、読み出しはデータ
線を小振幅化することで対処してきたが、書き込みはデ
ータ線を電源電圧まで振幅させて行っていた。
めの半導体記憶装置では、動作速度の高速化と低消費電
力化が要求されている。しかし、チップ規模が大きくな
るにつれ、長配線の信号線が多くなり、配線容量の増大
が動作速度の高速化および低消費電力化を妨げるように
なってきた。一方、半導体メモリでは、配線容量が大き
いビット線やワード線は、メモリアレイを多分割（階
層）化することにより配線長を短くすることで、配線容
量を低減し、動作速度の高速化および低消費電力化をは
かっている。このようなメモリアレイの多分割構成で
も、データ線に多数のメモリブロックが接続され、さら
に配線長も長くなることから、配線容量が増大し、デー
タ線駆動時の消費電力が大きくなる。また、近年のメモ
リシステムでは、システム性能向上のため、入出力を多
ビット化する傾向があり、データ線駆動時の消費電力が
増加する傾向にある。さらに、従来、読み出しはデータ
線を小振幅化することで対処してきたが、書き込みはデ
ータ線を電源電圧まで振幅させて行っていた。
【０００３】図８は前記のようにメモリアレイを多分割
した書き込み制御回路を構成する従来の半導体記憶装置
のブロック図である。この書き込み制御回路は、メモリ
ブロック１にデータ転送するための書き込みデータ線対
をなすデータ線ＤＬＴ，ＤＬＮと、これらのデータ線Ｄ
ＬＴ，ＤＬＮをプリチャージ・イコライズするためのプ
リチャージ・イコライズ回路２と、データ線ＤＬＴおよ
びＤＬＮのどちらか一方をグラウンド（ＧＮＤ）に接続
するためのトランスファゲート３と、このトランスファ
ーゲート３を制御するデータ線選択回路４とにより構成
される。これらのうち、メモリブロック１は、メモリア
レイ１ａと、センスアンプ部１ｂと、前記データ線ＤＬ
Ｔ，ＤＬＮと、センスアンプ部１ｂの接続を書き込みブ
ロック選択信号ＢＳＬによって制御するトランスファゲ
ート１ｃと、センスアンプ部１ｂと、メモリアレイ１ａ
の接続をビット線選択信号ＹＳＷによって制御するトラ
ンスファゲート１ｄとから構成される。
した書き込み制御回路を構成する従来の半導体記憶装置
のブロック図である。この書き込み制御回路は、メモリ
ブロック１にデータ転送するための書き込みデータ線対
をなすデータ線ＤＬＴ，ＤＬＮと、これらのデータ線Ｄ
ＬＴ，ＤＬＮをプリチャージ・イコライズするためのプ
リチャージ・イコライズ回路２と、データ線ＤＬＴおよ
びＤＬＮのどちらか一方をグラウンド（ＧＮＤ）に接続
するためのトランスファゲート３と、このトランスファ
ーゲート３を制御するデータ線選択回路４とにより構成
される。これらのうち、メモリブロック１は、メモリア
レイ１ａと、センスアンプ部１ｂと、前記データ線ＤＬ
Ｔ，ＤＬＮと、センスアンプ部１ｂの接続を書き込みブ
ロック選択信号ＢＳＬによって制御するトランスファゲ
ート１ｃと、センスアンプ部１ｂと、メモリアレイ１ａ
の接続をビット線選択信号ＹＳＷによって制御するトラ
ンスファゲート１ｄとから構成される。
【０００４】次に動作について、図９に示す書き込み動
作のタイミングチャートを参照して説明する。ここで
は、電源電圧ＶＣＣによるプリチャージ方式のメモリ回
路であるとして説明を行う。まず、メモリブロック１へ
の書き込み動作を始める前に、プリチャージ・イコライ
ズ制御信号ＰＤＬをローレベルに制御（ＧＮＤ）して、
データ線ＤＬＴ，ＤＬＮを電源電圧ＶＣＣにプリチャー
ジしておく。この際、センスアンプ部１ｂ端も電源電圧
ＶＣＣにプリチャージしておく。メモリブロックへの書
き込み動作は、プリチャージ・イコライズ制御信号ＰＤ
Ｌをハイレベルに制御（Ｈｉｇｈ）して、データ線ＤＬ
Ｔ，ＤＬＮのプリチャージ・イコライズ回路を非活性と
し、書き込みブロック選択信号ＢＳＬによりトランスフ
ァゲート１ｃを活性化して、メモリブロックを選択す
る。このとき、センスアンプ部１ｂ端もプリチャージ・
イコライズ回路を非活性としておく。こうして、書き込
みを行うメモリブロックを選択した後、入力データによ
ってＧＮＤに引き落とすデータ線ＤＬＴ，ＤＬＮを選択
するデータ線選択回路４によって、データ線ＤＬＴ，Ｄ
ＬＮの一方をＧＮＤに引き落として、センスアンプ部１
ｂ端にデータを転送し、書き込みブロック選択信号ＢＳ
Ｌによりトランスファゲート１ｃを非活性化してから、
トランスファゲート１ｄを活性化して、メモリアレイ１
ａとセンスアンプ部１ｂとを接続してメモリセルへのデ
ータ書き込みを行う。
作のタイミングチャートを参照して説明する。ここで
は、電源電圧ＶＣＣによるプリチャージ方式のメモリ回
路であるとして説明を行う。まず、メモリブロック１へ
の書き込み動作を始める前に、プリチャージ・イコライ
ズ制御信号ＰＤＬをローレベルに制御（ＧＮＤ）して、
データ線ＤＬＴ，ＤＬＮを電源電圧ＶＣＣにプリチャー
ジしておく。この際、センスアンプ部１ｂ端も電源電圧
ＶＣＣにプリチャージしておく。メモリブロックへの書
き込み動作は、プリチャージ・イコライズ制御信号ＰＤ
Ｌをハイレベルに制御（Ｈｉｇｈ）して、データ線ＤＬ
Ｔ，ＤＬＮのプリチャージ・イコライズ回路を非活性と
し、書き込みブロック選択信号ＢＳＬによりトランスフ
ァゲート１ｃを活性化して、メモリブロックを選択す
る。このとき、センスアンプ部１ｂ端もプリチャージ・
イコライズ回路を非活性としておく。こうして、書き込
みを行うメモリブロックを選択した後、入力データによ
ってＧＮＤに引き落とすデータ線ＤＬＴ，ＤＬＮを選択
するデータ線選択回路４によって、データ線ＤＬＴ，Ｄ
ＬＮの一方をＧＮＤに引き落として、センスアンプ部１
ｂ端にデータを転送し、書き込みブロック選択信号ＢＳ
Ｌによりトランスファゲート１ｃを非活性化してから、
トランスファゲート１ｄを活性化して、メモリアレイ１
ａとセンスアンプ部１ｂとを接続してメモリセルへのデ
ータ書き込みを行う。
【０００５】
【発明が解決しようとする課題】しかしながら、かかる
従来の半導体記憶装置にあっては、配線容量の大きいデ
ータ線ＤＬＴ，ＤＬＮを電源電圧レベルからＧＮＤレベ
ルへ引き落とすことで書き込みを行うために、消費電力
が大きくなるという課題があった。
従来の半導体記憶装置にあっては、配線容量の大きいデ
ータ線ＤＬＴ，ＤＬＮを電源電圧レベルからＧＮＤレベ
ルへ引き落とすことで書き込みを行うために、消費電力
が大きくなるという課題があった。
【０００６】この発明は前記課題を解決するものであ
り、メモリブロックに対してデータの書き込みを行う場
合に、データ線駆動時における消費電力を低減すること
ができる半導体記憶装置を提供することを目的とする。
り、メモリブロックに対してデータの書き込みを行う場
合に、データ線駆動時における消費電力を低減すること
ができる半導体記憶装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】前記目的達成のために、
請求項１の発明にかかる半導体記憶装置は、書き込みデ
ータ線対をなすデータ線を所定のプリチャージ電圧レベ
ルにプリチャージ・イコライズするプリチャージ・イコ
ライズ回路と、前記各データ線の電荷を引き抜くための
引き抜き用ＮＭＯＳＦＥＴを持ったトランスファゲート
と、該引き抜き用ＮＭＯＳＦＥＴのゲートを制御して、
前記書き込みデータ線対のうち電荷の引き抜きを行うい
ずれかのデータ線を選択するデータ線選択回路とを設け
て、前記引き抜き用ＮＭＯＳＦＥＴのソースに接続され
た引き抜きレベル制御回路により、前記データ線の引き
抜きレベルを書き込みに必要な一定レベルに制御するよ
うにしたものである。
請求項１の発明にかかる半導体記憶装置は、書き込みデ
ータ線対をなすデータ線を所定のプリチャージ電圧レベ
ルにプリチャージ・イコライズするプリチャージ・イコ
ライズ回路と、前記各データ線の電荷を引き抜くための
引き抜き用ＮＭＯＳＦＥＴを持ったトランスファゲート
と、該引き抜き用ＮＭＯＳＦＥＴのゲートを制御して、
前記書き込みデータ線対のうち電荷の引き抜きを行うい
ずれかのデータ線を選択するデータ線選択回路とを設け
て、前記引き抜き用ＮＭＯＳＦＥＴのソースに接続され
た引き抜きレベル制御回路により、前記データ線の引き
抜きレベルを書き込みに必要な一定レベルに制御するよ
うにしたものである。
【０００８】また、請求項２の発明にかかる半導体記憶
装置は、前記引き抜きレベル制御回路に、前記引き抜き
用ＮＭＯＳＦＥＴのソースに接続されて、前記データ線
対の電荷の引き抜きレベルをＧＮＤレベルから書き込み
に必要なレベルまで変化させる引き抜きレベル調整回路
を設けたものである。
装置は、前記引き抜きレベル制御回路に、前記引き抜き
用ＮＭＯＳＦＥＴのソースに接続されて、前記データ線
対の電荷の引き抜きレベルをＧＮＤレベルから書き込み
に必要なレベルまで変化させる引き抜きレベル調整回路
を設けたものである。
【０００９】また、請求項３の発明にかかる半導体記憶
装置は、前記引き抜きレベル制御回路により、前記デー
タ線における初期状態の電荷の引き抜きレベルをＧＮＤ
レベルとし、前記データ線選択回路によっていずれかの
前記データ線が選択されたときに、前記引き抜き用ＮＭ
ＯＳＦＥＴのゲート−ソース間に十分な電圧がかかるよ
うにし、引き抜きはじめたら前記引き抜きレベル制御回
路の出力レベルをＧＮＤレベルから書き込みに必要なレ
ベルまで変化させて前記データ線をレベル制御するよう
にしたものである。
装置は、前記引き抜きレベル制御回路により、前記デー
タ線における初期状態の電荷の引き抜きレベルをＧＮＤ
レベルとし、前記データ線選択回路によっていずれかの
前記データ線が選択されたときに、前記引き抜き用ＮＭ
ＯＳＦＥＴのゲート−ソース間に十分な電圧がかかるよ
うにし、引き抜きはじめたら前記引き抜きレベル制御回
路の出力レベルをＧＮＤレベルから書き込みに必要なレ
ベルまで変化させて前記データ線をレベル制御するよう
にしたものである。
【００１０】また、請求項４の発明にかかる半導体記憶
装置は、前記引き抜きレベル制御回路に対し、引き抜き
期間を制限する信号を与える引き抜き期間制御回路を接
続したものである。
装置は、前記引き抜きレベル制御回路に対し、引き抜き
期間を制限する信号を与える引き抜き期間制御回路を接
続したものである。
【００１１】また、請求項５の発明にかかる半導体記憶
装置は、前記引き抜きレベル制御回路に対し、引き抜き
期間を制限する信号を与える引き抜き期間制御回路を接
続し、該引き抜き期間制御回路に対して、入力データと
書き込みデータ線選択信号を用いていずれかのデータ線
を選択する前記データ線選択回路内で生成される信号を
入力するようにしたものである。
装置は、前記引き抜きレベル制御回路に対し、引き抜き
期間を制限する信号を与える引き抜き期間制御回路を接
続し、該引き抜き期間制御回路に対して、入力データと
書き込みデータ線選択信号を用いていずれかのデータ線
を選択する前記データ線選択回路内で生成される信号を
入力するようにしたものである。
【００１２】また、請求項６の発明にかかる半導体記憶
装置は、前記データ線のプリチャージ電圧レベルを電源
電圧レベルとしたものである。
装置は、前記データ線のプリチャージ電圧レベルを電源
電圧レベルとしたものである。
【００１３】また、請求項７の発明にかかる半導体記憶
装置は、前記データ線のプリチャージ電圧レベルを電源
電圧レベルおよびしきい値電圧レベルの差としたもので
ある。
装置は、前記データ線のプリチャージ電圧レベルを電源
電圧レベルおよびしきい値電圧レベルの差としたもので
ある。
【００１４】また、請求項８の発明にかかる半導体記憶
装置は、前記データ線のプリチャージ電圧レベルを電源
電圧レベルの１／２としたものである。
装置は、前記データ線のプリチャージ電圧レベルを電源
電圧レベルの１／２としたものである。
【００１５】
【発明の実施の形態】以下、この発明の実施の一形態を
図について説明する。図１はこの発明の半導体記憶装置
を示すブロック図であり、これが図８に示した従来例と
異なるところは、書き込みデータ線対をなすデータ線Ｄ
ＬＴ，ＤＬＮの電荷を引き抜くためのトランスファゲー
ト３を構成する引き抜き用ＮＭＯＳＦＥＴ３ａ，３ｂの
ソースを、ＧＮＤでなく、降圧回路５ａを持った引き抜
きレベル制御回路５に接続したことであり、他の構成要
素は図８と全く同じであるので、その重複する部分につ
いては説明を省略する。
図について説明する。図１はこの発明の半導体記憶装置
を示すブロック図であり、これが図８に示した従来例と
異なるところは、書き込みデータ線対をなすデータ線Ｄ
ＬＴ，ＤＬＮの電荷を引き抜くためのトランスファゲー
ト３を構成する引き抜き用ＮＭＯＳＦＥＴ３ａ，３ｂの
ソースを、ＧＮＤでなく、降圧回路５ａを持った引き抜
きレベル制御回路５に接続したことであり、他の構成要
素は図８と全く同じであるので、その重複する部分につ
いては説明を省略する。
【００１６】次に、データの書き込み動作を図２のタイ
ミングチャートを参照しながら説明する。ここでは、電
源電圧ＶＣＣによるプリチャージ方式のメモリ回路であ
るとして説明を行う。まず、メモリブロックへの書き込
み動作を始める前にプリチャージ・イコライズ制御信号
ＰＤＬをローレベルに制御（ＧＮＤ）して、書き込みデ
ータ線対をなすデータ線ＤＬＴ，ＤＬＮを電源電圧ＶＣ
Ｃにプリチャージしておく。この際、センスアンプ部１
ｂ端も電源電圧ＶＣＣにプリチャージしておく。メモリ
ブロックへの書き込み動作は、プリチャージ・イコライ
ズ制御信号ＰＤＬをハイレベルに制御（Ｈｉｇｈ）し
て、データ線ＤＬＴ，ＤＬＮのプリチャージ・イコライ
ズ回路２を非活性とし、書き込みブロック選択信号ＢＳ
Ｌによりトランスファゲート１ｃを活性化して、メモリ
ブロックを選択する。このとき、センスアンプ部１ｂ端
もプリチャージ・イコライズ回路を非活性としておく。
ミングチャートを参照しながら説明する。ここでは、電
源電圧ＶＣＣによるプリチャージ方式のメモリ回路であ
るとして説明を行う。まず、メモリブロックへの書き込
み動作を始める前にプリチャージ・イコライズ制御信号
ＰＤＬをローレベルに制御（ＧＮＤ）して、書き込みデ
ータ線対をなすデータ線ＤＬＴ，ＤＬＮを電源電圧ＶＣ
Ｃにプリチャージしておく。この際、センスアンプ部１
ｂ端も電源電圧ＶＣＣにプリチャージしておく。メモリ
ブロックへの書き込み動作は、プリチャージ・イコライ
ズ制御信号ＰＤＬをハイレベルに制御（Ｈｉｇｈ）し
て、データ線ＤＬＴ，ＤＬＮのプリチャージ・イコライ
ズ回路２を非活性とし、書き込みブロック選択信号ＢＳ
Ｌによりトランスファゲート１ｃを活性化して、メモリ
ブロックを選択する。このとき、センスアンプ部１ｂ端
もプリチャージ・イコライズ回路を非活性としておく。
【００１７】こうして、書き込みを行うメモリブロック
を選択した後、入力データによって引き落とすデータ線
ＤＬＴ，ＤＬＮを選択するデータ線選択回路４によっ
て、データ線ＤＬＴ，ＤＬＮの一方を引き抜きレベル制
御回路５の降圧回路５ａが出力する一定レベルに引き落
として、センスアンプ部１ｂ端にデータを転送し、書き
込みブロック選択信号ＢＳＬによりトランスファゲート
１ｃを非活性化してから、トランスファゲート１ｄを活
性化して、メモリアレイ１ａとセンスアンプ部１ｂとを
接続して、メモリセルへのデータ書き込みを行う。な
お、データ線ＤＬＴ，ＤＬＮの振幅レベルは、引き抜き
レベル制御回路５の出力電圧にリミットされて、小さく
なる。信号線の消費電力は、信号線の振幅の大きさの２
乗と配線容量に比例するので、データ線ＤＬＴ，ＤＬＮ
の電荷を引き抜くための引き抜き用ＮＭＯＳＦＥＴ３
ａ，３ｂのソースを、従来のようにＧＮＤに接続した場
合に比べ、消費電力が大幅に小さくなる。
を選択した後、入力データによって引き落とすデータ線
ＤＬＴ，ＤＬＮを選択するデータ線選択回路４によっ
て、データ線ＤＬＴ，ＤＬＮの一方を引き抜きレベル制
御回路５の降圧回路５ａが出力する一定レベルに引き落
として、センスアンプ部１ｂ端にデータを転送し、書き
込みブロック選択信号ＢＳＬによりトランスファゲート
１ｃを非活性化してから、トランスファゲート１ｄを活
性化して、メモリアレイ１ａとセンスアンプ部１ｂとを
接続して、メモリセルへのデータ書き込みを行う。な
お、データ線ＤＬＴ，ＤＬＮの振幅レベルは、引き抜き
レベル制御回路５の出力電圧にリミットされて、小さく
なる。信号線の消費電力は、信号線の振幅の大きさの２
乗と配線容量に比例するので、データ線ＤＬＴ，ＤＬＮ
の電荷を引き抜くための引き抜き用ＮＭＯＳＦＥＴ３
ａ，３ｂのソースを、従来のようにＧＮＤに接続した場
合に比べ、消費電力が大幅に小さくなる。
【００１８】図３はこの発明の実施の他の形態を示し、
これが図１に示すものと異なるところは、データ線ＤＬ
Ｔ，ＤＬＮの電荷を引き抜くための引き抜き用ＮＭＯＳ
ＦＥＴ３ａ，３ｂのソースに対し一定レベルの信号を供
給する引き抜きレベル制御回路５を設けるのでなく、Ｇ
ＮＤレベルから書き込みに必要なレベルまで変化させる
引き抜きレベル制御回路６を設けたことである。なお、
他の構成要素は図１に示したものと全く同じであるの
で、その重複する説明を省略する。引き抜きレベル制御
回路６は、降圧回路６ａと、ソースが降圧回路６ａの出
力に接続されたＰＭＯＳＦＥＴ６ｂと、ソースがＧＮＤ
に接続されたＮＭＯＳＦＥＴ６ｃとから構成され、これ
らのうち引き抜きレベル調整回路Ｈを構成する前記ＰＭ
ＯＳＦＥＴ６ｂと前記ＮＭＯＳＦＥＴ６ｃの各ゲートが
引き抜きタイミング制御信号に接続され、前記ＰＭＯＳ
ＦＥＴ６ｂと前記ＮＭＯＳＦＥＴ６ｃのドレインが前記
トランスファゲート３を構成するＮＭＯＳＦＥＴに接続
された構成になっている。
これが図１に示すものと異なるところは、データ線ＤＬ
Ｔ，ＤＬＮの電荷を引き抜くための引き抜き用ＮＭＯＳ
ＦＥＴ３ａ，３ｂのソースに対し一定レベルの信号を供
給する引き抜きレベル制御回路５を設けるのでなく、Ｇ
ＮＤレベルから書き込みに必要なレベルまで変化させる
引き抜きレベル制御回路６を設けたことである。なお、
他の構成要素は図１に示したものと全く同じであるの
で、その重複する説明を省略する。引き抜きレベル制御
回路６は、降圧回路６ａと、ソースが降圧回路６ａの出
力に接続されたＰＭＯＳＦＥＴ６ｂと、ソースがＧＮＤ
に接続されたＮＭＯＳＦＥＴ６ｃとから構成され、これ
らのうち引き抜きレベル調整回路Ｈを構成する前記ＰＭ
ＯＳＦＥＴ６ｂと前記ＮＭＯＳＦＥＴ６ｃの各ゲートが
引き抜きタイミング制御信号に接続され、前記ＰＭＯＳ
ＦＥＴ６ｂと前記ＮＭＯＳＦＥＴ６ｃのドレインが前記
トランスファゲート３を構成するＮＭＯＳＦＥＴに接続
された構成になっている。
【００１９】次に、データの書き込み動作を図４のタイ
ミングチャートを参照しながら説明する。入力信号と動
作のタイミングは図２と同じであるのでその重複する説
明を省略する。この図４が図２と異なるところは、デー
タ線対における電荷の引き抜きレベルを、ＧＮＤレベル
から書き込みに必要なレベルまで変化させたことであ
る。引き抜きレベル制御回路６の出力レベルの初期状態
をＧＮＤレベルとし、データ線選択回路４によって書き
込みデータ線対のうち引き抜かれるデータ線ＤＬＴ，Ｄ
ＬＮのいずれかが選択されたときに、引き抜き用ＮＭＯ
ＳＦＥＴ３ａ，３ｂのゲート−ソース間に十分な電圧が
かかるようにし、引き抜きはじめたら引き抜きレベル制
御回路６の出力レベルをＧＮＤレベルから書き込みに必
要なレベルまで変化させる。このことにより、高速にし
かも低消費電力化をはかることができる。引き抜きレベ
ル制御回路６の出力レベルを前記引き抜きタイミングで
制御するために、引き抜きタイミング制御信号は書き込
み制御信号が選択されるまでは、ハイレベルにしてお
き、選択後にローレベルに変化させる。
ミングチャートを参照しながら説明する。入力信号と動
作のタイミングは図２と同じであるのでその重複する説
明を省略する。この図４が図２と異なるところは、デー
タ線対における電荷の引き抜きレベルを、ＧＮＤレベル
から書き込みに必要なレベルまで変化させたことであ
る。引き抜きレベル制御回路６の出力レベルの初期状態
をＧＮＤレベルとし、データ線選択回路４によって書き
込みデータ線対のうち引き抜かれるデータ線ＤＬＴ，Ｄ
ＬＮのいずれかが選択されたときに、引き抜き用ＮＭＯ
ＳＦＥＴ３ａ，３ｂのゲート−ソース間に十分な電圧が
かかるようにし、引き抜きはじめたら引き抜きレベル制
御回路６の出力レベルをＧＮＤレベルから書き込みに必
要なレベルまで変化させる。このことにより、高速にし
かも低消費電力化をはかることができる。引き抜きレベ
ル制御回路６の出力レベルを前記引き抜きタイミングで
制御するために、引き抜きタイミング制御信号は書き込
み制御信号が選択されるまでは、ハイレベルにしてお
き、選択後にローレベルに変化させる。
【００２０】図５は、ソース−ゲート間電圧Ｖｇｓを変
化させたときのソース−ドレイン間電圧Ｖｄｓに対する
ドレイン電流Ｉｄｓと、書き込み動作時の引き抜き用Ｎ
ＭＯＳＦＥＴ３ａ，３ｂのドレイン電流Ｉｄｓを重ねて
示した。ここでは、電源電圧ＶＣＣを１．８Ｖとし、引
き抜きレベルをＶＣＣ／２としている。図３では、引き
抜きタイミング制御信号のタイミングや前記引き抜きレ
ベル制御回路６内のＮＭＯＳＦＥＴ６ｃのゲート幅Ｗの
大きさにより、トランスファゲート３のドレイン電流Ｉ
ｄｓの変化の仕方は変わるが、図１においてトランスフ
ァゲート３に流れるドレイン電流Ｉｄｓに比べ、図３に
おいてトランスファゲート３に流れるドレイン電流Ｉｄ
ｓの方が常に大きくなり、書き込み動作の高速化が可能
となる。
化させたときのソース−ドレイン間電圧Ｖｄｓに対する
ドレイン電流Ｉｄｓと、書き込み動作時の引き抜き用Ｎ
ＭＯＳＦＥＴ３ａ，３ｂのドレイン電流Ｉｄｓを重ねて
示した。ここでは、電源電圧ＶＣＣを１．８Ｖとし、引
き抜きレベルをＶＣＣ／２としている。図３では、引き
抜きタイミング制御信号のタイミングや前記引き抜きレ
ベル制御回路６内のＮＭＯＳＦＥＴ６ｃのゲート幅Ｗの
大きさにより、トランスファゲート３のドレイン電流Ｉ
ｄｓの変化の仕方は変わるが、図１においてトランスフ
ァゲート３に流れるドレイン電流Ｉｄｓに比べ、図３に
おいてトランスファゲート３に流れるドレイン電流Ｉｄ
ｓの方が常に大きくなり、書き込み動作の高速化が可能
となる。
【００２１】図６はこの発明の実施のさらに他の形態を
示し、これが図３に示した実施の形態と異なるところ
は、引き抜きレベル制御回路６に引き抜き期間を制限す
る信号を与える引き抜き期間制御回路７を付加したこと
であり、他の構成要素は図３に示したものと全く同じで
あるので、その重複する説明を省略する。この引き抜き
期間制御回路７は、引き抜き制御信号と引き抜き制御信
号の反転遅延信号を入力するＮＡＮＤ回路７ｃと、引き
抜き制御信号の反転遅延信号を出力するインバータ７ａ
と、遅延回路７ｂとを有する。
示し、これが図３に示した実施の形態と異なるところ
は、引き抜きレベル制御回路６に引き抜き期間を制限す
る信号を与える引き抜き期間制御回路７を付加したこと
であり、他の構成要素は図３に示したものと全く同じで
あるので、その重複する説明を省略する。この引き抜き
期間制御回路７は、引き抜き制御信号と引き抜き制御信
号の反転遅延信号を入力するＮＡＮＤ回路７ｃと、引き
抜き制御信号の反転遅延信号を出力するインバータ７ａ
と、遅延回路７ｂとを有する。
【００２２】この実施の形態においても、入力信号と動
作のタイミングは、図４に示したものと同じであるの
で、その重複する説明を省略する。この実施の形態が図
３に示したものと異なるところは、引き抜き期間制御回
路７の出力が、引き抜きレベル制御回路６に入力されて
いるため、データ線選択回路４によって書き込みデータ
線対のうち引き抜かれるデータ線ＤＬＴ，ＤＬＮが選択
されてから一定期間のみ、引き抜きレベル制御回路６に
ハイレベルが入力されることである。
作のタイミングは、図４に示したものと同じであるの
で、その重複する説明を省略する。この実施の形態が図
３に示したものと異なるところは、引き抜き期間制御回
路７の出力が、引き抜きレベル制御回路６に入力されて
いるため、データ線選択回路４によって書き込みデータ
線対のうち引き抜かれるデータ線ＤＬＴ，ＤＬＮが選択
されてから一定期間のみ、引き抜きレベル制御回路６に
ハイレベルが入力されることである。
【００２３】図７はこの発明の実施の別の形態を示し、
これが図３に示したものと異なるところは、引き抜きレ
ベル制御回路６に引き抜き期間を制限する信号を与える
引き抜き期間制御回路８を付加し、この引き抜き期間制
御回路８に対して、入力データと書き込みデータ線選択
信号ＷＥを用いて引き抜かれるデータ線ＤＬＴ，ＤＬＮ
を選択するデータ線選択回路４内で生成された信号を入
力するようにしたことであり、他の構成要素は図３に示
したものと全く同じである。なお、引き抜き期間制御回
路８は、書き込み選択信号ＷＥの反転信号を出力するイ
ンバータ８ａと、その反転信号が入力される遅延回路８
ｂとからなる。また、この実施の形態における書き込み
動作タイミングは、図６について説明した書き込み動作
タイミングと同一であるので、その重複する説明を省略
する。なお、前記各実施の形態において、データ線ＤＬ
Ｔ，ＤＬＮのプリチャージレベルを電源電圧およびしき
い値電圧の差、もしくは電源電圧の１／２とすることは
任意である。
これが図３に示したものと異なるところは、引き抜きレ
ベル制御回路６に引き抜き期間を制限する信号を与える
引き抜き期間制御回路８を付加し、この引き抜き期間制
御回路８に対して、入力データと書き込みデータ線選択
信号ＷＥを用いて引き抜かれるデータ線ＤＬＴ，ＤＬＮ
を選択するデータ線選択回路４内で生成された信号を入
力するようにしたことであり、他の構成要素は図３に示
したものと全く同じである。なお、引き抜き期間制御回
路８は、書き込み選択信号ＷＥの反転信号を出力するイ
ンバータ８ａと、その反転信号が入力される遅延回路８
ｂとからなる。また、この実施の形態における書き込み
動作タイミングは、図６について説明した書き込み動作
タイミングと同一であるので、その重複する説明を省略
する。なお、前記各実施の形態において、データ線ＤＬ
Ｔ，ＤＬＮのプリチャージレベルを電源電圧およびしき
い値電圧の差、もしくは電源電圧の１／２とすることは
任意である。
【００２４】
【発明の効果】以上のように、この発明によれば、書き
込みデータ線対をなすデータ線を所定のプリチャージ電
圧レベルにプリチャージ・イコライズするプリチャージ
・イコライズ回路と、前記各データ線の電荷を引き抜く
ための引き抜き用ＮＭＯＳＦＥＴを持ったトランスファ
ゲートと、該引き抜き用ＮＭＯＳＦＥＴのゲートを制御
して、前記書き込みデータ線対のうち電荷の引き抜きを
行ういずれかのデータ線を選択するデータ線選択回路と
を設けて、前記引き抜き用ＮＭＯＳＦＥＴのソースに接
続された引き抜きレベル制御回路により、前記データ線
の電荷の引き抜きレベルを書き込みに必要な一定レベル
に制御するように構成したので、メモリブロックに対し
てデータの書き込みを行う場合に、データ線駆動時にお
ける消費電力を大幅に低減することができるという効果
が得られる。
込みデータ線対をなすデータ線を所定のプリチャージ電
圧レベルにプリチャージ・イコライズするプリチャージ
・イコライズ回路と、前記各データ線の電荷を引き抜く
ための引き抜き用ＮＭＯＳＦＥＴを持ったトランスファ
ゲートと、該引き抜き用ＮＭＯＳＦＥＴのゲートを制御
して、前記書き込みデータ線対のうち電荷の引き抜きを
行ういずれかのデータ線を選択するデータ線選択回路と
を設けて、前記引き抜き用ＮＭＯＳＦＥＴのソースに接
続された引き抜きレベル制御回路により、前記データ線
の電荷の引き抜きレベルを書き込みに必要な一定レベル
に制御するように構成したので、メモリブロックに対し
てデータの書き込みを行う場合に、データ線駆動時にお
ける消費電力を大幅に低減することができるという効果
が得られる。
【図１】 この発明の実施の一形態による半導体記憶装
置を示すブロック図である。
置を示すブロック図である。
【図２】 図１における回路各部の信号波形を示すタイ
ミングチャートである。
ミングチャートである。
【図３】 この発明の実施の他の形態による半導体記憶
装置を示すブロック図である。
装置を示すブロック図である。
【図４】 図３における回路各部の信号波形を示すタイ
ミングチャートである。
ミングチャートである。
【図５】 この発明によるデータ書き込み動作時におけ
るトランスファゲートのドレイン電流特性を示すドレイ
ン電流特性図である。
るトランスファゲートのドレイン電流特性を示すドレイ
ン電流特性図である。
【図６】 この発明の実施の他の形態による半導体記憶
装置を示すブロック図である。
装置を示すブロック図である。
【図７】 この発明の実施の他の形態による半導体記憶
装置を示すブロック図である。
装置を示すブロック図である。
【図８】 従来の半導体記憶装置を示すブロック図であ
る。
る。
【図９】 図９における回路各部の信号波形を示すタイ
ミングチャートである。
ミングチャートである。
１ メモリブロック ２ プリチャージ・イコライズ回路 ３ トランスファゲート ３ａ，３ｂ 引き抜き用ＮＭＯＳＦＥＴ ４ データ線選択回路 ５，６ 引き抜きレベル制御回路 ７，８ 引き抜き期間制御回路 ＤＬＴ，ＤＬＮ データ線
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B015 HH03 JJ01 KB03 KB06 KB85 KB92 PP01 QQ18 5B024 AA01 BA07 BA21 BA23 BA27 BA29 CA07 CA16
Claims (8)
- 【請求項１】 書き込みデータ線対をなすデータ線を所
定のプリチャージ電圧レベルにプリチャージ・イコライ
ズするプリチャージ・イコライズ回路と、 前記各データ線の電荷を引き抜くための引き抜き用ＮＭ
ＯＳＦＥＴを持ったトランスファゲートと、 該引き抜き用ＮＭＯＳＦＥＴのゲートを制御して、前記
書き込みデータ線対のうち電荷の引き抜きを行ういずれ
かのデータ線を選択するデータ線選択回路と、 前記引き抜き用ＮＭＯＳＦＥＴのソースに接続されて、
前記データ線の電荷の引き抜きレベルを書き込みに必要
な一定レベルに制御する引き抜きレベル制御回路とを備
えたことを特徴とする半導体記憶装置。 - 【請求項２】 前記引き抜きレベル制御回路が、前記引
き抜き用ＮＭＯＳＦＥＴのソースに接続されて、前記デ
ータ線対の電荷の引き抜きレベルをＧＮＤレベルから書
き込みに必要なレベルまで変化させる引き抜きレベル調
整回路を有することを特徴とする請求項１に記載の半導
体記憶装置。 - 【請求項３】 前記引き抜きレベル制御回路が、前記デ
ータ線の初期状態の電荷の引き抜きレベルをＧＮＤレベ
ルとし、前記データ線選択回路によっていずれかの前記
データ線が選択されたときに、前記引き抜き用ＮＭＯＳ
ＦＥＴのゲート−ソース間に十分な電圧がかかるように
し、引き抜きはじめたら前記引き抜きレベル制御回路の
出力レベルをＧＮＤレベルから書き込みに必要なレベル
まで変化させて前記データ線をレベル制御することを特
徴とする請求項２に記載の半導体記憶装置。 - 【請求項４】 前記引き抜きレベル制御回路に対し、引
き抜き期間を制限する信号を与える引き抜き期間制御回
路を接続したことを特徴とする請求項２に記載の半導体
記憶装置。 - 【請求項５】 前記引き抜きレベル制御回路に対し、引
き抜き期間を制限する信号を与える引き抜き期間制御回
路を接続し、該引き抜き期間制御回路に対して、入力デ
ータと書き込みデータ線選択信号を用いていずれかのデ
ータ線を選択する前記データ線選択回路内で生成される
信号を入力することを特徴とする請求項２に記載の半導
体記憶装置。 - 【請求項６】 前記データ線のプリチャージ電圧レベル
を電源電圧レベルとしたことを特徴とする請求項１〜請
求項５のいずれかに記載の半導体記憶装置。 - 【請求項７】 前記データ線のプリチャージ電圧レベル
を電源電圧レベルおよびしきい値電圧レベルの差とした
ことを特徴とする請求項１〜請求項５のいずれかに記載
の半導体記憶装置。 - 【請求項８】 前記データ線のプリチャージ電圧レベル
を電源電圧レベルの１／２としたことを特徴とする請求
項１〜請求項５のいずれかに記載の半導体記憶装置。
Priority Applications (4)
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|---|---|---|---|
| JP14728199A JP3266141B2 (ja) | 1999-05-26 | 1999-05-26 | 半導体記憶装置 |
| KR1020000025964A KR100363040B1 (ko) | 1999-05-26 | 2000-05-16 | 저소비 전력을 가지는 반도체 기억 장치 |
| US09/576,781 US6212120B1 (en) | 1999-05-26 | 2000-05-23 | Semiconductor memory device with less power consumption |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14728199A JP3266141B2 (ja) | 1999-05-26 | 1999-05-26 | 半導体記憶装置 |
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|---|---|
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Family Applications (1)
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|---|---|---|---|
| JP14728199A Expired - Fee Related JP3266141B2 (ja) | 1999-05-26 | 1999-05-26 | 半導体記憶装置 |
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| JP (1) | JP3266141B2 (ja) |
| KR (1) | KR100363040B1 (ja) |
| TW (1) | TW477971B (ja) |
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| KR100582392B1 (ko) * | 2004-12-28 | 2006-05-22 | 주식회사 하이닉스반도체 | 반도체메모리소자 |
| US8773924B2 (en) * | 2012-12-05 | 2014-07-08 | Lsi Corporation | Read assist scheme for reducing read access time in a memory |
| DE102015004824A1 (de) * | 2015-04-14 | 2016-10-20 | Infineon Technologies Ag | Verfahren und Vorrichtung zum Steuern von Strom in einer Array-Zelle |
Family Cites Families (8)
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|---|---|---|---|---|
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| JP3569417B2 (ja) | 1996-07-19 | 2004-09-22 | 株式会社ルネサステクノロジ | 半導体メモリ |
| JPH10125070A (ja) * | 1996-10-23 | 1998-05-15 | Nec Corp | メモリ装置 |
| US5841718A (en) * | 1997-08-08 | 1998-11-24 | Mosel Vitelic, Inc. | Use of voltage equalization in signal-sensing circuits |
-
1999
- 1999-05-26 JP JP14728199A patent/JP3266141B2/ja not_active Expired - Fee Related
-
2000
- 2000-05-16 KR KR1020000025964A patent/KR100363040B1/ko not_active IP Right Cessation
- 2000-05-23 US US09/576,781 patent/US6212120B1/en not_active Expired - Lifetime
- 2000-05-24 TW TW089110101A patent/TW477971B/zh not_active IP Right Cessation
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| US6212120B1 (en) | 2001-04-03 |
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