JP5635601B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、半導体記憶装置に関し、特に、ビット線がトランジスタを介して階層化された半導体記憶装置に関する。
近年のＳＯＣ（System On Chip）に搭載されるメモリは、大容量化・高速化の傾向にある。メモリ容量の大容量化に伴い、ビット線に接続されるメモリセルの数が増加してきている。これにより、ビット線の負荷容量が増加し、高速化を阻害している。そこで、ビット線容量を削減するために、ビット線を複数のバンクに分割し、バンク内のメモリセルをローカルビット線に接続し、ローカルビット線をトランジスタを介してグローバルビット線に接続する階層ビット線技術が知られている（例えば、特許文献１）。
特許文献１の図３のように、特許文献１の半導体記憶装置では、ビット線は、複数のメモリセルが接続された一対の第１および第２のローカルビット線と、一対の第１および第２のローカルビット線に入出力データを転送するための一対の第１および第２のグローバルビット線とによって階層的に構成されている。
第１および第２のグローバルビット線には、読み出し動作および書き込み動作を実行するためのセンスアンプが接続されている。第１のローカルビット線と第１のグローバルビット線は、第１の転送トランジスタによって接続され、第２のローカルビット線と第２のグローバルビット線は、第２の転送トランジスタによって接続されている。
さらに、特許文献１の半導体記憶装置には、第１および第２の書き込みトランジスタが設けられている。第１の書き込みトランジスタは、書き込み制御信号が与えられるソースと、第１のローカルビット線に接続されたドレインと、第２のグローバルビット線に接続されたゲートとを有する。第２の書き込みトランジスタは、書き込み制御信号が与えられるソースと、第２のローカルビット線に接続されたドレインと、第１のグローバルビット線に接続されたゲートとを有する。
〔書き込み動作〕
次に、特許文献１の半導体記憶装置による書き込み動作について説明する。書き込み動作の場合、書き込みデータは、センスアンプを通じて第１および第２のグローバルビット線に伝達される。これにより、第１および第２のグローバルビット線のうちいずれか一方の電圧レベルがハイレベルからローレベルに変化する。グローバルビット線の電圧変化に応答して、第１および第２の書き込みトランジスタのうちいずれか一方がオン状態からオフ状態に切り替わる。その後、書き込み制御信号がハイレベルからローレベルに変化し、第１および第２の書き込みトランジスタのうちオン状態に切り替わった書き込みトランジスタによって、第１および第２のローカルビット線のうちいずれか一方の電圧レベルがハイレベルからローレベルに変化する。第１および第２のローカルビット線に書き込みデータが現れるタイミングの前後に、ワード線制御信号がローレベルからハイレベルに変化し、第１および第２のローカルビット線の電圧レベルに応じてメモリセルにデータが書き込まれる。
〔読み出し動作〕
次に、特許文献１の半導体記憶装置による読み出し動作について説明する。読み出し動作の場合、ワード線制御信号がローレベルからハイレベルに変化する。これにより、メモリセルからデータが読み出され、第１および第２のローカルビット線のうちいずれか一方の電圧レベルがハイレベルからローレベルに変化する。次に、第１および第２の転送トランジスタがオフ状態からオン状態になり、第１および第２のローカルビット線の電圧レベルは、それぞれ、第１および第２のグローバルビット線に伝播する。第１および第２のグローバルビット線の電位差が一定値に達すると、センスアンプが起動する。このようにして、メモリセルに記憶されたデータが読み出される。
米国特許第７，４８０，１８９号明細書
しかしながら、特許文献１の半導体記憶装置では、書き込みデータが入力されてからメモリセルへの書き込みが完了するまでの時間（書き込み時間）を短縮することが困難である。その理由は、次の通りである。書き込み動作の場合、書き込みデータが第１および第２のグローバルビット線に伝播するまで、第１および第２のグローバルビット線は、ハイレベルにプリチャージされている。この場合、第１および第２の書き込みトランジスタはオン状態であるので、第１および第２のローカルビット線は、書き込み制御信号によってイコライズされている。したがって、第１および第２のグローバルビット線の電圧レベルの状態が確定するまで、書き込み制御信号をハイレベルからローレベルに切り替えることができない。そのため、書き込みデータのセットアップ時間（書き込みデータが入力されてから第１および第２のグローバルビット線の電圧レベルが確定するまでの時間）が長くなる程、書き込み制御信号をハイレベルからローレベルに切り替えるタイミングおよびワード線制御信号をローレベルからハイレベルに切り替えるタイミングが遅れることになり、その結果、書き込み動作のサイクルタイムが増大してしまう。
また、特許文献１の半導体記憶装置では、ワード線制御信号をローレベルからハイレベルに変化させてから第１および第２のグローバルビット線の電位差が一定値に達するまでの時間（読み出し時間）を短縮することが困難である。その理由は、次の通りである。第１に、読み出し動作の場合、第１および第２のローカルビット線の電圧レベルの変化は、第１および第２の転送トランジスタを通じて第１および第２のグローバルビット線に伝播する。したがって、第１および第２のグローバルビット線は、比較的サイズの小さいメモリセルのトランジスタによって駆動されることになるので、第１および第２のグローバルビット線の電圧レベルの変化速度を上げることが困難である。第２に、読み出し動作の場合、第１および第２のグローバルビット線がハイレベルにプリチャージされている。そのため、第１および第２の書き込みトランジスタは、オン状態であるので、第１および第２のローカルビット線は、書き込み制御信号を伝達する配線に接続されていることになる。したがって、第１および第２のローカルビット線には、書き込み制御信号を供給する配線の負荷容量が付加されていることになるので、第１および第２のローカルビット線の電圧レベルの変化速度を上げることが困難である。第３に、第１および第２のグローバルビット線には、複数のバンクの書き込みトランジスタのゲートが接続されているので、第１および第２のグローバルビット線の負荷容量が大きい。そのため、第１および第２のグローバルビット線の電圧レベルの変化速度を上げることが困難である。
さらに、特許文献１の半導体記憶装置の回路面積を削減することが困難である。その理由は、次の通りである。第１および第２の転送トランジスタは、ＰＭＯＳトランジスタによって構成されているので、読み出し動作の場合、第１および第２のグローバルビット線の電圧レベルは、“ＶＤＤ−Ｖｔｈｐ”よりも低くならない。なお、“ＶＤＤ”は、電源電圧を示し、“ＶＤＤ−Ｖｔｈｐ”は、転送トランジスタ（ＰＭＯＳトランジスタ）がオン状態になり始めるときのゲート電圧を示している。そのため、第１および第２のグローバルビット線の電位差を増幅させるためにセンスアンプを設けることになるので、半導体記憶装置の回路面積が増大してしまう。
また、特許文献１の半導体記憶装置では、消費電力を低減することが困難である。その理由は、次の通りである。第１に、読み出し動作の場合、ワード線制御信号をローレベルからハイレベルに変化させてから第１および第２のグローバルビット線のうちいずれか一方の電圧レベルがハイレベルからローレベルに変化するまでの過程において、第１および第２のローカルビット線のうちいずれか一方の電圧レベルが降下して“ＶＤＤ−Ｖｔｈｎ”に達すると、そのローカルビット線から他方のローカルビット線（ハイレベル状態のローカルビット線）へ向けて放電が開始される。さらには、電圧レベルが“ＶＤＤ−Ｖｔｈｎ”に達したローカルビット線から、第１または第２の転送トランジスタを通じて、書き込み制御信号を伝達する配線（ハイレベル状態である配線）に向けて放電が開始される。なお、“Ｖｔｈｎ”は、ＮＭＯＳトランジスタがオン状態になり始めるときのゲート電圧を示している。また、このような放電によって、ハイレベル状態のローカルビット線の電圧レベルがローレベルになってしまう（すなわち、メモリセルのデータが破壊されてしまう）おそれがある。第２に、書き込み制御信号がハイレベルである場合、メモリセルのドライブトランジスタと書き込み制御信号をハイレベルに駆動するＰＭＯＳトランジスタとの間で貫通電流が発生してしまう。このように、無駄な充放電や貫通電流によって電力が消費されてしまう。
そこで、本発明は、従来の問題点を鑑み、書き込み時間の短縮，読み出し時間の短縮，回路面積の削減，および消費電力の低減を実現可能な半導体記憶装置を提供することを目的とする。
本発明の１つの局面に従うと、半導体記憶装置は、複数のメモリセルと、上記複数のメモリセルが接続された一対の第１および第２のローカルビット線と、一対の第１および第２の書き込みグローバルビット線と、一対の第１および第２の読み出しグローバルビット線と、電源電圧が与えられる電源ノードに接続されたソースと、上記第１のローカルビット線に接続されたドレインと、上記第２の書き込みグローバルビット線に接続されたゲートとを有する第１の書き込みトランジスタと、上記電源ノードに接続されたソースと、上記第２のローカルビット線に接続されたドレインと、上記第１の書き込みグローバルビット線に接続されたゲートとを有する第２の書き込みトランジスタと、上記第１の書き込みグローバルビット線に接続されたソースと、上記第１のローカルビット線に接続されたドレインと、第１の制御信号が与えられるゲートとを有する第３の書き込みトランジスタと、上記第２の書き込みグローバルビット線に接続されたソースと、上記第２のローカルビット線に接続されたドレインと、上記第１の制御信号が与えられるゲートとを有する第４の書き込みトランジスタと、上記第１および第２のローカルビット線に接続されたプリチャージ回路と、上記第１および第２の書き込みグローバルビット線を制御する書き込みドライバと、上記第１および第２のローカルビット線と上記一対の第１および第２の読み出しグローバルビット線に接続された読み出し回路とを備える。
本発明のもう１つの局面に従うと、半導体記憶装置は、複数のメモリセルと、上記複数のメモリセルが接続された一対の第１および第２のローカルビット線と、一対の第１および第２の書き込みグローバルビット線と、一対の第１および第２の読み出しグローバルビット線と、電源電圧が与えられる電源ノードに接続されたソースと、上記第１のローカルビット線に接続されたドレインと、上記第２の書き込みグローバルビット線に接続されたゲートとを有する第１の書き込みトランジスタと、上記電源ノードに接続されたソースと、上記第２のローカルビット線に接続されたドレインと、上記第１の書き込みグローバルビット線に接続されたゲートとを有する第２の書き込みトランジスタと、上記第１の書き込みグローバルビット線に接続されたソースと、上記第１のローカルビット線に接続されたドレインと、第１の制御信号が与えられるゲートとを有する第３の書き込みトランジスタと、上記第２の書き込みグローバルビット線に接続されたソースと、上記第２のローカルビット線に接続されたドレインと、上記第１の制御信号が与えられるゲートとを有する第４の書き込みトランジスタと、上記第１および第２の書き込みグローバルビット線を制御するものであって、上記第１および第２の書き込みトランジスタを同時にオンまたはオフする機能を有する書き込みドライバと、上記第１および第２のローカルビット線と上記一対の第１および第２の読み出しグローバルビット線に接続された読み出し回路とを備える。
本発明の別の局面に従うと、半導体記憶装置は、複数のメモリセルと、上記複数のメモリセルが接続された一対の第１および第２のローカルビット線と、一対の第１および第２の書き込みグローバルビット線と、一対の第１および第２の読み出しグローバルビット線と、接地電圧が与えられる接地ノードに接続されたソースと、上記第１のローカルビット線に接続されたドレインと、上記第２の書き込みグローバルビット線に接続されたゲートとを有する第１の書き込みトランジスタと、上記接地ノードに接続されたソースと、上記第２のローカルビット線に接続されたドレインと、上記第１の書き込みグローバルビット線に接続されたゲートとを有する第２の書き込みトランジスタと、上記第１の書き込みグローバルビット線に接続されたソースと、上記第１のローカルビット線に接続されたドレインと、第１の制御信号が与えられるゲートとを有する第３の書き込みトランジスタと、上記第２の書き込みグローバルビット線に接続されたソースと、上記第２のローカルビット線に接続されたドレインと、上記第１の制御信号が与えられるゲートとを有する第４の書き込みトランジスタと、上記第１および第２のローカルビット線に接続されたプリチャージ回路と、上記第１および第２の書き込みグローバルビット線を制御する書き込みドライバと、上記第１および第２のローカルビット線と上記一対の第１および第２の読み出しグローバルビット線に接続された読み出し回路とを備える。
上記半導体記憶装置によれば、書き込み時間の短縮，読み出し時間の短縮，回路面積の削減，および消費電力の低減を実現できる。
実施形態１による半導体記憶装置の構成例を示す図。 実施形態２による半導体記憶装置の構成例を示す図。 実施形態３による半導体記憶装置の構成例を示す図。 図３に示した書き込みドライバの構成例を示す図。 メモリセルの変形例について説明するための図。 書き込みトランジスタの変形例について説明するための図。 図５に示した半導体記憶装置の比較例を示す図。
以下、本発明を限定のためではなく、例示説明のための添付図面に示す実施形態に基づき詳細に説明する。なお、ＳＲＡＭ（Static Randome Access Memory)を例として説明するが、本発明は別の分野においても応用が可能である。
（実施形態１）
図１は、実施形態１による半導体記憶装置の構成例を示す。この半導体記憶装置は、複数のメモリセル１０１と、一対のローカルビット線１０４，１０５と、一対の書き込みグローバルビット線１０６，１０７と、一対の読み出しグローバルビット線１０８，１０９と、書き込みＰＭＯＳトランジスタＴＰ０，ＴＰ１と、書き込みＮＭＯＳトランジスタＴＮ０，ＴＮ１と、プリチャージＰＭＯＳトランジスタＴＰＣ０，ＴＰＣ１（プリチャージ回路）と、書き込みドライバ１１０と、読み出しドライバ１１１と、読み出し回路１１２とを備える。複数のメモリセル１０１，一対のローカルビット線１０４，１０５，書き込みＰＭＯＳトランジスタＴＰ０，ＴＰ１，書き込みＮＭＯＳトランジスタＴＮ０，ＴＮ１，プリチャージＰＭＯＳトランジスタＴＰＣ０，ＴＰＣ１，および読み出し回路１１２は、複数のブロック１０２，１０３の各々に設けられている。ブロック１０２，１０３には、それぞれ、プリチャージ制御信号ＰＣ＜０＞，ＰＣ＜１＞，書き込みブロック選択信号ＰＡＳＳ＜０＞，ＰＡＳＳ＜１＞が与えられる。また、ブロック１０２，１０３に含まれるメモリセル１０１には、それぞれ、ワード線制御信号ＷＬ＜０＞，ＷＬ＜１＞が与えられる。なお、以下の説明では、プリチャージ制御信号ＰＣ＜０＞，ＰＣ＜１＞の総称を“プリチャージ制御信号ＰＣ”と表記し、書き込みブロック選択信号ＰＡＳＳ＜０＞，ＰＡＳＳ＜１＞の総称を“書き込みブロック選択信号ＰＡＳＳ”と表記し、ワード線制御信号ＷＬ＜０＞，ＷＬ＜１＞の総称を“ワード線制御信号ＷＬ”と表記する。
〔メモリセル〕
複数のメモリセル１０１の各々は、一対のアクセストランジスタＴＡ０，ＴＡ１と、一対のドライブトランジスタＴＤ０，ＴＤ１と、一対のロードトランジスタＴＬ０，ＴＬ１とを含む。また、複数のメモリセル１０１は、ローカルビット線１０４，１０５に接続される。
〔書き込みトランジスタ〕
書き込みＰＭＯＳトランジスタＴＰ０（第１の書き込みトランジスタ）は、電源ノード（電源電圧が与えられるノード）に接続されたソースと、ローカルビット線１０４に接続されたドレインと、書き込みグローバルビット線１０７に接続されたゲートとを有する。書き込みＰＭＯＳトランジスタＴＰ１（第２の書き込みトランジスタ）は、電源ノードに接続されたソースと、ローカルビット線１０５に接続されたドレインと、書き込みグローバルビット線１０６に接続されたゲートとを有する。書き込みＮＭＯＳトランジスタＴＮ０（第３の書き込みトランジスタ）は、書き込みグローバルビット線１０６に接続されたソースと、ローカルビット線１０４に接続されたドレインと、ブロック選択信号ＰＡＳＳが与えられるゲートとを有する。書き込みＮＭＯＳトランジスタＴＮ１（第４の書き込みトランジスタ）は、書き込みグローバルビット線１０７に接続されたソースと、ローカルビット線１０５に接続されたドレインと、ブロック選択信号ＰＡＳＳが与えられるゲートとを有する。
〔プリチャージ回路〕
プリチャージＰＭＯＳトランジスタＴＰＣ０は、電源ノードに接続されたソースと、ローカルビット線１０４に接続されたドレインと、プリチャージ制御信号ＰＣが与えられるゲートとを有する。プリチャージＰＭＯＳトランジスタＴＰＣ１は、電源ノードに接続されたソースと、ローカルビット線１０５に接続されたドレインと、プリチャージ制御信号ＰＣが与えられるゲートとを有する。
〔書き込みドライバ，読み出しドライバ〕
書き込みドライバ１１０は、書き込みグローバルビット線１０６，１０７を制御する。読み出しドライバ１１１は、読み出しグローバルビット線１０８，１０９の電圧レベルに基づいてデータを読み出す。
〔読み出し回路〕
読み出し回路１１２は、ローカルビット線１０４，１０５に接続される。例えば、読み出し回路１１２は、制御ＰＭＯＳトランジスタＦＴ０と、読み出しＰＭＯＳトランジスタＴＰＲ０，ＴＰＲ１とを含む。制御ＰＭＯＳトランジスタＦＴ０は、電源ノードに接続されたソースと、電源制御ノードに接続されたドレインと、ブロック選択信号ＰＡＳＳが与えられるゲートとを有する。読み出しＰＭＯＳトランジスタＴＰＲ０は、電源制御ノードに接続されたソースと、読み出しグローバルビット線１０８に接続されたドレインと、ローカルビット線１０４に接続されたゲートとを有する。読み出しＰＭＯＳトランジスタＴＰＲ１は、電源制御ノードに接続されたソースと、読み出しグローバルビット線１０９に接続されたドレインと、ローカルビット線１０５に接続されたゲートとを有する。
〔動作〕
次に、図１に示した半導体記憶装置による動作について説明する。この半導体記憶装置は、ローカルビット線１０４，１０５をプリチャージするプリチャージ動作と、プリチャージ動作の後にメモリセル１０１に書き込みデータを書き込む書き込み動作と、プリチャージ動作の後にメモリセル１０１に記憶されたデータを読み出す読み出し動作とを実行する。
《プリチャージ動作》
プリチャージ動作の場合、ワード線制御信号ＷＬは、ローレベルに設定される。これにより、メモリセル１０１において、アクセストランジスタＴＡ０，ＴＡ１は、オフ状態になり、一対の記憶ノード（ロードトランジスタＴＬ０とドライブトランジスタＴＤ０との接続ノード、およびロードトランジスタＴＬ１とドライブトランジスタＴＤ１との接続ノード）は、それぞれ、ローカルビット線１０４，１０５から切り離される。
書き込みブロック選択信号ＰＡＳＳは、ローレベルに設定される。これにより、書き込みＮＭＯＳトランジスタＴＮ０，ＴＮ１は、オフ状態になり、ローカルビット線１０４，１０５は、それぞれ、書き込みグローバルビット線１０６，１０７から切り離される。なお、読み出し回路１１２では、制御ＰＭＯＳトランジスタＦＴ０は、オン状態になる。
プリチャージ制御信号ＰＣは、ローレベルに設定される。これにより、プリチャージＰＭＯＳトランジスタＴＰＣ０，ＴＰＣ１は、オン状態になり、ローカルビット線１０４，１０５は、ハイレベルにプリチャージされる。また、書き込みドライバ１１０は、書き込みグローバルビット線１０６，１０７の電圧レベルをハイレベルに設定する。
《書き込み動作》
書き込み動作の場合、プリチャージ制御信号ＰＣは、ローレベルからハイレベルに切り替えられる。これにより、プリチャージＰＭＯＳトランジスタＴＰＣ０，ＴＰＣ１は、オフ状態になり、ローカルビット線１０４，１０５は、電源ノードから切り離される（すなわち、ローカルビット線１０４，１０５のプリチャージが解除される）。
ワード線制御信号ＷＬは、ローレベルからハイレベルに切り替えられる。これにより、メモリセル１０１において、アクセストランジスタＴＡ０，ＴＡ１は、オン状態になり、一対の記憶ノードは、それぞれ、ローカルビット線１０４，１０５に接続される。
書き込みブロック選択信号ＰＡＳＳは、ローレベルからハイレベルに切り替えられる。これにより、書き込みＮＭＯＳトランジスタＴＮ０，ＴＮ１は、オン状態になり、ローカルビット線１０４，１０５は、それぞれ、書き込みグローバルビット線１０６，１０７に接続される。また、読み出し回路１１２において、制御ＰＭＯＳトランジスタＦＴ０は、オン状態からオフ状態に切り替わる。
書き込みドライバ１１０は、与えられた書き込みデータに応じて書き込みグローバルビット線１０６，１０７のいずれか一方の電圧レベルをハイレベルからローレベルに変化させるとともに他方の電圧レベルをハイレベルのまま維持する。
ここで、書き込みグローバルビット線１０６の電圧レベルをハイレベルからローレベルに変化させた場合、書き込みＮＭＯＳトランジスタＴＮ０がオン状態であるので、ローカルビット線１０４の電圧レベルは、ローレベルになる。一方、書き込みグローバルビット線１０７の電圧レベルがハイレベルのまま維持され、且つ、書き込みＮＭＯＳトランジスタＴＮ１がオン状態であるので、ローカルビット線１０５の電圧レベルは、ハイレベルになる。また、書き込みグローバルビット線１０６の電圧レベルがハイレベルからローレベルに変化することにより、書き込みＰＭＯＳトランジスタＴＰ１は、オフ状態からオン状態に切り替わる。これにより、ローカルビット線１０５は、電源ノードに接続され、ローカルビット線１０５の電圧レベルは、ハイレベルに維持される。このようにして、メモリセル１０１にデータが書き込まれる。
なお、ローカルビット線１０４の電圧レベルがローレベルになると、読み出し回路１１２では、読み出しＰＭＯＳトランジスタＴＰＲ０がオン状態になり、読み出しグローバルビット線１０８は、電源制御ノードに接続される。しかし、制御ＰＭＯＳトランジスタＦＴ０がオフ状態であるので、電源制御ノードは、電源ノードに接続されていない。したがって、読み出しグローバルビット線１０８は、無駄に駆動されない。
《読み出し動作》
読み出し動作の場合、プリチャージ制御信号ＰＣは、ローレベルからハイレベルに切り替えられる。これにより、プリチャージＰＭＯＳトランジスタＴＰＣ０，ＴＰＣ１は、オフ状態になり、ローカルビット線１０４，１０５は、電源ノードから切り離される。
書き込みブロック選択信号ＰＡＳＳは、ローレベルのまま維持される。これにより、書き込みＮＭＯＳトランジスタＴＮ０，ＴＮ１は、オフ状態のまま維持され、ローカルビット線１０４，１０５は、それぞれ、書き込みグローバルビット線１０６，１０７から切り離された状態で維持される。また、読み出し回路１１２では、制御ＰＭＯＳトランジスタＦＴ０は、オン状態のまま維持される。すなわち、読み出しＰＭＯＳトランジスタＴＰＲ０，ＴＰＲ１のソースは、電源ノードに接続されている。
ワード線制御信号ＷＬは、ローレベルからハイレベルに切り替えられる。これにより、メモリセル１０１において、アクセストランジスタＴＡ０，ＴＡ１は、オン状態になり、一対の記憶ノードは、それぞれ、ローカルビット線１０４，１０５に接続される。そして、メモリセル１０１に記憶されたデータに応じて、ローカルビット線１０４，１０５のいずれか一方の電圧レベルがハイレベルからローレベルに変化するとともに他方の電圧レベルがハイレベルのまま維持される。
ここで、ローカルビット線１０５の電圧レベルがハイレベルからローレベルに変化した場合、読み出し回路１１２では、読み出しＰＭＯＳトランジスタＴＰＲ１がオフ状態からオン状態に切り替わり、読み出しグローバルビット線１０９は、電源制御ノードに接続される。これにより、読み出しＰＭＯＳトランジスタＴＰＲ１によって読み出しグローバルビット線１０９が駆動され、読み出しグローバルビット線１０９の電圧レベルは、ハイレベルに変化する。読み出しドライバ１１１は、読み出しグローバルビット線１０８，１０９の電圧レベルの変化に基づいてメモリセル１０１に記憶されたデータを読み出す。
以上のように、図１に示した半導体記憶装置では、書き込み動作の場合、書き込みグローバルビット線１０６，１０７の電圧レベルの状態が確定する前に書き込みブロック選択信号ＰＡＳＳをローレベルからハイレベルに変化させても良い。そのため、書き込み時間（書き込みデータが入力されてからメモリセル１０１への書き込みが完了するまでの時間）を短縮できる。
また、書き込み動作の場合、ローカルビット線１０４（または、１０５）は、１段の書き込みＰＭＯＳトランジスタＴＰ０（または、ＴＰ１）を通じて電源ノードに接続されることになる。そのため、ローカルビット線１０４（または、１０５）が複数段のトランジスタを通じて電源ノードに接続される場合（例えば、特許文献１の半導体記憶装置）よりも、ローカルビット線１０４（または、１０５）の電圧レベルをハイレベルに保持する能力（書き込み能力）が高く、メモリセル１０１への書き込みを容易に行うことができる。したがって、書き込み能力を確保しながら、書き込みＰＭＯＳトランジスタＴＰ０，ＴＰ１のトランジスタサイズを小さくすることができる（すなわち、半導体記憶装置の回路面積を削減できる）。または、書き込み能力を確保しながら、動作下限電圧を低減できる。
さらに、書き込みＰＭＯＳトランジスタＴＰ０，ＴＰ１のゲートは、読み出しグローバルビット線１０８，１０９に接続されていないので、読み出しグローバルビット線１０８，１０９の負荷容量を低減できる。そのため、読み出しグローバルビット線１０８，１０９の電圧レベルの変化速度を上げることができ、その結果、読み出し時間（ワード線制御信号がローレベルからハイレベルに変化してから読み出しドライバ１１１によってメモリセル１０１に記憶されたデータが読み出されるまでの時間）を短縮できる。
また、読み出し動作の場合、書き込みＮＭＯＳトランジスタＴＮ０，ＴＮ１はオフ状態であるので、ローカルビット線１０４，１０５は、それぞれ、書き込みグローバルビット線１０６，１０７から切り離されている。そのため、ローカルビット線１０４，１０５には、無駄な負荷容量（書き込みグローバルビット線１０６，１０７の負荷容量）が付加されていないので、ローカルビット線１０４，１０５の電圧レベルの変化速度を上げることができ、その結果、読み出し時間を短縮できる。
さらに、読み出し動作の場合、書き込みＮＭＯＳトランジスタＴＮ０，ＴＮ１は、オフ状態であり、ローカルビット線１０４は、ローカルビット線１０５から切り離されている。そのため、ローカルビット線１０４，１０５のいずれか一方の電圧レベルが低下して“ＶＤＤ−Ｖｔｈｎ”に達した場合であっても、特許文献１の半導体記憶装置とは異なり無駄な充放電や貫通電流が発生しない。したがって、消費電力を低減できる。また、メモリセルのデータ破壊を防止できるので、安定動作を実現できる。
また、読み出し動作の場合、読み出しグローバルビット線１０８（または、１０９）は、読み出しＰＭＯＳトランジスタＴＰＲ０（または、ＴＰＲ１）によって駆動される。したがって、特許文献１の半導体記憶装置の場合（比較的サイズの小さいメモリセルのトランジスタによって駆動される場合）よりも、読み出しグローバルビット線１０８，１０９の電圧レベルの変化速度を上げることができ、その結果、読み出し時間を短縮できる。また、読み出しグローバルビット線の駆動能力が高いので、センスアンプを設けなくても良い。
さらに、特許文献１の半導体記憶装置とは異なり、書き込み対象外のローカルビット線を充放電することや、読み出し動作の場合に貫通電流や充放電電流を書き込み制御信号によって抑制することが不要となる。そのため、半導体記憶装置の回路面積の削減できる。また、ローカルビット線１０４，１０５を短縮できるので、ローカルビット線１０４，１０５の負荷容量や配線間のカップリング容量を低減できる。その結果、書き込み時間および読み出し時間を短縮できる。
なお、図１に示した半導体記憶装置では、読み出しＰＭＯＳトランジスタＴＰＲ０，ＴＰＲ１のソースは、制御ＰＭＯＳトランジスタＦＴ０を介して電源ノードに接続されているが、制御ＰＭＯＳトランジスタＦＴ０を介さず、直接、電源ノードに接続しても良い。
（実施形態２）
図２は、実施形態２による半導体記憶装置の構成例を示す。この半導体記憶装置は、図１に示した読み出し回路１１２に代えて読み出し回路２１２を備える。その他の構成は、図１に示した半導体記憶装置と同様である。
〔読み出し回路〕
読み出し回路２１２は、読み出しＰＭＯＳトランジスタＴＰＲ２，ＴＰＲ３を含む。読み出しＰＭＯＳトランジスタＴＰＲ２は、書き込みグローバルビット線１０６に接続されたソースと、読み出しグローバルビット線１０８に接続されたドレインと、ローカルビット線１０４に接続されたゲートとを有する。読み出しＰＭＯＳトランジスタＴＰＲ３は、書き込みグローバルビット線１０７に接続されたソースと、読み出しグローバルビット線１０９に接続されたドレインと、ローカルビット線１０５に接続されたゲートとを有する。
〔動作〕
次に、図２に示した半導体記憶装置による動作（プリチャージ動作，書き込み動作，および読み出し動作）について説明する。
《プリチャージ動作》
プリチャージ動作の場合、図１に示した半導体記憶装置と同様に、ワード線制御信号ＷＬ，書き込みブロック選択信号ＰＡＳＳ，およびプリチャージ制御信号ＰＣは、ローレベルに設定され、書き込みドライバ１１０は、書き込みグローバルビット線１０６，１０７の電圧レベルをハイレベルに設定する。
読み出し回路２１２では、ローカルビット線１０４，１０５がハイレベルにプリチャージされることにより、読み出しＰＭＯＳトランジスタＴＰＲ２，ＴＰＲ３は、オフ状態になる。これにより、読み出しグローバルビット線１０８，１０９は、それぞれ、書き込みグローバルビット線１０６，１０７から切り離される。
《書き込み動作》
書き込み動作の場合、図１に示した半導体記憶装置と同様に、プリチャージ制御信号ＰＣ，ワード線制御信号ＷＬ，書き込みブロック選択信号ＰＡＳＳは、ローレベルからハイレベルに切り替えられる。また、書き込みドライバ１１０は、与えられた書き込みデータに応じて書き込みグローバルビット線１０６，１０７のいずれか一方の電圧レベルをハイレベルからローレベルに変化させるとともに他方の電圧レベルをハイレベルのまま維持する。
ここで、書き込みグローバルビット線１０６の電圧レベルをハイレベルからローレベルに変化させた場合、書き込みＮＭＯＳトランジスタＴＮ０がオン状態であるので、ローカルビット線１０４の電圧レベルは、ローレベルになる。読み出し回路２１２では、ローカルビット線１０４の電圧レベルがローレベルになることにより、読み出しＰＭＯＳトランジスタＴＰＲ２がオン状態になる。これにより、読み出しグローバルビット線１０８は、書き込みグローバルビット線１０６に接続される。しかし、書き込みグローバルビット線１０６の電圧レベルはローレベルであるので、読み出しグローバルビット線１０８は、無駄に駆動されない。
《読み出し動作》
読み出し動作の場合、図１に示した半導体記憶装置と同様に、プリチャージ制御信号ＰＣおよびワード線制御信号ＷＬは、ローレベルからハイレベルに切り替えられ、書き込みブロック選択信号ＰＡＳＳは、ローレベルのまま維持される。これにより、メモリセル１０１に記憶されたデータに応じて、ローカルビット線１０４，１０５のいずれか一方の電圧レベルがハイレベルからローレベルに変化するとともに他方の電圧レベルがハイレベルのまま維持される。
ここで、ローカルビット線１０５の電圧レベルがハイレベルからローレベルに変化した場合、読み出し回路２１２では、読み出しＰＭＯＳトランジスタＴＰＲ３がオフ状態からオン状態に切り替わる。これにより、読み出しＰＭＯＳトランジスタＴＰＲ３によって読み出しグローバルビット線１０９が駆動され、読み出しグローバルビット線１０９の電圧レベルは、ハイレベルに変化する。
以上のように、図２に示した半導体記憶装置では、制御ＰＭＯＳトランジスタＦＴ０を設けなくても良い。そのため、図１に示した半導体記憶装置よりも回路面積を削減できる。また、書き込みブロック選択信号ＰＡＳＳを伝達する配線の負荷容量を低減できるので、書き込みブロック選択信号ＰＡＳＳの変化速度を上げることができる。その結果、書き込み時間を短縮できる。また、書き込みブロック選択信号ＰＡＳＳの変化速度を確保しながら、書き込みブロック選択信号ＰＡＳＳを供給するドライバ（図示せず）の回路面積を削減できる。
さらに、読み出し動作の場合、読み出しＰＭＯＳトランジスタＴＰＲ２，ＴＰＲ３は、ハイレベル状態の書き込みグローバルビット線１０６，１０７を駆動源として利用している。したがって、書き込みグローバルビット線１０６，１０７ではない別の配線を読み出しＰＭＯＳトランジスタＴＰＲ２，ＴＰＲ３の駆動源として利用する場合よりも、半導体記憶装置の回路面積を削減できる。
また、読み出しＰＭＯＳトランジスタＴＰＲ２，ＴＰＲ３のソースは、それぞれ、書き込みグローバルビット線１０６，１０７を通じて書き込みドライバ１１０に接続されている。そのため、読み出しＰＭＯＳトランジスタＴＰＲ２，ＴＰＲ３のソースをワード線方向に並ぶローカルアンプに接続する場合よりも、読み出しＰＭＯＳトランジスタＴＰＲ２，ＴＰＲ３のソース制御線に流れるピーク電流を抑制できるので、読み出しＰＭＯＳトランジスタＴＰＲ２，ＴＰＲ３のソース制御ドライバ（すなわち、書き込みドライバ１１０）の回路面積を削減でき、その結果、半導体記憶装置の回路面積を削減できる。
なお、読み出し動作の場合に、書き込みグローバルビット線１０６，１０７を昇圧することによって、読み出し時間を短縮しても良い。または、書き込みドライバ１１０をビット線の出力方向と反対側に配置し、読み出し動作の場合に、書き込みグローバルビット線１０６，１０７の電圧レベルをローレベルからハイレベルに変化させる方向を、読み出しグローバルビット線１０８，１０９の電圧レベルがローレベルからハイレベルに変化する方向と同じ方向にすることにより、カップリング効果を利用して読み出しグローバルビット線１０８，１０９の電圧レベルの変化速度を上げても良い。この場合、カップリング容量を大きくするために、書き込みグローバルビット線１０６，１０７がローカルビット線１０４，１０５または読み出しグローバルビット線１０８，１０９に隣接するようにレイアウトすることが有効である。
（実施形態３）
図３は、実施形態３による半導体記憶装置の構成例を示す。この半導体記憶装置は、図２に示したプリチャージＰＭＯＳトランジスタＴＰＣ０，ＴＰＣ１および書き込みドライバ１１０に代えて、書き込みドライバ３０１を備える。その他の構成は、図２に示した半導体記憶装置と同様である。
〔動作〕
次に、図３に示した半導体記憶装置による動作（プリチャージ動作，書き込み動作，および読み出し動作）について説明する。
《プリチャージ動作》
プリチャージ動作の場合、図２に示した半導体記憶装置と同様に、ワード線制御信号ＷＬおよび書き込みブロック選択信号ＰＡＳＳは、ローレベルに設定される。これにより、ローカルビット線１０４，１０５は、それぞれ、書き込みグローバルビット線１０６，１０７から切り離される。
書き込みドライバ３０１は、書き込みグローバルビット線１０６，１０７の電圧レベルをローレベルに設定する。これにより、書き込みＰＭＯＳトランジスタＴＰ０，ＴＰ１がオン状態になり、ローカルビット線１０４，１０５は、電源ノードに接続され、その結果、ローカルビット線１０４，１０５は、ハイレベルにプリチャージされる。
《書き込み動作》
書き込み動作の場合、図２に示した半導体記憶装置と同様に、ワード線制御信号ＷＬおよび書き込みブロック選択信号ＰＡＳＳは、ローレベルからハイレベルに切り替えられる。これにより、書き込みＮＭＯＳトランジスタＴＮ０，ＴＮ１は、オン状態になり、ローカルビット線１０４，１０５は、それぞれ、書き込みグローバルビット線１０６，１０７に接続される。
書き込みドライバ３０１は、書き込みデータに応じて書き込みグローバルビット線１０６，１０７のいずれか一方の電圧レベルをローレベルからハイレベルに変化させるとともに他方の電圧レベルをローレベルのまま維持する。
ここで、書き込みグローバルビット線１０７の電圧レベルをローレベルからハイレベルに変化させた場合、書き込みＮＭＯＳトランジスタＴＮ１がオン状態であるので、ローカルビット線１０５の電圧レベルは、ハイレベルになる。一方、書き込みグローバルビット線１０６の電圧レベルがローレベルのまま維持され、且つ、書き込みＮＭＯＳトランジスタＴＮ０がオン状態であるので、ローカルビット線１０４の電圧レベルは、ローレベルになる。また、書き込みグローバルビット線１０６の電圧レベルがローレベルのまま維持されることにより、書き込みＰＭＯＳトランジスタＴＰ１は、オン状態のまま維持される。これにより、ローカルビット線１０５は、電源ノードに接続され、ローカルビット線１０５の電圧レベルは、ハイレベルに維持される。
なお、ローカルビット線１０４の電圧レベルがローレベルになると、読み出し回路２１２では、読み出しＰＭＯＳトランジスタＴＰＲ２がオン状態になり、読み出しグローバルビット線１０８は、書き込みグローバルビット線１０６に接続される。しかし、書き込みグローバルビット線１０６の電圧レベルはローレベルであるので、読み出しグローバルビット線１０８は、無駄に駆動されない。
《読み出し動作》
読み出し動作の場合、書き込みドライバ３０１は、書き込みグローバルビット線１０６，１０７の電圧レベルをローレベルからハイレベルに切り替える。これにより、書き込みＰＭＯＳトランジスタＴＰ０，ＴＰ１がオン状態からオフ状態に切り替わり、ローカルビット線１０４，１０５は、電源ノードから切り離される。このようにして、ローカルビット線１０４，１０５のプリチャージが解除される。
また、図２に示した半導体記憶装置と同様に、ワード線制御信号ＷＬは、ローレベルからハイレベルに切り替えられ、書き込みブロック選択信号ＰＡＳＳは、ローレベルのまま維持される。これにより、メモリセル１０１に記憶されたデータに応じて、ローカルビット線１０４，１０５のいずれか一方の電圧レベルがハイレベルからローレベルに変化するとともに他方の電圧レベルがハイレベルのまま維持される。
ここで、ローカルビット線１０５の電圧レベルがハイレベルからローレベルに変化した場合、読み出し回路２１２では、読み出しＰＭＯＳトランジスタＴＰＲ３がオフ状態からオン状態に切り替わる。これにより、読み出しＰＭＯＳトランジスタＴＰＲ３によって読み出しグローバルビット線１０９が駆動され、読み出しグローバルビット線１０９の電圧レベルは、ハイレベルに変化する。読み出しドライバ１１１は、読み出しグローバルビット線１０８，１０９の変化に基づいてメモリセル１０１に記憶されたデータを読み出す。
以上のように、図３に示した半導体記憶装置では、プリチャージ回路（プリチャージＰＭＯＳトランジスタＴＰＣ０，ＴＰＣ１）を設けなくても良い。そのため、図２に示した半導体記憶装置よりも、回路面積を削減できる。また、面積削減によってローカルビット線１０４，１０５または読み出しグローバルビット線１０８，１０９を短縮できる。これにより、ローカルビット線１０４，１０５または読み出しグローバルビット線１０８，１０９の負荷容量を低減できるので、読み出し時間を短縮できる。
また、プリチャージ動作の場合、ローカルビット線１０４（または、１０５）は、１段の書き込みＰＭＯＳトランジスタＴＰ０（または、ＴＰ１）を通じて電源ノードに接続されることになる。そのため、ローカルビット線１０４（または、１０５）が複数段のトランジスタを通じて電源ノードに接続される場合（例えば、特許文献１の半導体記憶装置）よりも、プリチャージ能力（ローカルビット線１０４（または、１０５）の電圧レベルをハイレベルにする能力）を高くすることができ、その結果、プリチャージ動作のサイクルタイムを短縮できる。また、プリチャージ能力を確保しながら、書き込みＰＭＯＳトランジスタＴＰ０，ＴＰ１のトランジスタサイズを削減できる。
なお、図３に示した半導体記憶装置は、プリチャージ動作を補助するためにプリチャージＰＭＯＳトランジスタＴＰＣ０，ＴＰＣ１（プリチャージ回路）をさらに備えていても良い。この場合、プリチャージＰＭＯＳトランジスタＴＰＣ０，ＴＰＣ１のトランジスタサイズは、図１に示したプリチャージＰＭＯＳトランジスタＴＰＣ０，ＴＰＣ１のトランジスタサイズよりも小さくても良い。
〔書き込みドライバの構成例〕
図４は、書き込みドライバ３０１の構成例を示す。書き込みドライバ３０１は、複数のインバータおよびスイッチＳＷ０〜ＳＷ３によって構成される。
《プリチャージ動作》
プリチャージ動作の場合、書き込みイネーブル信号ＷＥは、ローレベルに設定される。これにより、スイッチＳＷ０，ＳＷ３がオフ状態になるとともにスイッチＳＷ１，ＳＷ２がオン状態になる。また、読み出しイネーブル信号ＲＥは、ローレベルに設定される。これにより、スイッチＳＷ１，ＳＷ２のソースの電圧レベルは、ハイレベルになり、書き込みグローバルビット線１０６，１０７の電圧レベルは、ローレベルになる。
《書き込み動作》
書き込み動作の場合、書き込みイネーブル信号ＷＥは、ハイレベルに設定される。これにより、スイッチＳＷ１，ＳＷ２がオフ状態になるとともにスイッチＳＷ０，ＳＷ３がオン状態になる。また、スイッチＳＷ０，ＳＷ３のソースには、インバータを介して書き込みデータＤＩが供給され、書き込みグローバルビット線１０６，１０７の各々の電圧レベルは、書き込みデータＤＩに応じて設定される。例えば、書き込みデータＤＩが“１（ハイレベル）”である場合、スイッチＳＷ０のソースの電圧レベルは、ハイレベルになり、書き込みグローバルビット線１０６の電圧レベルは、ローレベルになる。一方、スイッチＳＷ３のソースの電圧レベルは、ローレベルになり、書き込みグローバルビット線１０７の電圧レベルは、ハイレベルになる。
《読み出し動作》
読み出し動作の場合、書き込みイネーブル信号ＷＥは、ローレベルに設定される。これにより、スイッチＳＷ０，ＳＷ３がオフ状態になるとともにスイッチＳＷ１，ＳＷ２がオン状態になる。また、読み出しイネーブル信号ＲＥは、ハイレベルに設定される。これにより、スイッチＳＷ１，ＳＷ２のソースの電圧レベルは、ローレベルになり、書き込みグローバルビット線１０６，１０７の電圧レベルは、ハイレベルになる。
（メモリセルの変形例）
図１〜図３に示した半導体記憶装置は、メモリセル１０１に代えて、図５に示したメモリセル４０１（２ポート読み出しが可能なメモリセル）を備えていても良い。メモリセル４０１では、アクセストランジスタＴＡ０のゲートには、ワード線制御信号（ＷＬ_Ａ＜０＞、または、ＷＬ_Ａ＜１＞）が与えられ、アクセストランジスタＴＡ１のゲートには、ワード線制御信号（ＷＬ_Ｂ＜０＞、または、ＷＬ_Ｂ＜１＞）が与えられる。
カラムによる選択がない半導体記憶装置では、１つのメモリセルの幅から入出力回路がはみ出さないように入出力回路を配置する必要がある。そのため、図５に示すようなメモリセルを用いる場合、１つのメモリセルの幅の中に２つ分の入出力回路を配置する必要があるので、入出力回路の回路面積が大きくなり、その結果、半導体記憶装置の回路面積が増大してしまう。特に、特許文献１の半導体記憶装置のように、それぞれのポートにセンスアンプを設ける場合、半導体記憶装置の回路面積が激増してしまう。一方、図１〜図３に示した半導体記憶装置では、センスアンプを設けなくても良いので、メモリセル１０１を図５のようなメモリセル４０１に置き換えた場合でも、半導体記憶装置の回路面積を増大を抑制できる。また、ビット線長を短縮できるので、読み出し時間を短縮できる。
また、図７のように、図５に示した書き込みＰＭＯＳトランジスタＴＰ０，ＴＰ１の代わりに、書き込みＰＭＯＳトランジスタＴＰ９０，ＴＰ９１が設けられる場合がある。書き込みＰＭＯＳトランジスタＴＰ９０のゲートは、ローカルビット線１０５に接続され、書き込みＰＭＯＳトランジスタＴＰ９１のゲートは、ローカルビット線１０４に接続される。書き込みＰＭＯＳトランジスタＴＰ９０のドレインは、ローカルビット線１０４に接続され、書き込みＰＭＯＳトランジスタＴＰ９１のドレインは、ローカルビット線１０５に接続される。さらに、図７に示した半導体記憶装置では、メモリセル４０１が２ポート読み出しが可能なメモリセルであるので、ローカルビット線１０４，１０５の両方の電圧レベルがローレベルになる場合がある。そのため、読み出し動作のときに書き込みＰＭＯＳトランジスタＴＰ９０，ＴＰ９１のドレインを電源ノードから切り離すために、書き込みＰＭＯＳトランジスタＴＰ９０，ＴＰ９１のドレインと電源ノードとの間にＰＭＯＳトランジスタＴＰＳ（切断回路）が設けられている。ＰＭＯＳトランジスタＴＰＳは、制御信号ＣＴＲＬによってオン／オフが切り替えられる。このように、図７に示した半導体記憶装置では、切断回路を設ける必要があるので、回路面積の削減が困難である。一方、図５に示した半導体記憶装置では、読み出し動作の場合、書き込みグローバルビット線１０６，１０７の電圧レベルがハイレベルであるので、書き込みＰＭＯＳトランジスタＴＰ０，ＴＰ１の両方がオフ状態である。そのため、読み出し動作のときに書き込みＰＭＯＳトランジスタＴＰ０，ＴＰ１のドレインを電源ノードから切り離す切断回路を設けなくても良いので、図７に示した半導体記憶装置よりも回路面積を削減できる。
（書き込みトランジスタの変形例）
図１〜図３，図５に示した半導体記憶装置において、図６のように、書き込みＰＭＯＳトランジスタＴＰ０，ＴＰ１と書き込みＮＭＯＳトランジスタＴＮ０，ＴＮ１とをそれぞれ入れ替えても良い。この場合、書き込みＮＭＯＳトランジスタＴＮ０（第１の書き込みトランジスタ）は、接地ノード（接地電圧が与えられるノード）に接続されたソースと、ローカルビット線１０４に接続されたドレインと、書き込みグローバルビット線１０７に接続されたゲートとを有する。書き込みＮＭＯＳトランジスタＴＮ１（第２の書き込みトランジスタ）は、接地ノードに接続されたソースと、ローカルビット線１０５に接続されたドレインと、書き込みグローバルビット線１０６に接続されたゲートとを有する。書き込みＰＭＯＳトランジスタＴＰ０（第３の書き込みトランジスタ）は、書き込みグローバルビット線１０６に接続されたソースと、ローカルビット線１０４に接続されたドレインと、ブロック選択信号ＰＡＳＳが与えられるゲートとを有する。書き込みＰＭＯＳトランジスタＴＰ１（第４の書き込みトランジスタ）は、書き込みグローバルビット線１０７に接続されたソースと、ローカルビット線１０５に接続されたドレインと、ブロック選択信号ＰＡＳＳが与えられるゲートとを有する。
書き込みＰＭＯＳトランジスタＴＰ０，ＴＰ１および書き込みＮＭＯＳトランジスタＴＮ０，ＴＮ１を図６のように配置した場合、書き込みブロック選択信号ＰＡＳＳおよび書き込みグローバルビット線１０６，１０７は、図１の場合に対してハイレベルとローレベルとが逆になるように制御される。例えば、次のように制御される。すなわち、プリチャージ動作の場合、書き込みブロック選択信号ＰＡＳＳは、ハイレベルに設定され、書き込みドライバ１１０は、書き込みグローバルビット線１０６，１０７をローレベルに設定する。書き込み動作の場合、書き込みブロック選択信号ＰＡＳＳは、ハイレベルからローレベルに切り替えられ、書き込みドライバ１１０は、書き込みデータに応じて書き込みグローバルビット線１０６，１０７のうちいずれか一方をローレベルからハイレベルに変化させるとともに他方をローレベルのまま維持する。読み出し動作の場合、書き込みブロック選択信号ＰＡＳＳは、ハイレベルのまま維持される。
以上のように、図６に示した半導体記憶装置では、図１に示した半導体記憶装置と同様に、書き込み動作の場合、書き込みグローバルビット線１０６，１０７の電圧レベルの状態が確定する前に書き込みブロック選択信号ＰＡＳＳをハイレベルからローレベルに変化させても良い。そのため、書き込み時間を短縮できる。
また、書き込み動作の場合、ローカルビット線１０４（または、１０５）は、１段の書き込みＮＭＯＳトランジスタＴＮ０（または、ＴＮ１）を通じて接地ノードに接続されることになる。そのため、ローカルビット線１０４（または、１０５）が複数段のトランジスタを通じて接地ノードに接続される場合よりも、ローカルビット線１０４（または、１０５）の電圧レベルをローレベルに保持する能力（書き込み能力）が高く、メモリセル１０１への書き込みを容易に行うことができる。その結果、書き込み能力を確保しながら、書き込みＮＭＯＳトランジスタＴＮ０，ＴＮ１のトランジスタサイズを小さくすることができる（すなわち、半導体記憶装置の回路面積を削減できる）。または、書き込み能力を確保しながら、動作下限電圧を低減できる。
さらに、書き込みＮＭＯＳトランジスタＴＮ０，ＴＮ１のゲートは、読み出しグローバルビット線１０８，１０９に接続されていないので、読み出しグローバルビット線の負荷容量を低減でき、読み出し時間を短縮できる。
また、読み出し動作の場合、書き込みＰＭＯＳトランジスタＴＰ０，ＴＰ１はオフ状態であるので、ローカルビット線１０４，１０５は、それぞれ、書き込みグローバルビット線１０６，１０７から切り離されている。そのため、ローカルビット線１０４，１０５には、無駄な負荷容量（書き込みグローバルビット線１０６，１０７の負荷容量）が付加されていないので、読み出し時間を短縮できる。
さらに、読み出し動作の場合、書き込みグローバルビット線１０６，１０７の電圧レベルがローレベルであるので、書き込みＮＭＯＳトランジスタＴＮ０，ＴＮ１は、オフ状態であり、ローカルビット線１０４は、ローカルビット線１０５から切り離されている。そのため、無駄な充放電や貫通電流が発生しない。したがって、消費電力を低減できる。また、メモリセルのデータ破壊を防止できるので、安定動作を実現できる。
また、読み出し動作の場合、読み出しグローバルビット線１０８（または、１０９）は、読み出しＰＭＯＳトランジスタＴＰＲ０（または、ＴＰＲ１）によって駆動される。したがって、特許文献１の半導体記憶装置の場合（比較的サイズの小さいメモリセルのトランジスタによって駆動される場合）よりも、読み出しグローバルビット線１０８，１０９の電圧レベルの変化速度を上げることができ、その結果、読み出し時間を短縮できる。また、読み出しグローバルビット線の駆動能力が高いので、センスアンプを設けなくても良い。
なお、図６に示した半導体記憶装置において、書き込みＮＭＯＳトランジスタＴＮ０，ＴＮ１のソースと接地ノードとの間に、書き込みブロック選択信号ＰＡＳＳに応答してオン／オフが切り替えられる電源制御回路が挿入されていても良い。電源制御回路は、書き込みブロック選択信号ＰＡＳＳがハイレベルである場合（例えば、プリチャージ動作および読み出し動作の場合）には、オフ状態になり、書き込みブロック選択信号ＰＡＳＳがローレベルである場合（例えば、書き込み動作の場合）には、オン状態になっても良い。このように構成することにより、書き込み動作の場合に、非選択ブロックにおいてローカルビット線１０４，１０５が無駄に充放電されることを防止できる。
以上のように、上述の半導体記憶装置は、高速読み出し動作、小面積、低消費電力動作、低電圧動作の両立を実現することができるので、階層ビット線構造を持つ大容量な半導体記憶装置として有用である。
１０１，４０１ メモリセル
１０２，１０３ ブロック
１０４，１０５ ローカルビット線
１０６，１０７ 書き込みグローバルビット線
１０８，１０９ 読み出しグローバルビット線
１１０，３０１ 書き込みドライバ
１１１ 読み出しドライバ
１１２，２１２ 読み出し回路
ＴＰＣ０，ＴＰＣ１ プリチャージＰＭＯＳトランジスタ
ＴＰ０，ＴＰ１ 書き込みＰＭＯＳトランジスタ
ＴＮ０，ＴＮ１ 書き込みＮＭＯＳトランジスタ
ＦＴ０ 制御ＰＭＯＳトランジスタ
ＴＰＲ０，ＴＰＲ１ 読み出しＰＭＯＳトランジスタ
ＴＰＲ２，ＴＰＲ３ 読み出しＰＭＯＳトランジスタ

Claims (11)

  1. 複数のメモリセルと、
    前記複数のメモリセルが接続された一対の第１および第２のローカルビット線と、
    一対の第１および第２の書き込みグローバルビット線と、
    一対の第１および第２の読み出しグローバルビット線と、
    電源電圧が与えられる電源ノードに接続されたソースと、前記第１のローカルビット線に接続されたドレインと、前記第２の書き込みグローバルビット線に接続されたゲートとを有する第１の書き込みトランジスタと、
    前記電源ノードに接続されたソースと、前記第２のローカルビット線に接続されたドレインと、前記第１の書き込みグローバルビット線に接続されたゲートとを有する第２の書き込みトランジスタと、
    前記第１の書き込みグローバルビット線に接続されたソースと、前記第１のローカルビット線に接続されたドレインと、第１の制御信号が与えられるゲートとを有する第３の書き込みトランジスタと、
    前記第２の書き込みグローバルビット線に接続されたソースと、前記第２のローカルビット線に接続されたドレインと、前記第１の制御信号が与えられるゲートとを有する第４の書き込みトランジスタと、
    前記第１および第２のローカルビット線に接続されたプリチャージ回路と、
    前記第１および第２の書き込みグローバルビット線を制御する書き込みドライバと、
    前記第１および第２のローカルビット線と前記一対の第１および第２の読み出しグローバルビット線に接続された読み出し回路とを備える
    ことを特徴とする半導体記憶装置。
  2. 請求項１において、
    前記読み出し回路は、
    前記電源ノードに接続されたソースと、電源制御ノードに接続されたドレインと、前記第１の制御信号が与えられるゲートとを有する制御トランジスタと、
    前記電源制御ノードに接続されたソースと、前記第１の読み出しグローバルビット線に接続されたドレインと、前記第１のローカルビット線に接続されたゲートとを有する第１の読み出しトランジスタと、
    前記電源制御ノードに接続されたソースと、前記第２の読み出しグローバルビット線に接続されたドレインと、前記第２のローカルビット線に接続されたゲートとを有する第２の読み出しトランジスタとを含む
    ことを特徴とする半導体記憶装置。
  3. 請求項２において、
    前記プリチャージ回路は、プリチャージ動作の場合において、前記第１および第２のローカルビット線をプリチャージし、書き込み動作および読み出し動作の場合において、前記第１および第２のローカルビット線のプリチャージを解除し、
    前記第１の制御信号は、前記プリチャージ動作および前記読み出し動作の場合において、前記第３および第４の書き込みトランジスタをオフ状態に設定するとともに前記制御トランジスタをオン状態に設定し、前記書き込み動作の場合において、前記第３および第４の書き込みトランジスタをオン状態に設定するとともに前記制御トランジスタをオフ状態に設定するための信号であり、
    前記書き込みドライバは、前記プリチャージ動作および前記読み出し動作の場合において、前記第１および第２の書き込みトランジスタがオフ状態になるように前記第１および第２の書き込みグローバルビット線の電圧レベルを設定し、前記書き込み動作の場合において、前記第１および第２の書き込みトランジスタのいずれか一方がオン状態になるように書き込みデータに応じて前記第１および第２の書き込みグローバルビット線の電圧レベルを設定する
    ことを特徴とする半導体記憶装置。
  4. 請求項１において、
    前記読み出し回路は、
    前記第１の書き込みグローバルビット線に接続されたソースと、前記第１の読み出しグローバルビット線に接続されたドレインと、前記第１のローカルビット線に接続されたゲートとを有する第１の読み出しトランジスタと、
    前記第２の書き込みグローバルビット線に接続されたソースと、前記第２の読み出しグローバルビット線に接続されたドレインと、前記第２のローカルビット線に接続されたゲートとを有する第２の読み出しトランジスタとを含む
    ことを特徴とする半導体記憶装置。
  5. 請求項４において、
    前記プリチャージ回路は、プリチャージ動作の場合において、前記第１および第２のローカルビット線をプリチャージし、書き込み動作および読み出し動作の場合において、前記第１および第２のローカルビット線のプリチャージを解除し、
    前記第１の制御信号は、前記プリチャージ動作および前記読み出し動作の場合において、前記第３および第４の書き込みトランジスタをオフ状態に設定し、前記書き込み動作の場合において、前記第３および第４の書き込みトランジスタをオン状態に設定するための信号であり、
    前記書き込みドライバは、前記プリチャージ動作および前記読み出し動作の場合において、前記第１および第２の書き込みトランジスタがオフ状態になるように前記第１および第２の書き込みグローバルビット線の電圧レベルを設定し、前記書き込み動作の場合において、前記第１および第２の書き込みトランジスタのいずれか一方がオン状態になるように書き込みデータに応じて前記第１および第２の書き込みグローバルビット線の電圧レベルを設定する
    ことを特徴とする半導体記憶装置。
  6. 複数のメモリセルと、
    前記複数のメモリセルが接続された一対の第１および第２のローカルビット線と、
    一対の第１および第２の書き込みグローバルビット線と、
    一対の第１および第２の読み出しグローバルビット線と、
    電源電圧が与えられる電源ノードに接続されたソースと、前記第１のローカルビット線に接続されたドレインと、前記第２の書き込みグローバルビット線に接続されたゲートとを有する第１の書き込みトランジスタと、
    前記電源ノードに接続されたソースと、前記第２のローカルビット線に接続されたドレインと、前記第１の書き込みグローバルビット線に接続されたゲートとを有する第２の書き込みトランジスタと、
    前記第１の書き込みグローバルビット線に接続されたソースと、前記第１のローカルビット線に接続されたドレインと、第１の制御信号が与えられるゲートとを有する第３の書き込みトランジスタと、
    前記第２の書き込みグローバルビット線に接続されたソースと、前記第２のローカルビット線に接続されたドレインと、前記第１の制御信号が与えられるゲートとを有する第４の書き込みトランジスタと、
    前記第１および第２の書き込みグローバルビット線を制御するものであって、前記第１および第２の書き込みトランジスタを同時にオンまたはオフする機能を有する書き込みドライバと、
    前記第１および第２のローカルビット線と前記一対の第１および第２の読み出しグローバルビット線に接続された読み出し回路とを備える
    ことを特徴とする半導体記憶装置。
  7. 請求項６において、
    前記読み出し回路は、
    前記第１の書き込みグローバルビット線に接続されたソースと、前記第１の読み出しグローバルビット線に接続されたドレインと、前記第１のローカルビット線に接続されたゲートとを有する第１の読み出しトランジスタと、
    前記第２の書き込みグローバルビット線に接続されたソースと、前記第２の読み出しグローバルビット線に接続されたドレインと、前記第２のローカルビット線に接続されたゲートとを有する第２の読み出しトランジスタとを含む
    ことを特徴とする半導体記憶装置。
  8. 請求項７において、
    前記第１の制御信号は、前記プリチャージ動作および前記読み出し動作の場合において、前記第３および第４の書き込みトランジスタをオフ状態に設定し、前記書き込み動作の場合において、前記第３および第４の書き込みトランジスタをオン状態に設定するための信号であり、
    前記書き込みドライバは、前記プリチャージ動作において、前記第１および第２の書き込みトランジスタがオン状態になるように前記第１および第２の書き込みグローバルビット線の電圧レベルを設定し、前記読み出し動作において、前記第１および第２の書き込みトランジスタがオフ状態になるように前記第１および第２の書き込みグローバルビット線の電圧レベルを設定し、前記書き込み動作の場合において、前記第１および第２の書き込みトランジスタのいずれか一方がオン状態になるように書き込みデータに応じて前記第１および第２の書き込みグローバルビット線の電圧レベルを設定する
    ことを特徴とする半導体記憶装置。
  9. 複数のメモリセルと、
    前記複数のメモリセルが接続された一対の第１および第２のローカルビット線と、
    一対の第１および第２の書き込みグローバルビット線と、
    一対の第１および第２の読み出しグローバルビット線と、
    接地電圧が与えられる接地ノードに接続されたソースと、前記第１のローカルビット線に接続されたドレインと、前記第２の書き込みグローバルビット線に接続されたゲートとを有する第１の書き込みトランジスタと、
    前記接地ノードに接続されたソースと、前記第２のローカルビット線に接続されたドレインと、前記第１の書き込みグローバルビット線に接続されたゲートとを有する第２の書き込みトランジスタと、
    前記第１の書き込みグローバルビット線に接続されたソースと、前記第１のローカルビット線に接続されたドレインと、第１の制御信号が与えられるゲートとを有する第３の書き込みトランジスタと、
    前記第２の書き込みグローバルビット線に接続されたソースと、前記第２のローカルビット線に接続されたドレインと、前記第１の制御信号が与えられるゲートとを有する第４の書き込みトランジスタと、
    前記第１および第２のローカルビット線に接続されたプリチャージ回路と、
    前記第１および第２の書き込みグローバルビット線を制御する書き込みドライバと、
    前記第１および第２のローカルビット線と前記一対の第１および第２の読み出しグローバルビット線に接続された読み出し回路とを備える
    ことを特徴とする半導体記憶装置。
  10. 請求項９において、
    前記読み出し回路は、
    前記電源ノードに接続されたソースと、電源制御ノードに接続されたドレインと、前記第１の制御信号が与えられるゲートとを有する制御トランジスタと、
    前記電源制御ノードに接続されたソースと、前記第１の読み出しグローバルビット線に接続されたドレインと、前記第１のローカルビット線に接続されたゲートとを有する第１の読み出しトランジスタと、
    前記電源制御ノードに接続されたソースと、前記第２の読み出しグローバルビット線に接続されたドレインと、前記第２のローカルビット線に接続されたゲートとを有する第２の読み出しトランジスタとを含む
    ことを特徴とする半導体記憶装置。
  11. 請求項１〜１０のいずれか１項において、
    前記メモリセルは、２ポート読み出しが可能なメモリセルである
    ことを特徴とする半導体記憶装置。
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