JP5635601B2 - 半導体記憶装置 - Google Patents
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Description
次に、特許文献1の半導体記憶装置による書き込み動作について説明する。書き込み動作の場合、書き込みデータは、センスアンプを通じて第1および第2のグローバルビット線に伝達される。これにより、第1および第2のグローバルビット線のうちいずれか一方の電圧レベルがハイレベルからローレベルに変化する。グローバルビット線の電圧変化に応答して、第1および第2の書き込みトランジスタのうちいずれか一方がオン状態からオフ状態に切り替わる。その後、書き込み制御信号がハイレベルからローレベルに変化し、第1および第2の書き込みトランジスタのうちオン状態に切り替わった書き込みトランジスタによって、第1および第2のローカルビット線のうちいずれか一方の電圧レベルがハイレベルからローレベルに変化する。第1および第2のローカルビット線に書き込みデータが現れるタイミングの前後に、ワード線制御信号がローレベルからハイレベルに変化し、第1および第2のローカルビット線の電圧レベルに応じてメモリセルにデータが書き込まれる。
次に、特許文献1の半導体記憶装置による読み出し動作について説明する。読み出し動作の場合、ワード線制御信号がローレベルからハイレベルに変化する。これにより、メモリセルからデータが読み出され、第1および第2のローカルビット線のうちいずれか一方の電圧レベルがハイレベルからローレベルに変化する。次に、第1および第2の転送トランジスタがオフ状態からオン状態になり、第1および第2のローカルビット線の電圧レベルは、それぞれ、第1および第2のグローバルビット線に伝播する。第1および第2のグローバルビット線の電位差が一定値に達すると、センスアンプが起動する。このようにして、メモリセルに記憶されたデータが読み出される。
図1は、実施形態1による半導体記憶装置の構成例を示す。この半導体記憶装置は、複数のメモリセル101と、一対のローカルビット線104,105と、一対の書き込みグローバルビット線106,107と、一対の読み出しグローバルビット線108,109と、書き込みPMOSトランジスタTP0,TP1と、書き込みNMOSトランジスタTN0,TN1と、プリチャージPMOSトランジスタTPC0,TPC1(プリチャージ回路)と、書き込みドライバ110と、読み出しドライバ111と、読み出し回路112とを備える。複数のメモリセル101,一対のローカルビット線104,105,書き込みPMOSトランジスタTP0,TP1,書き込みNMOSトランジスタTN0,TN1,プリチャージPMOSトランジスタTPC0,TPC1,および読み出し回路112は、複数のブロック102,103の各々に設けられている。ブロック102,103には、それぞれ、プリチャージ制御信号PC<0>,PC<1>,書き込みブロック選択信号PASS<0>,PASS<1>が与えられる。また、ブロック102,103に含まれるメモリセル101には、それぞれ、ワード線制御信号WL<0>,WL<1>が与えられる。なお、以下の説明では、プリチャージ制御信号PC<0>,PC<1>の総称を“プリチャージ制御信号PC”と表記し、書き込みブロック選択信号PASS<0>,PASS<1>の総称を“書き込みブロック選択信号PASS”と表記し、ワード線制御信号WL<0>,WL<1>の総称を“ワード線制御信号WL”と表記する。
複数のメモリセル101の各々は、一対のアクセストランジスタTA0,TA1と、一対のドライブトランジスタTD0,TD1と、一対のロードトランジスタTL0,TL1とを含む。また、複数のメモリセル101は、ローカルビット線104,105に接続される。
書き込みPMOSトランジスタTP0(第1の書き込みトランジスタ)は、電源ノード(電源電圧が与えられるノード)に接続されたソースと、ローカルビット線104に接続されたドレインと、書き込みグローバルビット線107に接続されたゲートとを有する。書き込みPMOSトランジスタTP1(第2の書き込みトランジスタ)は、電源ノードに接続されたソースと、ローカルビット線105に接続されたドレインと、書き込みグローバルビット線106に接続されたゲートとを有する。書き込みNMOSトランジスタTN0(第3の書き込みトランジスタ)は、書き込みグローバルビット線106に接続されたソースと、ローカルビット線104に接続されたドレインと、ブロック選択信号PASSが与えられるゲートとを有する。書き込みNMOSトランジスタTN1(第4の書き込みトランジスタ)は、書き込みグローバルビット線107に接続されたソースと、ローカルビット線105に接続されたドレインと、ブロック選択信号PASSが与えられるゲートとを有する。
プリチャージPMOSトランジスタTPC0は、電源ノードに接続されたソースと、ローカルビット線104に接続されたドレインと、プリチャージ制御信号PCが与えられるゲートとを有する。プリチャージPMOSトランジスタTPC1は、電源ノードに接続されたソースと、ローカルビット線105に接続されたドレインと、プリチャージ制御信号PCが与えられるゲートとを有する。
書き込みドライバ110は、書き込みグローバルビット線106,107を制御する。読み出しドライバ111は、読み出しグローバルビット線108,109の電圧レベルに基づいてデータを読み出す。
読み出し回路112は、ローカルビット線104,105に接続される。例えば、読み出し回路112は、制御PMOSトランジスタFT0と、読み出しPMOSトランジスタTPR0,TPR1とを含む。制御PMOSトランジスタFT0は、電源ノードに接続されたソースと、電源制御ノードに接続されたドレインと、ブロック選択信号PASSが与えられるゲートとを有する。読み出しPMOSトランジスタTPR0は、電源制御ノードに接続されたソースと、読み出しグローバルビット線108に接続されたドレインと、ローカルビット線104に接続されたゲートとを有する。読み出しPMOSトランジスタTPR1は、電源制御ノードに接続されたソースと、読み出しグローバルビット線109に接続されたドレインと、ローカルビット線105に接続されたゲートとを有する。
次に、図1に示した半導体記憶装置による動作について説明する。この半導体記憶装置は、ローカルビット線104,105をプリチャージするプリチャージ動作と、プリチャージ動作の後にメモリセル101に書き込みデータを書き込む書き込み動作と、プリチャージ動作の後にメモリセル101に記憶されたデータを読み出す読み出し動作とを実行する。
プリチャージ動作の場合、ワード線制御信号WLは、ローレベルに設定される。これにより、メモリセル101において、アクセストランジスタTA0,TA1は、オフ状態になり、一対の記憶ノード(ロードトランジスタTL0とドライブトランジスタTD0との接続ノード、およびロードトランジスタTL1とドライブトランジスタTD1との接続ノード)は、それぞれ、ローカルビット線104,105から切り離される。
書き込み動作の場合、プリチャージ制御信号PCは、ローレベルからハイレベルに切り替えられる。これにより、プリチャージPMOSトランジスタTPC0,TPC1は、オフ状態になり、ローカルビット線104,105は、電源ノードから切り離される(すなわち、ローカルビット線104,105のプリチャージが解除される)。
読み出し動作の場合、プリチャージ制御信号PCは、ローレベルからハイレベルに切り替えられる。これにより、プリチャージPMOSトランジスタTPC0,TPC1は、オフ状態になり、ローカルビット線104,105は、電源ノードから切り離される。
図2は、実施形態2による半導体記憶装置の構成例を示す。この半導体記憶装置は、図1に示した読み出し回路112に代えて読み出し回路212を備える。その他の構成は、図1に示した半導体記憶装置と同様である。
読み出し回路212は、読み出しPMOSトランジスタTPR2,TPR3を含む。読み出しPMOSトランジスタTPR2は、書き込みグローバルビット線106に接続されたソースと、読み出しグローバルビット線108に接続されたドレインと、ローカルビット線104に接続されたゲートとを有する。読み出しPMOSトランジスタTPR3は、書き込みグローバルビット線107に接続されたソースと、読み出しグローバルビット線109に接続されたドレインと、ローカルビット線105に接続されたゲートとを有する。
次に、図2に示した半導体記憶装置による動作(プリチャージ動作,書き込み動作,および読み出し動作)について説明する。
プリチャージ動作の場合、図1に示した半導体記憶装置と同様に、ワード線制御信号WL,書き込みブロック選択信号PASS,およびプリチャージ制御信号PCは、ローレベルに設定され、書き込みドライバ110は、書き込みグローバルビット線106,107の電圧レベルをハイレベルに設定する。
書き込み動作の場合、図1に示した半導体記憶装置と同様に、プリチャージ制御信号PC,ワード線制御信号WL,書き込みブロック選択信号PASSは、ローレベルからハイレベルに切り替えられる。また、書き込みドライバ110は、与えられた書き込みデータに応じて書き込みグローバルビット線106,107のいずれか一方の電圧レベルをハイレベルからローレベルに変化させるとともに他方の電圧レベルをハイレベルのまま維持する。
読み出し動作の場合、図1に示した半導体記憶装置と同様に、プリチャージ制御信号PCおよびワード線制御信号WLは、ローレベルからハイレベルに切り替えられ、書き込みブロック選択信号PASSは、ローレベルのまま維持される。これにより、メモリセル101に記憶されたデータに応じて、ローカルビット線104,105のいずれか一方の電圧レベルがハイレベルからローレベルに変化するとともに他方の電圧レベルがハイレベルのまま維持される。
図3は、実施形態3による半導体記憶装置の構成例を示す。この半導体記憶装置は、図2に示したプリチャージPMOSトランジスタTPC0,TPC1および書き込みドライバ110に代えて、書き込みドライバ301を備える。その他の構成は、図2に示した半導体記憶装置と同様である。
次に、図3に示した半導体記憶装置による動作(プリチャージ動作,書き込み動作,および読み出し動作)について説明する。
プリチャージ動作の場合、図2に示した半導体記憶装置と同様に、ワード線制御信号WLおよび書き込みブロック選択信号PASSは、ローレベルに設定される。これにより、ローカルビット線104,105は、それぞれ、書き込みグローバルビット線106,107から切り離される。
書き込み動作の場合、図2に示した半導体記憶装置と同様に、ワード線制御信号WLおよび書き込みブロック選択信号PASSは、ローレベルからハイレベルに切り替えられる。これにより、書き込みNMOSトランジスタTN0,TN1は、オン状態になり、ローカルビット線104,105は、それぞれ、書き込みグローバルビット線106,107に接続される。
読み出し動作の場合、書き込みドライバ301は、書き込みグローバルビット線106,107の電圧レベルをローレベルからハイレベルに切り替える。これにより、書き込みPMOSトランジスタTP0,TP1がオン状態からオフ状態に切り替わり、ローカルビット線104,105は、電源ノードから切り離される。このようにして、ローカルビット線104,105のプリチャージが解除される。
図4は、書き込みドライバ301の構成例を示す。書き込みドライバ301は、複数のインバータおよびスイッチSW0〜SW3によって構成される。
プリチャージ動作の場合、書き込みイネーブル信号WEは、ローレベルに設定される。これにより、スイッチSW0,SW3がオフ状態になるとともにスイッチSW1,SW2がオン状態になる。また、読み出しイネーブル信号REは、ローレベルに設定される。これにより、スイッチSW1,SW2のソースの電圧レベルは、ハイレベルになり、書き込みグローバルビット線106,107の電圧レベルは、ローレベルになる。
書き込み動作の場合、書き込みイネーブル信号WEは、ハイレベルに設定される。これにより、スイッチSW1,SW2がオフ状態になるとともにスイッチSW0,SW3がオン状態になる。また、スイッチSW0,SW3のソースには、インバータを介して書き込みデータDIが供給され、書き込みグローバルビット線106,107の各々の電圧レベルは、書き込みデータDIに応じて設定される。例えば、書き込みデータDIが“1(ハイレベル)”である場合、スイッチSW0のソースの電圧レベルは、ハイレベルになり、書き込みグローバルビット線106の電圧レベルは、ローレベルになる。一方、スイッチSW3のソースの電圧レベルは、ローレベルになり、書き込みグローバルビット線107の電圧レベルは、ハイレベルになる。
読み出し動作の場合、書き込みイネーブル信号WEは、ローレベルに設定される。これにより、スイッチSW0,SW3がオフ状態になるとともにスイッチSW1,SW2がオン状態になる。また、読み出しイネーブル信号REは、ハイレベルに設定される。これにより、スイッチSW1,SW2のソースの電圧レベルは、ローレベルになり、書き込みグローバルビット線106,107の電圧レベルは、ハイレベルになる。
図1〜図3に示した半導体記憶装置は、メモリセル101に代えて、図5に示したメモリセル401(2ポート読み出しが可能なメモリセル)を備えていても良い。メモリセル401では、アクセストランジスタTA0のゲートには、ワード線制御信号(WL_A<0>、または、WL_A<1>)が与えられ、アクセストランジスタTA1のゲートには、ワード線制御信号(WL_B<0>、または、WL_B<1>)が与えられる。
図1〜図3,図5に示した半導体記憶装置において、図6のように、書き込みPMOSトランジスタTP0,TP1と書き込みNMOSトランジスタTN0,TN1とをそれぞれ入れ替えても良い。この場合、書き込みNMOSトランジスタTN0(第1の書き込みトランジスタ)は、接地ノード(接地電圧が与えられるノード)に接続されたソースと、ローカルビット線104に接続されたドレインと、書き込みグローバルビット線107に接続されたゲートとを有する。書き込みNMOSトランジスタTN1(第2の書き込みトランジスタ)は、接地ノードに接続されたソースと、ローカルビット線105に接続されたドレインと、書き込みグローバルビット線106に接続されたゲートとを有する。書き込みPMOSトランジスタTP0(第3の書き込みトランジスタ)は、書き込みグローバルビット線106に接続されたソースと、ローカルビット線104に接続されたドレインと、ブロック選択信号PASSが与えられるゲートとを有する。書き込みPMOSトランジスタTP1(第4の書き込みトランジスタ)は、書き込みグローバルビット線107に接続されたソースと、ローカルビット線105に接続されたドレインと、ブロック選択信号PASSが与えられるゲートとを有する。
102,103 ブロック
104,105 ローカルビット線
106,107 書き込みグローバルビット線
108,109 読み出しグローバルビット線
110,301 書き込みドライバ
111 読み出しドライバ
112,212 読み出し回路
TPC0,TPC1 プリチャージPMOSトランジスタ
TP0,TP1 書き込みPMOSトランジスタ
TN0,TN1 書き込みNMOSトランジスタ
FT0 制御PMOSトランジスタ
TPR0,TPR1 読み出しPMOSトランジスタ
TPR2,TPR3 読み出しPMOSトランジスタ
Claims (11)
- 複数のメモリセルと、
前記複数のメモリセルが接続された一対の第1および第2のローカルビット線と、
一対の第1および第2の書き込みグローバルビット線と、
一対の第1および第2の読み出しグローバルビット線と、
電源電圧が与えられる電源ノードに接続されたソースと、前記第1のローカルビット線に接続されたドレインと、前記第2の書き込みグローバルビット線に接続されたゲートとを有する第1の書き込みトランジスタと、
前記電源ノードに接続されたソースと、前記第2のローカルビット線に接続されたドレインと、前記第1の書き込みグローバルビット線に接続されたゲートとを有する第2の書き込みトランジスタと、
前記第1の書き込みグローバルビット線に接続されたソースと、前記第1のローカルビット線に接続されたドレインと、第1の制御信号が与えられるゲートとを有する第3の書き込みトランジスタと、
前記第2の書き込みグローバルビット線に接続されたソースと、前記第2のローカルビット線に接続されたドレインと、前記第1の制御信号が与えられるゲートとを有する第4の書き込みトランジスタと、
前記第1および第2のローカルビット線に接続されたプリチャージ回路と、
前記第1および第2の書き込みグローバルビット線を制御する書き込みドライバと、
前記第1および第2のローカルビット線と前記一対の第1および第2の読み出しグローバルビット線に接続された読み出し回路とを備える
ことを特徴とする半導体記憶装置。 - 請求項1において、
前記読み出し回路は、
前記電源ノードに接続されたソースと、電源制御ノードに接続されたドレインと、前記第1の制御信号が与えられるゲートとを有する制御トランジスタと、
前記電源制御ノードに接続されたソースと、前記第1の読み出しグローバルビット線に接続されたドレインと、前記第1のローカルビット線に接続されたゲートとを有する第1の読み出しトランジスタと、
前記電源制御ノードに接続されたソースと、前記第2の読み出しグローバルビット線に接続されたドレインと、前記第2のローカルビット線に接続されたゲートとを有する第2の読み出しトランジスタとを含む
ことを特徴とする半導体記憶装置。 - 請求項2において、
前記プリチャージ回路は、プリチャージ動作の場合において、前記第1および第2のローカルビット線をプリチャージし、書き込み動作および読み出し動作の場合において、前記第1および第2のローカルビット線のプリチャージを解除し、
前記第1の制御信号は、前記プリチャージ動作および前記読み出し動作の場合において、前記第3および第4の書き込みトランジスタをオフ状態に設定するとともに前記制御トランジスタをオン状態に設定し、前記書き込み動作の場合において、前記第3および第4の書き込みトランジスタをオン状態に設定するとともに前記制御トランジスタをオフ状態に設定するための信号であり、
前記書き込みドライバは、前記プリチャージ動作および前記読み出し動作の場合において、前記第1および第2の書き込みトランジスタがオフ状態になるように前記第1および第2の書き込みグローバルビット線の電圧レベルを設定し、前記書き込み動作の場合において、前記第1および第2の書き込みトランジスタのいずれか一方がオン状態になるように書き込みデータに応じて前記第1および第2の書き込みグローバルビット線の電圧レベルを設定する
ことを特徴とする半導体記憶装置。 - 請求項1において、
前記読み出し回路は、
前記第1の書き込みグローバルビット線に接続されたソースと、前記第1の読み出しグローバルビット線に接続されたドレインと、前記第1のローカルビット線に接続されたゲートとを有する第1の読み出しトランジスタと、
前記第2の書き込みグローバルビット線に接続されたソースと、前記第2の読み出しグローバルビット線に接続されたドレインと、前記第2のローカルビット線に接続されたゲートとを有する第2の読み出しトランジスタとを含む
ことを特徴とする半導体記憶装置。 - 請求項4において、
前記プリチャージ回路は、プリチャージ動作の場合において、前記第1および第2のローカルビット線をプリチャージし、書き込み動作および読み出し動作の場合において、前記第1および第2のローカルビット線のプリチャージを解除し、
前記第1の制御信号は、前記プリチャージ動作および前記読み出し動作の場合において、前記第3および第4の書き込みトランジスタをオフ状態に設定し、前記書き込み動作の場合において、前記第3および第4の書き込みトランジスタをオン状態に設定するための信号であり、
前記書き込みドライバは、前記プリチャージ動作および前記読み出し動作の場合において、前記第1および第2の書き込みトランジスタがオフ状態になるように前記第1および第2の書き込みグローバルビット線の電圧レベルを設定し、前記書き込み動作の場合において、前記第1および第2の書き込みトランジスタのいずれか一方がオン状態になるように書き込みデータに応じて前記第1および第2の書き込みグローバルビット線の電圧レベルを設定する
ことを特徴とする半導体記憶装置。 - 複数のメモリセルと、
前記複数のメモリセルが接続された一対の第1および第2のローカルビット線と、
一対の第1および第2の書き込みグローバルビット線と、
一対の第1および第2の読み出しグローバルビット線と、
電源電圧が与えられる電源ノードに接続されたソースと、前記第1のローカルビット線に接続されたドレインと、前記第2の書き込みグローバルビット線に接続されたゲートとを有する第1の書き込みトランジスタと、
前記電源ノードに接続されたソースと、前記第2のローカルビット線に接続されたドレインと、前記第1の書き込みグローバルビット線に接続されたゲートとを有する第2の書き込みトランジスタと、
前記第1の書き込みグローバルビット線に接続されたソースと、前記第1のローカルビット線に接続されたドレインと、第1の制御信号が与えられるゲートとを有する第3の書き込みトランジスタと、
前記第2の書き込みグローバルビット線に接続されたソースと、前記第2のローカルビット線に接続されたドレインと、前記第1の制御信号が与えられるゲートとを有する第4の書き込みトランジスタと、
前記第1および第2の書き込みグローバルビット線を制御するものであって、前記第1および第2の書き込みトランジスタを同時にオンまたはオフする機能を有する書き込みドライバと、
前記第1および第2のローカルビット線と前記一対の第1および第2の読み出しグローバルビット線に接続された読み出し回路とを備える
ことを特徴とする半導体記憶装置。 - 請求項6において、
前記読み出し回路は、
前記第1の書き込みグローバルビット線に接続されたソースと、前記第1の読み出しグローバルビット線に接続されたドレインと、前記第1のローカルビット線に接続されたゲートとを有する第1の読み出しトランジスタと、
前記第2の書き込みグローバルビット線に接続されたソースと、前記第2の読み出しグローバルビット線に接続されたドレインと、前記第2のローカルビット線に接続されたゲートとを有する第2の読み出しトランジスタとを含む
ことを特徴とする半導体記憶装置。 - 請求項7において、
前記第1の制御信号は、前記プリチャージ動作および前記読み出し動作の場合において、前記第3および第4の書き込みトランジスタをオフ状態に設定し、前記書き込み動作の場合において、前記第3および第4の書き込みトランジスタをオン状態に設定するための信号であり、
前記書き込みドライバは、前記プリチャージ動作において、前記第1および第2の書き込みトランジスタがオン状態になるように前記第1および第2の書き込みグローバルビット線の電圧レベルを設定し、前記読み出し動作において、前記第1および第2の書き込みトランジスタがオフ状態になるように前記第1および第2の書き込みグローバルビット線の電圧レベルを設定し、前記書き込み動作の場合において、前記第1および第2の書き込みトランジスタのいずれか一方がオン状態になるように書き込みデータに応じて前記第1および第2の書き込みグローバルビット線の電圧レベルを設定する
ことを特徴とする半導体記憶装置。 - 複数のメモリセルと、
前記複数のメモリセルが接続された一対の第1および第2のローカルビット線と、
一対の第1および第2の書き込みグローバルビット線と、
一対の第1および第2の読み出しグローバルビット線と、
接地電圧が与えられる接地ノードに接続されたソースと、前記第1のローカルビット線に接続されたドレインと、前記第2の書き込みグローバルビット線に接続されたゲートとを有する第1の書き込みトランジスタと、
前記接地ノードに接続されたソースと、前記第2のローカルビット線に接続されたドレインと、前記第1の書き込みグローバルビット線に接続されたゲートとを有する第2の書き込みトランジスタと、
前記第1の書き込みグローバルビット線に接続されたソースと、前記第1のローカルビット線に接続されたドレインと、第1の制御信号が与えられるゲートとを有する第3の書き込みトランジスタと、
前記第2の書き込みグローバルビット線に接続されたソースと、前記第2のローカルビット線に接続されたドレインと、前記第1の制御信号が与えられるゲートとを有する第4の書き込みトランジスタと、
前記第1および第2のローカルビット線に接続されたプリチャージ回路と、
前記第1および第2の書き込みグローバルビット線を制御する書き込みドライバと、
前記第1および第2のローカルビット線と前記一対の第1および第2の読み出しグローバルビット線に接続された読み出し回路とを備える
ことを特徴とする半導体記憶装置。 - 請求項9において、
前記読み出し回路は、
前記電源ノードに接続されたソースと、電源制御ノードに接続されたドレインと、前記第1の制御信号が与えられるゲートとを有する制御トランジスタと、
前記電源制御ノードに接続されたソースと、前記第1の読み出しグローバルビット線に接続されたドレインと、前記第1のローカルビット線に接続されたゲートとを有する第1の読み出しトランジスタと、
前記電源制御ノードに接続されたソースと、前記第2の読み出しグローバルビット線に接続されたドレインと、前記第2のローカルビット線に接続されたゲートとを有する第2の読み出しトランジスタとを含む
ことを特徴とする半導体記憶装置。 - 請求項1〜10のいずれか1項において、
前記メモリセルは、2ポート読み出しが可能なメモリセルである
ことを特徴とする半導体記憶装置。
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