JP2003151276A - データラインが安定したプリチャ−ジ電圧を有する半導体メモリ装置 - Google Patents
データラインが安定したプリチャ−ジ電圧を有する半導体メモリ装置Info
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Abstract
(57)【要約】 （修正有）
【課題】 電源電圧の中間レベルによりデータラインの
プリチャージを行って、書き込み時の電流の消耗を減少
させる半導体記憶装置を提供する。 【解決手段】 等化及びプリチャージ部４００は、入出
力等化信号(IOEQ)に応答するプルダウン等化及びプリチ
ャ−ジ部４２０と、入出力等化バー信号(IOEQZ)に応答
するプルアップ等化及びプリチャ−ジ部４１０とを含
む。また、ローカルデータライン上のデータを増幅する
ローカルデータラインセンスアンプと、増幅された前記
データをローカルデータラインからグローバルデータラ
イン４０に伝送することを制御する第１スイッチング手
段と、グローバルデータラインに接続された入/出力セ
ンスアンプ６００と、グローバルデータライン４０に接
続された等化及びプリチャ−ジ手段４００と、前記等化
及びプリチャ−ジ手段に並列に前記グローバルデータラ
イン４０に接続された書き込みドライバ５００とを含
む。
プリチャージを行って、書き込み時の電流の消耗を減少
させる半導体記憶装置を提供する。 【解決手段】 等化及びプリチャージ部４００は、入出
力等化信号(IOEQ)に応答するプルダウン等化及びプリチ
ャ−ジ部４２０と、入出力等化バー信号(IOEQZ)に応答
するプルアップ等化及びプリチャ−ジ部４１０とを含
む。また、ローカルデータライン上のデータを増幅する
ローカルデータラインセンスアンプと、増幅された前記
データをローカルデータラインからグローバルデータラ
イン４０に伝送することを制御する第１スイッチング手
段と、グローバルデータラインに接続された入/出力セ
ンスアンプ６００と、グローバルデータライン４０に接
続された等化及びプリチャ−ジ手段４００と、前記等化
及びプリチャ−ジ手段に並列に前記グローバルデータラ
イン４０に接続された書き込みドライバ５００とを含
む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、低電力及び低電圧で動作する半導体記憶装
置の読み出し/書き込みを効率的に行なうことに好適と
なるように改善された周辺回路を有する半導体記憶装置
に関する。
関し、特に、低電力及び低電圧で動作する半導体記憶装
置の読み出し/書き込みを効率的に行なうことに好適と
なるように改善された周辺回路を有する半導体記憶装置
に関する。
【０００２】
【従来の技術】従来、プリチャ−ジ電圧のレベルが低い
場合、半導体記憶装置の動作において速度の遅延が発生
するため、データラインのプリチャ−ジレベルをデータ
ラインのセンシング速度を向上させるために、半導体記
憶装置内の外部印加電源電圧VD Dを用いるか周辺電圧V
PERIを用いた。しかし、この場合書き込み動作時のデー
タラインをグラウンド電圧VSSレベルまで下げ、再度プ
リチャ−ジする時、外部印加の電源電圧VDD、またはV
PERIレベルまで上昇させなければならないので、バース
ト書き込みの時、電流の消耗が非常に大きくなる。特
に、高密度メモリのようにデータラインの寄生キャパシ
タンスが非常に大きい場合とDDR(Double Data Rate)の
ようにデータラインが多い場合において、電流の消耗は
より一層大きくなる。ここで、半導体記憶装置内の周辺
部は、入/出力センスアンプ、等化器及び書き込みドラ
イバ等から構成された部分であり、コア部はメモリセル
からなる部分を意味し、周辺部とコア部とは別の電源電
圧を備えることになる。その理由は、大体周辺部、特
に、バッファでは入出力されるデータ量が多いためノイ
ズが大きいので、このようなノイズがメモリセルに影響
を及ぼすことを避けるためである。
場合、半導体記憶装置の動作において速度の遅延が発生
するため、データラインのプリチャ−ジレベルをデータ
ラインのセンシング速度を向上させるために、半導体記
憶装置内の外部印加電源電圧VD Dを用いるか周辺電圧V
PERIを用いた。しかし、この場合書き込み動作時のデー
タラインをグラウンド電圧VSSレベルまで下げ、再度プ
リチャ−ジする時、外部印加の電源電圧VDD、またはV
PERIレベルまで上昇させなければならないので、バース
ト書き込みの時、電流の消耗が非常に大きくなる。特
に、高密度メモリのようにデータラインの寄生キャパシ
タンスが非常に大きい場合とDDR(Double Data Rate)の
ようにデータラインが多い場合において、電流の消耗は
より一層大きくなる。ここで、半導体記憶装置内の周辺
部は、入/出力センスアンプ、等化器及び書き込みドラ
イバ等から構成された部分であり、コア部はメモリセル
からなる部分を意味し、周辺部とコア部とは別の電源電
圧を備えることになる。その理由は、大体周辺部、特
に、バッファでは入出力されるデータ量が多いためノイ
ズが大きいので、このようなノイズがメモリセルに影響
を及ぼすことを避けるためである。
【０００３】一方、低電源電圧における読み出し動作時
に内部のデータラインの間のスイッチの動作劣化によ
り、データラインの信号量確保が困難となり、従って入
/出力センスアンプの安定した動作が難しくなる。
に内部のデータラインの間のスイッチの動作劣化によ
り、データラインの信号量確保が困難となり、従って入
/出力センスアンプの安定した動作が難しくなる。
【０００４】前述した問題点を解決するため、１/２コ
ア電圧(１/２ Vcore)、または１/２電源電圧(１/２VDD)
で前記データラインをプリチャ−ジするためのプリチャ
−ジ回路が最近、速い書き込み及び読み出し動作のため
に用いられている。
ア電圧(１/２ Vcore)、または１/２電源電圧(１/２VDD)
で前記データラインをプリチャ−ジするためのプリチャ
−ジ回路が最近、速い書き込み及び読み出し動作のため
に用いられている。
【０００５】図１は、通常の半導体メモリ素子を示した
ブロック図である。前記半導体メモリ素子は、複数個の
ローカルデータラインセンスアンプ１１０、複数個のロ
ーカルデータライン対１６０A及び１６０B、複数個のグ
ローバルデータライン対１７０A及び１７０B、スイッチ
ング部１２０、入出力センスアンプ(IOSA)１３０、等化
及びプリチャ−ジ部１５０及び書き込みドライバを含
む。
ブロック図である。前記半導体メモリ素子は、複数個の
ローカルデータラインセンスアンプ１１０、複数個のロ
ーカルデータライン対１６０A及び１６０B、複数個のグ
ローバルデータライン対１７０A及び１７０B、スイッチ
ング部１２０、入出力センスアンプ(IOSA)１３０、等化
及びプリチャ−ジ部１５０及び書き込みドライバを含
む。
【０００６】前記ローカルデータラインセンスアンプ１
１０は、前記ローカルデータライン１６０A及び１６０B
上のデータを増幅する。前記スイッチング部１２０は、
前記増幅されたデータが前記ローカルデータライン１６
０A及び１６０Bから前記グローバルデータライン１７０
A及び１７０Bへの伝達を制御する。前記グローバルデー
タライン１７０A及び１７０Bに接続された前記入出力セ
ンスアンプ(IOSA)１３０は、半導体メモリ素子の外部回
路データを出力するためにメモリセル(図示せず)から読
み出されたデータを増幅する。
１０は、前記ローカルデータライン１６０A及び１６０B
上のデータを増幅する。前記スイッチング部１２０は、
前記増幅されたデータが前記ローカルデータライン１６
０A及び１６０Bから前記グローバルデータライン１７０
A及び１７０Bへの伝達を制御する。前記グローバルデー
タライン１７０A及び１７０Bに接続された前記入出力セ
ンスアンプ(IOSA)１３０は、半導体メモリ素子の外部回
路データを出力するためにメモリセル(図示せず)から読
み出されたデータを増幅する。
【０００７】前記等化及びプリチャ−ジ部１５０は、前
記グローバルデータライン１７０A及び１７０Bに１/２
コア電圧(VBLP)を供給して等化及びプリチャ−ジする。
前記書き込みドライバ１４０は、前記グローバルデータ
ライン１７０A及び１７０Bに接続されメモリセルにデー
タを書き込むために用いられる。
記グローバルデータライン１７０A及び１７０Bに１/２
コア電圧(VBLP)を供給して等化及びプリチャ−ジする。
前記書き込みドライバ１４０は、前記グローバルデータ
ライン１７０A及び１７０Bに接続されメモリセルにデー
タを書き込むために用いられる。
【０００８】図２Aは、従来の技術にグローバルデータ
ライン１７０A及び１７０Bをプリチャ−ジするためにNM
OSトランジスタのみを用いた一例の等化及びプリチャ−
ジ部１５０を示す回路図である。
ライン１７０A及び１７０Bをプリチャ−ジするためにNM
OSトランジスタのみを用いた一例の等化及びプリチャ−
ジ部１５０を示す回路図である。
【０００９】前記等化及びプリチャ−ジ部１５０は、前
記グローバルデータライン１７０A及び１７０Bをプリチ
ャ−ジするために直列にグローバルデータライン１７０
A及び１７０Bに接続される第１NMOSトランジスタNT１及
び第２NMOSトランジスタNT２及び入出力等化信号IOEQに
応答して等化のための第３NMOSトランジスタNT３を含
む。前記グローバルデータライン１７０A及び１７０B
は、前記第１NMOSトランジスタNT１及び前記第２NMOSト
ランジスタNT２に印加されたVBLPにプリチャ−ジされ
る。前記入出力等化信号IOEQは、各NMOSトランジスタNT
１、NT２及びNT３のゲートに印加される。前記入出力等
化信号IOEQがプリチャ−ジ動作のために電源電圧VDDに
イネーブルされると、前記第１及び第３NMOSトランジス
タNT１及びNT３はターンオンされ、その後前記第２NMOS
トランジスタNT２がターンオンされる。すなわち、バー
スト書き込み動作が完了した後、プリチャ−ジ動作が再
度なされる場合、グローバルデータライン１７０A及び
１７０Bのプリチャ−ジ電圧レベルが以前プリチャ−ジ
電圧レベルより少しずつ低くなるようになる。したがっ
て、前記バースト書き込み動作を繰り返せば繰り返すほ
ど前記グローバルデータライン１７０A及び１７０Bのプ
リチャ−ジ電圧レベルが次第に接地電圧VSSレベルに落
ちることになる。
記グローバルデータライン１７０A及び１７０Bをプリチ
ャ−ジするために直列にグローバルデータライン１７０
A及び１７０Bに接続される第１NMOSトランジスタNT１及
び第２NMOSトランジスタNT２及び入出力等化信号IOEQに
応答して等化のための第３NMOSトランジスタNT３を含
む。前記グローバルデータライン１７０A及び１７０B
は、前記第１NMOSトランジスタNT１及び前記第２NMOSト
ランジスタNT２に印加されたVBLPにプリチャ−ジされ
る。前記入出力等化信号IOEQは、各NMOSトランジスタNT
１、NT２及びNT３のゲートに印加される。前記入出力等
化信号IOEQがプリチャ−ジ動作のために電源電圧VDDに
イネーブルされると、前記第１及び第３NMOSトランジス
タNT１及びNT３はターンオンされ、その後前記第２NMOS
トランジスタNT２がターンオンされる。すなわち、バー
スト書き込み動作が完了した後、プリチャ−ジ動作が再
度なされる場合、グローバルデータライン１７０A及び
１７０Bのプリチャ−ジ電圧レベルが以前プリチャ−ジ
電圧レベルより少しずつ低くなるようになる。したがっ
て、前記バースト書き込み動作を繰り返せば繰り返すほ
ど前記グローバルデータライン１７０A及び１７０Bのプ
リチャ−ジ電圧レベルが次第に接地電圧VSSレベルに落
ちることになる。
【００１０】図２Bは、前記図２Aの等化及びプリチャ−
ジ部１５０のプリチャ−ジ動作のシミュレーション結果
を示す波形図であって、バースト書き込み動作がWRITE
１からWRITE４に繰り返えされることに伴って、プリチ
ャ−ジ電圧レベルは接地電圧VSSレベルに低くなってい
る。
ジ部１５０のプリチャ−ジ動作のシミュレーション結果
を示す波形図であって、バースト書き込み動作がWRITE
１からWRITE４に繰り返えされることに伴って、プリチ
ャ−ジ電圧レベルは接地電圧VSSレベルに低くなってい
る。
【００１１】図３Bは、従来のグローバルデータライン
１７０A及び１７０Bをプリチャ−ジするためにPMOSトラ
ンジスタのみを用いた他の一例の等化及びプリチャ−ジ
部１５０を示す回路図である。
１７０A及び１７０Bをプリチャ−ジするためにPMOSトラ
ンジスタのみを用いた他の一例の等化及びプリチャ−ジ
部１５０を示す回路図である。
【００１２】前記等化及びプリチャ−ジ部１５０は、前
記グローバルデータライン１７０A及び１７０Bをプリチ
ャ−ジするために直列にグローバルデータライン１７０
A及び１７０Bに接続される第１PMOSトランジスタPT１及
び第２PMOSトランジスタPT２及び入出力等化バー信号(I
OEQZ)に応答して等化するための第３PMOSトランジスタP
NT３を含む。前記グローバルデータライン１７０A及び
１７０Bは、前記第１PMOSトランジスタPT１及び前記第
２PMOSトランジスタPT２の間に印加されたVB LPにプリチ
ャ−ジされる。前記入出力等化バー信号(IOEQZ)は、各P
NMOSトランジスタPT１、PT２及びPNT３のゲートに印加
される。前記入出力等化バー信号(IOEQZ)がプリチャ−
ジ動作のために０Vにイネーブルされると、前記第２及
び第３PMOSトランジスタPT２及びPT３は、ターンオンさ
れ、以後前記第１PMOSトランジスタPT１がターンオンさ
れる。すなわち、バースト書き込み動作が完了された
後、プリチャ−ジ動作が再度なされる場合、グローバル
データライン１７０A及び１７０Bのプリチャ−ジ電圧レ
ベルが以前プリチャ−ジ電圧レベルより少しずつ高くな
る。したがって、前記バースト書き込み動作を繰り返せ
ば繰り返すほど前記グローバルデータライン１７０A及
び１７０Bのプリチャ−ジ電圧レベルが次第にメモリコ
ア電圧(Vcore)レベルに上昇することになる。
記グローバルデータライン１７０A及び１７０Bをプリチ
ャ−ジするために直列にグローバルデータライン１７０
A及び１７０Bに接続される第１PMOSトランジスタPT１及
び第２PMOSトランジスタPT２及び入出力等化バー信号(I
OEQZ)に応答して等化するための第３PMOSトランジスタP
NT３を含む。前記グローバルデータライン１７０A及び
１７０Bは、前記第１PMOSトランジスタPT１及び前記第
２PMOSトランジスタPT２の間に印加されたVB LPにプリチ
ャ−ジされる。前記入出力等化バー信号(IOEQZ)は、各P
NMOSトランジスタPT１、PT２及びPNT３のゲートに印加
される。前記入出力等化バー信号(IOEQZ)がプリチャ−
ジ動作のために０Vにイネーブルされると、前記第２及
び第３PMOSトランジスタPT２及びPT３は、ターンオンさ
れ、以後前記第１PMOSトランジスタPT１がターンオンさ
れる。すなわち、バースト書き込み動作が完了された
後、プリチャ−ジ動作が再度なされる場合、グローバル
データライン１７０A及び１７０Bのプリチャ−ジ電圧レ
ベルが以前プリチャ−ジ電圧レベルより少しずつ高くな
る。したがって、前記バースト書き込み動作を繰り返せ
ば繰り返すほど前記グローバルデータライン１７０A及
び１７０Bのプリチャ−ジ電圧レベルが次第にメモリコ
ア電圧(Vcore)レベルに上昇することになる。
【００１３】図３Bは、前記図３Aの等化及びプリチャ−
ジ部１５０のプリチャ−ジ動作のシミュレーション結果
を示す波形図であって、バースト書き込み動作がWRITE
１からWRITE４に繰り返されることに伴って、プリチャ
−ジ電圧レベルは接地電圧(Vc ore)レベルに上昇するこ
とになる。
ジ部１５０のプリチャ−ジ動作のシミュレーション結果
を示す波形図であって、バースト書き込み動作がWRITE
１からWRITE４に繰り返されることに伴って、プリチャ
−ジ電圧レベルは接地電圧(Vc ore)レベルに上昇するこ
とになる。
【００１４】前述したように、既存の方法により前記デ
ータラインをプリチャ−ジする時、バースト書き込み動
作が繰り返されつつ前記プリチャ−ジ電圧レベルがVBLP
に維持されない。したがって、電流消費が増加し動作速
度が遅くなる問題点がある。
ータラインをプリチャ−ジする時、バースト書き込み動
作が繰り返されつつ前記プリチャ−ジ電圧レベルがVBLP
に維持されない。したがって、電流消費が増加し動作速
度が遅くなる問題点がある。
【００１５】また、プリチャ−ジレベルを低く変更し、
入/出力センスアンプとして既存の差動増幅器形態を用
いる場合、アクセス時間の遅延が生じるし、読み出し電
流も大きい。このような現象は、低電圧であるほど大き
く発生する。
入/出力センスアンプとして既存の差動増幅器形態を用
いる場合、アクセス時間の遅延が生じるし、読み出し電
流も大きい。このような現象は、低電圧であるほど大き
く発生する。
【００１６】
【発明が解決しようとする課題】そこで本発明は前記従
来の技術の問題に鑑みてなされたものであって、その目
的は、本発明では電源電圧の中間レベルによりデータラ
インのプリチャ−ジを行って、書き込み時の電流の消耗
を減少させる半導体記憶装置を提供することである。
来の技術の問題に鑑みてなされたものであって、その目
的は、本発明では電源電圧の中間レベルによりデータラ
インのプリチャ−ジを行って、書き込み時の電流の消耗
を減少させる半導体記憶装置を提供することである。
【００１７】また、既存のハーフセル電圧を用いるビッ
トラインセンスアンプと同じ類型のセンスアンプを入/
出力センスアンプに採用することによって、プリチャ−
ジレベルを下げることよって発生し得る読み出しの時の
アクセス時間遅延を除去し、動作電流を減少させる半導
体記憶装置を提供することに他の目的がある。
トラインセンスアンプと同じ類型のセンスアンプを入/
出力センスアンプに採用することによって、プリチャ−
ジレベルを下げることよって発生し得る読み出しの時の
アクセス時間遅延を除去し、動作電流を減少させる半導
体記憶装置を提供することに他の目的がある。
【００１８】
【課題を解決するための手段】前記のような目的を達成
するため、本発明は、入出力等化信号(IOEQ)に応答し
て、データラインを等化及びプリチャ−ジするためのプ
ルダウン等化及びプリチャ−ジ部と、入出力等化バー信
号(IOEQZ)に応答して、データラインを等化及びプリチ
ャ−ジするためのプルアップ等化及びプリチャ−ジ部と
を含む。
するため、本発明は、入出力等化信号(IOEQ)に応答し
て、データラインを等化及びプリチャ−ジするためのプ
ルダウン等化及びプリチャ−ジ部と、入出力等化バー信
号(IOEQZ)に応答して、データラインを等化及びプリチ
ャ−ジするためのプルアップ等化及びプリチャ−ジ部と
を含む。
【００１９】また、前記のような目的を達成するため、
本発明は、ローカルデータライン上のデータを増幅する
ローカルデータラインセンスアンプと、増幅された前記
データをローカルデータラインからグローバルデータラ
インに伝送することを制御する第１スイッチング手段
と、メモリセルから読み出したデータを半導体記憶装置
の外部に出力するために増幅する前記グローバルデータ
ラインに接続された入/出力センスアンプと、前記グロ
ーバルデータラインを迅速に等化及びプリチャ−ジする
ために第１等化及びプリチャ−ジ部及び第２等化及びプ
リチャ−ジ部とを含んで前記グローバルデータラインに
接続された等化及びプリチャ−ジ手段と、前記メモリセ
ルにデータを書き込むために、前記等化及びプリチャ−
ジ手段に並列に前記グローバルデータラインに接続され
た書き込みドライバとを含む。
本発明は、ローカルデータライン上のデータを増幅する
ローカルデータラインセンスアンプと、増幅された前記
データをローカルデータラインからグローバルデータラ
インに伝送することを制御する第１スイッチング手段
と、メモリセルから読み出したデータを半導体記憶装置
の外部に出力するために増幅する前記グローバルデータ
ラインに接続された入/出力センスアンプと、前記グロ
ーバルデータラインを迅速に等化及びプリチャ−ジする
ために第１等化及びプリチャ−ジ部及び第２等化及びプ
リチャ−ジ部とを含んで前記グローバルデータラインに
接続された等化及びプリチャ−ジ手段と、前記メモリセ
ルにデータを書き込むために、前記等化及びプリチャ−
ジ手段に並列に前記グローバルデータラインに接続され
た書き込みドライバとを含む。
【００２０】
【発明の実施の形態】以下、本発明の最も好ましい実施
例を添付する図を参照しながら説明する。
例を添付する図を参照しながら説明する。
【００２１】図４Aは、本発明にかかる半導体記憶装置
の主要部に対する具体的な回路図であって、前記半導体
記憶装置は、入出力センスアンプ(IOSA)６００、書き込
みドライバ５００及び等化及びプリチャ−ジ部４００を
含む。また、前記半導体記憶装置は、図１の従来の半導
体記憶装置のようにスイッチ部を介してローカルデータ
ラインに接続されたグローバルデータライン４０A及び
４０Bを含む。前記ローカルデータラインは、メモリセ
ルを含むメモリコアに接続される。
の主要部に対する具体的な回路図であって、前記半導体
記憶装置は、入出力センスアンプ(IOSA)６００、書き込
みドライバ５００及び等化及びプリチャ−ジ部４００を
含む。また、前記半導体記憶装置は、図１の従来の半導
体記憶装置のようにスイッチ部を介してローカルデータ
ラインに接続されたグローバルデータライン４０A及び
４０Bを含む。前記ローカルデータラインは、メモリセ
ルを含むメモリコアに接続される。
【００２２】図４Aを参照すると、前記入出力センスア
ンプ(IOSA)６００、前記等化及びプリチャ−ジ部４００
及び前記書き込みドライバ５００は、前記グローバルデ
ータライン４０A及び４０Bに接続される。前記等化及び
プリチャ−ジ部４００は、プルアッププリチャ−ジ部４
１０及びプルダウンプリチャ−ジ部４２０を含む。前記
プルアッププリチャ−ジ部４１０は、第１、第２及び第
３PMOSトランジスタMP０、MP１及びMP２からなり、第１
PMOSトランジスタMP０は、グローバルデータライン４０
A及び４０Bの等化のためのものであり、第２及び第３PM
OSトランジスタMP１及びMP２は、前記グローバルデータ
ライン４０A及び４０Bをプリチャ−ジするためのもので
ある。前記第２及び第３PMOSトランジスタMP１及びMP３
は、グローバルデータライン４０A及び４０Bに直列に接
続され、前記第２及び第３PMOSトランジスタMP１及びMP
２の間にVBLPが印加される。
ンプ(IOSA)６００、前記等化及びプリチャ−ジ部４００
及び前記書き込みドライバ５００は、前記グローバルデ
ータライン４０A及び４０Bに接続される。前記等化及び
プリチャ−ジ部４００は、プルアッププリチャ−ジ部４
１０及びプルダウンプリチャ−ジ部４２０を含む。前記
プルアッププリチャ−ジ部４１０は、第１、第２及び第
３PMOSトランジスタMP０、MP１及びMP２からなり、第１
PMOSトランジスタMP０は、グローバルデータライン４０
A及び４０Bの等化のためのものであり、第２及び第３PM
OSトランジスタMP１及びMP２は、前記グローバルデータ
ライン４０A及び４０Bをプリチャ−ジするためのもので
ある。前記第２及び第３PMOSトランジスタMP１及びMP３
は、グローバルデータライン４０A及び４０Bに直列に接
続され、前記第２及び第３PMOSトランジスタMP１及びMP
２の間にVBLPが印加される。
【００２３】前記プルダウンプリチャ−ジ部４２０は、
第１、第２及び第３NMOSトランジスタMN０、MN１及びMN
２からなり、第１NMOSトランジスタMP０は、グローバル
データライン４０A及び４０Bの等化のためのものであ
り、第２及び第３NMOSトランジスタMN１及びMN２は、前
記グローバルデータライン４０A及び４０Bをプリチャ−
ジするためのものである。前記第２及び第３NMOSトラン
ジスタMN１及びMN３は、グローバルデータライン４０A
及び４０Bに直列に接続され、前記第２及び第３NMOSト
ランジスタMN１及びMN２の間にVBLPが印加される。
第１、第２及び第３NMOSトランジスタMN０、MN１及びMN
２からなり、第１NMOSトランジスタMP０は、グローバル
データライン４０A及び４０Bの等化のためのものであ
り、第２及び第３NMOSトランジスタMN１及びMN２は、前
記グローバルデータライン４０A及び４０Bをプリチャ−
ジするためのものである。前記第２及び第３NMOSトラン
ジスタMN１及びMN３は、グローバルデータライン４０A
及び４０Bに直列に接続され、前記第２及び第３NMOSト
ランジスタMN１及びMN２の間にVBLPが印加される。
【００２４】まず、グローバルデータライン４０A及び
４０Bをプリチャ−ジすることにおいて、プリチャ−ジ
用電源にVBLPあるいは１/２VDDを用いることによって、
プリチャ−ジレベルをVBLPあるいは１/２VDDに維持しつ
つ、書き込みの時には書き込みドライバ５００が書き込
みイネーブル信号と書き込みデータ信号とを組み合わせ
てプルアップトランジスタ、あるいはプルダウントラン
ジスタを駆動することによって、グローバルデータライ
ン４０A及び４０Bをプリチャ−ジレベルであるVB LP、あ
るいは１/２VDDから各々グラウンド電圧VSSとコア電圧V
core、またはVDDに駆動する。再度プリチャ−ジする場
合には、グローバルデータライン４０A及び４０Bは、等
化トランジスタMN０、MP０を介して短絡されてVBLPレベ
ルにプリチャ−ジされる。
４０Bをプリチャ−ジすることにおいて、プリチャ−ジ
用電源にVBLPあるいは１/２VDDを用いることによって、
プリチャ−ジレベルをVBLPあるいは１/２VDDに維持しつ
つ、書き込みの時には書き込みドライバ５００が書き込
みイネーブル信号と書き込みデータ信号とを組み合わせ
てプルアップトランジスタ、あるいはプルダウントラン
ジスタを駆動することによって、グローバルデータライ
ン４０A及び４０Bをプリチャ−ジレベルであるVB LP、あ
るいは１/２VDDから各々グラウンド電圧VSSとコア電圧V
core、またはVDDに駆動する。再度プリチャ−ジする場
合には、グローバルデータライン４０A及び４０Bは、等
化トランジスタMN０、MP０を介して短絡されてVBLPレベ
ルにプリチャ−ジされる。
【００２５】入/出力センスアンプイネーブル信号(IOE
Q、IOEQZ)をゲート制御信号に用いてVBLPあるいは１/２
VDDにプリチャ−ジするトランジスタMN１、MN２、MP１
及びMP２は、プリチャ−ジ電圧レベルを維持する役割を
し、プリチャ−ジ用トランジスタMN１とMN２あるいはMP
１とMP２のチャージシェアリングによりプリチャ−ジが
行なわれるので、バースト書き込み機能を行なう場合に
書き込み/プリチャ−ジ電流が減少する。
Q、IOEQZ)をゲート制御信号に用いてVBLPあるいは１/２
VDDにプリチャ−ジするトランジスタMN１、MN２、MP１
及びMP２は、プリチャ−ジ電圧レベルを維持する役割を
し、プリチャ−ジ用トランジスタMN１とMN２あるいはMP
１とMP２のチャージシェアリングによりプリチャ−ジが
行なわれるので、バースト書き込み機能を行なう場合に
書き込み/プリチャ−ジ電流が減少する。
【００２６】また、本発明にかかる前記グローバルデー
タラインをプリチャ−ジするために、前記プルアッププ
リチャ−ジ部４１０及び前記プルダウンプリチャ−ジ部
４２０を用いることによって、書き込み動作が完了した
後、前記グローバルデータラインのプリチャ−ジレベル
はVBLPあるいは１/２VDDに正確に再度プリチャ−ジされ
る。すなわち、書き込み動作を繰り返しながら前記グロ
ーバルデータラインのプリチャ−ジ電圧のレベルは、V
BLPあるいは１/２VDDに維持される。
タラインをプリチャ−ジするために、前記プルアッププ
リチャ−ジ部４１０及び前記プルダウンプリチャ−ジ部
４２０を用いることによって、書き込み動作が完了した
後、前記グローバルデータラインのプリチャ−ジレベル
はVBLPあるいは１/２VDDに正確に再度プリチャ−ジされ
る。すなわち、書き込み動作を繰り返しながら前記グロ
ーバルデータラインのプリチャ−ジ電圧のレベルは、V
BLPあるいは１/２VDDに維持される。
【００２７】また、プリチャ−ジのためにVBLPあるいは
１/２VDD電圧を用いることによって、書き込みドライバ
動作の時とプリチャ−ジ動作の時に発生するピック電流
によるパワーノイズを減少させる。
１/２VDD電圧を用いることによって、書き込みドライバ
動作の時とプリチャ−ジ動作の時に発生するピック電流
によるパワーノイズを減少させる。
【００２８】読み出し動作の遂行もやはり動作方式は既
存の方式と類似しているが、VBLPあるいは１/２VDD電圧
レベルにプリチャ−ジを行なうという点とVBLPあるいは
１/２VDDプリチャ−ジレベルの使用によるアクセス速度
遅延を防止するために、ビットラインセンスアンプと類
似した形態の提案されたクロスカップル形態の入/出力
センスアンプ６１０を用いるという点に相違点がある。
存の方式と類似しているが、VBLPあるいは１/２VDD電圧
レベルにプリチャ−ジを行なうという点とVBLPあるいは
１/２VDDプリチャ−ジレベルの使用によるアクセス速度
遅延を防止するために、ビットラインセンスアンプと類
似した形態の提案されたクロスカップル形態の入/出力
センスアンプ６１０を用いるという点に相違点がある。
【００２９】入/出力センスアンプ(IOSA)６１０として
既存のハーフセル電圧を用いるビットラインセンスアン
プと同じ類型のクロスカップル形態のセンスアンプを採
用することによって、等化及びプリチャ−ジ部４００に
おけるプリチャ−ジレベルを下げることによって発生で
きる読み出しの時のアクセス時間遅延を除去し動作電流
を減少させる。
既存のハーフセル電圧を用いるビットラインセンスアン
プと同じ類型のクロスカップル形態のセンスアンプを採
用することによって、等化及びプリチャ−ジ部４００に
おけるプリチャ−ジレベルを下げることによって発生で
きる読み出しの時のアクセス時間遅延を除去し動作電流
を減少させる。
【００３０】図４Bは、本発明にかかる図４Aの等化及び
プリチャ−ジ部４００のシミュレーション結果を示す波
形図であって、書き込み動作が連続して続けて行なわれ
ても、前記グローバルデータラインのプリチャ−ジ電圧
レベルはVBLPあるいは１/２V DDに維持される。
プリチャ−ジ部４００のシミュレーション結果を示す波
形図であって、書き込み動作が連続して続けて行なわれ
ても、前記グローバルデータラインのプリチャ−ジ電圧
レベルはVBLPあるいは１/２V DDに維持される。
【００３１】図５は、本発明にかかる読み出し/書き込
み及びプリチャ−ジ動作の波形図である。
み及びプリチャ−ジ動作の波形図である。
【００３２】読み出し命令が入力されると、一定時間の
間遅延した後アドレス入力により指定されたアドレスの
データがローカルデータラインからグローバルデータラ
インを介して伝達される。この時の電圧レベルは、VBLP
あるいは１/２VDDから始まる。信号量が確保されるまで
の遅延時間があった後、入/出力センスアンプ６００が
駆動信号によって駆動されて、データをデータ出力バッ
ファ(図示せず)に伝送する。読み出し動作を行なった後
のプリチャ−ジは書き込みの後のプリチャ−ジと同じ動
作で行われる。また、読み出し、または書き込みバース
ト動作の時、読み出しプリチャ−ジまたは書き込み・プ
リチャ−ジを繰り返し行い、これは既存回路の動作と同
様である。
間遅延した後アドレス入力により指定されたアドレスの
データがローカルデータラインからグローバルデータラ
インを介して伝達される。この時の電圧レベルは、VBLP
あるいは１/２VDDから始まる。信号量が確保されるまで
の遅延時間があった後、入/出力センスアンプ６００が
駆動信号によって駆動されて、データをデータ出力バッ
ファ(図示せず)に伝送する。読み出し動作を行なった後
のプリチャ−ジは書き込みの後のプリチャ−ジと同じ動
作で行われる。また、読み出し、または書き込みバース
ト動作の時、読み出しプリチャ−ジまたは書き込み・プ
リチャ−ジを繰り返し行い、これは既存回路の動作と同
様である。
【００３３】図６Aないし６Dは、従来の技術対比本発明
のピーク値電流及び実効値電流の消耗を比較した例示図
である。
のピーク値電流及び実効値電流の消耗を比較した例示図
である。
【００３４】図６Aは、書き込み-プリチャ−ジ動作の時
消耗される実効電流を、図６Bは書き込み-プリチャ−ジ
動作の時消耗されるピーク値電流を各々示す。本発明の
プリチャ−ジと本発明の入/出力センスアンプを用いる
と、既存のプリチャ−ジと本発明の入/出力センスアン
プを用いることに比べて、実効値電流、ピーク値電流の
消耗が共に３５%が減少されることが分かる。
消耗される実効電流を、図６Bは書き込み-プリチャ−ジ
動作の時消耗されるピーク値電流を各々示す。本発明の
プリチャ−ジと本発明の入/出力センスアンプを用いる
と、既存のプリチャ−ジと本発明の入/出力センスアン
プを用いることに比べて、実効値電流、ピーク値電流の
消耗が共に３５%が減少されることが分かる。
【００３５】図６Cは、読み出しプリチャ−ジ動作の時
消耗される実効値電流を、図６Dは、読み出しプリチャ
−ジ動作の時消耗されるピーク値電流を各々示す。本発
明のプリチャ−ジと本発明の入/出力センスアンプを用
いると、既存のプリチャ−ジと既存の入/出力センスア
ンプを用いることに比べて、実効値電流は５４%、ピー
ク値電流は４１%程度電流消耗が減少されることが分か
る。
消耗される実効値電流を、図６Dは、読み出しプリチャ
−ジ動作の時消耗されるピーク値電流を各々示す。本発
明のプリチャ−ジと本発明の入/出力センスアンプを用
いると、既存のプリチャ−ジと既存の入/出力センスア
ンプを用いることに比べて、実効値電流は５４%、ピー
ク値電流は４１%程度電流消耗が減少されることが分か
る。
【００３６】なお、本発明の技術思想は、上記好ましい
実施形態によって具体的に記述されたが、上記した実施
形態はその説明のためのものであって、その制限のため
のものでないことに留意されるべきである。また、本発
明の技術分野における通常の専門家であるならば、本発
明の技術思想の範囲内で種々の実施形態が可能であるこ
とを理解されるべきである。
実施形態によって具体的に記述されたが、上記した実施
形態はその説明のためのものであって、その制限のため
のものでないことに留意されるべきである。また、本発
明の技術分野における通常の専門家であるならば、本発
明の技術思想の範囲内で種々の実施形態が可能であるこ
とを理解されるべきである。
【００３７】
【発明の効果】書き込み時のデータラインのレベルは、
VBLPあるいは１/２VDDからVSSまたはV core(または、
VDD)に駆動され、プリチャ−ジの時グローバルデータラ
インは、等化トランジスタを介して短絡されてVBLPある
いは１/２VDDレベルにプリチャ−ジされ、プリチャ−ジ
の時、電流を使用せずグローバルデータラインの間のチ
ャージシェアリングによりプリチャ−ジが行なわれるの
で、バースト書き込みを行なう時、書き込み/プリチャ
−ジ電流が従来に比べて約６０%程度に大幅に減少す
る。また、書き込みドライバ動作の時及びプリチャ−ジ
動作の時発生するピック電流によるパワーノイズを減少
させることによって、動作の安定化が可能となる。読み
出し動作を行なう時、VBLPあるいは１/２VDDプリチャ−
ジレベル使用に伴うアクセス速度遅延を防止するため
に、ビットラインセンスアンプと類似した形態のクロス
カップル形態の入/出力センスアンプを用いる。この形
態の入/出力センスアンプは、既存の差動増幅器に比べ
て動作電流を減少させることができ、VB LPあるいは１/
２VDDプリチャ−ジによるアクセス時間の遅延をなくす
ことができる。
VBLPあるいは１/２VDDからVSSまたはV core(または、
VDD)に駆動され、プリチャ−ジの時グローバルデータラ
インは、等化トランジスタを介して短絡されてVBLPある
いは１/２VDDレベルにプリチャ−ジされ、プリチャ−ジ
の時、電流を使用せずグローバルデータラインの間のチ
ャージシェアリングによりプリチャ−ジが行なわれるの
で、バースト書き込みを行なう時、書き込み/プリチャ
−ジ電流が従来に比べて約６０%程度に大幅に減少す
る。また、書き込みドライバ動作の時及びプリチャ−ジ
動作の時発生するピック電流によるパワーノイズを減少
させることによって、動作の安定化が可能となる。読み
出し動作を行なう時、VBLPあるいは１/２VDDプリチャ−
ジレベル使用に伴うアクセス速度遅延を防止するため
に、ビットラインセンスアンプと類似した形態のクロス
カップル形態の入/出力センスアンプを用いる。この形
態の入/出力センスアンプは、既存の差動増幅器に比べ
て動作電流を減少させることができ、VB LPあるいは１/
２VDDプリチャ−ジによるアクセス時間の遅延をなくす
ことができる。
【００３８】また本発明は、ビットラインとローカルデ
ータライン及びグローバルデータラインが待機時、全部
同じレベルにプリチャ−ジされているので、漏れ電流を
低減できるので、待機電流が減少する効果がある。
ータライン及びグローバルデータラインが待機時、全部
同じレベルにプリチャ−ジされているので、漏れ電流を
低減できるので、待機電流が減少する効果がある。
【図１】 通常の半導体記憶装置を示すブロック図であ
る。
る。
【図２Ａ】 図１において、等化及びプリチャ−ジ部１
５０の一例を示す回路図である。
５０の一例を示す回路図である。
【図２Ｂ】 図２Ａの等化及びプリチャ−ジ部１５０の
動作シミュレーション結果を示す波形図である。
動作シミュレーション結果を示す波形図である。
【図３Ａ】 図１における等化及びプリチャ−ジ部１５
０の他の例を示す回路図である。
０の他の例を示す回路図である。
【図３Ｂ】 図３Ａの等化及びプリチャ−ジ部１５０の
動作シミュレーション結果を示す波形図である。
動作シミュレーション結果を示す波形図である。
【図４Ａ】 本発明にかかる半導体の周辺装置を示す回
路図である。
路図である。
【図４Ｂ】 図４Ａにおける等化及びプリチャ−ジ部４
００の動作シミュレーション結果を示す波形図である。
００の動作シミュレーション結果を示す波形図である。
【図５】 本発明にかかる読み出し/書き込み動作及び
プリチャ−ジ動作を示すタイミング図である。
プリチャ−ジ動作を示すタイミング図である。
【図６Ａ】 従来の技術に比べた本発明のピーク値電流
及び実効値電流の消耗を比較した例示図である。
及び実効値電流の消耗を比較した例示図である。
【図６Ｂ】 従来の技術に比べた本発明のピーク値電流
及び実効値電流の消耗を比較した例示図である。
及び実効値電流の消耗を比較した例示図である。
【図６Ｃ】 従来の技術に比べた本発明のピーク値電流
及び実効値電流の消耗を比較した例示図である。
及び実効値電流の消耗を比較した例示図である。
【図６Ｄ】 従来の技術に比べた本発明のピーク値電流
及び実効値電流の消耗を比較した例示図である。
及び実効値電流の消耗を比較した例示図である。
１１０ センスアンプ
１２０ スイッチング部
１３０、６００ 入/出力センスアンプ
１４０、４００ 等化及びプリチャ−ジ部
１５０、５００ 書き込みドライバ
１６０A、１６０B ローカルアレイデータライン
１７０A、１７０B及び４０A、４０B グローバルア
レイデータライン
レイデータライン
Claims (12)
- 【請求項１】 入出力等化信号(IOEQ)に応答して、デー
タラインを等化及びプリチャ−ジするためのプルダウン
等化及びプリチャ−ジ部と、 入出力等化バー信号(IOEQZ)に応答して、データライン
を等化及びプリチャ−ジするためのプルアップ等化及び
プリチャ−ジ部とを含むことを特徴とする等化及びプリ
チャ−ジ回路。 - 【請求項２】 前記データラインは、１/２コア電圧(１
/２ Vcore)、または１/２電源電圧(１/２ VDD)にプリチ
ャ−ジされることを特徴とする請求項１に記載の等化及
びプリチャ−ジ回路。 - 【請求項３】 前記プルダウン等化及びプリチャ−ジ部
は、前記データラインに直列に接続され、入出力等化信
号に応答して前記データラインをプリチャ−ジするため
の第１及び第２NMOSトランジスタと、 前記データラインに接続し、前記入出力等化信号に応答
して前記データラインを等化するための第３NMOSトラン
ジスタとを含むことを特徴とする請求項１に記載の等化
及びプリチャ−ジ回路。 - 【請求項４】 前記プルアップ等化及びプリチャ−ジ部
は、前記データラインに直列に接続され、入出力等化バ
ー信号に応答して前記データラインをプリチャ−ジする
ための第１及び第２PMOSトランジスタと、 前記データラインに接続され入出力等化バー信号に応答
して前記データラインを等化するための第３PMOSトラン
ジスタとを含むことを特徴とする請求項１に記載の等化
及びプリチャ−ジ回路。 - 【請求項５】 ローカルデータライン上のデータを増幅
するローカルデータラインセンスアンプと、 増幅された前記データをローカルデータラインからグロ
ーバルデータラインに伝送することを制御する第１スイ
ッチング手段と、 メモリセルから読み出したデータを半導体記憶装置の外
部に出力するために増幅する前記グローバルデータライ
ンに接続された入/出力センスアンプと、 前記グローバルデータラインを迅速に等化及びプリチャ
−ジするために第１等化及びプリチャ−ジ部及び第２等
化及びプリチャ−ジ部とを含んで前記グローバルデータ
ラインに接続された等化及びプリチャ−ジ手段と、 前記メモリセルにデータを書き込むために、前記等化及
びプリチャ−ジ手段に並列に前記グローバルデータライ
ンに接続された書き込みドライバとを含むことを特徴と
する半導体記憶装置。 - 【請求項６】 前記グローバルデータラインは、１/２
コア電圧(Vcore)または１/２電源電圧(１/２ VDD)にプ
リチャ−ジされることを特徴とする請求項５に記載の半
導体記憶装置。 - 【請求項７】 前記第１等化及びプリチャ−ジ部は、 前記グローバルデータラインの間に接続されると共に入
/出力等化バー信号(IOEQZ)がゲートに入力されるPMOSト
ランジスタと、 前記グローバルデータラインの間に接続されると共に入
/出力等化バー信号(IOEQZ)がゲートに入力され、かつ直
列に接続される複数のPMOSトランジスタとを含み、 前記複数のPMOSトランジスタの中央部は、１/２VDDまた
は１/２Vcoreと接続することを特徴とする請求項６に記
載の半導体記憶装置。 - 【請求項８】 前記第２等化及びプリチャ−ジ部は、 前記グローバルデータラインの間に接続されると共に入
/出力等化信号(IOEQ)がゲートに入力されるNMOSトラン
ジスタと、 前記グローバルデータラインの間に接続されながら入/
出力等化信号(IOEQ)がゲートに入力され直列に接続され
る複数のNMOSトランジスタとを含み、 前記複数のNMOSトランジスタの中央部は、１/２電源電
圧(VDD)または１/２コア電圧(Vcore)と接続されること
を特徴とする請求項６に記載の半導体記憶装置。 - 【請求項９】 前記書き込みドライバは、ドレインは電
源電圧と接続され、ソースは前記グローバルデータライ
ンと各々接続された複数のPMOSトランジスタにおいて、 前記グローバルデータラインの中、一個のグローバルデ
ータラインに接続されたPMOSトランジスタのゲートには
プルアップ信号(PU)が印加され、 前記グローバルデータラインの中、他の一個のグローバ
ルデータラインに接続されたPMOSトランジスタのゲート
にはプルアップバー信号(PUZ)が印加され、 ドレインは、前記グローバルデータラインと接続され、
ソースは、グラウンド電圧と各々接続された複数のNMOS
トランジスタにおいて、 前記グローバルデータラインの中、一個のグローバルデ
ータラインに接続されたNMOSトランジスタのゲートには
プルダウン信号(PD)が印加され、 前記グローバルデータラインの中、他の一個のグローバ
ルデータラインに接続されたNMOSトランジスタのゲート
にはプルダウンバー信号(PDZ)が印加されることを特徴
とする請求項５ないし８のいずれかに記載の半導体記憶
装置。 - 【請求項１０】 前記入/出力センスアンプは、 前記一対のグローバルデータラインの微細電圧差を増幅
して出力するクロスカップル型増幅器であることを特徴
とする請求項５に記載の半導体記憶装置。 - 【請求項１１】 前記入/出力センスアンプは、 グローバルデータラインに入力されるデータが半導体記
憶装置の外部に出力されることを制御する第２スイッチ
ング手段を含むことを特徴とする請求項１０に記載の半
導体記憶装置。 - 【請求項１２】 前記第２スイッチング手段は、 入/出力センスアンプ転換信号をゲート入力とするトラ
ンスファートランジスタであることを特徴とする請求項
１１に記載の半導体記憶装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0058975A KR100402243B1 (ko) | 2001-09-24 | 2001-09-24 | 개선된 주변회로를 갖는 반도체 기억장치 |
| KR2001-058975 | 2001-09-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003151276A true JP2003151276A (ja) | 2003-05-23 |
Family
ID=19714603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002275529A Pending JP2003151276A (ja) | 2001-09-24 | 2002-09-20 | データラインが安定したプリチャ−ジ電圧を有する半導体メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6771550B2 (ja) |
| JP (1) | JP2003151276A (ja) |
| KR (1) | KR100402243B1 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7376029B2 (en) | 2005-06-30 | 2008-05-20 | Samsung Electronics Co., Ltd. | Semiconductor memory devices including precharge circuit and methods for precharging |
| JP2008178061A (ja) * | 2007-01-22 | 2008-07-31 | United Memories Inc | 異なる選択された信号値の信号生成を実現する集積回路装置のスイッチキャパシタ電荷共有技術 |
| KR100865711B1 (ko) | 2007-08-29 | 2008-10-29 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 출력드라이버 |
| US7535781B2 (en) | 2006-03-29 | 2009-05-19 | Panasonic Corporation | Semiconductor memory |
| KR101097472B1 (ko) | 2005-03-30 | 2011-12-23 | 주식회사 하이닉스반도체 | 오픈 비트라인 구조의 반도체메모리소자 |
| US8929129B2 (en) | 2012-07-27 | 2015-01-06 | Ps4 Luxco S.A.R.L. | Semiconductor device |
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|---|---|---|---|---|
| KR100482405B1 (ko) * | 2002-11-01 | 2005-04-14 | 삼성전자주식회사 | 계층구조의 데이터 입출력 라인을 갖는 반도체 메모리장치및 그 프리차지방법 |
| US6785179B1 (en) * | 2003-06-19 | 2004-08-31 | Arm Limited | Charge sharing between bit lines within a memory circuit to increase recharge speed |
| JP4028840B2 (ja) * | 2003-12-17 | 2007-12-26 | シャープ株式会社 | 半導体読み出し回路 |
| KR100583959B1 (ko) | 2004-01-07 | 2006-05-26 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법 |
| KR100665847B1 (ko) * | 2005-02-14 | 2007-01-09 | 삼성전자주식회사 | 프리차아지 제어회로를 구비한 반도체 메모리 장치 및 그에따른 프리차아지 방법 |
| KR100604946B1 (ko) * | 2005-08-08 | 2006-07-31 | 삼성전자주식회사 | 반도체 메모리 장치 및 그의 비트라인 제어방법 |
| KR100656452B1 (ko) * | 2005-11-29 | 2006-12-11 | 주식회사 하이닉스반도체 | 프리차지 장치 |
| KR100763247B1 (ko) * | 2006-05-25 | 2007-10-04 | 삼성전자주식회사 | 로컬 센스앰프를 갖는 반도체 메모리 장치 |
| KR20100134235A (ko) | 2009-06-15 | 2010-12-23 | 삼성전자주식회사 | 반도체 메모리 장치 |
| KR101090469B1 (ko) | 2009-07-31 | 2011-12-06 | 주식회사 하이닉스반도체 | 데이터제어회로 |
| CN102347067B (zh) * | 2010-07-07 | 2016-01-20 | 海力士半导体有限公司 | 预充电电路及包括所述预充电电路的半导体存储器件 |
| US9224453B2 (en) | 2013-03-13 | 2015-12-29 | Qualcomm Incorporated | Write-assisted memory with enhanced speed |
| KR101980321B1 (ko) * | 2013-04-17 | 2019-05-20 | 에스케이하이닉스 주식회사 | 이퀄라이저 회로 및 이를 포함하는 수신 회로 |
| CN117690463A (zh) * | 2022-09-02 | 2024-03-12 | 长鑫存储技术有限公司 | 一种控制电路以及半导体存储器 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02246516A (ja) | 1989-03-20 | 1990-10-02 | Hitachi Ltd | 半導体装置 |
| US5264743A (en) | 1989-12-08 | 1993-11-23 | Hitachi, Ltd. | Semiconductor memory operating with low supply voltage |
| US5995443A (en) | 1990-04-18 | 1999-11-30 | Rambus Inc. | Synchronous memory device |
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