KR101980321B1 - 이퀄라이저 회로 및 이를 포함하는 수신 회로 - Google Patents

이퀄라이저 회로 및 이를 포함하는 수신 회로 Download PDF

Info

Publication number
KR101980321B1
KR101980321B1 KR1020130042203A KR20130042203A KR101980321B1 KR 101980321 B1 KR101980321 B1 KR 101980321B1 KR 1020130042203 A KR1020130042203 A KR 1020130042203A KR 20130042203 A KR20130042203 A KR 20130042203A KR 101980321 B1 KR101980321 B1 KR 101980321B1
Authority
KR
South Korea
Prior art keywords
pull
output terminal
terminal
signal
input
Prior art date
Application number
KR1020130042203A
Other languages
English (en)
Other versions
KR20140124546A (ko
Inventor
송택상
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020130042203A priority Critical patent/KR101980321B1/ko
Priority to US13/970,192 priority patent/US9013222B2/en
Priority to CN201310415354.8A priority patent/CN104113498B/zh
Publication of KR20140124546A publication Critical patent/KR20140124546A/ko
Application granted granted Critical
Publication of KR101980321B1 publication Critical patent/KR101980321B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/06—Receivers
    • H04B1/16—Circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/06—Receivers
    • H04B1/10—Means associated with receiver for limiting or suppressing noise or interference
    • H04B1/12—Neutralising, balancing, or compensation arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03878—Line equalisers; line build-out devices

Abstract

이퀄라이저 회로는, 입력단; 상기 입력단의 신호에 응답해 출력단을 풀업 구동하는 풀업 구동부; 상기 출력단을 풀다운 구동하는 풀다운 구동부; 및 상기 입력단과 상기 출력단 사이에 연결된 캐패시터를 포함한다.

Description

이퀄라이저 회로 및 이를 포함하는 수신 회로 {EQUALIZER CIRCUIT AND RECEIVER CIRCUIT INCLUDING THE SAME}
본 발명은 이퀄라이저 회로 및 이를 포함하는 수신 회로에 관한 것이다.
전기 시스템들에서, 신호는 집적회로(IC: Integrated Circuit) 칩 내에서 또는 2개 이상의 집적회로 칩들 간에 전송된다. 2개 이상의 집적회로 칩들 간에 신호가 전송되는 경우에 신호는 PCB 기판상의 전송라인, 케이블, 또는 다른 수단(means)에 의해 전송될 수 있다. 또한 집적회로 칩 내에서 신호가 전송되는 경우에도 칩 내의 라인을 통해 신호가 전송될 수 있다. 송신단에서 수신단까지 신호가 전송되는 경우에, 신호 성분의 일부에는 손실(loss)이 발생한다. 따라서, 수신단에는 신호 전송과정 중에 발생한 손실을 보상해주기 위한 회로가 구비되는 경우가 많다.
고속 신호 전송에서 발생하는 손실을 보상해주기 위해서 이퀄라이저(equalizer or CTLE(Continuous Time Linear Equalizer)) 회로가 사용된다. 도 1은 각 경우들의 주파수 응답들(frequency responses)을 나타낸 도면이다. 도 1의 '101'은 주파수에 따른 채널(신호 전송 라인)에서의 신호 손실을 나타내는데, 전송 신호의 주파수가 높을수록 손실이 점점 커지는 것을 확인할 수 있다. 도 1의 '102'는 이퀄라이저의 주파수 응답 특성을 나타내는데, 이퀄라이저는 신호의 주파수가 높을수록 높은 이득을 갖도록 설계된다. 도 1의 '103'은 이퀄라이저에 의해 복원된 신호의 주파수 응답 특성을 나타내는데, 채널 상에서는 신호가 고주파일수록 손실이 컸지만 이퀄라이저의 이득은 신호가 고주파일수록 높으므로, 결과적으로 이퀄라이저에 의해 복원된 신호는 넓은 주파수 영역에서 일정한 응답 특성을 가지는 것을 확인할 수 있다.
도 2는 종래의 이퀄라이저(200)의 구성도이다.
도 2를 참조하면, 이퀄라이저(200)는 저항들(201~207)과 캐패시터들(208, 209)을 포함한다. 이퀄라이저(200)는 정입력단(IN)의 신호와 부입력단(INB)의 신호를 이퀄라이징하고, 이퀄라이징된 신호들(IN_E, INB_E)을 차동 증폭기(210)로 전달한다. 그러면, 차동 증폭기(210)는 이퀄라이저(200)에 의해 이퀄라이징된 신호들(IN_E, INB_B)을 차동 증폭해 입력 신호들(IN, INB)의 레벨을 감지한다.
이퀄라이저(200)의 주파수 응답 특성은 가변저항들(204, 205)의 저항값(Rvar)을 조절하는 것에 의해 조절되며, 가변저항들(204, 205)의 저항값(Rvar) 조절을 통해 도 1의 '102'와 같은 최적의 주파수 응답 특성, 즉 채널의 응답 특성에 대응하는 응답 특성, 을 가지도록 조절된다. 가변저항들(204, 205)의 저항값이 조절되면 이퀄라이저(200)의 주파수 응답 특성만이 변동되는 것이 아니라 이퀄라이징된 신호들(IN_E, INB_E)의 전압 레벨도 변동된다. 도 3은 가변저항들(204, 205)의 저항값(Rvar)에 따른 신호들(IN_E, INB_E)의 로우 전압값(논리 '로우' 레벨일 때의 전압값)을 나타내는데, 도 3을 참조하면 가변저항들(204, 205)의 저항값(Rvar)이 높아질수록 이퀄라이징된 신호들(IN_E, INB_E)의 전압 레벨이 낮아지는 것을 확인할 수 있다.
이퀄라이징된 신호들(IN_E, INB_E)의 전압 레벨이 변동되는 현상은 입력신호들(IN, INB)이 완전히 디퍼런셜(fully differential)로 전송되는 시스템에서는 아무런 문제가 없다. 완전한 디퍼런셜 시스템에서는 이퀄라이징된 정입력 신호(IN_E)의 전압 레벨이 변동되는 것과 연동하여 이퀄라이징된 부입력 신호(INB_E)의 전압레벨이 변동되기 때문이다.
그러나, 입력신호(IN)가 싱글 엔디드(single-ended) 방식으로 전송되고 입력신호(IN)의 논리값을 판별하기 위해 기준전압(VREF)을 사용하는 수도 디퍼런셜(pseudo differential) 방식의 시스템에서는, 이퀄라이징된 신호(IN_E)의 전압 레벨이 변동되는 것이 문제가 될 수도 있다. 기준전압(VREF)의 레벨은 변동되지 않는데 이퀄라이징된 입력신호(IN_E)의 레벨만이 변동된다면 입력신호(IN)의 논리 레벨을 올바로 판별하는데 문제가 발생하기 때문이다. 이러한 문제를 해결하기 위해 기준전압(VREF)도 이퀄라이저(200)를 통과시키는 방법을 생각할 수 있다. 그러나, 이퀄라이저(200)는 터미네이션 저항들(201, 204, 205)을 포함되어 이퀄라이저(200) 자체에 많은 전류가 흐를 수밖에 없는 구조를 가지며, 수도 디퍼런셜 방식의 시스템에서 공급되는 기준전압(VREF)은 매우 약한 전류에 의해 구동되므로(입력신호의 구동전류의 수십분의 일 정도의 전류), 이퀄러이저(200)에 기준전압(VREF)을 통과시키는 것은 적절치 않다.
즉, (1)이퀄라이저(200)의 주파수 응답 특성을 변동시키는 과정에서 신호(IN_E)의 전압 레벨이 변동되는 현상은 피할 수 없고, (2)기준전압(VREF)은 약한 전류에 의해 구동되므로 이퀄라이저(200)를 통과시키기에 적절하지 않다. 따라서, 수도 디퍼런셜 방식의 신호 전송 시스템에서 이퀄라이저(200)를 사용하는 것은 적절하지 않다는 문제점이 있다.
본 발명의 실시예들은, 수도 디퍼런셜 방식의 신호 전송 시스템에서 사용하기 적합한 이퀄라이저 회로 및 이를 포함하는 수신 회로를 제공한다.
본 발명의 일실시예에 따른 이퀄라이저 회로는, 입력단; 상기 입력단의 신호에 응답해 출력단을 풀업 구동하는 풀업 구동부; 상기 출력단을 풀다운 구동하는 풀다운 구동부; 및 상기 입력단과 상기 출력단 사이에 연결된 캐패시터를 포함한다.
또한, 본 발명의 일실시예에 따른 수신 회로는, 정입력단; 상기 정입력단의 신호에 응답해 정출력단을 풀업 구동하는 제1풀업 구동부; 상기 정출력단을 풀다운 구동하는 제1풀다운 구동부; 상기 정입력단과 상기 정출력단 사이에 연결된 제1캐패시터; 부입력단; 상기 부입력단의 신호에 응답해 부출력단을 풀업 구동하는 제2풀업 구동부; 상기 부출력단을 풀다운 구동하는 제2풀다운 구동부; 및 상기 정출력단과 상기 부출력단의 신호를 차동 증폭해 출력하는 차동 증폭부를 포함한다.
또한, 본 발명의 다른 실시예에 따른 수신 회로는, 제1 내지 제N정입력단들; 상기 제1 내지 제N정입력단들 각각의 신호에 응답해 제1내지 제N정출력단들 각각을 풀업 구동하는 제1-1 내지 제1-N풀업 구동부들; 상기 제1 내지 제N정출력단들 각각을 풀다운 구동하는 제1-1 내지 제1-N풀다운 구동부들; 상기 제1 내지 제N정입력단들 각각과 상기 제1 내지 제N정출력단들 각각 사이에 연결된 제1 내지 제N캐패시터; 부입력단; 상기 부입력단의 신호에 응답해 부출력단을 풀업 구동하는 제2풀업 구동부; 상기 부출력단을 풀다운 구동하는 제2풀다운 구동부; 및 상기 제1 내지 제N정출력단들 각각과 상기 부출력단의 신호를 차동 증폭해 출력하는 제1 내지 제N차동 증폭부를 포함한다.
또한, 본 발명의 다른 실시예에 따른 이퀄라이저 회로는, 입력단; 상기 입력단의 신호에 응답해 출력단을 풀다운 구동하는 풀다운 구동부; 상기 출력단을 풀업 구동하는 풀업 구동부; 및 상기 입력단과 출력단 사이에 연결된 캐패시터를 포함한다.
본 발명의 실시예들은, 수도 디퍼런셜 방식의 신호 전송 시스템에서 사용하기 적절한 이퀄라이저 회로 및 수신 회로를 제공한다.
도 1은 채널 상에서의 주파수 응답을 나타낸 도면.
도 2는 종래의 이퀄라이저(200)의 구성도.
도 3은 가변저항들(204, 205)의 저항값(Rvar)에 따른 이퀄라이징된 신호들(IN_E, INB_E)의 전압 레벨을 나타낸 도면.
도 4는 본 발명의 일실시예에 따른 이퀄라이저 회로(400)의 구성도.
도 5는 이퀄라이저 회로(400)의 주파수 응답 특성을 도시한 그래프.
도 6은 이퀄라이저 회로(400)의 상세 실시예 구성도.
도 7은 본 발명에 따른 수신 회로의 일실시예 구성도.
도 8은 본 발명에 따른 수신 회로의 다른 실시예 구성도.
도 9는 본 발명의 다른 실시예에 따른 이퀄라이저 회로(900)의 구성도.
도 10은 이퀄라이저 회로(900)의 상세 실시예 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 4는 본 발명의 일실시예에 따른 이퀄라이저 회로(400)의 구성도이다.
도 4를 참조하면, 이퀄라이저 회로(400)는, 풀업 구동부(410), 풀다운 구동부(420), 및 캐패시터(CZ)를 포함한다. 도 4의 실시예에서는 이퀄라이저 회로(400)가 사용하는 풀업 전압으로 전원전압(VDD)을 예시하고, 풀다운 전압으로 접지전압(VSS)을 예시했는데, 이들 이외에 다른 전압들이 풀업 및 풀다운 전압으로 사용될 수 있음은 당연하다.
풀업 구동부(410)는 이퀄라이저 회로(400)의 입력단(IN) 신호에 응답해 이퀄라이저 회로(400)의 출력단(IN_E)을 풀업 구동한다. 풀업 구동부(410)의 구동력은 입력단(IN) 신호의 전압 레벨이 높을수록 강해진다. 풀업 구동부(410)는 출력단(OUT)을 풀업 구동하기 위한 풀업 가변저항(RUP)과 입력단(IN) 신호에 응답해 풀업 가변저항(RUP)의 풀업 구동을 제어하기 위한 스위치 소자(411)를 포함할 수 있다. 여기서 스위치 소자(411)는 NMOS 트랜지스터일 수 있다.
풀다운 구동부(420)는 출력단(OUT)을 풀다운 구동한다. 풀다운 구동부(420)는 가변저항(RDN)을 포함할 수 있다.
캐패시터(CZ)는 입력단(IN)과 출력단(IN_E) 사이에 연결되며, 캐패시터는 이퀄라이저 회로의 주파수 응답에서 폴(pole)을 형성한다.
도 4의 이퀄라이저 회로(400)에서는, 입력단(IN)의 신호가 트랜지스터(411)의 게이트로 인가될 뿐이므로, 입력단(IN)과 전압단들(VDD, VSS) 또는 입력단(IN)과 출력단(IN_E) 간에 직접적인 전류 경로가 발생하지 않는다. 따라서, 입력단(IN)에서 과도한 전류 손실이 발생하지 않으며, 그 결과 상대적으로 적은 전류로 구동되는 기준전압(VREF)을 사용해야 하는 수도 디퍼런셜 방식의 신호 전송 시스템에서의 사용에 적합하다는 장점이 있다.
도 5는 이퀄라이저 회로(400)의 주파수 응답 특성을 도시한 그래프이다. 도 5의 제로(ωZ)와 폴들(ωP1, ωP2) 및 게인 값들(AV|LOW, AV|HIGH)은 다음과 같다.
ωZ = 1/{(RMOS+RUP)*CZ)}
ωP1 = 1/[{(RMOS+RUP)//RDN}*CZ]
ωP2 = 1/(RESR*CZ)
AV|LOW = RDN/{(RMOS+RUP+RDN)*CZ}
AV|HIGH = CZ/(CZ+CPAR)
여기서, RMOS는 트랜지스터(411)의 저항값, CPAR는 출력단(IN_E)과 풀다운 전압단(VSS) 사이에 발생하는 기생 캐패시터 성분, RESP는 캐패시터(CZ)의 저항 성분(캐패시터(CZ)가 순수한 캐패시터와 저항의 직렬 연결이라고 할 때의 저항 성분)을 나타낸다.
도 6은 이퀄라이저 회로(400)의 상세 실시예 구성도이다.
도 6을 참조하면, 풀업 구동부(410)는 다수의 PMOS 트랜지스터(P1~P4), 다수의 NMOS 트랜지스터(N1~N4), 및 다수의 풀업 저항들(R1~R4)을 포함할 수 있다. PMOS 트랜지스터들(P1~P4)과 풀업 저항들(R1~R4)이 도 4의 풀업 가변저항(RUP)에 대응되며, NMOS 트랜지스터들(N1~N4)이 도 4의 스위치 소자(411)에 대응된다. PMOS 트랜지스터들(P1~P4)은 제1코드(P<0:3>)의 각 비트를 입력받는다. 제1코드(P<0:3>)는 풀업 가변저항(RUP)의 저항값을 조절하기 위한 코드로, 제1코드(P<0:3>)에 의해 턴온되는 PMOS 트랜지스터(P1~P4)의 개수가 많을수록 풀업 가변저항(RUP)의 저항값은 작아진다.
풀다운 구동부(420)는 NMOS 트랜지스터들(N5~N8) 및 다수의 풀다운 저항들(R5~R8)을 포함해 구성된다. NMOS 트랜지스터들(N5~N8)은 제2코드(N<0:3>)의 각 비트를 입력받는다. 제2코드(N<0:3>)는 풀다운 가변저항(RDN)의 저항값을 조절하기 위한 코드로, 제2코드(N<0:3>)에 의해 턴온되는 NMOS 트랜지스터(N5~N8)의 개수가 많을수록 풀다운 가변저항(RDN)의 저항값은 작아진다.
제1코드(P<0:3>)와 제2코드(N<0:3>)의 값을 조절하는 것에 의해 가변저항들(RUP, RDN)의 저항값을 변경시킬 수 있으며, 가변저항들(RUP, RDN)의 저항값이 변경되면 이퀄라이저 회로(400)의 주파수 응답 특성이 변경된다.
도 7은 본 발명에 따른 수신 회로의 일실시예 구성도이다.
도 7을 참조하면, 수신 회로는, 정입력단(IN)의 신호를 이퀄라이징하기 위한 이퀄라이저 회로(400_1), 부입력단(INB)의 신호를 이퀄라이징하기 위한 이퀄라이저 회로(400_2), 및 이퀄라이저 회로들(400_1, 400_2)의 출력단들(IN_E, INB_E)의 신호를 차동 증폭하기 위한 차동 증폭부(710)를 포함한다. 이하에서는 정입력단(IN)에는 수신 회로가 수신해야 할 입력신호(INPUT SIGNAL)가 인가되고, 부입력단(INB)에는 기준전압(VREF)이 입력된다고 가정하기로 한다. 여기서, 기준전압(VREF)은 입력신호(INPUT SIGNAL)의 논리 '하이'와 '로우'의 기준이 되는 전압이다.
이퀄라이저 회로(400_1)는 정입력단(IN)으로 인가되는 입력신호(INPUT SIGNAL)를 이퀄라이징해 출력한다. 이퀄라이저 회로(400_1)는 도 4와 도 6에서 설명한 것과 같이 구성될 수 있으며, 도 5와 같은 주파수 응답 특성을 가질 수 있다.
이퀄라이저 회로(400_2)는 부입력단(INB)으로 인가되는 기준전압(VREF)을 이퀄라이징해 출력한다. 이퀄라이저 회로(400_2)는 이퀄러이저 회로(400_1)에 의해 이퀄라이징된 입력신호(IN_E)의 커먼 모드 레벨이 변동되는 것에 대응하여, 이퀄라이징된 기준전압(VREF_E)의 레벨을 변동시켜주기 위해 구성이다. 이퀄라이저 회로(400_2)는 도 4와 도 6에서 설명한 것과 같이 구성될 수 있다. 또한, 이퀄라이저 회로(400_2)에서는 캐패시터(도 4와 6의 CZ)가 생략될 수도 있다. 이퀄라이저 회로(400_2)로는 AC성분이 없고 DC성분만을 가지는 기준전압(VREF)이 인가되므로, 캐패시터(CZ)는 아무런 역할을 수행하지 못하기 때문이다. 이퀄라이저 회로(400_2)는 이퀄라이저 회로(400_1)보다 작게 형성될 수 있다. 예를 들어, 이퀄라이저 회로(400_2) 내부의 소자들은 이퀄라이저 회로(400_1) 내부의 소자들보다 1/N의 크기로 형성될 수 있다(N은 1보다 큰 실수). 수도 디퍼런셜 방식의 신호 전송 시스템에서 기준전압(VREF)은 입력신호(INPUT SIGNAL)보다 훨씬 작은 세기의 전류에 의해 구동되므로 이퀄라이저 회로(400_2)를 이퀄라이저 회로(400_1)와 동일하게 설계하되 작은 크기로 설계하는 것이 유리하다.
차동 증폭부(710)는 이퀄라이저 회로들(400_1, 400_2)의 출력단(IN_E, INB_E)의 신호들을 차동 증폭해 출력한다. 출력단(IN_E)의 전압 레벨이 출력단(INB_E)의 전압 레벨보다 높은 경우 출력신호(OUT)를 '하이'로 출력하고, 출력단(INB_E)의 전압 레벨이 출력단(IN_E)의 전압 레벨보다 높은 경우에는 출력신호(OUT)를 '로우'로 출력한다.
도 7의 수신회로는 이퀄라이저 회로(400_1)를 이용해 입력신호(INPUT)의 주파수에 따른 이득을 이퀄라이징한다. 그리고, 이퀄라이저 회로(400_1)에 의해 입력신호(INPUT)의 커먼 모드 레벨이 변동된 것에 대응해서, 이퀄라이저 회로(400_2)를 이용해 기준전압(VREF)의 레벨을 변동시킨다. 그리고, 차동 증폭부(710)를 통해 이퀄라이저를 통과한 입력신호(IN_E)와 기준전압(INB_E)을 차동 증폭해 입력신호(INPUT SIGNAL)를 정확하게 수신한다.
도 8은 본 발명에 따른 수신 회로의 다른 실시예 구성도이다.
도 8에서는 다수의 입력신호들(INPUT SIGNAL_1~INPUT SIGNAL_N)을 입력받는 수신 회로를 도시한다. 도 8의 수신 회로는, 제1 내지 제N입력신호(INPUT SIGNAL_1~INPUT SIGNAL_N)가 인가되는 제1 내지 제N정입력단(IN_1~IN_N)의 신호를 이퀄라이징하기 위한 이퀄라이저 회로들(400_1_1~400_1_N), 기준전압(VREF)이 인가되는 부입력단(INB)의 신호를 이퀄라이징하기 위한 이퀄라이저 회로(400_2), 및 이퀄라이저 회로들(400_1_1~400_1_N)의 출력신호(IN_1_E~IN_N_E)와 이퀄라이저 회로(400_2)의 출력신호(INB_E)를 차동 증폭해 출력하는 차동 증폭부들(710_1~710_N)을 포함한다.
도 8의 이퀄라이저 회로들(400_1_1~400_1_N)은 도 7의 이퀄라이저 회로(400_1)와 동일하게 구성되며, 도 8의 이퀄라이저 회로(400_2)는 도 7의 이퀄라이저 회로(400_2)와 동일하게 구성된다. 또한, 도 8의 차동 증폭부들(710_1~710_N)은 도 7의 차동 증폭부(710)와 동일하게 구성된다.
도 8을 참조하면, 다수의 입력신호(INPUT SIGNAL_1~INPUT SIGNAL_N)를 입력받는 경우에도 기준전압(VREF)을 이퀄라이징하기 위한 이퀄라이저(400_2)는 하나만이 사용될 수 있음을 확인할 수 있다.
도 9는 본 발명의 다른 실시예에 따른 이퀄라이저 회로(900)의 구성도이다. 도 9에서는 도 4와는 다르게 풀다운 구동부(920)가 입력단(IN)의 신호에 응답해 출력단(IN_E)을 풀다운 구동하는 경우의 실시예에 대해 알아본다.
도 9를 참조하면, 이퀄라이저 회로(900)는, 풀업 구동부(910), 풀다운 구동부(920), 및 캐패시터(CZ)를 포함한다.
풀업 구동부(910)는 출력단(OUT)을 풀업 구동한다. 풀업 구동부(910)는 풀업 가변저항(RUP)을 포함할 수 있다.
풀다운 구동부(920)는 이퀄라이저 회로(900)의 입력단(IN) 신호에 응답해 이퀄라이저 회로(900)의 출력단(IN_E)을 풀다운 구동한다. 풀다운 구동부(920)의 구동력은 입력단(IN) 신호의 전압 레벨이 낮을수록 강해진다. 풀다운 구동부(920)는 출력단(IN_E)을 풀다운 구동하기 위한 풀다운 가변저항(RDN)과 입력단 신호(IN)에 응답해 풀다운 가변저항(RDN)의 풀다운 구동을 제어하기 위한 스위치 소자(921)를 포함할 수 있다. 여기서 스위치 소자(921)는 PMOS 트랜지스터일 수 있다.
도 9의 이퀄라이저 회로(900)는 입력단 신호(IN)에 따라 풀업 구동력이 아닌 풀다운 구동력이 조절된다는 점을 제외하면, 이퀄라이저 회로(400)와 동일한 방식으로 구성 및 동작하므로, 이퀄라이저 회로(900)에 대한 더 이상의 상세한 설명은 생략하기로 한다.
도 10은 이퀄라이저 회로(900)의 상세 실시예 구성도이다.
도 10을 참조하면, 풀업 구동부(910)는 다수의 PMOS 트랜지스터(P11~P14)와 다수의 풀업 저항들(R11~R14)을 포함할 수 있다. PMOS 트랜지스터들(P11~P14)은 제1코드(P<0:3>)의 각 비트를 입력받는다. 제1코드(P<0:3>)에 의해 턴온되는 PMOS 트랜지스터들(P11~P14)의 개수가 많을수록 풀업 가변저항(RUP)의 저항값은 작아진다.
풀다운 구동부(920)는 다수의 NMOS 트랜지스터(N11~N14), 다수의 PMOS 트랜지스터(P15~P18), 및 다수의 풀다운 저항들(R15~R18)을 포함할 수 있다. NMOS 트랜지스터들(N11~N14)과 풀다운 저항들(R15~R18)이 도 9의 풀다운 가변저항(RDN)에 대응되며, PMOS 트랜지스터들(P15~P18)이 도 9의 스위치 소자(921)에 대응된다. NMOS 트랜지스터들(N11~N14)은 제2코드(N<0:3>)의 각 비트를 입력받는다. 제2코드(N<0:3>)는 풀다운 가변저항(RDN)의 저항값을 조절하기 위한 코드로, 제2코드(N<0:3>)에 의해 턴온되는 NMOS 트랜지스터들(N11~N14)의 개수가 많을수록 풀다운 가변저항(RDN)의 저항값은 작아진다.
도 7 내지 도 8의 수신회로에서 도 4와 도 6에 도시된 이퀄라이저 회로(400)를 대신해 도 9 내지 도 10의 이퀄라이저 회로(900)가 사용될 수 있음은 당연하다.
상술한 이퀄라이저 회로의 실시예들(도 4, 도 6, 도 9, 도 10)에서는 가변저항들(RUP, RDN)의 저항값을 조절하는 것을 통해 이퀄라이저 회로의 주파수 응답 특성을 조절하는 것을 예시하였지만, 가변저항들(RUP, RDN)의 저항값뿐만이 아니라 캐패시터(CZ)의 캐패시턴스를 조절해 이퀄라이저 회로의 주파수 응답 특성을 조절할 수도 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
400: 이퀄라이저 회로 410: 풀업 구동부
420: 풀다운 구동부 CZ : 캐패시터

Claims (20)

  1. 입력단;
    상기 입력단의 신호가 하이 레벨인 경우에 출력단을 풀업 구동하는 풀업 구동부;
    상기 출력단을 풀다운 구동하는 풀다운 구동부; 및
    상기 입력단과 상기 출력단 사이에 연결된 캐패시터
    를 포함하는 이퀄라이저 회로.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 풀업 구동부는
    상기 출력단을 풀업 구동하기 위한 풀업 가변저항; 및
    상기 입력단의 신호에 응답해 상기 풀업 가변저항의 풀업 구동을 제어하기 위한 스위치 소자를 포함하는
    이퀄라이저 회로.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2항에 있어서,
    상기 풀다운 구동부는
    상기 출력단을 풀다운 구동하기 위한 풀다운 가변저항을 포함하는
    이퀄라이저 회로.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 풀업 구동부의 구동력은 제1코드에 의해 조절되고, 상기 풀다운 구동부의 구동력은 제2코드에 의해 조절되는
    이퀄라이저 회로.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 풀업 구동부는
    풀업 전압단에 소스가 연결되고, 게이트에 제1코드의 각 비트를 입력받는 다수의 PMOS 트랜지스터;
    상기 다수의 PMOS 트랜지스터의 드레인에 드레인이 각각 연결되고, 게이트에 상기 입력단의 신호를 입력받는 다수의 제1NMOS 트랜지스터; 및
    상기 다수의 제1NMOS 트랜지스터의 소스에 일단이 각각 연결되고 타단이 상기 출력단에 연결된 다수의 풀업 저항을 포함하는
    이퀄라이저 회로.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5항에 있어서,
    상기 풀다운 구동부는
    풀다운 전압단에 소스가 연결되고, 게이트에 제2코드의 각 비트를 입력받는 다수의 제2NMOS 트랜지스터; 및
    상기 다수의 제2NMOS 트랜지스터의 드레인에 일단이 각각 연결되고 타단이 상기 출력단에 연결된 다수의 풀다운 저항을 포함하는
    이퀄라이저 회로.
  7. 정입력단;
    상기 정입력단의 신호가 하이 레벨인 경우에 정출력단을 풀업 구동하는 제1풀업 구동부;
    상기 정출력단을 풀다운 구동하는 제1풀다운 구동부;
    상기 정입력단과 상기 정출력단 사이에 연결된 제1캐패시터;
    부입력단;
    상기 부입력단의 신호에 응답해 부출력단을 풀업 구동하는 제2풀업 구동부;
    상기 부출력단을 풀다운 구동하는 제2풀다운 구동부; 및
    상기 정출력단과 상기 부출력단의 신호를 차동 증폭해 출력하는 차동 증폭부
    를 포함하는 수신 회로.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서,
    상기 정입력단에는 상기 수신 회로가 수신할 입력신호가 인가되고, 상기 부입력단에는 기준전압이 인가되는
    수신 회로.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서,
    [상기 제1풀업 구동부의 구동력] : [상기 제2풀업 구동부의 구동력]과 [상기 제1풀다운 구동부의 구동력] : [상기 제2풀다운 구동부의 구동력]은 N:1인 (N은 1보다 큰 실수)
    수신 회로.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서,
    상기 제1풀업 구동부는
    상기 정출력단을 풀업 구동하기 위한 제1풀업 가변저항; 및 상기 정입력단의 신호에 응답해 상기 제1풀업 가변저항의 풀업 구동을 제어하기 위한 제1스위치 소자를 포함하고,
    상기 제1풀다운 구동부는
    상기 정출력단을 풀다운 구동하기 위한 제1풀다운 가변저항을 포함하고,
    상기 제2풀업 구동부는
    상기 부출력단을 풀업 구동하기 위한 제2풀업 가변저항 및 상기 부입력단의 신호에 응답해 상기 제2풀업 가변저항의 풀업 구동을 제어하기 위한 제2스위치 소자를 포함하고,
    상기 제2풀다운 구동부는
    상기 부출력단을 풀다운 구동하기 위한 제2풀다운 가변저항을 포함하는
    수신 회로.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서,
    상기 제1풀업 구동부는
    풀업 전압단에 소스가 연결되고, 게이트에 제1코드의 각 비트를 입력받는 다수의 제1PMOS 트랜지스터;
    상기 다수의 제1PMOS 트랜지스터의 드레인에 드레인이 각각 연결되고, 게이트에 상기 정입력단의 신호를 입력받는 다수의 제1NMOS 트랜지스터; 및
    상기 다수의 제1NMOS 트랜지스터의 소스에 일단이 각각 연결되고 타단이 상기 정출력단에 연결된 다수의 제1풀업 저항을 포함하는
    수신 회로.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서,
    상기 제1풀다운 구동부는
    풀다운 전압단에 소스가 연결되고, 게이트에 제2코드의 각 비트를 입력받는 다수의 제2NMOS 트랜지스터; 및
    상기 다수의 제2NMOS 트랜지스터의 드레인에 일단이 각각 연결되고 타단이 상기 정출력단에 연결된 다수의 제1풀다운 저항을 포함하는
    수신 회로.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12항에 있어서,
    상기 제2풀업 구동부는
    상기 풀업 전압단에 소스가 연결되고, 게이트에 상기 제1코드의 각 비트를 입력받는 다수의 제2PMOS 트랜지스터;
    상기 다수의 제2PMOS 트랜지스터의 드레인에 드레인이 각각 연결되고, 게이트에 상기 부입력단의 신호를 입력받는 다수의 제3NMOS 트랜지스터; 및
    상기 다수의 제3NMOS 트랜지스터의 소스에 일단이 각각 연결되고 타단이 상기 부출력단에 연결된 다수의 제2풀업 저항을 포함하는
    수신 회로.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13항에 있어서,
    상기 제2풀다운 구동부는
    상기 풀다운 전압단에 소스가 연결되고, 게이트에 상기 제2코드의 각 비트를 입력받는 다수의 제4NMOS 트랜지스터; 및
    상기 다수의 제4NMOS 트랜지스터의 드레인에 일단이 각각 연결되고 타단이 상기 풀다운 전압단에 연결된 다수의 제2풀다운 저항을 포함하는
    수신 회로.
  15. 제1 내지 제N정입력단들(N은 2이상의 자연수);
    상기 제1 내지 제N정입력단들 각각의 신호가 하이 레벨인 경우에 제1내지 제N정출력단들 각각을 풀업 구동하는 제1-1 내지 제1-N풀업 구동부들;
    상기 제1 내지 제N정출력단들 각각을 풀다운 구동하는 제1-1 내지 제1-N풀다운 구동부들;
    상기 제1 내지 제N정입력단들 각각과 상기 제1 내지 제N정출력단들 각각 사이에 연결된 제1 내지 제N캐패시터;
    부입력단;
    상기 부입력단의 신호에 응답해 부출력단을 풀업 구동하는 제2풀업 구동부;
    상기 부출력단을 풀다운 구동하는 제2풀다운 구동부; 및
    상기 제1 내지 제N정출력단들 각각과 상기 부출력단의 신호를 차동 증폭해 출력하는 제1 내지 제N차동 증폭부
    를 포함하는 수신 회로.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15항에 있어서,
    상기 제1 내지 제N정입력단들에는 상기 수신 회로가 수신할 제1 내지 제N 입력신호가 인가되고, 상기 부입력단에는 기준전압이 인가되는
    수신 회로.
  17. 입력단;
    상기 입력단의 신호가 로우 레벨인 경우에 출력단을 풀다운 구동하는 풀다운 구동부;
    상기 출력단을 풀업 구동하는 풀업 구동부; 및
    상기 입력단과 출력단 사이에 연결된 캐패시터
    를 포함하는 이퀄라이저 회로.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17항에 있어서,
    상기 풀다운 구동부는
    상기 출력단을 풀다운 구동하기 위한 풀다운 가변저항; 및
    상기 입력단의 신호에 응답해 상기 풀다운 가변저항의 풀다운 구동을 제어하기 위한 스위치 소자를 포함하는
    이퀄라이저 회로.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17항에 있어서,
    상기 풀다운 구동부는
    풀다운 전압단에 소스가 연결되고, 게이트에 제1코드의 각 비트를 입력받는 다수의 NMOS 트랜지스터;
    상기 다수의 NMOS 트랜지스터의 드레인에 드레인이 각각 연결되고, 게이트에 상기 입력단의 신호를 입력받는 다수의 제1PMOS 트랜지스터; 및
    상기 다수의 제1PMOS 트랜지스터의 소스에 일단이 각각 연결되고 타단이 상기 출력단에 연결된 다수의 풀다운 저항을 포함하는
    이퀄라이저 회로.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19항에 있어서,
    상기 풀업 구동부는
    풀업 전압단에 소스가 연결되고, 게이트에 제2코드의 각 비트를 입력받는 다수의 제2PMOS 트랜지스터; 및
    상기 다수의 제PMOS 트랜지스터의 드레인에 일단이 각각 연결되고 타단이 상기 출력단에 연결된 다수의 풀업 저항을 포함하는
    이퀄라이저 회로.
KR1020130042203A 2013-04-17 2013-04-17 이퀄라이저 회로 및 이를 포함하는 수신 회로 KR101980321B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020130042203A KR101980321B1 (ko) 2013-04-17 2013-04-17 이퀄라이저 회로 및 이를 포함하는 수신 회로
US13/970,192 US9013222B2 (en) 2013-04-17 2013-08-19 Equalizer circuit and receiver circuit including the same
CN201310415354.8A CN104113498B (zh) 2013-04-17 2013-09-12 均衡器电路和包括均衡器电路的接收器电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130042203A KR101980321B1 (ko) 2013-04-17 2013-04-17 이퀄라이저 회로 및 이를 포함하는 수신 회로

Publications (2)

Publication Number Publication Date
KR20140124546A KR20140124546A (ko) 2014-10-27
KR101980321B1 true KR101980321B1 (ko) 2019-05-20

Family

ID=51710132

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130042203A KR101980321B1 (ko) 2013-04-17 2013-04-17 이퀄라이저 회로 및 이를 포함하는 수신 회로

Country Status (3)

Country Link
US (1) US9013222B2 (ko)
KR (1) KR101980321B1 (ko)
CN (1) CN104113498B (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9325536B2 (en) 2014-09-19 2016-04-26 Dell Products, Lp Enhanced receiver equalization
US9317649B2 (en) 2014-09-23 2016-04-19 Dell Products, Lp System and method of determining high speed resonance due to coupling from broadside layers
US9313056B1 (en) 2014-11-07 2016-04-12 Dell Products, Lp System aware transmitter adaptation for high speed serial interfaces
CN104852725A (zh) * 2015-05-13 2015-08-19 灿芯半导体(上海)有限公司 芯片上的接口电路中的输出驱动电阻
US10284198B2 (en) * 2015-10-02 2019-05-07 Samsung Electronics Co., Ltd. Memory systems with ZQ global management and methods of operating same
US9942935B2 (en) 2015-11-17 2018-04-10 Dell Products, Lp System and method for providing a wireless failover of a management connection in a server rack of a data center
US9543993B1 (en) * 2015-11-30 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Radio frequency interconnect
US10216681B2 (en) 2015-12-01 2019-02-26 Dell Products, Lp System and method for managing workloads and hot-swapping a co-processor of an information handling system
US10241555B2 (en) 2015-12-04 2019-03-26 Dell Products, Lp System and method for monitoring a battery status in a server in a data center
US9930771B2 (en) 2015-12-16 2018-03-27 Dell Products, Lp Aperiodic routing to mitigate floquet mode resonances
US10298460B2 (en) 2015-12-21 2019-05-21 Dell Products, Lp System and method for aggregating communication and control of wireless end-points in a data center
US10116744B2 (en) 2016-02-04 2018-10-30 Dell Products, Lp System and method for providing management network communication and control in a data center
US10373283B2 (en) 2016-03-14 2019-08-06 Dell Products, Lp System and method for normalization of GPU workloads based on real-time GPU data

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101166643B1 (ko) * 2010-09-07 2012-07-23 에스케이하이닉스 주식회사 데이터 출력 회로

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6031389A (en) * 1997-10-16 2000-02-29 Exar Corporation Slew rate limited output driver
KR100402243B1 (ko) * 2001-09-24 2003-10-17 주식회사 하이닉스반도체 개선된 주변회로를 갖는 반도체 기억장치
KR100432652B1 (ko) * 2002-08-01 2004-05-22 삼성에스디아이 주식회사 레벨 시프터 및 평판 표시 장치
CN100477498C (zh) * 2005-07-29 2009-04-08 美国博通公司 电流控制cmos宽带数据放大器或均衡器电路
KR100791934B1 (ko) * 2006-07-24 2008-01-04 삼성전자주식회사 고속 신호 전송 시스템의 고전압 출력 버퍼 회로
US7995397B1 (en) * 2007-05-03 2011-08-09 Cypress Semiconductor Corporation Power supply tracking single ended sensing scheme for SONOS memories
JP5490512B2 (ja) * 2009-02-09 2014-05-14 ローム株式会社 入力セレクタ
CN202634471U (zh) * 2009-03-27 2012-12-26 拉姆伯斯公司 电压模式发射器均衡器
US8274326B2 (en) 2010-08-31 2012-09-25 Mosys, Inc. Equalization circuit
FR2974656B1 (fr) * 2011-04-26 2013-05-17 Soitec Silicon On Insulator Amplificateur de detection differentiel sans transistor a grille de passage dedie

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101166643B1 (ko) * 2010-09-07 2012-07-23 에스케이하이닉스 주식회사 데이터 출력 회로

Also Published As

Publication number Publication date
US20140312953A1 (en) 2014-10-23
CN104113498B (zh) 2019-03-19
US9013222B2 (en) 2015-04-21
CN104113498A (zh) 2014-10-22
KR20140124546A (ko) 2014-10-27

Similar Documents

Publication Publication Date Title
KR101980321B1 (ko) 이퀄라이저 회로 및 이를 포함하는 수신 회로
US9887710B1 (en) Impedance and swing control for voltage-mode driver
CN107800654B (zh) 具有合并的馈通电容和前馈均衡的线路驱动器装置
US9746864B1 (en) Fast transient low drop-out voltage regulator for a voltage-mode driver
US20140177696A1 (en) Receiver circuit with de-emphasis function
US20170104616A1 (en) Apparatus and method for combining currents from passive equalizer in sense amplifier
US9035677B2 (en) High-speed low power stacked transceiver
EP2111709A2 (en) Differential receiver with common-gate input stage
CN109923784B (zh) 用于基于不同电源电压传输数据信号的装置和方法
WO2016025070A1 (en) Apparatus to convert electrical signals from small-signal format to rail-to-rail format
US9584184B2 (en) Unified front-end receiver interface for accommodating incoming signals via AC-coupling or DC-coupling
US8493092B2 (en) Linear equalizer
JP6274320B2 (ja) 送信回路及び半導体集積回路
CN107438986B (zh) 可编程高速均衡器及相关方法
US20180091333A1 (en) Apparatus and method for transmitting data signal based on various transmission modes
JP2005223872A (ja) 差動駆動回路およびそれを内蔵する電子機器
US20100164592A1 (en) Level shift circuit
US20080136465A1 (en) Semiconductor integrated circuit
JP2009171403A (ja) 差動トランスミッタ
US20080042690A1 (en) Data receiving apparatus using semi-dual reference voltage
US7944247B2 (en) Operating circuit
KR101621844B1 (ko) 저전압 차동 신호 전송기
US9647699B1 (en) Dual supply voltage power harvesting in an open drain transmitter circuit
US11290073B1 (en) Self-biased differential transmitter
CN102132538B (zh) 数据通信电路、发送设备、接收设备、收发系统

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant