CN109923784B - 用于基于不同电源电压传输数据信号的装置和方法 - Google Patents

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Abstract

一种传输驱动器被配置为在输出差分端子处提供的不同电源电压下操作。传输驱动器包括差分输入晶体管、第一和第二对过压保护差分晶体管、以及串联耦合在输出端子与较低电压轨之间的电流源。传输驱动器包括被配置为基于跨输出差分端子的电源电压来生成第一偏置电压的第一偏置电压发生器。第一偏置电压被施加到第一对过压保护晶体管的控制端子。传输驱动器包括用于为第二对过压保护晶体管的控制端子生成第二(基本上固定的)偏置电压的第二偏置发生器。传输驱动器可以被配置为基于由HDMI宿提供的3.3V电源电压或由桥接芯片提供的1.8V电源电压来操作。

Description

用于基于不同电源电压传输数据信号的装置和方法
相关申请的交叉引用
本申请要求于2016年11月8日在美国专利商标局提交的非临时申请No.15/345,871的优先权和权益，其全部内容通过引用并入本文。
技术领域
本公开的各方面总体上涉及数据信号传输器(也称为“传输驱动器”)，并且具体地涉及用于基于不同电源电压来传输数据信号的装置和方法。
背景技术
高清晰度多媒体接口(HDMI)数据源处的传输驱动器或传输器可以在由HDMI数据宿经由连接到HDMI端口的HDMI电缆提供的电源电压下操作。在这种情况下，由HDMI数据宿提供的电源电压约为3.3V。
HDMI数据源处的其他传输驱动器或传输器可以在由位于HDMI数据源处、在传输驱动器与非HDMI端口(例如，诸如通用串行总线(USB)端口)之间的桥接芯片提供的电源电压下操作。桥接芯片经由通信电缆(例如，USB电缆)从HDMI数据宿接收3.3V电源电压，通信电缆将HDMI数据源设备连接到HDMI数据宿设备。桥接芯片将3.3V转换为1.8V电源电压以供传输驱动器使用。
由于不同的电源电压，被配置为使用3.3V电源电压的传输驱动器的设计与被配置为使用1.8V电源电压的传输驱动器的设计不同。结果，取决于使用哪个电源电压源，在HDMI数据源处需要不同的芯片。这种不同的芯片增加了HDMI数据源设备的生产时的成本和后勤复杂性。
发明内容
下面呈现一个或多个实施例的简要概述以便提供对这些实施例的基本理解。该概述不是所有预期实施例的广泛概述，并且既并非旨在标识所有实施例的关键或重要元素，也并非旨在界定任何或所有实施例的范围。其唯一目的是以简化的形式呈现一个或多个实施例的一些概念，作为稍后呈现的更详细描述的序言。
本公开的一个方面涉及一种装置，该装置包括：输入晶体管，其被配置为基于施加到输入晶体管的控制端子的输入数据信号，在输出端子处生成输出数据信号；以及与输入晶体管串联耦合在输出端子与电压轨之间的第一过压保护晶体管，其中第一过压保护晶体管包括被配置为基于输出端子处的电源电压接收第一偏置电压的控制端子，并且其中第一偏置电压偏置第一过压保护晶体管，以防止对第一过压保护晶体管和输入晶体管的过压应力。
本公开的另一方面涉及一种方法，该方法包括：将输入数据信号施加到输入晶体管的控制端子，其中输入晶体管被配置为基于输入数据信号在输出端子处生成输出数据信号；以及将第一偏置电压施加到与输入晶体管串联耦合在输出端子与电压轨之间的第一过压保护晶体管，其中第一偏置电压基于输出端子处的电源电压，并且其中第一偏置电压偏置第一过压保护晶体管，以防止对第一过压保护晶体管和输入晶体管的过压应力。
本公开的另一方面涉及一种装置，该装置包括：用于将输入数据信号施加到输入晶体管的控制端子的装置，其中输入晶体管被配置为基于输入数据信号，在输出端子处生成输出数据信号；以及用于将第一偏置电压施加到与输入晶体管串联耦合在输出端子与电压轨之间的第一过压保护晶体管的装置，其中第一偏置电压基于输出端子处的电源电压，并且其中第一偏置电压偏置第一过压保护晶体管，以防止对第一过压保护晶体管和输入晶体管的过压应力。
为了实现前述和相关目的，一个或多个实施例包括在下文中充分描述并且在权利要求中特别指出的特征。以下描述和附图详细阐述了一个或多个实施例的某些说明性方面。然而，这些方面仅指示可以采用各种实施例的原理的各种方式中的一些，并且描述实施例旨在包括所有这些方面及其等同物。
附图说明
图1示出了根据本公开的一个方面的示例性通信系统的框图。
图2示出了根据本公开的另一方面的另一示例性通信系统的框图。
图3示出了根据本公开的另一方面的示例性传输驱动器的示意图。
图4示出了根据本公开的另一方面的示例性共模传感器、偏置发生器(具有阈值补偿)和偏置升压电路的示意图。
图5示出了根据本公开的另一方面的示例性多路复用器的示意图。
图6示出了根据本公开的另一方面的示例性偏置电压发生器的示意图。
图7示出了根据本公开的另一方面的示例性阻抗调节电路的示意图。
图8示出了根据本公开的另一方面的示例性加重均衡器的示意图。
图9A-9H示出了根据本公开的另一方面的不同的示例性上电序列配置中的偏置发生器、偏置升压电路和多路复用器的示意图。
图10示出了根据本公开的另一方面的生成输出数据信号的示例性方法的流程图。
具体实施方式
以下结合附图阐述的详细描述旨在作为各种配置的描述，而非旨在表示可以实现本文中描述的概念的仅有配置。详细描述包括具体细节以便提供对各种概念的透彻理解。然而，对于本领域技术人员来说很清楚的是，可以在没有这些具体细节的情况下实现这些概念。在一些实例中，以框图形式示出了公知的结构和组件，以避免模糊这些概念。
高清晰度多媒体接口(HDMI)是用于从HDMI数据源(例如，数字视频记录器(DVR)、光盘播放器、智能手机等)向HDMI数据宿(例如，电视、显示器、投影仪、DVR等)传输多媒体数据(例如，视频和/或音频)的广泛使用的接口。HDMI数据源经由HDMI电缆向HDMI数据宿传输多媒体数据。通常，HDMI电缆的一端连接到HDMI数据源处的HDMI端口。HDMI电缆的另一端连接到HDMI数据宿处的HDMI端口。
如上所述，一些HDMI数据源具有小的形状因子，诸如智能电话。这种小型设备通常没有容纳诸如通用串行总线(USB)端口和HDMI端口等多个数据端口的空间。因此，最近引入了桥接芯片以将USB端口操作为HDMI端口。这允许利用诸如单个USB端口等更少的端口来实现小型设备，并且使其能够经由USB端口向HDMI源传输HDMI数据。
在典型的HDMI源到HDMI宿连接中，HDMI数据宿经由HDMI电缆为HDMI数据源的传输驱动器提供外部电源电压。HDMI数据宿处的外部电源电压基本为3.3V。然而，桥接芯片提供约为1.8V的外部电源电压。因此，为了适应两种不同的电源电压情境，HDMI数据源可以包括被设计为在1.8V电源电压下操作的传输驱动器、以及被设计为在3.3V电源电压下操作的另一传输驱动器。然而，为HDMI数据源提供两种类型的传输驱动器是昂贵的，更复杂的并且通常是不方便的。
因此，本公开的一个方面是提供一种能够在各种外部电源电压下操作的HDMI传输驱动器，包括由HDMI数据宿提供的3.3V和由桥接芯片提供的1.8V。外部电源电压中的“外部”一词是电源电压在传输驱动器外部生成。
由于在从源到宿的HDMI数据传输中使用高数据速率，这种HDMI传输驱动器应当使用薄氧化物晶体管来处理例如每秒六(6)吉比特(Gbps)的数据率。然而，跨这种薄氧化物晶体管的任何端子的安全最大电压通常较低，例如1.0V。因此，本文中描述的HDMI传输驱动器提供利用从经由传输驱动器的差分输出接收的外部电源电压导出的电压来偏置的过压保护晶体管。因此，HDMI传输驱动器包括用于针对基于正在使用哪个外部电源电压来设置保护晶体管的偏置电压的电路系统。
附加地，HDMI传输驱动器使用来自主机HDMI源设备的内部电源电压。为了正常操作(本文中称为“功能操作”)，HDMI传输驱动器根据HDMI源设备的配置，使用来自HDMI数据宿(例如，3.3V)或桥接芯片(1.8V)的内部电源电压和外部电源电压。内部和外部电源电压可以在不同时间可用于HDMI传输驱动器。因此，HDMI传输驱动器被配置为基于内部和外部电源电压的不同上电序列来操作安全区域中的晶体管。
附加地，HDMI传输驱动器包括用于使用控制信号设置传输驱动器的输出阻抗的阻抗调节电路。此外，HDMI传输驱动器包括用于向传输输出信号提供可配置的加重程度的加重均衡器，由此加重均衡器包括利用基于外部电源电压(例如，3.3V或1.8V)的电压而偏置的过压保护晶体管。
下面提供实现前述概念的传输驱动器的示例。
图1示出了根据本公开的一个方面的示例性HDMI通信系统100的框图。HDMI通信系统100涉及本文中公开的HDMI传输驱动器何时被配置为在由HDMI宿提供的外部3.3V电源电压下操作。
具体地，HDMI通信系统100包括经由HDMI电缆130耦合到HDMI数据宿设备150的HDMI数据源设备110。HDMI源设备110包括耦合到HDMI电缆130的一端的HDMI端口115。类似地，HDMI宿设备150包括耦合到HDMI电缆130的另一端的HDMI端口155。
HDMI源设备110包括HDMI传输(TX)驱动器120(也称为传输器)，HDMI传输驱动器120被配置为接收输入差分数据信号Vin_p/Vin_n并且基于输入差分数据信号Vin_p/Vin_n生成传输差分数据信号txp/txn。HDMI传输驱动器120经由HDMI电缆130从HDMI宿设备150处的3.3V电压源接收外部电源电压。由于HDMI传输设备120被配置为在不同电源电压下操作，因此HDMI传输设备120被配置为接收指示要在其下进行操作的外部电源电压配置的配置信号“Config”。在该示例中，Config信号指示HDMI传输驱动器120要基于3.3V外部电源电压源来操作。Config信号可以由HDMI源设备110中的固件生成。
HDMI宿设备150包括电源电压发生器160，电源电压发生器160包括3.3V源和耦合到HDMI电缆130的差分数据传输线的一对电阻器R。电源电压3.3V经由这对电阻器R和HDMI电缆130的差分数据传输线被发送到HDMI传输驱动器120。类似地，传输差分信号txp/txn经由HDMI电缆130的差分传输线从HDMI源设备110传输到HDMI宿设备150。HDMI宿设备150还包括被配置为接收传输差分信号txp/txn并且从其生成输出差分信号Vou_p/Vou_n的HDMI接收器(RX)165。
图2示出了根据本公开的另一方面的示例性HDMI通信系统200的框图。HDMI通信系统200涉及本文中公开的HDMI传输驱动器何时被配置为在由桥接芯片提供的外部1.8V电源电压下操作。
具体地，系统200包括经由传输介质230耦合到HDMI数据宿设备150的HDMI数据源设备210。HDMI源设备210包括耦合到传输介质230的一端的非HDMI端口215(例如，USB端口)。类似地，HDMI宿设备150包括耦合到传输介质230的另一端的HDMI端口155。
HDMI源设备210包括先前讨论的HDMI传输驱动器120。在该配置中，HDMI传输驱动器120从位于HDMI传输驱动器120与非HDMI端口215之间的桥接芯片225接收1.8V电源电压。桥接芯片225将经由传输介质230从HDMI宿设备150接收的3.3V电源电压转换为1.8V电源电压，以供传输驱动器120使用。在这方面，由HDMI传输驱动器120接收的Config信号指示HDMI传输驱动器要在1.8V电源电压下操作。由HDMI传输驱动器120生成的传输差分信号txp/txn经由桥接芯片225、非HDMI端口215和传输介质230被发送到HDMI宿设备150。
图3示出了根据本公开的另一方面的示例性HDMI传输驱动器300的示意图。HDMI传输驱动器300可以是先前讨论的HDMI传输驱动器120的示例性详细实现。
具体地，HDMI传输驱动器300包括被配置为处理(例如，放大)输入差分数据信号Vin_p/Vin_n的预驱动器310。经处理的输入差分信号被施加到输入差分晶体管M31和M32的相应控制端子(例如，栅极)。晶体管M31和M32每个可以被配置为n沟道金属氧化物半导体(NMOS)场效应晶体管(FET)。附加地，为了实现高数据传输速率(例如，六(6)Gbps)，晶体管M31和M32每个被配置为具有相对较薄的栅极氧化物。由于薄氧化物，晶体管M31和M32可以以跨任何端子的不超过1.0V的电压安全地操作。
基于该配置，HDMI传输驱动器300可以在输出端子outp和outn处从例如3.3V电源电压源(如关于通信系统100所讨论的)或1.8V电源电压源(如关于通信系统200所讨论的)接收外部电源电压。由于输入晶体管M31和M32的相对较高的电源电压(例如，高达基本上3.3V或1.8V)和低的电压额定值(例如，1.0V)，HDMI传输驱动器300还包括过压保护晶体管M33-M36。晶体管M33-M36每个可以被配置为NMOS FET。附加地，由于晶体管M33-M36保持基本上静态(例如，以基本上恒定的偏置电压vbias1和vbias2偏置)，它们每个可以被配置为具有相对厚的栅极氧化物而不影响传输驱动器300的高数据速率性能。例如，由于较厚的氧化物，晶体管M33-M36可以以跨任何端子的不超过2.0V的电压安全地操作。
传输驱动器300包括耦合在输入晶体管M31和M32与较低电压轨(例如，地)之间的可配置电流源312。因此，晶体管M35、M33和M31串联耦合在负输出端子outn与电流源312之间。类似地，晶体管M36、M34和M32串联耦合在正输出端子outp与电流源312之间。
电流源312被配置为基于Config信号接收用于设置通过晶体管(M35、M33和M31)和(M36、M34和M32)的电流的电流设置信号Swing_code<m:0>。Swing_code<m:0>控制由传输驱动器300生成的输出(传输)差分信号txp/txn的摆动。信号Swing_code<m:0>和所得到的电流可以基于传输驱动器300的配置(例如，它被配置为从3.3V电源电压源还是1.8V电源电压源接收电源电压)而不同。
HDMI传输驱动器300包括用于为晶体管M35和M36的控制端子(例如，栅极)生成第一偏置电压vbias1的第一偏置电压发生器320、以及用于为晶体管M33和M34的控制端子(例如，栅极)生成第二偏置电压vbias2的第二偏置电压发生器330。
如前所述，输入晶体管M31和M32是薄氧化物器件；并且因此，只能容忍跨任何端子的1.0V的最大电压。因此，第二偏置电压发生器330的一个目的是生成偏置电压vbias2，使得输入晶体管M31和M32的漏极保持略低于1.0V。由于晶体管M33和M34的栅极处的电压是高于晶体管M31和M32的漏极处的电压的阈值电压(例如，0.4V)，所以第二偏置电压发生器330被配置为以约为1.3V至1.4V的基本上恒定的电压生成vbias2。此外，第二偏置电压发生器330包括阈值电压补偿以生成第二偏置电压vbias2，使得晶体管M31和M32的漏极处的电压保持略低于1.0V，即使器件的阈值电压由于工艺变化而变化。
此外，如前所述，晶体管M33-M36是厚氧化物器件；并且因此，可以容忍跨任何端子的2.0V的最大电压。因此，第一偏置电压发生器320的一个目的是生成第一偏置电压vbias1，使得对于输出端子outp和outn处的电源电压高达3.3V或1.8V的情况，晶体管M33-M36的跨任何端子的电压保持在2.0V以下。在这方面，第一偏置电压发生器320基于输出端子outp和outn处的电源电压生成偏置电压vbias1。
对于输出端子outp/outn处的电源电压高达3.3V(或者由于HDMI数据宿处的跨电阻器R的IR损失而略低)的情况，第一偏置电压发生器320被配置为生成基本上为1.9V的vbias1。在这种情况下，晶体管M35和M36的源极经受的电压是低于1.9V的阈值电压，例如约1.5V。因此，跨晶体管M33和M34的漏极和源极的电压约为0.5V至0.6V；从而保持这些晶体管M33和M34不受大于2.0V的过压的影响。
再次，由于晶体管M35和M36的源极经受约1.5V的电压，并且输出端子处的电压最大为3.3V，所以晶体管M35和M36的漏极和源极处的电压基本上为1.8V或更低；从而保持这些晶体管不受大于2.0V的过压的影响。
对于输出端子outp/outn处的电源电压高达基本上1.8V的情况，第一偏置电压发生器320被配置为以约1.6V生成vbias1。在这种情况下，晶体管M35和M36的源极经受低于1.6V的阈值电压的电压，例如约1.2V。因此，跨晶体管M33和M34的漏极和源极的电压约为0.4V；从而保持这些晶体管免受为2.0V的过压的影响。
再次，由于晶体管M35和M36的源极经受约1.2V的电压，并且输出端子处的电压最大为1.8V，所以跨晶体管M35和M36的漏极和源极的电压约为0.6V；从而保持这些晶体管免受为2.0V的过压的影响。
为了基于输出端子outp/outn处的电源电压生成偏置电压vbias1，第一偏置电压发生器320包括共模传感器322、偏置发生器(具有阈值补偿)324、偏置升压电路326和多路复用器328。
共模传感器322被配置为基于传输驱动器300的输出端子outp和outn处的电源电压来生成共模电压VCM。例如，对于电源电压为3.3V的情况，共模传感器322被配置为生成基本为2.7V的VCM。对于电源电压为1.8V的情况，共模传感器322被配置为生成基本上为1.2V的VCM。
偏置发生器324被配置为基于共模电压VCM生成第一未经选择的偏置电压V1。对于外部电源电压为3.3V的情况，第一未经选择的偏置电压V1约为2.7V。对于外部电源电压为1.8V的情况，第一未经选择的偏置电压V1约为1.2V。偏置发生器324包括用于生成V1以跟踪由于工艺变化引起的器件的阈值变化的阈值补偿。
偏置升压电路326被配置为对第一未经选择的偏置电压V1进行升压，以生成第二未经选择的偏置电压V2(例如，V2>V1)。第二未经选择的偏置电压V2仅与外部电源电压为1.8V的情况有关。在这种情况下，第二未经选择的偏置电压V2约为1.6V。
多路复用器328基于Config信号来输出第一未经选择的偏置电压V1或第二未经选择的偏置电压V2。如果Config信号指示外部电源电压源是3.3V源，则多路复用器328输出第一未经选择的偏置电压V1(例如，1.9V)作为晶体管M35和M36的栅极的偏置电压vbias1。另一方面，如果Config信号指示外部电源电压源是1.8V源，则多路复用器328输出第二未经选择的偏置电压V2(例如，1.6V)作为晶体管M35和M36的栅极的偏置电压vbias1。
对于输出阻抗控制，传输驱动器300还包括耦合到正输出端子子outp和负输出端子outn的阻抗调节电路340。阻抗调节电路340被配置为接收用于设置传输驱动器300的输出阻抗的阻抗控制信号Imp<n:0>。如本文中更详细地讨论的，阻抗调节电路340可以被配置为耦合在输出端子outp和outn之间的可变电阻器。
此外，为了提供对输出差分信号txp/txn的加重均衡，传输驱动器300还包括延迟电路360和加重均衡器350。延迟电路360被配置为接收输入差分信号Vin_p/Vin_n并且由此生成延迟的输入差分信号Vin_p_d/Vin_n_d。例如，延迟电路360可以被配置为根据需要将输入差分信号Vin_p/Vin_n延迟0.5到1.0个单位间隔(UI)的量。
加重均衡器350被配置为接收延迟的输入差分信号Vin_p_d/Vin_n_d和加重控制信号Emp_code<m:0>，并且基于这些接收的信号将加重均衡施加到输出差分信号txp/txn。加重控制信号Emp_code<m:0>控制施加到输出差分信号txp/txn的加重的量(例如，输出差分数据信号txp/txn的转变的斜率)。
图4示出了根据本公开的另一方面的示例性共模传感器410、偏置发生器(具有阈值补偿)420和偏置升压电路430的示意图。共模传感器410、偏置发生器(具有阈值补偿)420和偏置升压电路430可以是先前讨论的共模传感器320、偏置发生器(具有阈值补偿)324和偏置升压电路326的示例性详细实现。
共模传感器410包括一对电阻器R41和R42，电阻器R41和R42的相应的第一端耦合到传输驱动器300的输出端子outn和outp并且相应的第二端在公共节点处耦合在一起。电阻器R41和R42对输出端子outn和outp处的电压进行平均，以在公共节点处生成感测到的共模电压VCM。
偏置发生器420包括分压器，该分压器具有与二极管连接的晶体管M43串联耦合在公共节点与较低电压轨(例如，地)之间的电阻器R43、R44和R45。晶体管M41(例如，p沟道金属氧化物半导体(PMOS)FET)与电阻器R43并联耦合，并且包括被配置为基于共模电压VCM和内部电压VS2(在HDMI数据源设备处生成的)接收电压
Figure BDA0002048721970000111
的控制端子(例如，栅极)。
例如，在功能模式下，内部电压VS2可以处于电压域中，其中低逻辑电压和高逻辑电压基本上为0V和1.65V/1.8V。电压
Figure BDA0002048721970000112
可以处于电压域中，其中低逻辑电压和高逻辑电压基本上为VCM-2V(厚氧化物FET的击穿电压)和VCM。在功能模式下，电压
Figure BDA0002048721970000113
在逻辑上跟随电压
Figure BDA0002048721970000116
该电压
Figure BDA0002048721970000115
是电压VS2的互补。在功能模式下，如果Config信号指示所接收的电源电压来自外部3.3V电源电压源，则电压VS2为低逻辑电压；如果Config信号指示所接收的电源电压来自外部1.8V电源电压源，则电压VS2为高逻辑电压。
偏置发生器420还包括与电阻器R43并联耦合的另一晶体管M42(例如，PMOS FET)。晶体管M42包括被配置为接收驱动器使能信号或电压V_EN的控制端子(例如，栅极)。如果传输驱动器300被使能(例如，电流源312根据Swing_code<m:0>信号生成电流)，则驱动器使能电压V_EN在逻辑上为高。相反，如果传输驱动器300未被使能(例如，电流源312关闭)，则驱动器使能电压V_EN在逻辑上为低。第一未经选择的偏置电压V1在电阻器R43和R44之间的节点处被生成。二极管连接的晶体管M43向第一未经选择的偏置电压V1提供阈值电压补偿(例如，电压V1随晶体管M43的阈值电压而变化)。
偏置升压电路430包括串联耦合在内部电压轨VINT1与较低电压轨(例如，地)之间的电流源ibias和晶体管(PMOS)M45。偏置升压电路430还包括耦合在内部电压轨VINT1与晶体管M45之间的晶体管M44。第一未经选择的偏置电压V1被施加到晶体管M44和M45的栅极。第二未经选择的偏置电压V2在晶体管M45的较高端子(例如，源极)处被生成，该电压基本上为高于第一未经选择的偏置电压V1的阈值电压。
下面参考图9A-9H更详细地讨论偏置发生器420和偏置升压电路430的操作。
图5示出了根据本公开的另一方面的示例性多路复用器500的示意图。多路复用器500可以是先前讨论的多路复用器328的示例性详细实现。
多路复用器500包括与晶体管M52(例如，NMOS FET)并联耦合的晶体管M51(例如，PMOS FET)。晶体管M51和M52包括耦合在一起并且被配置为接收第二未经选择的偏置电压V2的第一组端子。晶体管M51包括被配置为接收内部电压
Figure BDA0002048721970000121
的控制端子(例如，栅极)。晶体管M52包括被配置为接收第一未经选择的偏置电压V1的控制端子(例如，栅极)。晶体管M51和M52包括耦合在一起的第二组端子。
多路复用器500包括与第四晶体管M54(例如，NMOS FET)串联耦合在产生第一未经选择的偏置电压V1的节点与较低电压轨(例如，地)之间的第三晶体管M53(例如，PMOSFET)。晶体管M53和M54包括被配置为接收内部电压VS2的控制端子(例如，栅极)。
多路复用器500还包括耦合在晶体管M51和M52的第二组端子与多路复用器(例如，其中生成偏置电压vbias1)的输出之间的第五晶体管M55(例如，PMOS FET)。晶体管M55包括耦合到晶体管M53和M54之间的节点的控制端子(例如，栅极)。附加地，多路复用器500包括耦合在生成第一未经选择的偏置电压V1的节点(以及晶体管M52的栅极)与多路复用器的输出之间的第六晶体管M56(例如，PMOS FET)。晶体管M56包括被配置为接收内部电压VS2的控制端子(例如，栅极)。
下面参考图9A-9H更详细地讨论多路复用器的操作。
图6示出了根据本公开的另一方面的示例性偏置电压发生器600的示意图。偏置电压发生器600可以是先前讨论的第二偏置电压发生器330的示例性详细实现。
偏置电压发生器600包括串联耦合在内部电压轨VINT1与较低电压轨(例如，地)之间的电流源Vfix/R1、电阻器R2和二极管连接的晶体管M6(例如，NMOS FET)。第二偏置电压vbias2在电流源Vfix/R1与电阻器R2之间的节点处被生成。二极管连接的晶体管M6向偏置电压vbias2提供阈值电压补偿(例如，电压V2随晶体管M6的阈值电压而变化)。第二偏置电压vbias2也基本上与处理无关，因为它取决于电阻器比率R2/R1。如上所述，偏置电压发生器600可以被配置为生成基本上为1.4V的偏置电压vbias2，以保护输入晶体管M31和M32免受其跨任何端子的大于1.0V的过压应力的影响。
图7示出了根据本公开的另一方面的示例性阻抗调节电路700的示意图。阻抗调节电路700可以是先前讨论的阻抗调节电路340的示例性更详细的实现。
具体地，阻抗调节电路700包括被配置为耦合在传输驱动器300的输出端子outn和outp之间的一组N个可选择的电阻器分支的可变电阻器。每个可选择的电阻器分支包括耦合在具有基本上相同电阻的两个电阻器之间的切换器件(例如，NMOS FET)。
例如，如图所示，第一可选择的电阻器分支包括串联耦合在传输驱动器300的输出端子outn和outp之间的第一电阻器R71、晶体管M71和第二电阻器R71。类似地，第N可选择的电阻器分支包括串联耦合在输出端子outn和outp之间的第一电阻器R7N、晶体管M7N和第二电阻器R7N。晶体管M71至M7N的导通和截止状态分别由栅极电压VI1至VIN控制。
阻抗调节电路700包括被配置为接收阻抗控制信号Imp<n:0>、并且从中生成该组栅极电压VI1至VIN的代码到电压发生器710。例如，如果控制信号Imp<n:0>需要相对较高的输出阻抗，则代码到电压发生器710生成该组栅极电压VI1至VIN，以导通相对较少数目的晶体管M71至M7N。另一方面，如果控制信号Imp<n:0>需要相对较低的输出阻抗，则代码到电压发生器710生成该组栅极电压VI1至VIN，以导通相对较大数目的晶体管M71至M7N。
图8示出了根据本公开的另一方面的示例性加重均衡器800的示意图。加重均衡器800可以是先前讨论的加重均衡器350的示例性详细实现。
加重均衡器800包括被配置为处理(例如，放大器)延迟的输入差分信号Vin_p_d/Vin_n_d的预驱动器810。经处理的延迟的输入差分信号分别施加到输入差分晶体管M81和M82(例如，NMOS FET)的栅极。输入差分晶体管M81和M82可以具有与输入差分晶体管M31和M32类似的相对薄的栅极氧化物。
加重均衡器800可以类似于传输驱动器300来配置，并且包括过压保护晶体管M83-M86(例如，NMOS FET)和可配置电流源812。晶体管M83-M86可以具有相对厚的栅极氧化物，类似于晶体管M33-M36。晶体管M85、M83和M81串联耦合在传输驱动器300的正输出端子outp与电流源812之间。类似地，晶体管M86、M84和M82串联耦合在传输驱动器300的负输出端子outn与电流源812之间。
如上所述，输入晶体管M81和M82可以被配置为薄氧化物器件，并且过压保护晶体管M83-M86可以被配置为厚氧化物器件。为了保护这些晶体管免受过压情况的影响，类似于传输驱动器300的晶体管M31-M36，第一偏置电压vbias1被施加到晶体管M85和M86的栅极，并且第二偏置电压vbias2被施加到晶体管M83和M84的栅极。
提供给传输驱动器300的输出差分信号txp/txn的加重程度由可配置电流源812通过晶体管M81-M86生成的电流来控制。加重控制信号Emp_code<m:0>施加到可配置电流源812以控制通过晶体管M81-M86的电流；并且因此，设置施加到传输驱动器300的输出差分信号txp/txn的期望的加重。
图9A-9H示出了根据本公开的另一方面的不同的上电序列配置中的偏置发生器420、偏置升压电路430和多路复用器500的示意图。根据内部电压(VINT1、VINT2、VS2和
Figure BDA0002048721970000151
)和外部电源电压(3.3V或1.8V和
Figure BDA0002048721970000152
)的存在顺序，这些电路以特定方式偏置。偏置配置的目的是在所有电压上电序列下适当地生成第一偏置电压vbias1，以便保护传输驱动器300的晶体管M31-M36免受过压情况的影响。
特别地，图9A涉及偏置配置900，其中传输驱动器300处于功能模式，以基于输入差分信号Vin_p/Vin_n生成输出传输差分数据信号txp/txn。附加地，偏置配置900还涉及Config信号指示外部电源电压由HDMI数据宿设备处的3.3V电源电压源提供的情况。在这样的配置900中，传输驱动器300的输出端子outp/outn耦合到外部电源电压源，内部电压被生成，并且可配置电流源312被使能。
因为Config信号指示外部电源电压源是3.3V源，所以内部电压VS2和
Figure BDA0002048721970000153
分别处于低逻辑电压和高逻辑电压(例如，0V和1.65/1.8V)。其他内部电压VINT1和VINT2分别处于1.65/1.8V和1.3/1.4V。在功能模式下，电压
Figure BDA0002048721970000154
在逻辑上与内部电压
Figure BDA0002048721970000155
相同，但是在VCM-2V(厚氧化物FET的击穿电压)到VCM电压域。由于内部电压
Figure BDA0002048721970000156
处于高逻辑电压，因此
Figure BDA0002048721970000157
处于基本上为VCM电平(例如，2.7V)的高逻辑电压。
关于偏置发生器420，晶体管M41的栅极处的高逻辑电压
Figure BDA0002048721970000158
引起该晶体管截止。因此，第一未经选择的偏置电压V1可以基本上由以下关系式确定：
Figure BDA0002048721970000161
以上等式中的0.4V是跨二极管连接的晶体管M43的电压。电阻器R43、R44和R45可以被配置为生成基本上为1.9V的第一未经选择的偏置电压V1。
关于偏置升压电路430，第一未经选择的偏置电压V1被施加到晶体管M44和M45的栅极。因此，基本上为1.9V的电压V1使NMOS晶体管M44导通并且使PMOS晶体管M45截止。PMOS晶体管M46是图4所示的电流源ibias的示例，并且包括由1.3/1.4V的内部电压VINT2偏置的栅极。结果，第二未经选择的偏置电压V2基本上上升至为1.65/1.8V的内部电压VINT1。
关于多路复用器500，第一未经选择的偏置电压V1也被施加到NMOS晶体管M52的栅极。内部电压
Figure BDA0002048721970000162
被施加到PMOS晶体管M51的栅极。由于电压V1基本上为1.9V，所以NMOS晶体管M52导通。由于内部电压
Figure BDA0002048721970000163
为1.65/1.8V，所以PMOS晶体管M51截止。结果，1.65/1.8V的第二未经选择的偏置电压V2经由NMOS晶体管M52被施加到PMOS晶体管M55的源极。
第一未经选择的偏置电压V1也被施加到PMOS晶体管M53的源极。内部电压VS2被施加到PMOS晶体管M53和NMOS晶体管M54的栅极。由于当外部电源电压为3.3V时，内部电压VS2处于基本上为0V的低逻辑电压，因此PMOS晶体管M53导通并且NMOS晶体管M54截止。因此，1.9V的第一未经选择的偏置电压V1经由PMOS晶体管M53被施加到PMOS晶体管M55的栅极。结果，PMOS晶体管M55截止。
第一未经选择的偏置电压V1也被施加到PMOS晶体管M56的源极。内部电压VS2被施加到PMOS晶体管M56的栅极。由于当外部电源电压为3.3V时，内部电压VS2处于基本上为0V的低逻辑电压，因此PMOS晶体管M56导通。因此，第一未经选择的偏置电压V1经由PMOS晶体管M56被施加到多路复用器500的输出，以生成基本上为1.9V的偏置电压vbias1。由于PMOS晶体管M55截止，晶体管M55将内部电源电压轨VINT1与偏置电压Vbias1隔离。
图9B涉及偏置配置910，其中传输驱动器300未连接到外部电源电压源，传输驱动器电流源312关闭，并且内部电压被生成。附加地，偏置配置910还涉及Config信号指示外部电源电压由HDMI数据宿设备处的3.3V电源电压源提供的情况。因此，偏置配置910涉及HDMI数据源设备未连接到HDMI数据宿设备的情况。在这种情况下，信号检测电路(未示出)可以响应于在跨传输驱动器300的输出端子outp/outn未检测到电源电压而禁用传输驱动器300的可配置电流源312。
因为Config信号指示外部电源电压由3.3V源提供，所以内部电压VS2和
Figure BDA0002048721970000171
分别处于低逻辑电压和高逻辑电压(例如，0V和1.65/1.8V)。其他内部电压VINT1和VINT2分别处于1.65/1.8V和1.3/1.4V。电压
Figure BDA0002048721970000172
基本上处于VCM，因为当传输驱动器300的电流源312关闭时，用于将
Figure BDA0002048721970000173
转换为
Figure BDA0002048721970000174
的电平移位器(未示出)不可操作。在这种情况下，VCM(以及
Figure BDA0002048721970000175
)基本上为断开/0V，因为传输驱动器300的输出端子outp和outn没有耦合到3.3电源电压源。
关于偏置发生器420，由于VCM是断开/0V，所以没有用于生成第一未经选择的偏置电压V1的电压源。因此，第一未经选择的偏置电压V1也处于断开/0V。
关于偏置升压电路430，第一未经选择的偏置电压V1被施加到晶体管M44和M45的栅极。因此，处于断开/0V的电压V1使NMOS晶体管M44截止并且使PMOS M45导通。结果，由于电流源晶体管M46，第二未经选择的偏置电压V2可以达到约0.5V的小电压。
关于多路复用器500，第一未经选择的偏置电压V1也被施加到NMOS晶体管M52的栅极。内部电压
Figure BDA0002048721970000176
被施加到PMOS晶体管M51的栅极。由于电压V1处于断开/0V，所以NMOS晶体管M52截止。由于内部电压
Figure BDA0002048721970000181
处于1.65/1.8V，所以PMOS晶体管M51也截止。结果，0.5V的第二未经选择的偏置电压V2没有被施加到PMOS晶体管M55的源极。
第一未经选择的偏置电压V1也被施加到PMOS晶体管M53的源极。内部电压VS2被施加到PMOS晶体管M53和NMOS晶体管M54的栅极。由于第一未经选择的偏置电压V1处于断开/0V，因此没有用于PMOS晶体管M55的栅极的电压源。由于没有用于PMOS晶体管M55的源极的电压源，所以PMOS晶体管M55截止。
第一未经选择的偏置电压V1也被施加到PMOS晶体管M56的源极。内部电压VS2被施加到PMOS晶体管M56的栅极。由于第一未经选择的偏置电压V1处于断开/0V，因此没有用于PMOS晶体管M56的电压源。因此，PMOS晶体管M56也截止。由于PMOS晶体管M55和M56都截止，所以多路复用器500的输出为偏置电压Vbias1产生断开/0V。这防止了当输出端子outp/outn没有耦合到3.3V电源电压源时，传输驱动器300的晶体管M31-M36上的任何过压应力。
图9C涉及偏置配置920，其中尚未生成内部电压VINT1、VINT2、VS1、
Figure BDA0002048721970000182
和V_EN，传输驱动器300的输出端子outp/outn耦合到3.3电源电压源，并且可配置电流源312不产生电流(例如，V_EN处于低逻辑电压)。因此，内部电压VINT1、VINT2、VS1、
Figure BDA0002048721970000183
和V_EN都基本上为0V。
电压
Figure BDA0002048721970000184
基本上处于VCM，因为当传输驱动器300的电流源312关闭时，用于将
Figure BDA0002048721970000185
转换为
Figure BDA0002048721970000186
的电平移位器(未示出)不可操作。在这种情况下，VCM(以及
Figure BDA0002048721970000187
)基本上为3.3V，因为传输驱动器300的输出端子outp和outn耦合到3.3电源电压源，并且HDMI数据宿设备处的跨电阻器R没有发生IR损耗，因为传输驱动器300的电流源312关闭。
关于偏置发生器420，晶体管M41的栅极处的高逻辑电压
Figure BDA0002048721970000188
引起该晶体管截止。驱动器使能信号V_EN的低逻辑电压引起PMOS晶体管M42导通，并且使电阻器R45短路。因此，第一未经选择的偏置电压V1可以基本上由以下关系式给出：
Figure BDA0002048721970000191
同样，以上等式中的0.4V是二极管连接的晶体管M43两端的电压。电阻器R43和R44可以被配置为生成基本上为1.9V的第一未经选择的偏置电压V1。
关于偏置升压电路430，第一未经选择的偏置电压V1被施加到晶体管M44和M45的栅极。由于内部电源电压VINT1基本上为0V，所以没有用于晶体管M44和M46的电压源。结果，第二未经选择的偏置电压V2也基本上为0V。类似地，由于PMOS晶体管M45的源极基本上为0V，所以PMOS晶体管M45也截止。
关于多路复用器500，第一未经选择的偏置电压V1也被施加到NMOS晶体管M52的栅极。内部电压
Figure BDA0002048721970000192
被施加到PMOS晶体管M51的栅极。由于第二未经选择的偏置电压V2基本上为0V，所以没有用于晶体管M51和M52的电压源。因此，晶体管M51和M52截止。
第一未经选择的偏置电压V1也被施加到PMOS晶体管M53的源极。内部电压VS2被施加到PMOS晶体管M53和NMOS晶体管M54的栅极。由于内部电压VS2处于为0V的逻辑低电压，所以PMOS晶体管M53导通并且NMOS晶体管M54截止。因此，1.9V的第一未经选择的偏置电压V1经由PMOS晶体管M53被施加到PMOS晶体管M55的栅极。由于这个以及晶体管M51和M52截止的事实，PMOS晶体管M55截止。
第一未经选择的偏置电压V1也被施加到PMOS晶体管M56的源极。内部电压VS2被施加到PMOS晶体管M56的栅极。由于内部电压VS2处于基本上为0V的低逻辑电压，因此PMOS晶体管M56导通。因此，第一未经选择的偏置电压V1经由PMOS晶体管M56被施加到多路复用器500的输出，以生成基本上为1.9V的偏置电压vbias1。由于PMOS晶体管M55截止，所以晶体管M55将内部电源电压轨VINT1与偏置电压Vbias1隔离。偏置电压vbias1处于1.9V保护晶体管M31-M36免受否则将由传输驱动器300的输出端子outp/outn处的3.3V引起的过压应力的影响。
图9D涉及偏置配置930，其中传输驱动器300的电流源312关闭，内部电压VINT1、VINT2、VS1、
Figure BDA0002048721970000202
和V_EN被生成，并且传输驱动器300的输出端子outp和outn耦合到3.3电源电压源。
因为Config信号指示外部电源电压源是3.3V源，所以内部电压VS2和
Figure BDA0002048721970000203
分别处于低逻辑电压和高逻辑电压(例如，0V和1.65/1.8V)。其他内部电压VINT1和VINT2分别处于1.65/1.8V和1.3/1.4V。
电压
Figure BDA0002048721970000204
基本上处于VCM，因为当传输驱动器300的电流源312关闭时，用于将
Figure BDA0002048721970000205
转换为
Figure BDA0002048721970000206
的电平移位器(未示出)不可操作。在这种情况下，VCM(以及
Figure BDA0002048721970000207
)基本上为3.3V，因为传输驱动器300的输出端子outp和outn耦合到3.3电源电压源，并且在HDMI数据宿设备处的跨电阻器R没有发生IR损耗，因为传输驱动器300的电流源312关闭。
关于偏置发生器420，晶体管M41的栅极处的高逻辑电压
Figure BDA0002048721970000208
引起该晶体管截止。驱动器使能信号V_EN的低电压引起PMOS晶体管M42导通，并且使电阻器R45短路。因此，第一未经选择的偏置电压V1可以基本上由以下关系式给出：
Figure BDA0002048721970000201
同样，以上等式中的0.4V是跨二极管连接的晶体管M43的电压。电阻器R43和R44可以被配置为生成基本上为1.9V的第一未经选择的偏置电压V1。
关于偏置升压电路430，第一未经选择的偏置电压V1被施加到晶体管M44和M45的栅极。因此，基本上为1.9V的电压V1使NMOS晶体管M44导通并且使PMOS晶体管M45截止。结果，第二未经选择的偏置电压V2基本上上升至1.65/1.8V的内部电压VINT1。
关于多路复用器500，第一未经选择的偏置电压V1也被施加到NMOS晶体管M52的栅极。内部电压
Figure BDA0002048721970000211
被施加到PMOS晶体管M51的栅极。由于电压V1基本上为1.9V，所以NMOS晶体管M52导通。由于内部电压
Figure BDA0002048721970000212
为1.65/1.8V，所以PMOS晶体管M51截止。结果，1.65/1.8V的第二未经选择的偏置电压V2经由NMOS晶体管M52被施加到PMOS晶体管M55的源极。
第一未经选择的偏置电压V1也被施加到PMOS晶体管M53的源极。内部电压VS2被施加到PMOS晶体管M53和NMOS晶体管M54的栅极。由于当外部电源电压为3.3V时，内部电压VS2处于为0V的低逻辑电压，所以PMOS晶体管M53导通并且NMOS晶体管M54截止。因此，1.9V的第一未经选择的偏置电压V1经由PMOS晶体管M53被施加到PMOS晶体管M55的栅极。结果，PMOS晶体管M55截止。
第一未经选择的偏置电压V1也被施加到PMOS晶体管M56的源极。内部电压VS2被施加到PMOS晶体管M56的栅极。由于当外部电源电压为3.3V时，内部电压VS2处于为0V的低逻辑电压，因此PMOS晶体管M56导通。因此，第一未经选择的偏置电压V1经由PMOS晶体管M56被施加到多路复用器500的输出，以生成基本上为1.9V的偏置电压vbias1。由于PMOS晶体管M55截止，晶体管M55将内部电源电压轨VINT1与偏置电压Vbias1隔离。偏置电压vbias1处于1.9V保护晶体管M31-M36免受否则将由传输驱动器300的输出端子outp/outn处的3.3V引起的过压应力的影响。
图9E涉及偏置配置940，其中传输驱动器300处于功能模式，以基于输入差分信号Vin_p/Vin_n生成输出差分数据信号txp/txn。另外，偏置配置940还涉及Config信号指示外部电源电压由桥接芯片处的1.8V电源电压源提供的情况。在这样的配置940中，传输驱动器300的输出端子outp/outn耦合到外部电源电压源，内部电压被生成，并且可配置电流源312被使能。
因为Config信号指示外部电源电压源是1.8V源，所以内部电压VS2和
Figure BDA0002048721970000221
分别处于高逻辑电压和低逻辑电压(例如，1.65/1.8V和0V)。其他内部电压VINT1和VINT2分别处于1.65/1.8V和1.3/1.4V。电压
Figure BDA0002048721970000222
在逻辑上与内部电压
Figure BDA0002048721970000223
相同，但是在0V至VCM电压域。由于内部电压
Figure BDA0002048721970000224
处于低逻辑电压，因此
Figure BDA0002048721970000225
也处于基本上为0V的低逻辑电压。
关于偏置发生器420，晶体管M41的栅极处的低逻辑电压
Figure BDA0002048721970000226
引起该晶体管导通，并且使电阻器R43短路。因此，第一未经选择的偏置电压V1与VCM基本上相同，在该示例中，VCM基本上为1.2V。
关于偏置升压电路430，第一未经选择的偏置电压V1被施加到晶体管M44和M45的栅极。因此，基本上为1.2V的电压V1有效地使NMOS晶体管M44导通并且有效地使PMOS晶体管M45截止。结果，第二未经选择的偏置电压V2近似处于为1.6V的内部电压VINT1。
关于多路复用器500，第一未经选择的偏置电压V1也被施加到NMOS晶体管M52的栅极。内部电压
Figure BDA0002048721970000227
被施加到PMOS晶体管M51的栅极。由于电压V1基本上为1.2V，所以NMOS晶体管M52导通。由于内部电压
Figure BDA0002048721970000228
为0V，PMOS晶体管M51导通。结果，1.6V的第二未经选择的偏置电压V2经由晶体管M51和M52被施加到PMOS晶体管M55的源极。
第一未经选择的偏置电压V1也被施加到PMOS晶体管M53的源极。内部电压VS2被施加到PMOS晶体管M53和NMOS晶体管M54的栅极。由于当外部电源电压为1.8V时，内部电压VS2处于为1.65/1.8V的高逻辑电压，因此PMOS晶体管M53截止并且NMOS晶体管M54导通。因此，PMOS晶体管M55的栅极经由PMOS晶体管M54接地(例如，0V)。结果，PMOS晶体管M55导通。因此，第二未经选择的偏置电压V2经由晶体管M55作为vbias1被施加到多路复用器500的输出。
第一未经选择的偏置电压V1也被施加到PMOS晶体管M56的源极。内部电压VS2被施加到PMOS晶体管M56的栅极。由于当外部电源电压为1.8V时，内部电压VS2处于为1.65/1.8V的高逻辑电压，因此PMOS晶体管M56截止。因此，晶体管M56将传输驱动器300的差分输出outp/outn与偏置电压vbias1隔离。
图9F涉及偏置配置950，其中传输驱动器300没有耦合到外部电源电压源，传输驱动器电流源312关闭，并且内部电压被生成。另外，偏置配置950涉及Config信号指示外部电源电压由HDMI数据源设备处的桥接芯片的1.8V电源电压源提供的情况。偏置配置950涉及桥接芯片尚未生成1.8V电源电压的情况。在这种情况下，当未检测到输出端子outp/outn处的电源电压时，信号检测电路(未示出)可以引起传输驱动器300的可配置电流源312关闭。
因为Config信号指示外部电源电压由1.8V电源提供，所以内部电压VS2和
Figure BDA0002048721970000231
分别处于高逻辑电压和低逻辑电压(例如，1.65/1.8V和0V)。其他内部电压VINT1和VINT2分别处于1.65/1.8V和1.3/1.4V。电压
Figure BDA0002048721970000232
基本上处于VCM，因为当传输驱动器300的电流源312关闭时，用于将
Figure BDA0002048721970000233
转换为
Figure BDA0002048721970000234
的电平移位器(未示出)不可操作。在这种情况下，VCM(以及
Figure BDA0002048721970000235
)基本上为断开/0V，因为传输驱动器300的输出端子outp和outn没有耦合到1.8电源电压源。
关于偏置发生器420，由于VCM是断开/0V，所以没有用于生成第一未经选择的偏置电压V1的电压源。因此，第一未经选择的偏置电压V1也处于断开/0V。
关于偏置升压电路430，第一未经选择的偏置电压V1被施加到晶体管M44和M45的栅极。因此，处于断开/0V的电压V1使NMOS晶体管M44截止并且使PMOS晶体管M45导通。结果，第二未经选择的偏置电压V2可以达到约0.5V的小电压。
关于多路复用器500，第一未经选择的偏置电压V1也被施加到NMOS晶体管M52的栅极。内部电压
Figure BDA0002048721970000241
被施加到PMOS晶体管M51的栅极。由于电压V1处于断开/0V，所以NMOS晶体管M52截止。由于内部电压
Figure BDA0002048721970000242
为0V，所以PMOS晶体管M51导通；并且将基本上0.5V的第二未经选择的偏置电压V2施加到PMOS晶体管M55的源极。
第一未经选择的偏置电压V1也被施加到PMOS晶体管M53的源极。内部电压VS2被施加到PMOS晶体管M53和NMOS晶体管M54的栅极。由于第一未经选择的偏置电压V1处于断开/0V，因此没有用于PMOS晶体管M55的栅极的电压源。由于没有用于PMOS晶体管M55的源极的电压源，所以PMOS晶体管M55导通。因此，0.5V的第二未经选择的偏置电压V2经由晶体管M55作为vbias1被施加到多路复用器500的输出。
第一未经选择的偏置电压V1也被施加到PMOS晶体管M56的源极。内部电压VS2被施加到PMOS晶体管M56的栅极。由于当外部电源电压为1.8V时内部电压VS2处于为1.65/1.8V的高逻辑电压，因此PMOS晶体管M56截止。因此，晶体管M55将传输驱动器300的差分输出outp和outn与偏置电压Vbias1隔离。
图9G涉及偏置配置980，其中尚未生成内部电压VINT1、VINT2、VS1、
Figure BDA0002048721970000243
和V_EN，传输驱动器300的输出端子outp和outn耦合到1.8V电源电压源，并且可配置电流源312被禁用。因此，内部电压VINT1、VINT2、VS1、
Figure BDA0002048721970000244
和V_EN都基本上为0V。
电压
Figure BDA0002048721970000245
基本上处于VCM，因为当传输驱动器300的电流源312关闭时，用于将
Figure BDA0002048721970000246
转换为
Figure BDA0002048721970000247
的电平移位器(未示出)不可操作。在这种情况下，VCM(以及
Figure BDA0002048721970000248
)基本上为1.8V，因为传输驱动器300的输出端子outp和outn耦合到1.8V电源电压源。
关于偏置发生器420，晶体管M41的栅极处的高逻辑电压
Figure BDA0002048721970000249
引起该晶体管截止。驱动器使能信号V_EN的低逻辑电压引起PMOS晶体管M42导通，并且使电阻器R45短路。因此，第一未经选择的偏置电压V1可以基本上由以下关系式给出：
Figure BDA0002048721970000251
同样，以上等式中的0.4V是跨二极管连接的晶体管M43的电压。电阻器R43和R44可以被配置为生成基本上为1.1V的第一未经选择的偏置电压V1。
关于偏置升压电路430，第一未经选择的偏置电压V1被施加到晶体管M44和M45的栅极。由于内部电源电压VINT1基本上为0V，所以没有用于晶体管M44和M46的电压源。因此，晶体管M44和M46截止。类似地，由于PMOS晶体管M45的源极基本上为0V，所以PMOS晶体管M45也截止。结果，第二未经选择的偏置电压V2也基本上为0V。
关于多路复用器500，第一未经选择的偏置电压V1也被施加到NMOS晶体管M52的栅极。内部电压
Figure BDA0002048721970000252
被施加到PMOS晶体管M51的栅极。由于第二未经选择的偏置电压V2基本上为0V，所以没有用于晶体管M51和M52电压源。因此，晶体管M51和M52截止。
第一未经选择的偏置电压V1也被施加到PMOS晶体管M53的源极。内部电压VS2被施加到PMOS晶体管M53和NMOS晶体管M54的栅极。由于内部电压VS2处于为0V的逻辑低电压，所以PMOS晶体管M53导通并且NMOS晶体管M54截止。因此，1.1V的第一未经选择的偏置电压V1经由PMOS晶体管M53被施加到PMOS晶体管M55的栅极。由于晶体管M51和M52截止，没有用于晶体管M55的电压源；因此，晶体管M55截止并且将内部电源VINT1和VINT2与偏置电压vbias1隔离。
第一未经选择的偏置电压V1也被施加到PMOS晶体管M56的源极。内部电压VS2被施加到PMOS晶体管M56的栅极。由于内部电压VS2处于为0V的逻辑低电压，所以PMOS晶体管M56导通。因此，第一未经选择的偏置电压V1经由PMOS晶体管M56被施加到多路复用器500的输出，以生成基本上为1.1V的偏置电压vbias1。偏置电压vbias1处于1.1V保护晶体管M31-M36(具有相对较大的裕度)免受否则可能由传输驱动器300的输出端子outp和outn处的1.8V引起的过压应力的影响。
图9H涉及偏置配置990，其中传输驱动器300的电流源312关闭，内部电压VINT1、VINT2、VS1、
Figure BDA0002048721970000262
和V_EN被生成，并且传输驱动器300的输出端子outp和outn耦合到1.8V电源电压源。
因为Config信号指示外部电源电压源是1.8V源，所以内部电压VS2和
Figure BDA0002048721970000263
分别处于高逻辑电压和低逻辑电压(例如，1.65/1.8V和0V)。其他内部电压VINT1和VINT2分别处于1.65/1.8V和1.3/1.4V。
电压
Figure BDA0002048721970000264
基本上处于VCM，因为当传输驱动器300的电流源312关闭时，用于将
Figure BDA0002048721970000265
转换为
Figure BDA0002048721970000266
的电平移位器(未示出)不可操作。在这种情况下，VCM(以及
Figure BDA0002048721970000267
)基本上为1.8V，因为传输驱动器300的输出端子outp和outn耦合到1.8电源电压源。
关于偏置生成电路420，晶体管M41的栅极处的高逻辑电压
Figure BDA0002048721970000268
引起该晶体管截止。驱动器使能信号V_EN的低逻辑电压引起PMOS晶体管M42导通，并且使电阻器R45短路。因此，第一未经选择的偏置电压V1可以基本上由以下关系式给出：
Figure BDA0002048721970000261
同样，以上等式中的0.4V是跨二极管连接的晶体管M43的电压。电阻器R43和R44可以被配置为生成基本上为1.1V的第一未经选择的偏置电压V1。
关于偏置升压电路430，第一未经选择的偏置电压V1被施加到晶体管M44和M45的栅极。因此，基本上为1.1V的电压V1使NMOS晶体管M44导通并且有效地使PMOS晶体管M45截止。结果，第二未经选择的偏置电压V2可以稳定在基本上1.6V，略低于内部电压VINT1。
关于多路复用器500，第一未经选择的偏置电压V1也被施加到NMOS晶体管M52的栅极。内部电压
Figure BDA0002048721970000271
被施加到PMOS晶体管M51的栅极。由于电压V1基本上为1.1V，所以NMOS晶体管M52导通。由于内部电压
Figure BDA0002048721970000272
为0V，所以PMOS晶体管M51导通。结果，1.6V的第二未经选择的偏置电压V2经由晶体管M51和M52被施加到PMOS晶体管M55的源极。
第一未经选择的偏置电压V1也被施加到PMOS晶体管M53的源极。内部电压VS2被施加到PMOS晶体管M53和NMOS晶体管M54的栅极。由于当外部电源电压为1.8V时，内部电压VS2处于为1.65/1.8V的高逻辑电压，因此PMOS晶体管M53截止并且NMOS晶体管M54导通。因此，PMOS晶体管M55的栅极经由NMOS晶体管M54基本上接地(例如，0V)。结果，PMOS晶体管M55导通。结果，第二未经选择的偏置电压V2经由晶体管M55作为vbias1被施加到多路复用器500的输出。偏置电压vbias1处于1.6V保护晶体管M31-M36(具有相对较大的裕度)免受否则可能由传输驱动器300的输出端子outp/outn处的1.8V引起的过压应力的影响。
第一未经选择的偏置电压V1也被施加到PMOS晶体管M56的源极。内部电压VS2被施加到PMOS晶体管M56的栅极。由于当外部电源电压为1.8V时，内部电压VS2处于基本上为1.65/a.8V的高逻辑电压，因此PMOS晶体管M56截止。因此，晶体管M56将传输驱动器300的输出端子outp和outn与偏置电压Vbias1隔离。
图10示出了根据本公开的另一方面的生成输出数据信号的示例性方法1000的流程图。方法1000包括将输入数据信号施加到输入晶体管的控制端子，其中输入晶体管被配置为基于输入数据信号，在输出端子处生成输出数据信号(框1010)。用于将输入数据信号施加到输入晶体管的控制端子的装置的示例包括预驱动器310。
方法1000还包括将第一偏置电压施加到与输入晶体管串联耦合在输出端子与电压轨之间的第一过压保护晶体管，其中第一偏置电压基于输出端子处的电源电压，并且其中第一偏置电压偏置第一过压保护晶体管，以防止对第一过压保护晶体管和输入晶体管的过压应力(框1020)。用于将第一偏置电压施加到第一过压保护晶体管的装置的示例包括偏置电压发生器320。
提供先前对本公开的描述是为了使得所属领域的技术人员能够制作或使用本发明。对本公开的各种修改对于本领域技术人员来说是很清楚的，并且在不脱离本公开的精神或范围的情况下，本文中定义的一般原理可以应用于其他变型。因此，本公开不旨在限于本文中描述的示例，而是与符合本文中公开的原理和新颖特征相一致的最宽范围。

Claims (26)

1.一种用于传输数据信号的装置，包括：
输入晶体管，被配置为基于施加到所述输入晶体管的控制端子的输入数据信号，在输出端子处生成输出数据信号；
第一过压保护晶体管，与所述输入晶体管串联耦合在所述输出端子与电压轨之间，其中第一过压保护晶体管包括被配置为基于所述输出端子处的电压来接收第一偏置电压的控制端子，并且其中所述第一偏置电压偏置所述第一过压保护晶体管，以防止对所述第一过压保护晶体管和所述输入晶体管的过压应力；以及
第一偏置电压发生器，被配置为生成所述第一偏置电压，其中所述输出端子包括差分输出端子，其中所述第一偏置电压发生器包括被配置为基于跨所述差分输出端子的所述电压来生成共模电压的共模传感器，其中所述第一偏置电压基于所述共模电压。
2.根据权利要求1所述的装置，其中如果所述输出端子处的所述电压由高清晰度多媒体接口HDMI数据宿设备提供，则所述第一偏置电压处于第一电压电平。
3.根据权利要求2所述的装置，其中如果所述输出端子处的所述电压由HDMI数据源设备处的桥接芯片提供，则所述第一偏置电压处于第二电压电平，其中所述第二电压电平不同于所述第一电压电平。
4.根据权利要求1所述的装置，其中所述第一偏置电压发生器被配置为基于所述共模电压来生成第一未经选择的偏置电压和第二未经选择的偏置电压，其中所述第一偏置电压基于所述第一未经选择的偏置电压或者所述第二未经选择的偏置电压。
5.根据权利要求4所述的装置，其中所述第一偏置电压发生器包括多路复用器，所述多路复用器被配置为基于指示所述输出端子处的所述电压的配置信号，输出所述第一未经选择的偏置电压或者所述第二未经选择的偏置电压，其中所述第一偏置电压基于所输出的第一未经选择的偏置电压或第二未经选择的偏置电压。
6.根据权利要求1所述的装置，其中所述偏置电压发生器被配置为基于一个或多个内部电压来生成所述第一偏置电压。
7.根据权利要求1所述的装置，其中所述第一偏置电压根据晶体管的阈值电压而变化。
8.根据权利要求1所述的装置，还包括与所述第一过压保护晶体管和所述输入晶体管串联耦合在所述输出端子与所述电压轨之间的第二过压保护晶体管，其中所述第二过压保护晶体管包括被配置为接收第二偏置电压的控制端子，并且其中所述第二偏置电压偏置所述第二过压保护晶体管，以防止对所述第一过压保护晶体管、所述第二过压晶体管和所述输入晶体管的过压应力。
9.根据权利要求8所述的装置，其中所述第二偏置电压根据晶体管的阈值电压而变化。
10.根据权利要求1所述的装置，还包括被配置为基于控制信号来调节所述输出端子处的阻抗的阻抗调节电路。
11.根据权利要求1所述的装置，还包括被配置为基于控制信号将加重均衡施加到所述输出数据信号的加重均衡器。
12.根据权利要求11所述的装置，其中所述加重均衡器包括：
第二输入晶体管，包括被配置为接收经延迟的输入数据信号的控制端子；
第二过压保护晶体管，与所述第二输入晶体管串联耦合在所述输出端子与所述电压轨之间，其中所述第二过压保护晶体管包括被配置为接收所述第一偏置电压的控制端子，并且其中所述第一偏置电压偏置所述第二过压保护晶体管，以防止对所述第二过压保护晶体管和所述第二输入晶体管的过压应力。
13.根据权利要求12所述的装置，其中所述加重均衡器还包括与所述第二过压保护晶体管和所述第二输入晶体管串联耦合在所述输出端子与所述电压轨之间的第三过压保护晶体管，其中所述第三过压保护晶体管包括被配置为接收第二偏置电压的控制端子，并且其中所述第二偏置电压偏置所述第三过压保护晶体管，以防止对所述第一过压保护晶体管和所述第二过压保护晶体管以及所述第二输入晶体管的过压应力。
14.一种用于传输数据信号的装置，包括：
输入晶体管，被配置为基于施加到所述输入晶体管的控制端子的输入数据信号，在输出端子处生成输出数据信号；
第一过压保护晶体管，与所述输入晶体管串联耦合在所述输出端子与电压轨之间，其中第一过压保护晶体管包括被配置为基于所述输出端子处的电压来接收第一偏置电压的控制端子，并且其中所述第一偏置电压偏置所述第一过压保护晶体管，以防止对所述第一过压保护晶体管和所述输入晶体管的过压应力；
第一偏置电压发生器，被配置为生成所述第一偏置电压，其中所述第一偏置电压发生器被配置为基于所述输出端子处的所述电压，生成第一未经选择的偏置电压，并且基于所述输出端子处的所述电压，生成第二未经选择的偏置电压，其中基于所述第一未经选择的偏置电压或所述第二未经选择的偏置电压，生成所述第一偏置电压，并且其中所述第一偏置电压发生器包括偏置升压电路，所述偏置升压电路被配置为通过对所述第一未经选择的偏置电压进行升压来生成所述第二未经选择的偏置电压。
15.一种用于传输数据信号的装置，包括：
输入晶体管，被配置为基于施加到所述输入晶体管的控制端子的输入数据信号，在输出端子处生成输出数据信号；
第一过压保护晶体管，与所述输入晶体管串联耦合在所述输出端子与电压轨之间，其中第一过压保护晶体管包括被配置为基于所述输出端子处的电压来接收第一偏置电压的控制端子，并且其中所述第一偏置电压偏置所述第一过压保护晶体管，以防止对所述第一过压保护晶体管和所述输入晶体管的过压应力；
偏置电压发生器，被配置为生成所述第一偏置电压，其中所述偏置电压发生器被配置为基于一个或多个内部电压，生成所述第一偏置电压，并且其中所述偏置电压发生器被配置为：
如果在所述输出端子处存在所述电压，用于生成通过所述输入晶体管和所述第一过压保护晶体管的电流的电流源被使能，并且所述一个或多个内部电压被生成，则以第一电压电平生成所述第一偏置电压；
如果在所述输出端子处不存在所述电压，用于生成通过所述输入晶体管和所述第一过压保护晶体管的电流的电流源被禁用，并且所述一个或多个内部电压被生成，则以第二电压电平生成所述第一偏置电压；
如果在所述输出端子处存在所述电压，用于生成通过所述输入晶体管和所述第一过压保护晶体管的所述电流的所述电流源被禁用，并且所述一个或多个内部电压没有被生成，则以第三电压电平生成所述第一偏置电压；以及
如果在所述输出端子处存在所述电压，用于生成通过所述输入晶体管和所述第一过压保护晶体管的所述电流的所述电流源被禁用，并且所述一个或多个内部电压被生成，则以第四电压电平生成所述第一偏置电压；
其中所述第一电压电平、所述第二电压电平、所述第三电压电平和所述第四电压电平偏置所述第一过压保护晶体管，以防止对所述第一过压保护晶体管和所述输入晶体管的过压应力。
16.一种用于传输数据信号的方法，包括：
将输入数据信号施加到输入晶体管的控制端子，其中所述输入晶体管被配置为基于所述输入数据信号，在输出端子处生成输出数据信号；
将第一偏置电压施加到与所述输入晶体管串联耦合在所述输出端子与电压轨之间的第一过压保护晶体管，其中所述第一偏置电压基于所述输出端子处的电压，并且其中所述第一偏置电压偏置所述第一过压保护晶体管，以防止对所述第一过压保护晶体管和所述输入晶体管的过压应力；以及
所述输出端子包括差分输出端子，并且还包括：基于跨所述差分输出端子的所述电压来生成共模电压，其中生成所述第一偏置电压包括：基于所述共模电压来生成所述第一偏置电压。
17.根据权利要求16所述的方法，还包括
基于所述共模电压，生成第一未经选择的偏置电压；
基于所述共模电压，生成第二未经选择的偏置电压；以及
基于所述第一未经选择的偏置电压或所述第二未经选择的偏置电压，生成所述第一偏置电压。
18.根据权利要求17所述的方法，还包括：
基于指示所述输出端子处的所述电压的配置信号，输出所述第一未经选择的偏置电压或所述第二未经选择的偏置电压，其中生成所述第一偏置电压包括：基于所输出的第一未经选择的偏置电压或第二未经选择的偏置电压，生成所述第一偏置电压。
19.根据权利要求16所述的方法，还包括：将第二偏置电压施加到与所述第一过压保护晶体管和所述输入晶体管串联耦合在所述输出端子与所述电压轨之间的第二过压保护晶体管，其中所述第二偏置电压偏置所述第二过压保护晶体管，以防止对所述第一过压保护晶体管和所述第二过压保护晶体管以及所述输入晶体管的过压应力。
20.一种用于传输数据信号的方法，包括：
将输入数据信号施加到输入晶体管的控制端子，其中所述输入晶体管被配置为基于所述输入数据信号，在输出端子处生成输出数据信号；
将第一偏置电压施加到与所述输入晶体管串联耦合在所述输出端子与电压轨之间的第一过压保护晶体管，其中所述第一偏置电压基于所述输出端子处的电压，并且其中所述第一偏置电压偏置所述第一过压保护晶体管，以防止对所述第一过压保护晶体管和所述输入晶体管的过压应力；
基于所述输出端子处的所述电压，生成第一未经选择的偏置电压；
基于所述输出端子处的所述电压，生成第二未经选择的偏置电压，其中生成所述第二未经选择的偏置电压包括：通过对所述第一未经选择的偏置电压进行升压来生成所述第二未经选择的偏置电压；
基于所述第一未经选择的偏置电压或所述第二未经选择的偏置电压，生成所述第一偏置电压；以及
基于指示所述输出端子处的所述电压的配置信号，输出所述第一未经选择的偏置电压或所述第二未经选择的偏置电压，其中生成所述第一偏置电压包括：基于所输出的第一未经选择的偏置电压或第二未经选择的偏置电压，生成所述第一偏置电压。
21.一种用于传输数据信号的方法，包括：
将输入数据信号施加到输入晶体管的控制端子，其中所述输入晶体管被配置为基于所述输入数据信号，在输出端子处生成输出数据信号；
将第一偏置电压施加到与所述输入晶体管串联耦合在所述输出端子与电压轨之间的第一过压保护晶体管，其中所述第一偏置电压基于所述输出端子处的电压，并且其中所述第一偏置电压偏置所述第一过压保护晶体管，以防止对所述第一过压保护晶体管和所述输入晶体管的过压应力；以及
生成所述第一偏置电压，其中生成所述第一偏置电压包括：
如果在所述输出端子处存在所述电压，用于生成通过所述输入晶体管和所述第一过压保护晶体管的电流的电流源被使能，并且一个或多个内部电压被生成，则以第一电压电平生成所述第一偏置电压；
如果在所述输出端子处不存在所述电压，用于生成通过所述输入晶体管和所述第一过压保护晶体管的电流的电流源被禁用，并且所述一个或多个内部电压被生成，则以第二电压电平生成所述第一偏置电压；
如果在所述输出端子处存在所述电压，用于生成通过所述输入晶体管和所述第一过压保护晶体管的所述电流的所述电流源被禁用，并且所述一个或多个内部电压没有被生成，则以第三电压电平生成所述第一偏置电压；以及
如果在所述输出端子处存在所述电压，用于生成通过所述输入晶体管和所述第一过压保护晶体管的所述电流的所述电流源被禁用，并且所述一个或多个内部电压被生成，则以第四电压电平生成所述第一偏置电压；
其中所述第一电压电平、所述第二电压电平、所述第三电压电平和所述第四电压电平偏置所述第一过压保护晶体管，以防止对所述第一过压保护晶体管和所述输入晶体管的过压应力。
22.一种用于传输数据信号的装置，包括：
用于将输入数据信号施加到输入晶体管的控制端子的装置，其中所述输入晶体管被配置为基于所述输入数据信号，在输出端子处生成输出数据信号；
用于将第一偏置电压施加到与所述输入晶体管串联耦合在所述输出端子与电压轨之间的第一过压保护晶体管的装置，其中所述第一偏置电压基于所述输出端子处的电压，并且其中所述第一偏置电压偏置所述第一过压保护晶体管，以防止对所述第一过压保护晶体管和所述输入晶体管的过压应力；以及
所述输出端子包括差分输出端子，并且还包括：用于基于跨所述差分输出端子的所述电压来生成共模电压的装置，其中用于生成所述第一偏置电压的所述装置包括：用于基于所述共模电压来生成所述第一偏置电压的装置。
23.根据权利要求22所述的装置，还包括
用于基于所述共模电压生成第一未经选择的偏置电压的装置；
用于基于所述共模电压生成第二未经选择的偏置电压的装置；以及
用于基于所述第一未经选择的偏置电压或者所述第二未经选择的偏置电压生成所述第一偏置电压的装置。
24.根据权利要求23所述的装置，还包括：用于基于指示所述输出端子处的所述电压的配置信号而输出所述第一未经选择的偏置电压或者所述第二未经选择的偏置电压的装置，其中用于生成所述第一偏置电压的所述装置包括：用于基于所输出的第一未经选择的偏置电压或第二未经选择的偏置电压而生成所述第一偏置电压的装置。
25.根据权利要求22所述的装置，还包括：用于将第二偏置电压施加到与所述第一过压保护晶体管和所述输入晶体管串联耦合在所述输出端子与所述电压轨之间的第二过压保护晶体管的装置，其中所述第二偏置电压偏置所述第二过压保护晶体管，以防止对所述第一过压保护晶体管和所述第二过压保护晶体管以及所述输入晶体管的过压应力。
26.一种用于传输数据信号的装置，包括：
用于将输入数据信号施加到输入晶体管的控制端子的装置，其中所述输入晶体管被配置为基于所述输入数据信号，在输出端子处生成输出数据信号；
用于将第一偏置电压施加到与所述输入晶体管串联耦合在所述输出端子与电压轨之间的第一过压保护晶体管的装置，其中所述第一偏置电压基于所述输出端子处的电压，并且其中所述第一偏置电压偏置所述第一过压保护晶体管，以防止对所述第一过压保护晶体管和所述输入晶体管的过压应力；以及
用于生成所述第一偏置电压的装置，其中用于生成所述第一偏置电压的所述装置包括：
用于如果在所述输出端子处存在所述电压，用于生成通过所述输入晶体管和所述第一过压保护晶体管的电流的电流源被使能，并且一个或多个内部电压被生成，则以第一电压电平生成所述第一偏置电压的装置；
用于如果在所述输出端子处不存在所述电压，用于生成通过所述输入晶体管和所述第一过压保护晶体管的电流的电流源被禁用，并且所述一个或多个内部电压被生成，则以第二电压电平生成所述第一偏置电压的装置；
用于如果在所述输出端子处存在所述电压，用于生成通过所述输入晶体管和所述第一过压保护晶体管的所述电流的所述电流源被禁用，并且所述一个或多个内部电压没有被生成，则以第三电压电平生成所述第一偏置电压的装置；以及
用于如果在所述输出端子处存在所述电压，用于生成通过所述输入晶体管和所述第一过压保护晶体管的所述电流的所述电流源被禁用，并且所述一个或多个内部电压被生成，则以第四电压电平生成所述第一偏置电压的装置；
其中所述第一电压电平、所述第二电压电平、所述第三电压电平和所述第四电压电平偏置所述第一过压保护晶体管，以防止对所述第一过压保护晶体管和所述输入晶体管的过压应力。
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