JP2000138576A - 差動増幅回路 - Google Patents
差動増幅回路Info
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- JP2000138576A JP2000138576A JP10309014A JP30901498A JP2000138576A JP 2000138576 A JP2000138576 A JP 2000138576A JP 10309014 A JP10309014 A JP 10309014A JP 30901498 A JP30901498 A JP 30901498A JP 2000138576 A JP2000138576 A JP 2000138576A
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Abstract
(57)【要約】
【課題】製造バラツキにより出力信号レベルが変動する
ことを防止し、小振幅の差動入力信号が変動する場合で
も受信することができる差動増幅回路を提供する。 【解決手段】ゲートに入力が供給され、ドレインに負荷
回路が接続され、ソースに電流源が接続された１対の入
力ＭＯＳトランジスタＮ１，Ｎ２を有する差動増幅回路
において、電流源Ｉ１の電流値を入力ＭＯＳトランジス
タの特性変動に連動して変動させて、入力ＭＯＳトラン
ジスタのドレイン端子ｎ１に生成される出力レベルの変
動を抑える。即ち、製造プロセスによりＮチャネルトラ
ンジスタの電流駆動能力が高くなるように変動する場合
は、電流値を抑え、Ｎチャネルトランジスタの電流駆動
能力が低くなるように変動する場合は、電流値を大きく
する電流源回路を設ける。ドレイン端子ｎ１の出力レベ
ルは、負荷回路Ｌ１，Ｌ２のインピーダンスと入力トラ
ンジスタＮ１，Ｎ２のインピーダンスの比によって決定
する。従って、Ｎチャネルトランジスタの電流駆動能力
が高くなりそのインピーダンスが下がる場合は、電流源
の電流値を減少させ、出力レベルの低下を抑える。
ことを防止し、小振幅の差動入力信号が変動する場合で
も受信することができる差動増幅回路を提供する。 【解決手段】ゲートに入力が供給され、ドレインに負荷
回路が接続され、ソースに電流源が接続された１対の入
力ＭＯＳトランジスタＮ１，Ｎ２を有する差動増幅回路
において、電流源Ｉ１の電流値を入力ＭＯＳトランジス
タの特性変動に連動して変動させて、入力ＭＯＳトラン
ジスタのドレイン端子ｎ１に生成される出力レベルの変
動を抑える。即ち、製造プロセスによりＮチャネルトラ
ンジスタの電流駆動能力が高くなるように変動する場合
は、電流値を抑え、Ｎチャネルトランジスタの電流駆動
能力が低くなるように変動する場合は、電流値を大きく
する電流源回路を設ける。ドレイン端子ｎ１の出力レベ
ルは、負荷回路Ｌ１，Ｌ２のインピーダンスと入力トラ
ンジスタＮ１，Ｎ２のインピーダンスの比によって決定
する。従って、Ｎチャネルトランジスタの電流駆動能力
が高くなりそのインピーダンスが下がる場合は、電流源
の電流値を減少させ、出力レベルの低下を抑える。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板内に形
成される差動増幅回路或いは差動入力回路に関し、プロ
セスのバラツキに起因するトランジスタ特性のバラツキ
の影響を抑え、また、差動入力信号のレベル変動の影響
を受けない差動増幅回路或いは差動入力回路に関する。
成される差動増幅回路或いは差動入力回路に関し、プロ
セスのバラツキに起因するトランジスタ特性のバラツキ
の影響を抑え、また、差動入力信号のレベル変動の影響
を受けない差動増幅回路或いは差動入力回路に関する。
【０００２】
【従来の技術】差動入力がそれぞれのゲートに供給さ
れ、ドレインに出力を生成する１対のＭＯＳトランジス
タを有する差動増幅回路あるいは差動入力回路（以下簡
単のために差動増幅回路）が広く利用されている。かか
る差動増幅回路は、１対のＭＯＳトランジスタのソース
に電流源を接続して一定の電流を供給し、ゲートに供給
された差動入力を比較し、１対のＭＯＳトランジスタの
一方の導電性を高くし他方の導電性を低くする。
れ、ドレインに出力を生成する１対のＭＯＳトランジス
タを有する差動増幅回路あるいは差動入力回路（以下簡
単のために差動増幅回路）が広く利用されている。かか
る差動増幅回路は、１対のＭＯＳトランジスタのソース
に電流源を接続して一定の電流を供給し、ゲートに供給
された差動入力を比較し、１対のＭＯＳトランジスタの
一方の導電性を高くし他方の導電性を低くする。
【０００３】差動入力として、例えば１００ｍＶなどの
小振幅の信号が供給される場合や、振幅の中心電圧の変
動が大きい差動入力信号が供給される場合は、上記の電
流源の電流をできるだけ一定にして、差動増幅回路の動
作を安定化させることが一般的である。
小振幅の信号が供給される場合や、振幅の中心電圧の変
動が大きい差動入力信号が供給される場合は、上記の電
流源の電流をできるだけ一定にして、差動増幅回路の動
作を安定化させることが一般的である。
【０００４】図１は、従来の差動増幅回路の例を示す図
である。この差動増幅回路は、ゲートに差動入力ＩＮ，
／ＩＮが供給されソースが共通接続された１対のＮチャ
ネル入力ＭＯＳトランジスタＮ１，Ｎ２と、それらのド
レインと第１の電源Ｖddとの間に設けられた負荷回路Ｌ
１，Ｌ２と、ソースと第２の電源Ｖssとの間に設けられ
た電流源Ｉ１とを有する。差動入力ＩＮ，／ＩＮに応じ
て、トランジスタＮ２のドレイン端子ｎ１に増幅された
出力が生成される。この出力ｎ１は、更にＰチャネルＭ
ＯＳトランジスタＰ３とＮチャネルＭＯＳトランジスタ
Ｎ３からなるＣＭＯＳインバータの入力に供給される。
である。この差動増幅回路は、ゲートに差動入力ＩＮ，
／ＩＮが供給されソースが共通接続された１対のＮチャ
ネル入力ＭＯＳトランジスタＮ１，Ｎ２と、それらのド
レインと第１の電源Ｖddとの間に設けられた負荷回路Ｌ
１，Ｌ２と、ソースと第２の電源Ｖssとの間に設けられ
た電流源Ｉ１とを有する。差動入力ＩＮ，／ＩＮに応じ
て、トランジスタＮ２のドレイン端子ｎ１に増幅された
出力が生成される。この出力ｎ１は、更にＰチャネルＭ
ＯＳトランジスタＰ３とＮチャネルＭＯＳトランジスタ
Ｎ３からなるＣＭＯＳインバータの入力に供給される。
【０００５】図２は、従来の差動増幅回路の別の例を示
す図である。この差動増幅回路も、１対の入力ＭＯＳト
ランジスタＮ１，Ｎ２、負荷回路Ｌ１，Ｌ２、及び電流
源Ｉ１とを有する。更に、図２の差動増幅回路は、トラ
ンジスタＮ２のドレイン端子ｎ１が、Ｐチャネルの出力
ＭＯＳトランジスタＰ４のゲートに接続され、出力ＭＯ
ＳトランジスタＰ４と電流源Ｉ２との接続点ｎ３が、Ｃ
ＭＯＳインバータの入力に供給される。出力ＭＯＳトラ
ンジスタＰ４により、ドレイン端子ｎ１の信号を反転増
幅した信号ｎ３が、ＣＭＯＳインバータに供給される点
で、図１の差動増幅回路と異なる。
す図である。この差動増幅回路も、１対の入力ＭＯＳト
ランジスタＮ１，Ｎ２、負荷回路Ｌ１，Ｌ２、及び電流
源Ｉ１とを有する。更に、図２の差動増幅回路は、トラ
ンジスタＮ２のドレイン端子ｎ１が、Ｐチャネルの出力
ＭＯＳトランジスタＰ４のゲートに接続され、出力ＭＯ
ＳトランジスタＰ４と電流源Ｉ２との接続点ｎ３が、Ｃ
ＭＯＳインバータの入力に供給される。出力ＭＯＳトラ
ンジスタＰ４により、ドレイン端子ｎ１の信号を反転増
幅した信号ｎ３が、ＣＭＯＳインバータに供給される点
で、図１の差動増幅回路と異なる。
【０００６】上記の従来の差動増幅回路は、入力ＩＮの
電圧がその反転入力／ＩＮよりも低い場合は、トランジ
スタＮ２が導通してノードｎ１の電圧はＬレベルにな
り、逆に入力ＩＮの電圧がその反転入力／ＩＮよりも高
い場合は、トランジスタＮ２が非導通になりノードｎ１
の電圧はＨレベルになる。図１の差動増幅回路では、こ
のノードｎ１のＨレベルまたはＬレベルに応じて、イン
バータの出力ｎ２にＬレベルまたはＨレベルが生成され
る。また、図２の差動増幅回路では、ノードｎ１のＨレ
ベルまたはＬレベルに応じて、ノードｎ３にＬレベルま
たはＨレベルがそれぞれ生成され、更に、インバータの
出力ｎ２にＨレベルまたはＬレベルが生成される。
電圧がその反転入力／ＩＮよりも低い場合は、トランジ
スタＮ２が導通してノードｎ１の電圧はＬレベルにな
り、逆に入力ＩＮの電圧がその反転入力／ＩＮよりも高
い場合は、トランジスタＮ２が非導通になりノードｎ１
の電圧はＨレベルになる。図１の差動増幅回路では、こ
のノードｎ１のＨレベルまたはＬレベルに応じて、イン
バータの出力ｎ２にＬレベルまたはＨレベルが生成され
る。また、図２の差動増幅回路では、ノードｎ１のＨレ
ベルまたはＬレベルに応じて、ノードｎ３にＬレベルま
たはＨレベルがそれぞれ生成され、更に、インバータの
出力ｎ２にＨレベルまたはＬレベルが生成される。
【０００７】
【発明が解決しようとする課題】図３は、上記従来例の
課題を説明する図である。図３（Ａ）は、上記差動増幅
回路の出力ｎ１，ｎ３と、ＣＭＯＳインバータの閾値Ｖ
thCとの関係を示す図であり、図３（Ｂ）は、それに対
応するＣＭＯＳインバータの出力ｎ２の電圧レベルを示
す図である。
課題を説明する図である。図３（Ａ）は、上記差動増幅
回路の出力ｎ１，ｎ３と、ＣＭＯＳインバータの閾値Ｖ
thCとの関係を示す図であり、図３（Ｂ）は、それに対
応するＣＭＯＳインバータの出力ｎ２の電圧レベルを示
す図である。
【０００８】差動増幅回路の出力ｎ１、ｎ３は、電源Ｖ
ddとＶssの間でフルスイングすることなく所定の振幅の
Ｈレベル、Ｌレベルになる。それに対して、ＣＭＯＳイ
ンバータの出力ｎ２は、高い電源ＶddレベルのＨレベル
か、低い電源ＶssレベルのＬレベルになりフルスイング
する。一方、半導体基板上に集積回路の一部として差動
増幅回路が形成される場合、プロセスバラツキに起因し
て、ＭＯＳトランジスタの特性にバラツキが発生する。
例えば、ＮチャンネルＭＯＳトランジスタの駆動能力が
大きくなるような特性変動が発生した場合は、導通する
ＭＯＳトランジスタＮ２のインピーダンスが低くなるの
で、ノードｎ１の振幅の中心電圧が低くなる傾向にあ
る。即ち、図３の実線から一点鎖線に変動する。逆に、
ＮチャネルＭＯＳトランジスタの駆動能力が小さくなる
ような特性変動が発生した場合は、導通するＭＯＳトラ
ンジスタＮ２のインピーダンスが高くなるので、ノード
ｎ１の振幅の中心電圧が高くなる傾向にある。即ち、図
３の実線から破線に変動する。
ddとＶssの間でフルスイングすることなく所定の振幅の
Ｈレベル、Ｌレベルになる。それに対して、ＣＭＯＳイ
ンバータの出力ｎ２は、高い電源ＶddレベルのＨレベル
か、低い電源ＶssレベルのＬレベルになりフルスイング
する。一方、半導体基板上に集積回路の一部として差動
増幅回路が形成される場合、プロセスバラツキに起因し
て、ＭＯＳトランジスタの特性にバラツキが発生する。
例えば、ＮチャンネルＭＯＳトランジスタの駆動能力が
大きくなるような特性変動が発生した場合は、導通する
ＭＯＳトランジスタＮ２のインピーダンスが低くなるの
で、ノードｎ１の振幅の中心電圧が低くなる傾向にあ
る。即ち、図３の実線から一点鎖線に変動する。逆に、
ＮチャネルＭＯＳトランジスタの駆動能力が小さくなる
ような特性変動が発生した場合は、導通するＭＯＳトラ
ンジスタＮ２のインピーダンスが高くなるので、ノード
ｎ１の振幅の中心電圧が高くなる傾向にある。即ち、図
３の実線から破線に変動する。
【０００９】上記のプロセスバラツキに起因して生じる
出力ｎ１の振幅の中心値の上下への変動は、負荷回路Ｌ
１，Ｌ２にＰチャネルＭＯＳトランジスタが利用される
場合であって、ＰチャンネルＭＯＳトランジスタの駆動
能力がＮチャネルＭＯＳトランジスタの駆動能力の変動
と逆方向に変動した場合には、特に顕著に現れる。図２
に示したＰチャンネルの出力ＭＯＳトランジスタを設け
る場合でも、同様にプロセスのバラツキに起因して、出
力ｎ３の振幅の中心値が上下に変動する。
出力ｎ１の振幅の中心値の上下への変動は、負荷回路Ｌ
１，Ｌ２にＰチャネルＭＯＳトランジスタが利用される
場合であって、ＰチャンネルＭＯＳトランジスタの駆動
能力がＮチャネルＭＯＳトランジスタの駆動能力の変動
と逆方向に変動した場合には、特に顕著に現れる。図２
に示したＰチャンネルの出力ＭＯＳトランジスタを設け
る場合でも、同様にプロセスのバラツキに起因して、出
力ｎ３の振幅の中心値が上下に変動する。
【００１０】差動増幅回路の出力ｎ１やｎ３が、図３の
様に変動すると、その出力ｎ１，ｎ３により駆動される
後段のＣＭＯＳインバータのＰチャンネルトランジスタ
Ｐ３またはＮチャンネルトランジスタＮ３のいずれか一
方が、完全に非導通状態になることができなくなり、Ｃ
ＭＯＳインバータに電源ＶddからＶssに向かって貫通電
流が発生する。このような貫通電流の発生は、消費電力
の増大と共に、ＣＭＯＳインバータの出力ｎ２が完全に
電源レベルまで振幅できないという問題を招く。
様に変動すると、その出力ｎ１，ｎ３により駆動される
後段のＣＭＯＳインバータのＰチャンネルトランジスタ
Ｐ３またはＮチャンネルトランジスタＮ３のいずれか一
方が、完全に非導通状態になることができなくなり、Ｃ
ＭＯＳインバータに電源ＶddからＶssに向かって貫通電
流が発生する。このような貫通電流の発生は、消費電力
の増大と共に、ＣＭＯＳインバータの出力ｎ２が完全に
電源レベルまで振幅できないという問題を招く。
【００１１】更に、第２の課題について説明すると、図
３に示される通り、差動増幅回路の出力ｎ１，ｎ３がＣ
ＭＯＳインバータの閾値電圧ＶthCより高い場合にその
出力がＬレベルになり、低い場合に出力がＨレベルにな
る。ところが、差動増幅回路の出力ｎ１，ｎ３の電圧が
製造プロセスにより図３の如く上下に変動すると、ＣＭ
ＯＳインバータの閾値電圧に対する入力のＨレベルまた
はＬレベルのタイミングが異なる。その結果、ＣＭＯＳ
インバータの入力立ち上がり伝播遅延時間と入力立ち下
がり伝播遅延時間とが食い違うことになり、高速動作に
おいて無視できない特性の変動になる。ＣＭＯＳインバ
ータの閾値電圧ＶthCは、ＰチャンネルトランジスタＰ
３とＮチャネルトランジスタＮ３の電流値の比できまる
値であるので、トランジスタの特性の変動によってその
閾値電圧ＶthCも変化する。しかしながら、かかる閾値
電圧の変動幅は、差動増幅回路の出力レベルの変動に比
べて小さい。
３に示される通り、差動増幅回路の出力ｎ１，ｎ３がＣ
ＭＯＳインバータの閾値電圧ＶthCより高い場合にその
出力がＬレベルになり、低い場合に出力がＨレベルにな
る。ところが、差動増幅回路の出力ｎ１，ｎ３の電圧が
製造プロセスにより図３の如く上下に変動すると、ＣＭ
ＯＳインバータの閾値電圧に対する入力のＨレベルまた
はＬレベルのタイミングが異なる。その結果、ＣＭＯＳ
インバータの入力立ち上がり伝播遅延時間と入力立ち下
がり伝播遅延時間とが食い違うことになり、高速動作に
おいて無視できない特性の変動になる。ＣＭＯＳインバ
ータの閾値電圧ＶthCは、ＰチャンネルトランジスタＰ
３とＮチャネルトランジスタＮ３の電流値の比できまる
値であるので、トランジスタの特性の変動によってその
閾値電圧ＶthCも変化する。しかしながら、かかる閾値
電圧の変動幅は、差動増幅回路の出力レベルの変動に比
べて小さい。
【００１２】第３の課題は、差動増幅回路の差動入力の
振幅の中心電圧が変動する場合、差動増幅回路の入力ト
ランジスタの差動動作に支障が生じることである。例え
ば、電源システムの異なる外部の回路からの差動入力
が、差動増幅回路が設けられた半導体装置の電源システ
ムを基準にすると非常に低くなる場合がある。例えば、
差動入力が１００ｍＶ程度の振幅であるところに、外部
からの差動入力の振幅の中心値が例えば１Ｖ程度低くな
ると、差動増幅回路のＮチャンネルの入力トランジスタ
Ｎ１，Ｎ２のゲート・ソース間電圧がトランジスタの閾
値電圧より低くなり、両トランジスタＮ１，Ｎ２が共に
非導通状態になる。その結果、差動入力に対する電圧比
較動作が不能になる。入力トランジスタＮ１，Ｎ２は一
般にエンハンスメント型に構成されるので、それらのゲ
ートに供給される差動入力信号は、グランド電圧Ｖssよ
りもある程度高い中心値レベルを有する必要があるので
ある。
振幅の中心電圧が変動する場合、差動増幅回路の入力ト
ランジスタの差動動作に支障が生じることである。例え
ば、電源システムの異なる外部の回路からの差動入力
が、差動増幅回路が設けられた半導体装置の電源システ
ムを基準にすると非常に低くなる場合がある。例えば、
差動入力が１００ｍＶ程度の振幅であるところに、外部
からの差動入力の振幅の中心値が例えば１Ｖ程度低くな
ると、差動増幅回路のＮチャンネルの入力トランジスタ
Ｎ１，Ｎ２のゲート・ソース間電圧がトランジスタの閾
値電圧より低くなり、両トランジスタＮ１，Ｎ２が共に
非導通状態になる。その結果、差動入力に対する電圧比
較動作が不能になる。入力トランジスタＮ１，Ｎ２は一
般にエンハンスメント型に構成されるので、それらのゲ
ートに供給される差動入力信号は、グランド電圧Ｖssよ
りもある程度高い中心値レベルを有する必要があるので
ある。
【００１３】そこで、本発明の目的は、製造プロセスな
どに起因してトランジスタの特性が変動しても、出力レ
ベルの変動が抑えられる差動増幅回路または差動入力回
路を提供することにある。
どに起因してトランジスタの特性が変動しても、出力レ
ベルの変動が抑えられる差動増幅回路または差動入力回
路を提供することにある。
【００１４】更に、本発明の目的は、差動入力信号の振
幅の中心値が種々異なる場合でも、正常に差動増幅動作
を行うことができる差動増幅回路または差動入力回路を
提供することにある。
幅の中心値が種々異なる場合でも、正常に差動増幅動作
を行うことができる差動増幅回路または差動入力回路を
提供することにある。
【００１５】
【課題を解決するための手段】上記の目的を達成するた
めに、第１の発明は、ゲートに入力が供給され、ドレイ
ンに負荷回路が接続され、ソースに電流源が接続された
１対の入力ＭＯＳトランジスタを有する差動増幅回路に
おいて、電流源の電流値を入力ＭＯＳトランジスタの特
性変動に連動して変動させて、入力ＭＯＳトランジスタ
のドレイン端子に生成される出力レベルの変動を抑える
ことを特徴とする。即ち、従来の差動増幅回路と異な
り、電流源の電流値を一定にはせずに、製造プロセスに
起因するトランジスタ特性に連動して変動させる。
めに、第１の発明は、ゲートに入力が供給され、ドレイ
ンに負荷回路が接続され、ソースに電流源が接続された
１対の入力ＭＯＳトランジスタを有する差動増幅回路に
おいて、電流源の電流値を入力ＭＯＳトランジスタの特
性変動に連動して変動させて、入力ＭＯＳトランジスタ
のドレイン端子に生成される出力レベルの変動を抑える
ことを特徴とする。即ち、従来の差動増幅回路と異な
り、電流源の電流値を一定にはせずに、製造プロセスに
起因するトランジスタ特性に連動して変動させる。
【００１６】より具体的には、入力ＭＯＳトランジスタ
がＮチャンネルの場合で説明すると、製造プロセスによ
りＮチャネルトランジスタの電流駆動能力が高くなるよ
うに変動する場合は、電流値を抑え、Ｎチャネルトラン
ジスタの電流駆動能力が低くなるように変動する場合
は、電流値を大きくする電流源回路を設ける。ドレイン
端子の出力レベルは、負荷回路のインピーダンスと入力
トランジスタのインピーダンスの比によって決定する。
従って、Ｎチャネルトランジスタの電流駆動能力が高く
なりそのインピーダンスが下がる場合は、電流源の電流
値を減少させ、出力レベルの低下を抑える。逆に、Ｎチ
ャネルトランジスタの電流駆動能力が低くなりそのイン
ピーダンスが上がる場合は、電流源の電流値を増加さ
せ、出力レベルの上昇を抑える。
がＮチャンネルの場合で説明すると、製造プロセスによ
りＮチャネルトランジスタの電流駆動能力が高くなるよ
うに変動する場合は、電流値を抑え、Ｎチャネルトラン
ジスタの電流駆動能力が低くなるように変動する場合
は、電流値を大きくする電流源回路を設ける。ドレイン
端子の出力レベルは、負荷回路のインピーダンスと入力
トランジスタのインピーダンスの比によって決定する。
従って、Ｎチャネルトランジスタの電流駆動能力が高く
なりそのインピーダンスが下がる場合は、電流源の電流
値を減少させ、出力レベルの低下を抑える。逆に、Ｎチ
ャネルトランジスタの電流駆動能力が低くなりそのイン
ピーダンスが上がる場合は、電流源の電流値を増加さ
せ、出力レベルの上昇を抑える。
【００１７】上記の目的を達成するために、第１の発明
は、同一の半導体基板内に形成され、入力を比較して増
幅された出力を生成する差動増幅回路において、ゲート
に第１及び第２の入力がそれぞれ供給され、ドレインが
それぞれ負荷回路を介して第１の電源に接続され、ソー
スが共通接続された１対の第１導電型の入力ＭＯＳトラ
ンジスタと、前記ソースと第２の電源の間に設けられ、
前記ソースに電流を供給する電流源とを有し、前記電流
源は、第１導電型のＭＯＳトランジスタの駆動能力が前
記第１導電型と反対の第２導電型のＭＯＳトランジスタ
に対してより高い方向に変動する第１の状態の場合は、
第１の電流を供給し、より低い方向に変動する第２の状
態の場合は、前記第１の電流より大きい第２の電流を供
給することを特徴とする。
は、同一の半導体基板内に形成され、入力を比較して増
幅された出力を生成する差動増幅回路において、ゲート
に第１及び第２の入力がそれぞれ供給され、ドレインが
それぞれ負荷回路を介して第１の電源に接続され、ソー
スが共通接続された１対の第１導電型の入力ＭＯＳトラ
ンジスタと、前記ソースと第２の電源の間に設けられ、
前記ソースに電流を供給する電流源とを有し、前記電流
源は、第１導電型のＭＯＳトランジスタの駆動能力が前
記第１導電型と反対の第２導電型のＭＯＳトランジスタ
に対してより高い方向に変動する第１の状態の場合は、
第１の電流を供給し、より低い方向に変動する第２の状
態の場合は、前記第１の電流より大きい第２の電流を供
給することを特徴とする。
【００１８】更に、上記の目的を達成するために、第２
の発明は、差動入力信号が供給される１対の入力トラン
ジスタに加えて、差動入力信号が供給されるそれとは反
対導電型の１対の入力トランジスタを設ける。そして、
入力トランジスタのドレインを供給されその反転出力を
生成する出力トランジスタの出力端子と、上記の反対導
電型の１対の入力トランジスタのドレインとを接続す
る。かかる構成の差動増幅回路によれば、差動入力信号
の振幅の中心値が種々のレベルであっても、いずれか一
方の入力トランジスタ対が差動増幅動作を行うので、広
いレンジの差動入力信号に対応することができる。
の発明は、差動入力信号が供給される１対の入力トラン
ジスタに加えて、差動入力信号が供給されるそれとは反
対導電型の１対の入力トランジスタを設ける。そして、
入力トランジスタのドレインを供給されその反転出力を
生成する出力トランジスタの出力端子と、上記の反対導
電型の１対の入力トランジスタのドレインとを接続す
る。かかる構成の差動増幅回路によれば、差動入力信号
の振幅の中心値が種々のレベルであっても、いずれか一
方の入力トランジスタ対が差動増幅動作を行うので、広
いレンジの差動入力信号に対応することができる。
【００１９】上記の目的を達成するために、第２の発明
は、同一の半導体基板内に形成され、差動入力を比較し
て増幅された出力を生成する差動増幅回路において、ゲ
ートに第１及び第２の入力がそれぞれ供給され、ドレイ
ンがそれぞれ負荷回路を介して第１の電源に接続され、
ソースが共通接続され第１の電流源に接続された１対の
第１導電型入力ＭＯＳトランジスタと、ゲートに前記１
対の第１導電型入力ＭＯＳトランジスタのドレインの信
号がそれぞれ入力され、ドレインに差動出力を生成する
１対の第２導電型の出力ＭＯＳトランジスタと、ゲート
に前記第２及び第１の入力がそれぞれ供給され、ドレイ
ンがそれぞれ前記１対の出力ＭＯＳトランジスタのドレ
インに接続され、ソースが第２の電流源を介して第１の
電源に接続された１対の第２導電型入力ＭＯＳトランジ
スタとを有することを特徴とする。
は、同一の半導体基板内に形成され、差動入力を比較し
て増幅された出力を生成する差動増幅回路において、ゲ
ートに第１及び第２の入力がそれぞれ供給され、ドレイ
ンがそれぞれ負荷回路を介して第１の電源に接続され、
ソースが共通接続され第１の電流源に接続された１対の
第１導電型入力ＭＯＳトランジスタと、ゲートに前記１
対の第１導電型入力ＭＯＳトランジスタのドレインの信
号がそれぞれ入力され、ドレインに差動出力を生成する
１対の第２導電型の出力ＭＯＳトランジスタと、ゲート
に前記第２及び第１の入力がそれぞれ供給され、ドレイ
ンがそれぞれ前記１対の出力ＭＯＳトランジスタのドレ
インに接続され、ソースが第２の電流源を介して第１の
電源に接続された１対の第２導電型入力ＭＯＳトランジ
スタとを有することを特徴とする。
【００２０】更に、上記した第２の発明の差動増幅回路
と第１の発明の差動増幅回路とを組み合わせることによ
り、差動入力信号を第２の発明の差動増幅回路で受信
し、その差動出力信号を第１の発明の差動増幅回路で受
信して、増幅された出力を生成することで、広いレンジ
の差動入力信号を受信することができ、製造プロセスの
影響を少なくした一定レベルの出力を生成することがで
きる。
と第１の発明の差動増幅回路とを組み合わせることによ
り、差動入力信号を第２の発明の差動増幅回路で受信
し、その差動出力信号を第１の発明の差動増幅回路で受
信して、増幅された出力を生成することで、広いレンジ
の差動入力信号を受信することができ、製造プロセスの
影響を少なくした一定レベルの出力を生成することがで
きる。
【００２１】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を説明する。しかしながら、かかる実施の形
態例が、本発明の技術的範囲を限定するものではない。
施の形態例を説明する。しかしながら、かかる実施の形
態例が、本発明の技術的範囲を限定するものではない。
【００２２】［第１の実施の形態例］図４は、第１の実
施の形態例の差動増幅回路を示す図である。図４の差動
増幅回路は、ゲートに第１の入力ＩＮが供給されるＮチ
ャネル入力トランジスタＮ１と、第２の入力／ＩＮが供
給されるＮチャネル入力トランジスタＮ２とを有する。
これらのトランジスタＮ１，Ｎ２はソースが共通接続さ
れ、電流源回路Ｉ１が接続される。また、これらのトラ
ンジスタＮ１，Ｎ２のドレインと電源Ｖddとの間には、
それぞれ負荷回路Ｌ１，Ｌ２が接続される。そして、こ
の例では、トランジスタＮ２のドレイン端子ｎ１の出力
が、後段のＣＭＯＳインバータに供給される。
施の形態例の差動増幅回路を示す図である。図４の差動
増幅回路は、ゲートに第１の入力ＩＮが供給されるＮチ
ャネル入力トランジスタＮ１と、第２の入力／ＩＮが供
給されるＮチャネル入力トランジスタＮ２とを有する。
これらのトランジスタＮ１，Ｎ２はソースが共通接続さ
れ、電流源回路Ｉ１が接続される。また、これらのトラ
ンジスタＮ１，Ｎ２のドレインと電源Ｖddとの間には、
それぞれ負荷回路Ｌ１，Ｌ２が接続される。そして、こ
の例では、トランジスタＮ２のドレイン端子ｎ１の出力
が、後段のＣＭＯＳインバータに供給される。
【００２３】図４の差動増幅回路において、製造バラツ
キなどにより、ＮチャネルＭＯＳトランジスタの電流駆
動能力がＰチャンネルＭＯＳトランジスタの電流駆動能
力に対してより高い方向に変動する場合は、電流源Ｉ１
の電流量が少なくなる。また、逆に、ＮチャネルＭＯＳ
トランジスタの電流駆動能力がＰチャンネルＭＯＳトラ
ンジスタの電流駆動能力に対してより低い方向に変動す
る場合は、電流源Ｉ１の電流量が多くなる。
キなどにより、ＮチャネルＭＯＳトランジスタの電流駆
動能力がＰチャンネルＭＯＳトランジスタの電流駆動能
力に対してより高い方向に変動する場合は、電流源Ｉ１
の電流量が少なくなる。また、逆に、ＮチャネルＭＯＳ
トランジスタの電流駆動能力がＰチャンネルＭＯＳトラ
ンジスタの電流駆動能力に対してより低い方向に変動す
る場合は、電流源Ｉ１の電流量が多くなる。
【００２４】電流源Ｉ１の回路は、トランジスタＮ１，
Ｎ２の共通ソース端子に電流を供給するＮチャネルトラ
ンジスタＮ１０と、電源ＶddとＶssとの間に直列に接続
されたＰチャンネルトランジスタＰ１１とＮチャネルト
ランジスタＮ１１とを有する。トランジスタＰ１１，Ｎ
１１は、共にゲートとドレインが接続され、その接続さ
れたドレインが、トランジスタＮ１０のゲートに接続さ
れる。
Ｎ２の共通ソース端子に電流を供給するＮチャネルトラ
ンジスタＮ１０と、電源ＶddとＶssとの間に直列に接続
されたＰチャンネルトランジスタＰ１１とＮチャネルト
ランジスタＮ１１とを有する。トランジスタＰ１１，Ｎ
１１は、共にゲートとドレインが接続され、その接続さ
れたドレインが、トランジスタＮ１０のゲートに接続さ
れる。
【００２５】今仮に、製造バラツキなどにより、Ｎチャ
ネルＭＯＳトランジスタの電流駆動能力がＰチャンネル
ＭＯＳトランジスタの電流駆動能力に対してより高い方
向に変動する第１の状態とすると、Ｐチャネルトランジ
スタＰ１１のインピーダンスに対してＮチャネルトラン
ジスタＮ１１のインピーダンスが小さくなる方向に変動
する。その結果、それらのトランジスタのドレイン端子
ｎ１０の電圧が低くなり、ＮチャネルトランジスタＮ１
０の電流が抑えられる。それにより、トランジスタＮ１
０のインピーダンスは高くなり、低下したトランジスタ
Ｎ２のインピーダンスの変動と相殺され、ドレイン端子
ｎ１のレベル変動は抑えられる。
ネルＭＯＳトランジスタの電流駆動能力がＰチャンネル
ＭＯＳトランジスタの電流駆動能力に対してより高い方
向に変動する第１の状態とすると、Ｐチャネルトランジ
スタＰ１１のインピーダンスに対してＮチャネルトラン
ジスタＮ１１のインピーダンスが小さくなる方向に変動
する。その結果、それらのトランジスタのドレイン端子
ｎ１０の電圧が低くなり、ＮチャネルトランジスタＮ１
０の電流が抑えられる。それにより、トランジスタＮ１
０のインピーダンスは高くなり、低下したトランジスタ
Ｎ２のインピーダンスの変動と相殺され、ドレイン端子
ｎ１のレベル変動は抑えられる。
【００２６】一方、製造バラツキなどにより、Ｎチャネ
ルＭＯＳトランジスタの電流駆動能力がＰチャンネルＭ
ＯＳトランジスタの電流駆動能力に対してより低い方向
に変動する第２の状態とすると、Ｐチャネルトランジス
タＰ１１のインピーダンスに対してＮチャネルトランジ
スタＮ１１のインピーダンスが大きくなる方向に変動す
る。その結果、それらのトランジスタのドレイン端子ｎ
１０の電圧が高くなり、ＮチャネルトランジスタＮ１０
の電流が増加する。それにより、トランジスタＮ１０の
インピーダンスは低くなり、増加したトランジスタＮ２
のインピーダンスの変動と相殺され、ドレイン端子ｎ１
のレベル変動は抑えられる。
ルＭＯＳトランジスタの電流駆動能力がＰチャンネルＭ
ＯＳトランジスタの電流駆動能力に対してより低い方向
に変動する第２の状態とすると、Ｐチャネルトランジス
タＰ１１のインピーダンスに対してＮチャネルトランジ
スタＮ１１のインピーダンスが大きくなる方向に変動す
る。その結果、それらのトランジスタのドレイン端子ｎ
１０の電圧が高くなり、ＮチャネルトランジスタＮ１０
の電流が増加する。それにより、トランジスタＮ１０の
インピーダンスは低くなり、増加したトランジスタＮ２
のインピーダンスの変動と相殺され、ドレイン端子ｎ１
のレベル変動は抑えられる。
【００２７】尚、図４の差動増幅回路のノードｎ１と後
段のＣＭＯＳインバータとの間に、図２の如くＰチャネ
ルトランジスタからなる出力回路を挿入しても同様の作
用効果を有する。但し、その場合は、出力信号が反転す
る。
段のＣＭＯＳインバータとの間に、図２の如くＰチャネ
ルトランジスタからなる出力回路を挿入しても同様の作
用効果を有する。但し、その場合は、出力信号が反転す
る。
【００２８】図５は、第１の実施の形態例の差動増幅回
路を示す図である。図５には、３種類の負荷回路の例が
示され、図５（Ａ）には、ＰチャネルトランジスタＰ４
の出力回路が設けられた例が示される。図４の差動増幅
回路と対応する部分には同じ引用番号を付した。
路を示す図である。図５には、３種類の負荷回路の例が
示され、図５（Ａ）には、ＰチャネルトランジスタＰ４
の出力回路が設けられた例が示される。図４の差動増幅
回路と対応する部分には同じ引用番号を付した。
【００２９】図５（Ａ）の例は、負荷回路が抵抗Ｒ１，
Ｒ２で構成される。そして、トランジスタＮ２のドレイ
ン端子ｎ１は、出力回路のＰチャネルトランジスタＰ４
のゲートに供給され、トランジスタＰ４と電流源Ｉ２と
の接続点ｎ３が、後段のＣＭＯＳインバータに供給され
る。この場合も、トランジスタＮ１０、Ｐ１１、Ｎ１１
からなる電流源回路により、ドレイン端子ｎ１の変動が
抑えられるので、その電位に応じて反転増幅される出力
ｎ３の変動も抑えられる。
Ｒ２で構成される。そして、トランジスタＮ２のドレイ
ン端子ｎ１は、出力回路のＰチャネルトランジスタＰ４
のゲートに供給され、トランジスタＰ４と電流源Ｉ２と
の接続点ｎ３が、後段のＣＭＯＳインバータに供給され
る。この場合も、トランジスタＮ１０、Ｐ１１、Ｎ１１
からなる電流源回路により、ドレイン端子ｎ１の変動が
抑えられるので、その電位に応じて反転増幅される出力
ｎ３の変動も抑えられる。
【００３０】図５（Ｂ）の例は、負荷回路がゲートに一
定電圧Ｖ１が供給されるＰチャネルトランジスタＰ１
２，Ｐ１３で構成される。この例の場合、Ｎチャネルト
ランジスタの電流駆動能力が、Ｐチャネルトランジスタ
の電流駆動能力に対してより高い方向に変動する第１の
状態の時は、ドレイン端子ｎ１の電圧レベルは、負荷ト
ランジスタＰ１３、入力トランジスタＮ２、及び電流源
トランジスタＮ１０のインピーダンスの比で決定される
ので、その変動が顕在化される。但し、図５（Ｂ）の回
路では、トランジスタＮ１０のゲート電圧が下がるの
で、電流源トランジスタＮ１０のインピーダンスが高く
なり、トランジスタＰ１３，Ｎ２のインピーダンスの変
動と相殺され、ドレイン端子ｎ１の電圧レベルの変動は
抑えられる。上記した第２の状態のときも、同様であ
る。
定電圧Ｖ１が供給されるＰチャネルトランジスタＰ１
２，Ｐ１３で構成される。この例の場合、Ｎチャネルト
ランジスタの電流駆動能力が、Ｐチャネルトランジスタ
の電流駆動能力に対してより高い方向に変動する第１の
状態の時は、ドレイン端子ｎ１の電圧レベルは、負荷ト
ランジスタＰ１３、入力トランジスタＮ２、及び電流源
トランジスタＮ１０のインピーダンスの比で決定される
ので、その変動が顕在化される。但し、図５（Ｂ）の回
路では、トランジスタＮ１０のゲート電圧が下がるの
で、電流源トランジスタＮ１０のインピーダンスが高く
なり、トランジスタＰ１３，Ｎ２のインピーダンスの変
動と相殺され、ドレイン端子ｎ１の電圧レベルの変動は
抑えられる。上記した第２の状態のときも、同様であ
る。
【００３１】図５（Ｃ）の例は、負荷回路がＰチャネル
トランジスタＰ１４，Ｐ１５で構成される。トランジス
タＰ１４、Ｐ１５のゲートがトランジスタＰ１４のドレ
インに接続される。従って、入力信号ＩＮ，／ＩＮの差
に応じて発生するトランジスタＮ１の小振幅の信号がト
ランジスタＰ１５により増幅され、ドレイン端子ｎ１に
は比較的大きな振幅の信号が出力される。そして、この
例の場合でも、製造バラツキなどに応じて出力ｎ１の電
圧レベルが変動するが、上記した電流源回路の動作によ
り、出力ｎ１の電圧レベルの変動は抑えられる。
トランジスタＰ１４，Ｐ１５で構成される。トランジス
タＰ１４、Ｐ１５のゲートがトランジスタＰ１４のドレ
インに接続される。従って、入力信号ＩＮ，／ＩＮの差
に応じて発生するトランジスタＮ１の小振幅の信号がト
ランジスタＰ１５により増幅され、ドレイン端子ｎ１に
は比較的大きな振幅の信号が出力される。そして、この
例の場合でも、製造バラツキなどに応じて出力ｎ１の電
圧レベルが変動するが、上記した電流源回路の動作によ
り、出力ｎ１の電圧レベルの変動は抑えられる。
【００３２】以上、第１の実施の形態例の差動増幅回路
では、製造バラツキなどが原因でトランジスタの特性が
変動しても、出力の振幅の中心値が変動することが防止
され、図３の実線のレベルが維持される。従って、後段
のＣＭＯＳインバータを構成する一方のトランジスタが
確実に非導通になり、貫通電流が流れることはない。ま
た、常に出力ｎ１，ｎ３が後段のＣＭＯＳインバータの
閾値電圧ＶthCを中心として上下に変化するので、入力
の立ち上がり伝播遅延時間と立ち下がり伝播遅延時間と
の差が発生せず、高速動作においても誤動作の原因とな
らない。
では、製造バラツキなどが原因でトランジスタの特性が
変動しても、出力の振幅の中心値が変動することが防止
され、図３の実線のレベルが維持される。従って、後段
のＣＭＯＳインバータを構成する一方のトランジスタが
確実に非導通になり、貫通電流が流れることはない。ま
た、常に出力ｎ１，ｎ３が後段のＣＭＯＳインバータの
閾値電圧ＶthCを中心として上下に変化するので、入力
の立ち上がり伝播遅延時間と立ち下がり伝播遅延時間と
の差が発生せず、高速動作においても誤動作の原因とな
らない。
【００３３】図６は、第１の実施の形態例の差動増幅回
路の別の例を示す図である。この回路は、図４の差動増
幅回路とトランジスタの導電型が反転していることを除
いては同じである。従って、対応する部分には同じ引用
番号を付した。図６の例は、入力ＩＮ，／ＩＮがゲート
に供給される１対の入力トランジスタがＰチャネルトラ
ンジスタＰ１，Ｐ２で構成される。そして、トランジス
タＰ１，Ｐ２の共通ソースには、電流源のＰチャネルト
ランジスタＰ１０が接続される。このトランジスタＰ１
０のゲートには、ＰチャンネルトランジスタＰ１１とＮ
チャンネルトランジスタＮ１１からなるバイアス回路の
ドレイン端子が接続される。
路の別の例を示す図である。この回路は、図４の差動増
幅回路とトランジスタの導電型が反転していることを除
いては同じである。従って、対応する部分には同じ引用
番号を付した。図６の例は、入力ＩＮ，／ＩＮがゲート
に供給される１対の入力トランジスタがＰチャネルトラ
ンジスタＰ１，Ｐ２で構成される。そして、トランジス
タＰ１，Ｐ２の共通ソースには、電流源のＰチャネルト
ランジスタＰ１０が接続される。このトランジスタＰ１
０のゲートには、ＰチャンネルトランジスタＰ１１とＮ
チャンネルトランジスタＮ１１からなるバイアス回路の
ドレイン端子が接続される。
【００３４】また、図６の例は、負荷回路Ｌ１，Ｌ２と
して、ＮチャネルトランジスタＮ１２，Ｎ１３が使用さ
れる。これらのトランジスタＮ１２，Ｎ１３のゲートに
は、一定の電圧Ｖ１が供給される。但し、図５で示した
様な別の負荷回路が接続されることもできる。
して、ＮチャネルトランジスタＮ１２，Ｎ１３が使用さ
れる。これらのトランジスタＮ１２，Ｎ１３のゲートに
は、一定の電圧Ｖ１が供給される。但し、図５で示した
様な別の負荷回路が接続されることもできる。
【００３５】図６の差動増幅回路において、製造バラツ
キなどによって、Ｐチャンネルトランジスタの電流駆動
能力がＮチャネルトランジスタに対して大きくなる方向
に変動したとすると、トランジスタＰ２のインピーダン
スが低下し、ドレイン端子ｎ１の電圧レベルが上昇す
る。その時、バイアス回路のトランジスタＰ１１のイン
ピーダンスも低下するので、そのドレイン端子のレベル
が上昇し、電流源トランジスタＰ１０の電流値が抑えら
れる。それにより電流源トランジスタＰ１０のインピー
ダンスが増加し、入力トランジスタＰ２のインピーダン
スの低下を相殺し、出力ｎ１のレベルの変動を抑える。
製造バラツキが逆の場合も、同様にして出力ｎ１のレベ
ルの変動が抑えられる。
キなどによって、Ｐチャンネルトランジスタの電流駆動
能力がＮチャネルトランジスタに対して大きくなる方向
に変動したとすると、トランジスタＰ２のインピーダン
スが低下し、ドレイン端子ｎ１の電圧レベルが上昇す
る。その時、バイアス回路のトランジスタＰ１１のイン
ピーダンスも低下するので、そのドレイン端子のレベル
が上昇し、電流源トランジスタＰ１０の電流値が抑えら
れる。それにより電流源トランジスタＰ１０のインピー
ダンスが増加し、入力トランジスタＰ２のインピーダン
スの低下を相殺し、出力ｎ１のレベルの変動を抑える。
製造バラツキが逆の場合も、同様にして出力ｎ１のレベ
ルの変動が抑えられる。
【００３６】図６の例でも、Ｎチャネルトランジスタと
電流源からなりドレイン端子ｎ１の信号を反転増幅する
出力回路を、ドレイン端子ｎ１と後段のＣＭＯＳインピ
ーダンスとの間に設けた構成でも、同様に出力レベルの
変動が防止される。
電流源からなりドレイン端子ｎ１の信号を反転増幅する
出力回路を、ドレイン端子ｎ１と後段のＣＭＯＳインピ
ーダンスとの間に設けた構成でも、同様に出力レベルの
変動が防止される。
【００３７】［第２の実施の形態例］図７は、第２の実
施の形態例の差動増幅回路を示す図である。第２の実施
の形態例は、第２の発明に対応する。即ち、この差動増
幅回路は、差動入力ＩＮ，／ＩＮが比較的小振幅であ
り、電源ＶddとＶssとの間のレンジ内で、種々異なるよ
うな場合でも、正常に差動増幅動作を行うことができ
る。
施の形態例の差動増幅回路を示す図である。第２の実施
の形態例は、第２の発明に対応する。即ち、この差動増
幅回路は、差動入力ＩＮ，／ＩＮが比較的小振幅であ
り、電源ＶddとＶssとの間のレンジ内で、種々異なるよ
うな場合でも、正常に差動増幅動作を行うことができ
る。
【００３８】図７に示される通り、まず、それぞれのゲ
ートに差動入力ＩＮ，／ＩＮが供給される１対のＮチャ
ネル入力トランジスタＮ２１，Ｎ２２を有する。このト
ランジスタＮ２１，Ｎ２２の共通ソース端子と電源Ｖss
との間には、第１の電流源Ｉ２１が設けられる。この電
流源Ｉ２１は、第１の実施の形態例と異なり、一定の電
流を供給する。入力トランジスタＮ２１，Ｎ２２のドレ
インと電源Ｖddとの間には、所定の負荷回路Ｌ１，Ｌ２
が設けられる。負荷回路Ｌ１，Ｌ２は、例えば図５に示
したような負荷回路が使用される。そして、入力トラン
ジスタＮ２１，Ｎ２２のドレイン端子ｎ２１，ｎ２２
は、それぞれＰチャンネルの出力トランジスタＰ２５、
Ｐ２４のゲートに接続される。出力トランジスタＰ２
５，Ｐ２４には、それぞれ電流源Ｉ２５，Ｉ２４が接続
され、それらの接続点に、差動出力ＯＵＴ，／ＯＵＴが
出力される。
ートに差動入力ＩＮ，／ＩＮが供給される１対のＮチャ
ネル入力トランジスタＮ２１，Ｎ２２を有する。このト
ランジスタＮ２１，Ｎ２２の共通ソース端子と電源Ｖss
との間には、第１の電流源Ｉ２１が設けられる。この電
流源Ｉ２１は、第１の実施の形態例と異なり、一定の電
流を供給する。入力トランジスタＮ２１，Ｎ２２のドレ
インと電源Ｖddとの間には、所定の負荷回路Ｌ１，Ｌ２
が設けられる。負荷回路Ｌ１，Ｌ２は、例えば図５に示
したような負荷回路が使用される。そして、入力トラン
ジスタＮ２１，Ｎ２２のドレイン端子ｎ２１，ｎ２２
は、それぞれＰチャンネルの出力トランジスタＰ２５、
Ｐ２４のゲートに接続される。出力トランジスタＰ２
５，Ｐ２４には、それぞれ電流源Ｉ２５，Ｉ２４が接続
され、それらの接続点に、差動出力ＯＵＴ，／ＯＵＴが
出力される。
【００３９】ここまでの構成は、図２に示した従来例の
回路と同等である。第２の実施の形態例は、更に、ゲー
トに差動入力ＩＮ，／ＩＮがそれぞれ供給される１対の
Ｐチャネル入力トランジスタＰ２１，Ｐ２２を有する。
この入力トランジスタＰ２１，Ｐ２２の共通ソースは、
電流源Ｉ２２を介して電源Ｖddに接続される。また、入
力トランジスタＰ２１，Ｐ２２のドレインは、それぞれ
差動出力端子／ＯＵＴ，ＯＵＴに接続される。即ち、１
対のＰチャネル入力トランジスタＰ２１，Ｐ２２が追加
された点で、図２の従来例の差動増幅回路と構成を異に
する。
回路と同等である。第２の実施の形態例は、更に、ゲー
トに差動入力ＩＮ，／ＩＮがそれぞれ供給される１対の
Ｐチャネル入力トランジスタＰ２１，Ｐ２２を有する。
この入力トランジスタＰ２１，Ｐ２２の共通ソースは、
電流源Ｉ２２を介して電源Ｖddに接続される。また、入
力トランジスタＰ２１，Ｐ２２のドレインは、それぞれ
差動出力端子／ＯＵＴ，ＯＵＴに接続される。即ち、１
対のＰチャネル入力トランジスタＰ２１，Ｐ２２が追加
された点で、図２の従来例の差動増幅回路と構成を異に
する。
【００４０】ここで、この差動増幅回路の動作を説明す
るために、図１０を参照する。図１０は、第２及び第３
の実施の形態例を説明するための図である。図１０
（Ａ）には、微小振幅の差動入力信号の例が示される。
ここに示される通り、図７の差動増幅回路を有する半導
体装置とは異なる電源システムから差動入力信号が供給
されるなどの場合は、差動増幅回路の電源Ｖss, Vddの
範囲内で、図１０（Ａ）に示される通り、実線で示され
た差動入力信号ＩＮ１，／ＩＮ１の場合と、それとは電
圧レベルが異なる破線で示された差動入力信号ＩＮ２，
／ＩＮ２の場合とが発生する或いは変動することがあ
る。差動入力信号の振幅が、例えば１００ｍＶ程度と、
電源Ｖdd、Ｖss間の電圧が５Ｖや３Ｖに比較して非常に
小さい場合は、異なる電源システムなどとの間では、電
源が１Ｖ程度異なる場合がある。
るために、図１０を参照する。図１０は、第２及び第３
の実施の形態例を説明するための図である。図１０
（Ａ）には、微小振幅の差動入力信号の例が示される。
ここに示される通り、図７の差動増幅回路を有する半導
体装置とは異なる電源システムから差動入力信号が供給
されるなどの場合は、差動増幅回路の電源Ｖss, Vddの
範囲内で、図１０（Ａ）に示される通り、実線で示され
た差動入力信号ＩＮ１，／ＩＮ１の場合と、それとは電
圧レベルが異なる破線で示された差動入力信号ＩＮ２，
／ＩＮ２の場合とが発生する或いは変動することがあ
る。差動入力信号の振幅が、例えば１００ｍＶ程度と、
電源Ｖdd、Ｖss間の電圧が５Ｖや３Ｖに比較して非常に
小さい場合は、異なる電源システムなどとの間では、電
源が１Ｖ程度異なる場合がある。
【００４１】図１０（Ａ）に示される通り、差動入力信
号が実線の場合でも、破線の場合でも、図７に示された
差動増幅回路は、適正に差動増幅動作を行う。即ち、差
動入力信号が実線ＩＮ１，／ＩＮ１の様に、比較的高い
レベルにある場合は、差動増幅回路のＮチャンネルの入
力トランジスタＮ２１，Ｎ２２が導通して、適正な差動
増幅動作を行う。差動入力信号が比較的高いレベルにあ
る時は、入力トランジスタＮ２１，Ｎ２２のゲート・ソ
ース間には、そのトランジスタの閾値電圧より高い電圧
が印加されるからである。一方、差動入力信号が破線Ｉ
Ｎ２，／ＩＮ２の様に、比較的低いレベルにある場合
は、差動増幅回路のＰチャネルの入力トランジスタＰ２
１，Ｐ２２が導通して、適正な差動増幅動作を行う。差
動入力信号が比較的低いレベルにある時は、入力トラン
ジスタＰ２１，Ｐ２２のゲート・ソース間には、そのト
ランジスタの閾値電圧より高い電圧が印加されるからで
ある。
号が実線の場合でも、破線の場合でも、図７に示された
差動増幅回路は、適正に差動増幅動作を行う。即ち、差
動入力信号が実線ＩＮ１，／ＩＮ１の様に、比較的高い
レベルにある場合は、差動増幅回路のＮチャンネルの入
力トランジスタＮ２１，Ｎ２２が導通して、適正な差動
増幅動作を行う。差動入力信号が比較的高いレベルにあ
る時は、入力トランジスタＮ２１，Ｎ２２のゲート・ソ
ース間には、そのトランジスタの閾値電圧より高い電圧
が印加されるからである。一方、差動入力信号が破線Ｉ
Ｎ２，／ＩＮ２の様に、比較的低いレベルにある場合
は、差動増幅回路のＰチャネルの入力トランジスタＰ２
１，Ｐ２２が導通して、適正な差動増幅動作を行う。差
動入力信号が比較的低いレベルにある時は、入力トラン
ジスタＰ２１，Ｐ２２のゲート・ソース間には、そのト
ランジスタの閾値電圧より高い電圧が印加されるからで
ある。
【００４２】以上の様に、差動入力信号の振幅の中心値
が比較的高くなっても、比較的低くなっても、いずれか
の入力トランジスタ対Ｎ２１，Ｎ２２またはＰ２１，Ｐ
２２が正常に動作するので、いずれの差動入力信号も受
信することができる。
が比較的高くなっても、比較的低くなっても、いずれか
の入力トランジスタ対Ｎ２１，Ｎ２２またはＰ２１，Ｐ
２２が正常に動作するので、いずれの差動入力信号も受
信することができる。
【００４３】尚、図７の差動増幅回路内の電流源Ｉ２
１，Ｉ２２，Ｉ２４，Ｉ２５は、できるだけ一定の電流
を供給する回路にされる。かかる電流源回路の例につい
ては、後述する。
１，Ｉ２２，Ｉ２４，Ｉ２５は、できるだけ一定の電流
を供給する回路にされる。かかる電流源回路の例につい
ては、後述する。
【００４４】図８は、第２の実施の形態例の別の例を示
す図である。この実施の形態例は、図７の差動増幅回路
におけるトランジスタの導電型を反転した例である。従
って、対応する部分には同様の引用番号を与えた。
す図である。この実施の形態例は、図７の差動増幅回路
におけるトランジスタの導電型を反転した例である。従
って、対応する部分には同様の引用番号を与えた。
【００４５】図８の例では、差動入力ＩＮ，／ＩＮがゲ
ートにそれぞれ供給される１対のＰチャネル入力トラン
ジスタＰ３１，Ｐ３２のドレインｎ３１，ｎ３２が、Ｎ
チャネル出力トランジスタＮ２５，Ｎ２４のゲートに接
続される。そして、出力トランジスタＮ２５，Ｎ２４と
それらの電流源Ｉ２５，Ｉ２４との接続点に、差動出力
ＯＵＴ、／ＯＵＴが出力される。そして、このＰチャネ
ル入力トランジスタ対Ｐ３１，Ｐ３２に加えて、Ｎチャ
ネルの入力トランジスタ対Ｎ３１，Ｎ３２が設けられ
る。この入力トランジスタ対Ｎ３１，Ｎ３２のドレイン
は、それぞれ差動出力端子／ＯＵＴ，ＯＵＴに接続され
る。それぞれの入力トランジスタ対のソースと電源との
間に電流源Ｉ３１、Ｉ３２が設けられる。
ートにそれぞれ供給される１対のＰチャネル入力トラン
ジスタＰ３１，Ｐ３２のドレインｎ３１，ｎ３２が、Ｎ
チャネル出力トランジスタＮ２５，Ｎ２４のゲートに接
続される。そして、出力トランジスタＮ２５，Ｎ２４と
それらの電流源Ｉ２５，Ｉ２４との接続点に、差動出力
ＯＵＴ、／ＯＵＴが出力される。そして、このＰチャネ
ル入力トランジスタ対Ｐ３１，Ｐ３２に加えて、Ｎチャ
ネルの入力トランジスタ対Ｎ３１，Ｎ３２が設けられ
る。この入力トランジスタ対Ｎ３１，Ｎ３２のドレイン
は、それぞれ差動出力端子／ＯＵＴ，ＯＵＴに接続され
る。それぞれの入力トランジスタ対のソースと電源との
間に電流源Ｉ３１、Ｉ３２が設けられる。
【００４６】この例の場合も、差動入力信号ＩＮ，／Ｉ
Ｎが電源間の比較的高いレベルで振幅する場合は、Ｎチ
ャネルの入力トランジスタ対Ｎ３１，Ｎ３２が差動増幅
動作を行う。一方、差動入力信号ＩＮ，／ＩＮが電源間
の比較的低いレベルで振幅する場合は、Ｐチャネルの入
力トランジスタ対Ｐ３１，Ｐ３２が差動増幅動作を行
う。従って、広いレンジの微小振幅の差動入力を受信す
ることができる。
Ｎが電源間の比較的高いレベルで振幅する場合は、Ｎチ
ャネルの入力トランジスタ対Ｎ３１，Ｎ３２が差動増幅
動作を行う。一方、差動入力信号ＩＮ，／ＩＮが電源間
の比較的低いレベルで振幅する場合は、Ｐチャネルの入
力トランジスタ対Ｐ３１，Ｐ３２が差動増幅動作を行
う。従って、広いレンジの微小振幅の差動入力を受信す
ることができる。
【００４７】［第３の実施の形態例］図９は、第３の実
施の形態例の差動入力回路を示す図である。この差動入
力回路は、外部からの差動入力信号ＩＮ，／ＩＮを直接
受信する第１の差動増幅回路１００と、第１の差動増幅
回路１００の差動出力ＯＵＴ１，／ＯＵＴ１を差動入力
として受信する第２の差動増幅回路２００とを有する。
そして、第２の差動増幅回路２００の出力ＯＵＴ２が、
後段のトランジスタＰ３，Ｎ３からなるＣＭＯＳインバ
ータに供給される。その結果、電源Ｖdd、Ｖssにフルス
イングされた信号ｎ２が生成される。
施の形態例の差動入力回路を示す図である。この差動入
力回路は、外部からの差動入力信号ＩＮ，／ＩＮを直接
受信する第１の差動増幅回路１００と、第１の差動増幅
回路１００の差動出力ＯＵＴ１，／ＯＵＴ１を差動入力
として受信する第２の差動増幅回路２００とを有する。
そして、第２の差動増幅回路２００の出力ＯＵＴ２が、
後段のトランジスタＰ３，Ｎ３からなるＣＭＯＳインバ
ータに供給される。その結果、電源Ｖdd、Ｖssにフルス
イングされた信号ｎ２が生成される。
【００４８】上記の第１の差動増幅回路１００は、図７
に示された第２の実施の形態例の差動増幅回路である。
また、第２の差動増幅回路２００は、図４に示された第
１ｎ実施の形態例の差動増幅回路である。第２の差動増
幅回路２００は、図５に示された回路でも良い。
に示された第２の実施の形態例の差動増幅回路である。
また、第２の差動増幅回路２００は、図４に示された第
１ｎ実施の形態例の差動増幅回路である。第２の差動増
幅回路２００は、図５に示された回路でも良い。
【００４９】第１の差動増幅回路１００は、電流源Ｉ２
１として、ＮチャンネルトランジスタＮ２６、Ｎ２７及
び外付けの抵抗Ｒ２７からなる回路を採用する。トラン
ジスタＮ２６，Ｎ２７は、ゲートがトランジスタＮ２７
のドレインに接続されてカレントミラー回路を構成す
る。抵抗Ｒ２７が半導体装置の製造バラツキの影響を受
けない外付け抵抗であるので、このカレントミラー回路
のトランジスタＮ２７，Ｎ２８を流れる電流は、製造バ
ラツキに影響を受けない一定値になる。電流源Ｉ２２
も、同様にＰチャンネルトランジスタＰ２６、Ｐ２７及
び外付けの抵抗Ｒ２８からなる回路を採用する。この場
合も、製造バラツキの影響を受けない一定の電流をＰチ
ャンネル入力トランジスタＰ２１，Ｐ２２に供給する。
１として、ＮチャンネルトランジスタＮ２６、Ｎ２７及
び外付けの抵抗Ｒ２７からなる回路を採用する。トラン
ジスタＮ２６，Ｎ２７は、ゲートがトランジスタＮ２７
のドレインに接続されてカレントミラー回路を構成す
る。抵抗Ｒ２７が半導体装置の製造バラツキの影響を受
けない外付け抵抗であるので、このカレントミラー回路
のトランジスタＮ２７，Ｎ２８を流れる電流は、製造バ
ラツキに影響を受けない一定値になる。電流源Ｉ２２
も、同様にＰチャンネルトランジスタＰ２６、Ｐ２７及
び外付けの抵抗Ｒ２８からなる回路を採用する。この場
合も、製造バラツキの影響を受けない一定の電流をＰチ
ャンネル入力トランジスタＰ２１，Ｐ２２に供給する。
【００５０】図１０（Ａ）に示される通り、微小振幅の
差動入力ＩＮ，／ＩＮの振幅の中心値が電源間で変動、
或いは異なっていても、第１の差動増幅回路１００は、
２組の入力トランジスタ対Ｎ２１，Ｎ２２或いはＰ２
１，Ｐ２２のいずれかが動作して、正常な差動増幅機能
を実現する。しかしながら、第１の差動増幅回路１００
の電流源Ｉ２１，Ｉ２２は、製造バラツキに対応して変
動しない一定の電流を供給する。従って、製造バラツキ
によって、入力トランジスタのインピーダンスが変動す
るので、生成される差動出力ＯＵＴ１，／ＯＵＴ１の振
幅の中心値は、図１０（Ｂ）に示す通り、多少ばらつ
く。但し、次段の第２の差動増幅回路２００の入力トラ
ンジスタＮ１，Ｎ２が非導通状態になる程には、そのレ
ベルが低くなることはない。従って、かかる差動出力信
号ＯＵＴ１，／ＯＵＴ１に対して、第２の差動増幅回路
２００は、正常に差動増幅動作を行うことができる。
差動入力ＩＮ，／ＩＮの振幅の中心値が電源間で変動、
或いは異なっていても、第１の差動増幅回路１００は、
２組の入力トランジスタ対Ｎ２１，Ｎ２２或いはＰ２
１，Ｐ２２のいずれかが動作して、正常な差動増幅機能
を実現する。しかしながら、第１の差動増幅回路１００
の電流源Ｉ２１，Ｉ２２は、製造バラツキに対応して変
動しない一定の電流を供給する。従って、製造バラツキ
によって、入力トランジスタのインピーダンスが変動す
るので、生成される差動出力ＯＵＴ１，／ＯＵＴ１の振
幅の中心値は、図１０（Ｂ）に示す通り、多少ばらつ
く。但し、次段の第２の差動増幅回路２００の入力トラ
ンジスタＮ１，Ｎ２が非導通状態になる程には、そのレ
ベルが低くなることはない。従って、かかる差動出力信
号ＯＵＴ１，／ＯＵＴ１に対して、第２の差動増幅回路
２００は、正常に差動増幅動作を行うことができる。
【００５１】更に、第２の差動増幅回路２００の電流源
回路は、第１の実施の形態例で説明した通り、製造バラ
ツキに応じてその電流値が変化する。その結果、第２の
差動増幅回路２００の出力ＯＵＴ２の振幅の中心値は、
製造バラツキの影響を受けない、ほぼ一定のレベルを維
持する。その結果、後段のＣＭＯＳインバータの閾値電
圧と出力ＯＵＴ２との関係は、一定であり、ＣＭＯＳイ
ンバータに貫通電流が流れたり、入力の立ち上がりと立
ち下がりとで伝播遅延時間が異なることはない。
回路は、第１の実施の形態例で説明した通り、製造バラ
ツキに応じてその電流値が変化する。その結果、第２の
差動増幅回路２００の出力ＯＵＴ２の振幅の中心値は、
製造バラツキの影響を受けない、ほぼ一定のレベルを維
持する。その結果、後段のＣＭＯＳインバータの閾値電
圧と出力ＯＵＴ２との関係は、一定であり、ＣＭＯＳイ
ンバータに貫通電流が流れたり、入力の立ち上がりと立
ち下がりとで伝播遅延時間が異なることはない。
【００５２】以上の通り、外部からの小振幅の差動入力
信号を受信する場合は、図９に示した通り、第２の実施
の形態例の差動増幅回路と第１の実施の形態例の差動増
幅回路とを組み合わせることが好ましい。勿論、図６と
図８に示した差動増幅回路どうしを組み合わせることも
できる。更に、外部からの小振幅の差動入力信号を受信
するために、単に第２の実施の形態例の差動増幅回路と
図１，２などに示した通常の差動増幅回路とを組み合わ
せることも可能である。
信号を受信する場合は、図９に示した通り、第２の実施
の形態例の差動増幅回路と第１の実施の形態例の差動増
幅回路とを組み合わせることが好ましい。勿論、図６と
図８に示した差動増幅回路どうしを組み合わせることも
できる。更に、外部からの小振幅の差動入力信号を受信
するために、単に第２の実施の形態例の差動増幅回路と
図１，２などに示した通常の差動増幅回路とを組み合わ
せることも可能である。
【００５３】
【発明の効果】以上、本発明によれば、製造バラツキの
影響を受けずに一定のレベルの出力信号を生成すること
ができる差動増幅回路を提供することができる。また、
本発明によれば、小振幅でその振幅の中心電圧の変動が
大きい差動入力信号での受信して正常に差動増幅動作を
行う差動増幅回路を提供することができる。
影響を受けずに一定のレベルの出力信号を生成すること
ができる差動増幅回路を提供することができる。また、
本発明によれば、小振幅でその振幅の中心電圧の変動が
大きい差動入力信号での受信して正常に差動増幅動作を
行う差動増幅回路を提供することができる。
【図１】従来の差動増幅回路の例を示す図である。
【図２】従来の差動増幅回路の別の例を示す図である。
【図３】従来例の課題を説明する図である。
【図４】第１の実施の形態例の差動増幅回路を示す図で
ある。
ある。
【図５】第１の実施の形態例の差動増幅回路を示す図で
ある。
ある。
【図６】第１の実施の形態例の差動増幅回路の別の例を
示す図である。
示す図である。
【図７】第２の実施の形態例の差動増幅回路を示す図で
ある。
ある。
【図８】第２の実施の形態例の差動増幅回路の別の例を
示す図である。
示す図である。
【図９】第３の実施の形態例の差動増幅回路を示す図で
ある。
ある。
【図１０】第２及び第３の実施の形態例を説明するため
の図である。
の図である。
Ｎ１，Ｎ２ 入力トランジスタ対 Ｌ１，Ｌ２ 負荷回路 Ｉ１ 電流源 Ｎ１０ 電流源トランジスタ Ｎ１１，Ｐ１１ バイアス回路を構成するトランジスタ Ｎ２１，Ｎ２２ 入力トランジスタ対 Ｐ２１，Ｐ２２ 入力トランジスタ対 Ｐ４ 出力トランジスタ Ｐ２４．Ｐ２５ 出力トランジスタ Ｎ２４，Ｎ２５ 出力トランジスタ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J056 AA00 AA01 BB38 CC01 DD13 DD28 EE07 FF09 5J066 AA01 AA12 CA11 CA15 FA18 HA10 HA17 HA25 KA04 KA05 KA09 KA12 MA21 ND01 ND11 ND14 ND22 ND23 PD01 TA06
Claims (10)
- 【請求項１】同一の半導体基板内に形成され、入力を比
較して増幅された出力を生成する差動増幅回路におい
て、 ゲートに第１及び第２の入力がそれぞれ供給され、ドレ
インがそれぞれ負荷回路を介して第１の電源に接続さ
れ、ソースが共通接続された１対の第１導電型の入力Ｍ
ＯＳトランジスタと、 前記ソースと第２の電源の間に設けられ、前記ソースに
電流を供給する電流源とを有し、 前記電流源は、第１導電型のＭＯＳトランジスタの駆動
能力が前記第１導電型と反対の第２導電型のＭＯＳトラ
ンジスタに対してより高い方向に変動する第１の状態の
場合は、第１の電流を供給し、より低い方向に変動する
第２の状態の場合は、前記第１の電流より大きい第２の
電流を供給することを特徴とする差動増幅回路。 - 【請求項２】請求項１において、 更に、前記１対の第１導電型入力ＭＯＳトランジスタの
うちいずれかのドレインの信号が入力され、第２及び第
１導電型のＭＯＳトランジスタからなるＣＭＯＳインバ
ータを有することを特徴とする差動増幅回路。 - 【請求項３】請求項１において、 更に、ゲートに前記１対の第１導電型入力ＭＯＳトラン
ジスタのうちいずれかのドレインの信号が入力され、ド
レインに前記出力を生成する第２導電型の出力ＭＯＳト
ランジスタと、 前記出力ＭＯＳトランジスタのドレインからの前記出力
が入力され、第２及び第１導電型のＭＯＳトランジスタ
からなるＣＭＯＳインバータとを有することを特徴とす
る差動増幅回路。 - 【請求項４】請求項１乃至３のいずれかにおいて、 前記電流源は、前記１対の第１導電型入力ＭＯＳトラン
ジスタのソースと前記第２の電源との間に設けられた第
１導電型の電流源ＭＯＳトランジスタと、当該電流源Ｍ
ＯＳトランジスタのゲートに、前記第１の状態の場合は
第１の電圧を供給し、前記第２の状態の場合は前記第１
の電圧に対応する電流より大きい電流に対応する第２の
電圧を供給するバイアス回路とを有することを特徴とす
る差動増幅回路。 - 【請求項５】請求項４において、 前記バイアス回路は、前記第１及び第２の電源の間に設
けられ、ゲートとドレインが接続された第２導電型のバ
イアス用ＭＯＳトランジスタ及び第１導電型のバイアス
用ＭＯＳトランジスタを有し、該バイアス用ＭＯＳトラ
ンジスタのドレインが前記第１または第２の電圧を供給
することを特徴とする差動増幅回路。 - 【請求項６】同一の半導体基板内に形成され、入力を比
較して増幅された出力を生成する差動増幅回路におい
て、 ゲートに第１及び第２の入力がそれぞれ供給され、ドレ
インがそれぞれ負荷回路を介して第１の電源に接続さ
れ、ソースが共通接続された１対の第１導電型の入力Ｍ
ＯＳトランジスタと、 前記ソースと第２の電源の間に設けられた第１導電型の
電流源ＭＯＳトランジスタと、前記第１及び第２の電源
の間に設けられ、ゲートとドレインが接続された第２導
電型のバイアス用ＭＯＳトランジスタ及び第１導電型の
バイアス用ＭＯＳトランジスタとを有し、該バイアス用
ＭＯＳトランジスタのドレインが前記電流源ＭＯＳトラ
ンジスタのゲートに接続された電流源とを有することを
特徴とする差動増幅回路。 - 【請求項７】同一の半導体基板内に形成され、差動入力
を比較して増幅された出力を生成する差動増幅回路にお
いて、 ゲートに第１及び第２の入力がそれぞれ供給され、ドレ
インがそれぞれ負荷回路を介して第１の電源に接続さ
れ、ソースが共通接続され第１の電流源に接続された１
対の第１導電型入力ＭＯＳトランジスタと、 ゲートに前記１対の第１導電型入力ＭＯＳトランジスタ
のドレインの信号がそれぞれ入力され、ドレインに差動
出力を生成する１対の第２導電型の出力ＭＯＳトランジ
スタと、 ゲートに前記第２及び第１の入力がそれぞれ供給され、
ドレインがそれぞれ前記１対の出力ＭＯＳトランジスタ
のドレインに接続され、ソースが第２の電流源を介して
第１の電源に接続された１対の第２導電型入力ＭＯＳト
ランジスタとを有することを特徴とする差動増幅回路。 - 【請求項８】同一の半導体基板内に形成され、差動入力
を比較して増幅された出力を生成する差動入力回路にお
いて、 前記差動入力が供給され、第１の差動出力を生成する第
１の差動増幅回路と、 前記第１の差動出力が供給され、第２の出力を生成する
第２の差動増幅回路とを有し、 前記第１の差動増幅回路は、 ゲートに前記差動入力がそれぞれ供給され、ドレインが
それぞれ負荷回路を介 して第１の電源に接続され、ソ
ースが共通接続され第１の電流源に接続された１ 対の
第１導電型の第１入力ＭＯＳトランジスタと、 ゲートに前記１対の第１導電型入力ＭＯＳトランジスタ
のドレインの信号がそ れぞれ入力され、ドレインに前
記第１の差動出力を生成する１対の第２導電型の 出力
ＭＯＳトランジスタと、 ゲートに前記差動入力がそれぞれ供給され、ドレインが
それぞれ前記１対の出 力ＭＯＳトランジスタのドレイ
ンに接続され、ソースが第２の電流源を介して第 １の
電源に接続された１対の第２導電型の第２入力ＭＯＳト
ランジスタとを有し 、 前記第２の差動増幅回路は、 ゲートに前記第１の差動出力がそれぞれ供給され、ドレ
インがそれぞれ負荷回 路を介して第１の電源に接続さ
れ、ソースが共通接続された１対の第１導電型の 第３
入力ＭＯＳトランジスタと、 前記ソースと第２の電源の間に設けられ、前記ソースに
電流を供給する第３の 電流源とを有し、 前記第３の電流源は、第１導電型のＭＯＳトランジスタ
の駆動能力が第２導電 型のＭＯＳトランジスタに対し
てより高い方向に変動する第１の状態の場合は第 １の
電流を供給し、より低い方向に変動する第２の状態の場
合は前記第１の電流 より大きい第２の電流を供給する
ことを特徴とする差動入力回路。 - 【請求項９】同一の半導体基板内に形成され、差動入力
を比較して増幅された出力を生成する差動入力回路にお
いて、 前記差動入力が供給され、第１の差動出力を生成する第
１の差動増幅回路と、 前記第１の差動出力が供給され、第２の出力を生成する
第２の差動増幅回路とを有し、 前記第１の差動増幅回路は、 ゲートに前記差動入力がそれぞれ供給され、ドレインが
それぞれ負荷回路を介 して第１の電源に接続され、ソ
ースが共通接続され第１の電流源に接続された１ 対の
第１導電型の第１入力ＭＯＳトランジスタと、 ゲートに前記１対の第１導電型入力ＭＯＳトランジスタ
のドレインの信号がそ れぞれ入力され、ドレインに前
記第１の差動出力を生成する１対の第２導電型の 出力
ＭＯＳトランジスタと、 ゲートに前記差動入力がそれぞれ供給され、ドレインが
それぞれ前記１対の出 力ＭＯＳトランジスタのドレイ
ンに接続され、ソースが第２の電流源を介して第 １の
電源に接続された１対の第２導電型の第２入力ＭＯＳト
ランジスタとを有し 、 前記第２の差動増幅回路増幅回路は、 ゲートに前記第１の差動出力がそれぞれ供給され、ドレ
インがそれぞれ負荷回 路を介して第１の電源に接続さ
れ、ソースが共通接続された１対の第１導電型の 入力
ＭＯＳトランジスタと、 前記ソースと第２の電源の間に設けられた第１導電型の
電流源ＭＯＳトランジ スタと、前記第１及び第２の電
源の間に設けられ、ゲートとドレインが接続され た第
２導電型のバイアス用ＭＯＳトランジスタ及び第１導電
型のバイアス用ＭＯ Ｓトランジスタとを含み、該バイ
アス用ＭＯＳトランジスタのドレインが前記電 流源Ｍ
ＯＳトランジスタのゲートに接続された第３の電流源と
を有することを特徴とする差動入力回路。 - 【請求項１０】同一の半導体基板内に形成され、入力を
比較して増幅された出力を生成する差動増幅回路であっ
て、 ゲートに第１及び第２の入力がそれぞれ供給され、ドレ
インがそれぞれ負荷回路を介して第１の電源に接続さ
れ、ソースが共通接続された１対の第１導電型の入力Ｍ
ＯＳトランジスタと、 前記ソースと第２の電源の間に設けられ、前記ソースに
電流を供給する電流源とを有する差動増幅回路の動作方
法において、 前記電流源は、第１導電型のＭＯＳトランジスタの駆動
能力が前記第１導電型と反対の第２導電型のＭＯＳトラ
ンジスタに対してより高い方向に変動する第１の状態の
場合は、第１の電流を供給し、より低い方向に変動する
第２の状態の場合は、前記第１の電流より大きい第２の
電流を供給することを特徴とする差動増幅回路の動作方
法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30901498A JP3628189B2 (ja) | 1998-10-29 | 1998-10-29 | 差動増幅回路 |
| US09/399,222 US6275107B1 (en) | 1998-10-29 | 1999-09-17 | Differential amplifier circuit and pull up-type differential driver |
| KR1019990046676A KR100567992B1 (ko) | 1998-10-29 | 1999-10-26 | 차동 증폭 회로 |
| DE19951620.0A DE19951620B4 (de) | 1998-10-29 | 1999-10-26 | Differentialverstärkerschaltung |
| US09/887,048 US6384682B2 (en) | 1998-10-29 | 2001-06-25 | Differential amplifier circuit and pull up-type differential driver |
| KR1020050100829A KR100570937B1 (ko) | 1998-10-29 | 2005-10-25 | 풀업 타입 차동 드라이버 및 풀업 타입 차동 드라이버를사용한 차동 구동 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30901498A JP3628189B2 (ja) | 1998-10-29 | 1998-10-29 | 差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000138576A true JP2000138576A (ja) | 2000-05-16 |
| JP3628189B2 JP3628189B2 (ja) | 2005-03-09 |
Family
ID=17987853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30901498A Expired - Lifetime JP3628189B2 (ja) | 1998-10-29 | 1998-10-29 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3628189B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002314398A (ja) * | 2001-04-18 | 2002-10-25 | Mitsubishi Electric Corp | 半導体集積回路 |
| US7498847B2 (en) | 2006-02-01 | 2009-03-03 | Samsung Electronics Co., Ltd. | Output driver that operates both in a differential mode and in a single mode |
| CN108021169A (zh) * | 2016-11-02 | 2018-05-11 | 中国科学院沈阳自动化研究所 | 一种ldo电路 |
| CN109923784A (zh) * | 2016-11-08 | 2019-06-21 | 高通股份有限公司 | 用于基于不同电源电压传输数据信号的装置和方法 |
-
1998
- 1998-10-29 JP JP30901498A patent/JP3628189B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002314398A (ja) * | 2001-04-18 | 2002-10-25 | Mitsubishi Electric Corp | 半導体集積回路 |
| US7498847B2 (en) | 2006-02-01 | 2009-03-03 | Samsung Electronics Co., Ltd. | Output driver that operates both in a differential mode and in a single mode |
| CN108021169A (zh) * | 2016-11-02 | 2018-05-11 | 中国科学院沈阳自动化研究所 | 一种ldo电路 |
| CN109923784A (zh) * | 2016-11-08 | 2019-06-21 | 高通股份有限公司 | 用于基于不同电源电压传输数据信号的装置和方法 |
| CN109923784B (zh) * | 2016-11-08 | 2023-04-14 | 高通股份有限公司 | 用于基于不同电源电压传输数据信号的装置和方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3628189B2 (ja) | 2005-03-09 |
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