KR100570937B1 - 풀업 타입 차동 드라이버 및 풀업 타입 차동 드라이버를사용한 차동 구동 방법 - Google Patents

Abstract

본 발명에 따른 차동 증폭 회로는 게이트로 입력이 공급되고 드레인이부하 회로에 접속되며 소스가 전류원에 접속되는 한 쌍의 입력 MOS 트랜지스터를 포함하는 것으로서, 상기 전류원의 전류치는 입력 MOS 트랜지스터의 특성 변화에 따라 변동하여 입력 MOS 트랜지스터의 드레인 단자에서 발생하는 출력 레벨의 변동을 억제한다. 바꾸어 말하면, 전류원의 전류치는, 종래의 차동 증폭 회로에서처럼 일정한 값으로 유지되는 것이 아니라, 제조 공정상 발생되는 트랜지스터의 특성에 따라 변하게 된다.

Description

풀업 타입 차동 드라이버 및 풀업 타입 차동 드라이버를 사용한 차동 구동 방법{PULL UP-TYPE DIFFERENTIAL DRIVER AND DIFFERENTIAL DRIVING METHOD USING A PULL UP-TYPE DIFFERENTIAL DRIVER}

도 1은 종래 차동 증폭 회로의 제1 예를 도시한 회로도.

도 2는 종래 차동 증폭 회로의 제2 예를 도시한 회로도.

도 3a 및 도 3b는 종래 기술에 관한 문제를 도시한 그래프.

도 4는 제1 실시예에 따른 차동 증폭 회로를 도시한 회로도.

도 5a, 5b, 5c는 제1 실시예에 따른 차동 증폭 회로를 도시한 회로도.

도 6은 제1 실시예에 따른 차동 증폭 회로의 다른 예를 도시한 회로도.

도 7은 제2 실시예에 따른 차동 증폭 회로를 도시한 회로도.

도 8은 제2 실시예에 따른 차동 증폭 회로의 다른 예를 도시한 회로도.

도 9는 제3 실시예에 따른 차동 증폭 회로를 도시한 회로도.

도 10a, 10b는 제2 실시예 및 제3 실시예를 설명하는 그래프.

도 11은 본 발명에 따른 풀업타입 차동 버스 드라이버의 제1 실시예를 포함하는 신호 전송 시스템의 일례의 주요부를 도시한 회로도.

도 12는 본 발명에 따른 풀업타입 차동 버스 드라이버의 제2 실시예를 포함하는 신호 전송 시스템의 일례의 주요부를 도시한 회로도.

도 13은 본 발명에 따른 풀업타입 차동 버스 드라이버의 제3 실시예를 포함하는 신호 전송 시스템의 일례의 주요부를 도시한 회로도.

*도 14는 본 발명에 따른 풀업타입 차동 버스 드라이버의 제4 실시예를 포함하는 신호 전송 시스템의 일례의 주요부를 도시한 회로도.

도 15는 본 발명에 따른 풀업타입 차동 버스 드라이버의 제5 실시예를 포함하는 신호 전송 시스템의 일례의 주요부를 도시한 회로도.

도 16은 종래 차동 버스 드라이버를 포함하는 신호 전송 시스템의 일례의 주요부를 도시한 회로도.

** 도면의 주요 부분에 대한 부호의 간단한 설명 *

N1, N2 : 입력 트랜지스터 쌍

L1, L2 : 부하 회로

I1 : 전류원

N10 : 전류원 트랜지스터

N11, P11 : 바이어스 회로를 구성하는 트랜지스터

N21, N22 : 입력 트랜지스터쌍

P21, P22 : 입력 트랜지스터쌍

P4 : 출력 트랜지스터

P24, P25 : 출력 트랜지스터

N24, N25 : 출력 트랜지스터

V1 : 전원 전압

VT, VT1, VT2 : 종단 전압

본 발명은 차동 증폭 회로 또는 반도체 기판에 형성된 차동 입력 회로에 관한 것이며, 더욱 구체적으로는, 제조 공정상의 변화에 따른 트랜지스터의 특성 변화의 효과를 억제하고 차동 입력 신호의 레벨 요동에 영향받지 않는 차동 증폭 회로 또는 차동 입력 회로에 관한 것이다.

더욱이, 본 발명은 풀업타입 차동 버스 드라이버(pull up-type differential bus driver)와 차동 신호가 반도체 칩 사이에 전달되는 경우에 사용하기에 적합한 차동 버스 구동 방법에 관한 것이다.

한 쌍의 MOS 트랜지스터를 포함하고, 차동 입력은 MOS 트랜지스터의 게이트로 각각 공급되고 출력은 MOS 트랜지스터의 드레인에서 발생되는 차동 증폭 회로 또는 차동 입력 회로(이하에서는, 간단히 차동 증폭 회로라 칭함)는 널리 사용된다. 이런 유형의 차동 증폭 회로에서, 전류원은 MOS 트랜지스터 쌍의 소스 전극에 접속되고 소스 전극에 고정 전류를 공급하며, 게이트로 공급되는 차동 입력이 비교되어 MOS 트랜지스터 쌍의 한 트랜지스터의 도전율이 높아지는 반면 다른 트랜지스터의 도전율은 낮아진다.

예를 들어, 100 mV 정도의 작은 진폭의 신호의 경우 또는 진폭의 중심 전압으로부터 많은 요동이 있는 차동 입력 신호가 차동 입력으로 공급될 경우, 일반적으로 차동 증폭 회로의 동작은 전술한 전류원으로부터의 전류를 가능한 한 일정치로 유지함으로써 안정화된다.

도 1에 종래의 차동 증폭 회로의 예를 도시하였다. 이 차동 증폭 회로는 차동 증폭 입력(IN, /IN)이 각 게이트로 공급되고 소스가 공통 접속된 한 쌍의 N-채널 입력 MOS 트랜지스터(N1, N2)와, 상기 트랜지스터쌍의 드레인과 제1 전원(Vdd) 사이에 설치된 부하 회로(L1, L2)와, 상기 트랜지스터의 소스와 제2 전원 Vss 사이에 설치된 전류원(I1)을 포함한다. 증폭된 출력이 차동 입력(IN, /IN)에 따라 트랜지스터(N2)의 드레인 단자(n1)에서 발생한다. 이 출력(n1)은 P-채널 MOS 트랜지스터(P3)와 N-채널 MOS 트랜지스터(N3)로 구성되는 CMOS 인버터의 입력으로 공급된다.

도 2에 종래의 차동 증폭 회로의 다른 예를 도시하였다. 이 차동 증폭 회로 또한 한 쌍의 입력 MOS 트랜지스터(N1, N2), 부하 회로(L1, L2) 및 전류원(I1)을 포함한다. 더욱이, 도 2의 차동 증폭 회로에서, 트랜지스터(N2)의 드레인 단자(n1)가 P-채널 출력 MOS 트랜지스터(P4)의 게이트에 접속되고, 출력 MOS 트랜지스터(P4)와 전류원(I2)과의 접합점(n3)이 CMOS 인버터의 입력에 공급된다.

전술한 종래의 차동 증폭 회로에서, 입력(IN)의 전압이 반전(inverse) 입력 (/IN)보다 낮은 경우에 트랜지스터(N2)가 온되고 노드(n1)의 전압이 L 레벨이 되는데 반하여, 입력 IN의 전압이 인버스 입력(/IN)보다 높은 경우에는 트랜지스터(N2) 가 오프되고 노드(n1)의 전압이 H 레벨로 된다. 도 1의 차동 증폭 회로에서 노드(n1)에서의 H 레벨 또는 L 레벨에 따라 인버터의 출력(n2)에 L 레벨 또는 H 레벨이 발생한다. 도 2의 차동 증폭 회로는 노드(n1)의 H 레벨 또는 L 레벨에 따라 노드(n3)에서 H 레벨 또는 L 레벨이 발생하고 인버터의 출력(n2)에서 H 레벨 또는 L 레벨이 각각 발생한다.

도 16은 종래의 풀업타입 차동 버스 드라이버를 포함한 신호 전송 시스템의 주요부를 도시한 회로도이다. 도 16에서 (1)은 드라이버를 구성하는 반도체 디바이스, (2)는 수신기를 구성하는 반도체 디바이스, (3) 및 (4)는 반도체(1)와 반도체(2)를 접속하는 신호선, (5) 및 (6)은 종단 저항, (7)은 종단 전압(VT1)을 공급하는 종단 전압선, 그리고 (8)은 종단 전압(VT2)을 공급하는 단자 전압선을 각각 나타낸다.

반도체 디바이스(1)에서 9는 종래의 풀업타입 차동 버스 드라이버이고, SIN 및 /SIN은 내부 회로(도시되지 않음)로부터 풀업타입 차동 버스 드라이버(9)에 입력되는 차동 입력 신호이고, (10) 및 (11)은 신호 출력 단자이며 이를 통해 풀업타입 차동 차동 버스 드라이버(9)로부터 출력 신호(SOUT, /SOUT)가 출력된다.

더욱이, 풀업타입 차동 버스 드라이버(9)에서, (12)는 전원 전압(V1)을 공급하는 전원선이고, (13)은 정전류원이고, (14)는 입력 신호(SIN)에 따라 온/오프 상태를 전환하는 스위치 수단을 나타내며, (15)는 입력 신호(/SIN)에 따라 온/오프 상태를 전환하는 스위치 수단을 나타낸다.

이러한 방식으로 구성된 신호 전송 시스템에서 입력 신호(SIN)가 H 레벨이고 입력 신호(/SIN)가 L 레벨인 경우, 스위치 수단(14)은 온되고 다른 스위치 수단(15)은 오프되어, 신호선(3)은 정전류원(13)으로부터의 전류 출력에 의하여 풀업되고 H 레벨 신호가 신호선(3)을 따라 전송되며, 신호선(4)은 종단 저항(6)에 의하여 풀다운되고 L 레벨 신호가 신호선(4)을 따라 전송된다.

반면에, 입력 신호(SIN)가 L 레벨이고 입력 신호(/SIN)가 H 레벨이라면 스위치 수단(14)은 오프되고 스위치 수단(15)은 온되어, 신호선(4)은 정전류원(13)으로부터 출력되는 전류에 의해 풀업되고 신호선(4)을 통하여 H 레벨 신호가 전송된다.

도 3은 전술한 종래 기술의 예와 관련된 과제를 도시한 도면이다. 도 3a는 전술한 차동 증폭 회로의 출력(n1, n3)과 CMOS 인버터의 임계치(VthC)와의 관계를 도시하고 있고, 도 3b는 그에 대응하는 CMOS 인버터의 출력(n2의) 전압 레벨을 도시하고 있다.

차동 증폭 회로의 출력(n1, n3)은 전원 Vdd 와 Vss 사이에서 풀스윙(full swing)하지 않고 소정의 진폭을 가지는 H 레벨 및 L 레벨이 된다. 이와 대비하여 COMS 인버터의 출력(n2)은 풀스윙을 하여 고전원(Vdd)의 레벨인 H 레벨 또는 저전원(접지)Vss의 레벨인 L 레벨이 된다. 한편, 차동 증폭 회로가 반도체 기판 상의 집적 회로의 일부분으로 형성된다면, 공정의 변동에 따른 MOS 트랜지스터의 특성 변화가 일어날 것이다. 예를 들어, 특성 변화가 일어나고 그에 따라 N-채널 MOS 트랜지스터의 구동 능력(drive capacity)이 증가되어, 통전시의 MOS 트랜지스터(N2)의 임피던스가 떨어질 것이며, 따라서 노드(n1)에서의 진폭의 중심 전압은 하강하 는 경향을 보일 것이다. 즉, 도 3의 실선으로부터 벗어나 점선을 추종할 것이다. 반대로, 특성 변화가 일어나서 N-채널 MOS 트랜지스터의 구동 능력이 감소하면, 통전시의 MOS 트랜지스터(N2)의 임피던스는 상승할 것이며, 따라서 노드(n1)에서의 진폭의 중심 전압은 상승하는 경향을 보일 것이다. 즉, 도 3의 실선으로부터 벗어나 파선을 추종할 것이다.

공정의 변화에 기인한 출력(n1)의 진폭의 중심값의 상향 또는 하향 요동은, P-채널 MOS 트랜지스터가 부하 회로(L1, L2)에 사용되고 P-채널 MOS 트랜지스터의 구동 능력이 N-채널 MOS 트랜지스터의 구동 능력의 변동와 반대 방향으로 변동할 때 특히 두드러진다. P-채널 출력 MOS 트랜지스터가 도 2에 도시되는 바와 같이 설치되어도 출력(n3)의 진폭의 중심값은 공정의 변화에 따라 상향 또는 하향으로 유사하게 변동될 것이다.

차동 증폭 회로의 출력(n1, n3)이 도 3에 도시된 바와 같이 변한다면, 상기 출력(n1, n3)으로 구동되는 후단의 CMOS 인버터의 P-채널 트랜지스터(P3) 또는 N-채널 트랜지스터(N3)는 완전히 비통전 상태(non-conducting state)로 될 수 없을 것이며, 그 결과로 전원 Vdd로부터 CMOS 인버터의 Vss로의 통과 전류(through current)가 발생한다. 이러한 통과 전류의 발생은 전력 소비의 증가와 더불어 CMOS 인버터의 출력(n2)이 전원 레벨까지 완전히 증폭되지 못하는 문제를 초래한다.

더욱이, 제2 과제를 기술하면, 도 3에 도시된 바와 같이 차동 증폭 회로의 출력(n1, n3)이 CMOS 인버터의 임계 전압(VthC)보다 높은 경우에 인버터의 출력이 L 레벨이 되고, 반대로 출력(n1, n3)이 임계 전압(VthC)보다 작은 경우에는 출력이 H 레벨이 된다. 그러나, 차동 증폭 회로의 출력(n1, n3)이 제조 공정에 의하여 도 3에 도시된 바와 같이 상향 또는 하향으로 변동한다면, CMOS 인버터의 임계 전압에 대한 입력의 H 레벨과 L 레벨의 타이밍이 다를 것이다. 그 결과로써, CMOS 인버터의 입력 상승 전파 지연 시간과 하강 전파 지연 시간은 서로 반대로 될 것이며 고속 동작시에 중대한 특성 변화를 초래한다. 또한, CMOS의 임계 전압(VthC)은 P-채널 트랜지스터(P3)와 N-채널 트랜지스터(N3)의 전류치 비율에 의해 결정되므로 상기 임계 전압(VthC)은 트랜지스터의 특성의 변화에 따라서 변동한다. 그러나, 임계 전압의 변동량은 차동 증폭 회로의 출력 레벨의 변동에 비하여 적다.

제3 과제는 차동 증폭 회로의 차동 입력 진폭의 중심 전압이 변동하는 경우, 이것이 차동 증폭 회로의 입력 트랜지스터의 차동 동작을 방해하는 것이다. 예를 들어, 별도의 전력 시스템을 가진 외부 회로로부터의 차동 입력은, 차동 증폭 회로가 설치된 반도체 디바이스의 전력 시스템을 기준으로 하면 극히 낮아지는 경우가 있다. 실례로, 외부 차동 입력의 진폭의 중심값이 약 1V의 낮은 값이고 차동 입력이 100mV 단위의 진폭이라면, 차동 증폭 회로의 N-채널 입력 트랜지스터(N1, N2)의 게이트-소스 전압은 트랜지스터의 임계 전압보다 낮아지고 트랜지스터(N1, N2)는 비통전 상태로 될 것이다. 결과적으로, 차동 입력에 대한 전압 비교 동작을 수행할 수 없다. 입력 트랜지스터(N1, N2)는 일반적으로 증가형(enhancement-type)으로 구성되기 때문에 입력 트랜지스터의 게이트로 공급되는 차동 입력 신호는 접지 전압(Vss)보다 높은 중심값 레벨을 가져야 될 필요가 있다.

도 16에 도시된 신호 전송 시스템에서 종단 전압(VT1, VT2)이 전원 전압(V1) 보다 낮으면 문제가 발생하지 않지만, 어떤 원인에 의하여 종단 전압(VT1) 또는 종단 전압(VT2)이 증가하여 전원 전압(V1)보다 높게 되거나 전원 전압(V1)이 강하하여 종단 전압(VT1) 또는 종단 전압(VT2)이 전원 전압(V1)보다 높게되는 경우가 있을 수 있다.

종단 전압(VT1) 또는 종단 전압(VT2)이 전원 전압(V1)보다 높아지고 신호선(3)의 전압 또는 신호선(4)의 전압이 전원 전압(V1)보다 높아지는 경우에, 반도체 디바이스(1)에서, 스위치 수단(14) 또는 스위치 수단(15) 및 정전류원(13)을 통해 전원선(12)에 전류가 유입되어 오동작을 유발할 위험이 있다.

본 발명의 제1 목적은 제조 공정 등에 기인한 트랜지스터의 특성 변화가 있더라도 출력 레벨의 요동을 억제하는 차동 증폭 회로 또는 차동 입력 회로의 제공하는 것이다.

본 발명의 제2 목적은 차동 입력 신호의 진폭의 중심값이 넓은 범위에 걸쳐 다른 경우에도 차동 증폭 동작을 정상적으로 수행하는 차동 증폭 회로 또는 차동 입력 회로의 제공이다.

본 발명의 제3 목적은 어떤 원인으로 신호선의 전압이 전원 전압보다 높은 경우에도 신호선측에서 전원측으로의 전류 유입이 없도록 고안된 풀업타입 차동 드라이버의 제공이며, 그에 따라 풀업타입 차동 버스 드라이버가 탑재될 반도체 디바이스에 적용하는 경우, 신뢰도를 높이고 신호선측으로부터 전원측으로의 전류 유입에 기인한 오동작을 회피하는 것이다. .

또한, 본 발명의 제4 목적은 어떤 원인으로 신호선의 전압이 전원 전압보다 높은 경우에도 신호선측으로부터 전원측으로의 전류 유입이 없도록 고안된 차동 구동 방법의 제공이며, 그에 따라 풀업타입 차동 버스 드라이가 탑재될 반도체 디바이스에 적용하는 경우, 신뢰도를 높이고 신호선측으로부터 전원측으로의 전류 유입에 기인한 오동작을 회피하는 것이다.

전술한 목적을 달성하기 위하여, 제1 발명은 게이트로 입력이 공급되고 드레인에 부하 회로가 접속되고 소스에 전류원이 접속되는 한 쌍의 입력 MOS 트랜지스터를 포함하는 차동 증폭 회로에 있어서, 전류원의 전류값을 입력 MOS 트랜지스터의 특성 변화에 따라 변동시켜 입력 MOS 트랜지스터의 드레인 단자에서 발생되는 출력 레벨의 변화가 억제되는 것을 특징으로 한다. 달리 말하면, 종래의 차동 증폭 회로와 다르게, 전류원의 전류값을 일정하게 유지하는 것이 아니라 제조 공정에서 비롯되는 트랜지스터의 특성에 연동하여 변동시킨다.

보다 구체적으로는, 입력 MOS 트랜지스터가 N-채널 트랜지스터인 경우, 제조 공정에 기인하여 전류 구동 능력이 높아지도록 N-채널 트랜지스터가 변화하면 전류값을 억제하고, 전류 구동 능력이 낮아지도록 N-채널 트랜지스터가 변화하면 전류값을 증가시키는 전류원을 설치한다. 드레인 단자의 출력 레벨은 부하 회로의 임피던스와 입력 트랜지스터의 임피던스사이의 비에 의해 결정된다. 따라서, N-채널 트랜지스터의 전류 구동 능력이 높아지고 트랜지스터의 임피던스는 작아지는 경우에는 전류원의 전류값을 감소시켜 출력 레벨의 하강을 억제한다. 반대로, N-채널 트랜지스터의 전류 구동 능력이 낮아지고 트랜지스터의 임피던스는 커지는 경우에는 전류원의 전류값을 올려서 출력 레벨의 상승을 억제한다.

전술한 목적을 달성하기 위하여, 제1 발명은 공통 반도체 기판에 형성되어 입력을 비교하고 증폭된 출력을 발생시키는 차동 증폭 회로로서, 한 쌍의 제1 도전 형의 입력 MOS 트랜지스터와 전류원을 포함한다. 상기 트랜지스터의 게이트는 각각 제1 및 제2 입력을 공급받고 드레인은 각각 부하 회로를 통해 제1 전원에 접속되고 소스는 공통 접속된다. 상기 전류원은 소스와 제2 전원 사이에 설치되어 소스에 전류를 공급하는데, 제1 도전형의 MOS 트랜지스터의 구동 능력이 제1 도전형의 반대인 제2 도전형의 MOS 트랜지스터의 구동 능력에 대하여 보다 높은 방향으로 변화하는 경우에 제1 전류를 공급하고, 제2 도전형의 MOS 트랜지스터의 구동 능력에 대하여 제1 도전형의 MOS 트랜지스터의 구동 능력이 보다 낮은 방향으로 변화하는 제2 상태의 경우에는 제1 전류보다 큰 제2 전류를 공급한다.

더욱이, 전술한 목적을 달성하기 위하여, 제2 발명은 차동 입력 신호가 공급되는 한 쌍의 입력 트랜지스터에 부가하여 입력 트랜지스터 쌍과 반대되는 도전형의 한 쌍의 입력 트랜지스터를 포함한다. 입력 트랜지스터의 드레인 신호가 공급될 때 역위상의 출력을 발생시키는 출력 트랜지스터의 출력 단자는 반대 도전형의 한 쌍의 입력 트랜지스터의 드레인에 접속된다. 이러한 구성을 가지는 차동 증폭 회로에 의하여, 차동 입력 신호의 진폭의 중심값이 다양한 레벨을 갖더라도 한 쌍 또는 다른 쌍의 입력 트랜지스터가 차동 증폭 동작을 수행할 것이므로 넓은 범위의 차동 입력 신호에 대한 응답이 가능하다.

전술한 목적을 달성하기 위하여, 제2 발명은 공통 반도체 기판에 형성되어 차동 입력을 비교하고 증폭 출력을 발생시키는 차동 증폭 회로로서, 제1 도전형의 한 쌍의 입력 MOS 트랜지스터, 제2 도전형의 한 쌍의 출력 MOS 트랜지스터 및 제2 도전형의 한 쌍의 입력 MOS 트랜지스터로 구성된다. 상기 제1 도전형의 한 쌍의 입력 MOS 트랜지스터에서, 게이트는 각각 제1 및 제2 입력을 공급받고, 드레인은 각각 부하 회로를 거쳐 제1 전원에 접속되고, 소스는 제1 전류원에 공통으로 접속된다. 상기 제2 도전형의 한 쌍의 출력 MOS 트랜지스터에서, 각 게이트에 상기 제1 도전형의 한 쌍의 입력 MOS 트랜지스터의 드레인 신호가 각각 입력 되고, 드레인에서 차동 출력이 발생된다. 제2 도전형의 한 쌍의 입력 MOS 트랜지스터에서, 각 게이트로 제2 및 제1 입력이 각각 공급되고, 드레인은 한 쌍의 출력 MOS 트랜지스터의 드레인에 각각 접속되고, 소스는 제2 전류원을 거쳐 제1 전원에 접속된다.

더욱이, 제2 발명에 따른 차동 증폭 회로와 제1 발명에 따른 차동 증폭 회로를 결합하여, 제2 발명에 따른 차동 증폭 회로가 차동 입력 신호를 수신하고, 그 출력 신호를 제1 발명에 따른 차동 증폭 회로가 수신하여 증폭된 출력을 발생함으로써, 넓은 범위의 차동 입력을 수신할 수 있고 제조 공정상의 영향에 대한 민감도를 감소시킨 일정한 레벨의 출력을 발생시킬 수 있다.

본 발명에 따른 풀업타입 차동 드라이버는 정전류원, 제1 스위치 및 제2 스위치를 포함한다. 상기 정전류원의 상류단(upstream terminal)은 전원 전압을 공급하는 전원에 접속된다. 상기 제1 스위치에서, 한 단자가 정전류원의 하류단(downstream terminal)에 접속되고, 다른 단자는 제1 신호선에 접속되는 제1 신호 출력 단자에 접속되며, 제1 스위치의 온/오프 전환은 차동 입력 신호 중 한 신호에 따라 제어된다. 상기 제2 스위치에서, 한 단자가 정전류원의 하측 단자에 접속되고, 다른 단자는 제2 신호선에 접속되는 제2신호 신호 출력 단자에 접속되며, 제2 스위치의 온/오프 전환은 차동 입력 신호의 다른 한 신호에 따라 제어된다. 상기 정전류원은 제1 신호선 및 제2 신호선의 한 쪽 또는 양쪽의 전압이 전원 전압보다 크게 상승할 때, 제1 신호선측 및 제2 신호선측의 한 쪽 또는 양쪽으로부터 전원측으로의 전류 유입이 없도록 제어하는 제어 회로를 포함한다.

본 발명의 풀업타입 차동 드라이버에 따라, 정전류원은 제1 신호선 및 제2 신호선의 전압이 전원 전압보다 높게 상승하는 경우에 제1 신호선측 및 제2 신호선측의 한쪽 또는 양쪽으로부터 전원측으로의 전류 유입이 없도록 제어하는 제어 회로를 포함하도록 구성되어 있으므로, 어떤 원인에서 제1 신호선 및 제2 신호선의 한쪽 또는 양쪽의 전압이 전원 전압 보다 높게 상승하더라도 제1 신호선측 및 제2 신호선측의 한쪽 또는 양쪽으로부터 전원측으로의 전류 유입을 저지할 수 있다.

본 발명에 따른 차동 구동 방법은 제1 신호선 및 제2 신호선을 구동하는 차동 구동 방법으로서 풀업타입 차동 버스 드라이버를 사용하며 정전류원, 제1 스위치 및 제2 스위치를 포함한다. 상기 정전류원은 상류단이 전원 전압을 공급하는 전원선에 접속되어 있다. 상기 제1 스위치에서, 한 단자는 정전류원의 하측 단자와 접속되고, 다른 단자는 제1 신호선에 접속되는 제1 신호 출력 단자에 접속되며, 온/오프 전환은 차동 입력 신호 중의 한 신호에 따라 제어된다. 상기 제2 스위치에서, 한 단자는 정전류원의 하류단에 접속되고, 다른 단자는 제2 신호선에 접속되는 제2 신호 출력 단자에 접속되며, 온/오프 전환은 차동 입력 신호 중의 다른 한 신 호에 따라 제어된다. 또한, 상기 차동 구동 방법은 제1 신호선 및 제2 신호선의 한쪽 또는 양쪽의 전압이 전원 전압보다 크게 상승하는 경우에 제1 신호선측 및 제2 신호선측의 한쪽 또는 양쪽으로부터 전원측으로의 전류 유입이 없도록 제어하는 처리를 포함한다.

본 발명의 차동 구동 방법은 제1 신호선 및 제2 신호선의 한쪽 또는 양쪽의 전압이 전원 전압보다 크게 상승하는 경우에 제1 신호선측 및 제2 신호선측의 한쪽 또는 양쪽으로부터 전원측으로의 전류 유입이 없도록 하는 제어 기능을 부여하는 단계를 포함하기 때문에, 어떤 원인에서 제1 신호선 및 제2 신호선의 한쪽 또는 양쪽의 전압이 전원 전압보다 크게 상승하더라도 제1 신호선측 및 제2 신호선측의 한쪽 또는 양쪽으로부터의 전류 유입을 억제할 수 있다.

이하에서는 본 발명의 실시예를 도면을 참조하여 설명한다. 그러나 본 발명의 기술적 범위는 아래의 실시예에 의해 제한되지 않는다.

[제1 발명 : 차동 증폭 회로]

[제1 실시예]

도 4에 본 발명에 따른 차동 증폭 회로의 제1 실시예에 관한 차동 증폭 회로를 도시하였다. 도 4의 차동 증폭 회로는 N-채널 입력 트랜지스터(N1), N-채널 입력 트랜지스터(N2) 및 각 트랜지스터의 게이트로 공급되는 제1 입력(IN)과 제2 입력(/IN)을 포함한다. 트랜지스터(N1, N2)의 소스는 공통 접속되어 전류원 회로(I1)에 접속된다. 부하 회로(L1, L2)는 트랜지스터(N1, N2)의 드레인과 전원(Vdd)사이에 각각 접속된다. 본 실시예에서 트랜지스터(N2)의 드레인 단자(n1)의 출력은 후 단의 CMOS 인버터에 공급된다.

도 4의 차동 증폭 회로에서, 제조 공정의 변화 또는 이와 유사한 원인에 의해 N-채널 MOS 트랜지스터의 전류 구동 능력이 P-채널 MOS 트랜지스터의 전류 구동 능력에 대하여 보다 높은 방향으로 변동하면 전류원(I1)에서 공급되는 전류량이 감소한다. 더욱이, 이와 반대로, N-채널 MOS 트랜지스터의 전류 구동 능력이 P-채널 MOS 트랜지스터의 전류 구동 능력에 대하여 보다 낮은 방향으로 변동하면 전류원(I1)에서 공급되는 전류량이 증가한다.

전류원(I1)의 회로는 트랜지스터(N1, N2)의 공통 소스 단자에 전류를 공급하는 N-채널 트랜지스터(N10)와 전원(Vdd) 및 전원(Vss)사이에 직렬 접속된 P-채널 트랜지스터(P11) 및 N-채널 트랜지스터(N11)을 포함한다. 트랜지스터(P11)의 드레인과 게이트는 트랜지스터(N11)의 드레인과 게이트에 공통 접속되고, 접속된 드레인은 트랜지스터(N10)의 게이트에 다시 접속된다.

제조 공정의 변화 또는 이와 유사한 원인에 의하여 N-채널 MOS 트랜지스터의 전류 구동 능력이 P-채널 MOS 트랜지스터의 전류 구동 능력에 비하여 보다 높은 방향으로 변동하는 제1 상태라면, N-채널 MOS 트랜지스터(N11)의 임피던스가 P-채널 MOS 트랜지스터(P11)의 임피던스에 비하여 낮은 값으로 변동할 것이다. 결과적으로, 이 트랜지스터의 드레인 단자(n10)의 전압이 강하하고 N-채널 트랜지스터(N10)의 전류가 감소한다. 그에 따라, 트랜지스터(N10)의 임피던스가 증가하여 트랜지스터(N2)의 임피던스의 하향 변화를 상쇄하고 드레인 단자(n1)의 레벨 요동을 억제한다.

제조 공정의 변화 또는 이와 유사한 원인에 의하여 N-채널 MOS 트랜지스터의 전류 구동 능력이 P-채널 MOS 트랜지스터의 전류 구동 능력에 비하여 보다 낮은 방향으로 변동하는 제2 상태라면, N-채널 MOS 트랜지스터(N11)의 임피던스가 P-채널 MOS 트랜지스터(P11)의 임피던스에 비하여 높은 값으로 변동할 것이다. 결과적으로, 이들 트랜지스터의 드레인 단자(n10)의 전압이 상승하고 N-채널 트랜지스터 (N10)의 전류가 증가한다. 그에 따라, 트랜지스터(N10)의 임피던스가 낮아지고, 트랜지스터(N2)의 증가한 임피던스의 변동과 상쇄되어 드레인 단자(n1)에서의 레벨 요동을 억제한다.

P-채널 트랜지스터를 포함하는 출력 회로가, 도 2에 도시된 바와 같이, 도 4의 차동 증폭 회로의 노드(n1)과 후단의 CMOS 인버터 사이에 삽입되더라도 유사한 동작과 효과가 얻어진다. 그러나 이 경우에는 출력 신호가 반전된다.

도 5에 제1 실시예에 따른 차동 증폭 회로를 도시한다. 도 5에 부하 회로의 3가지 유형이 도시되며, 도 5a는 P-채널 트랜지스터(P4)를 포함한 출력 회로가 설치된 예이다. 도 4에 도시된 차동 증폭 회로와 상응하는 부분들에는 동일한 참조 번호가 부여된다.

도 5a의 예에서, 부하 회로는 저항(R1, R2)로 구성된다. 트랜지스터(N2)의 드레인 단자(n1)는 출력 회로의 P-채널 트랜지스터(P4)에 공급되고, 트랜지스터(P4)와 전류원(I2)의 접합점(n3)은 후단의 CMOS 인버터에 공급된다. 이 경우, 드레인 단자(n1)의 변동이 트랜지스터(N10, P11, N11)로 구성된 전류원 회로에 의해서 억제되기 때문에, 드레인 단자(n1)의 전위에 따라 반전 증폭되는 출력(n3)의 요동 또한 억제된다.

도 5b의 예에서, 부하 회로는 P-채널 트랜지스터(P12, P13)로 구성되고, 이들 트랜지스터의 게이트에 정전압(V1)이 공급된다. 이 예의 경우, N-채널 트랜지스터의 전류 구동 능력이 P-채널 트랜지스터의 전류 구동 능력에 대하여 보다 높게 변동하는 제1 상태의 경우는 드레인 단자(n1)의 전압 레벨이 부하 회로(P13)의 임피던스, 입력 트랜지스터(N2)의 임피던스 및 전류원 트랜지스터 (N10)의 임피던스의 비에 의해 결정되므로, 상기 변동이 나타난다. 그러나 도 5b의 회로에서, 트랜지스터(N10)의 게이트 전압이 강하할 것이므로 전류원 트랜지스터(N10)의 임피던스가 증가하여 트랜지스터(P13, N2)의 임피던스의 변동을 상쇄하고, 드레인 단자(n1)의 전압 레벨의 요동을 억제한다. 전술한 제2 상태의 경우도 이와 유사하다.

도 5c의 예에서, 부하 회로는 P-채널 트랜지스터(P14, P15)로 구성된다. 트랜지스터(P14, P15)의 게이트는 트랜지스터(P14)의 드레인에 접속된다. 결과적으로, 입력 신호(IN)와 입력 신호(/IN)의 차이에 따라 발생되는, 트랜지스터(N1)로부터 나오는 저진폭(low-amplitude) 신호가 트랜지스터(P15)에 의해 증폭되고, 상대적으로 고진폭인 신호가 드레인 단자(n1)에서 출력된다. 이 예의 경우에, 출력(n1)의 전압 레벨은 제조상의 원인 등에 의해 변동하지만 출력(n1)의 전압 레벨의 변동은 전술한 전류원의 동작에 의하여 억제된다.

제1 실시예에 따른 차동 증폭 회로에서, 제조상의 원인 등에 의하여 트랜지스터의 특성이 변하더라도 출력 진폭의 중심값의 변동이 억제되어 도 3에 도시된 실선이 나타내는 레벨이 유지된다. 결과적으로, 후단의 CMOS 인버터를 구성하는 트 랜지스터는 신뢰성 있게 오프되고 통과 전류가 흐르지 않을 것이다. 더욱이, 출력 (n1, n3)이 후단의 CMOS 인버터의 임계 전압(VthC)을 중심으로 상하로 변동하므로, 입력 상승 전파 지연 시간과 하강 전파 지연 시간 사이의 불일치가 없고, 따라서 고속 운전 중에도 오동작이 일어나지 않는다.

도 6은 제1 실시예에 따른 차동 증폭 회로의 제2 예를 도시한 회로도이다. 이 회로는 도 4의 차동 증폭 회로와 트랜지스터의 도전형이 반대라는 것을 제외하고는 동일하다. 따라서, 상응하는 부분에 대하여는 동일한 참조 번호가 사용된다. 도 6의 예에서, P-채널 트랜지스터(P1, P2)가 한 쌍의 입력 트랜지스터를 구성하고, 각 트랜지스터의 게이트에 입력(IN, /IN)이 공급된다. 전류원의 P-채널 트랜지스터(P10)는 트랜지스터(P1, P2)의 공통 소스에 접속된다. P-채널 트랜지스터(P11)와 N-채널 트랜지스터(N11)를 포함하는 바이어스 회로의 드레인 단자는 트랜지스터 (P10)의 게이트에 접속된다.

N-채널 트랜지스터(N12, N13)는, 도 6의 예에서 부하 회로(L1, L2)로 사용된다. 고정 전압(V1)이 트랜지스터(N12, N13)의 게이트로 공급된다. 그러나, 도 5에 도시된 바와 같은 다른 부하 회로가 접속되는 것도 물론 가능하다.

도 6의 차동 증폭 회로에서, 제조상의 변화 또는 이와 유사한 원인에 의하여 P-채널 트랜지스터의 전류 구동 능력이 N-채널 트랜지스터의 전류 구동 능력보다 크게 변동하면, 트랜지스터(P2)의 임피던스가 떨어지고 드레인 단자(n1)에서의 전압 레벨이 상승한다. 이 경우, 바이어스 회로의 트랜지스터(P11)의 임피던스 또한 낮아지므로, 드레인 단자에서의 레벨은 상승하고 전류원 트랜지스터(P10)의 전류값 은 감소된다. 그에 따라, 전류원 트랜지스터(P10)의 임피던스가 커져서 출력(n1)의 레벨 요동을 억제한다. 제조상의 변화가 반대로 일어나도, 출력(n1)의 레벨 요동은 유사한 방식으로 억제된다.

[제2 실시예]

도 7은 제2 실시예에 따른 차동 증폭 회로를 도시한 회로도이다. 제2 실시예는 제2 발명에 대응한다. 구체적으로, 본 차동 증폭 회로는, 차동 입력(IN, /IN)이 상대적으로 작은 진폭이고 전원(Vdd)와 전원(Vss)사이의 넓은 범위에서 변동하더라도 차동 증폭 동작을 정확하게 수행할 수 있다.

도 7에 도시된 바와 같이, 회로는 한 쌍의 N-채널 트랜지스터(N21, N23)를 포함하고, 트랜지스터의 게이트에는 각각 차동 입력(IN, /IN)이 공급된다. 제1 전류원(I21)이 상기 트랜지스터(N21, N22)의 공통 소스 단자와 전원(Vss) 사이에 위치한다. 제1 실시예와 달리, 전류원(I21)은 고정 전류를 공급한다. 전술한 부하 회로(L1, L2)가 입력 트랜지스터(N21, N22)의 드레인 단자와 전원(Vdd)사이에 위치한다. 예를 들어, 도 5에 도시된 바와 같은 부하 회로가 부하 회로(L1, L2)로 사용된다. 입력 트랜지스터(N21, N22)의 드레인 단자(n21, n22)가 각각 P-채널 출력 트랜지스터(P25, P24)의 게이트에 접속된다. 전류원(I25, I24)은 각각 출력 트랜지스터 (P25, P24)에 접속되고 그 사이의 접합점에서 차동 출력(OUT, /OUT)이 출력된다.

여기까지의 회로 구성은 도 2에 도시된 종래 회로와 유사하다. 본 발명의 제2 실시예는 한 쌍의 P-채널 입력 트랜지스터(P21, P22)를 부가적으로 포함하고, 상기 트랜지스터의 게이트에 각각 차동 입력(IN, /IN)이 공급된다. 상기 입력 트랜지 스터(P21, P22)의 공통 소스는 전류원(I22)을 통해 전원(Vdd)에 접속된다. 입력 트랜지스터(P21, P22)의 드레인은 각각 차동 출력 단자(/OUT, OUT)에 접속된다. 즉, 본 실시예는 한 쌍의 P-채널 입력 트랜지스터(P21, P22)가 부가된다는 점에서 도 2의 종래 차동 증폭 회로의 구성과 다르다.

여기서, 본 차동 증폭 회로의 동작을 설명하기 위하여 도 10을 참조한다. 도 10은 제2 실시예 및 제3 실시예를 설명하기 위한 도면이다. 도 10a는 매우 작은 진폭의 차동 입력 신호의 예를 도시한 도면다. 예들 들어, 도면에 도시된 바와 같이, 차동 입력 신호가 도 7의 차동 증폭 회로를 포함하는 반도체 디바이스와는 별도의 전력 시스템으로부터 공급되므로, 차동 증폭 회로의 전원(Vss) 및 전원(Vdd)의 범위내에서, 도 10a에서 실선으로 도시된 차동 입력 신호(IN1, /IN1)와, 이와는 전압 레벨이 다른 파선으로 도시된 차동 전압 레벨을 가지는 차동 입력 신호(IN2, /IN2)가 나타날 수 있다. 예를 들어, 차동 입력 신호의 진폭이 100 mV 단위이고 전원(Vdd)와 전원(Vss)의 전압차가 5 V 또는 3 V 정도의 상대적으로 적은 값이면 전원은 서로 다른 전원 시스템간에 1 V 정도 변동할 수 있다.

도 10a에 도시된 바와 같이, 도 7에 도시된 차동 증폭 회로는, 차동 입력 신호가 실선으로 표시되는 경우 및 파선으로 표시되는 경우 모두에 있어서 차동 증폭을 정확하게 수행한다. 달리 말하면, 차동 입력이 실선(IN1, /IN1)처럼 상대적으로 높은 레벨이라면 차동 증폭 회로의 N-채널 입력 트랜지스터(N21, N22)가 온되어 정확한 차동 증폭 동작을 수행한다. 차동 입력 신호가 상대적으로 높은 레벨일 때, 입력 트랜지스터(N21, N22)의 게이트와 소스사이로 그 트랜지스터의 임계 전압보다 큰 전압이 공급되기 때문이다. 반면에, 차동 입력 신호가 파선(IN2, /IN2)처럼 상대적으로 낮은 레벨이면, P-채널 입력 트랜지스터가 온되어 정확한 차동 증폭 동작이 수행된다. 차동 입력 신호가 상대적으로 낮은 레벨일 때, 입력 트랜지스터(P21, P22)의 게이트와 소스사이에 그 트랜지스터의 임계 전압보다 높은 전압이 공급되기 때문이다.

이러한 방식으로, 차동 입력 신호의 진폭의 중심값이 상대적으로 높거나 낮더라도 한 쌍의 입력 트랜지스터(N21, N22) 또는 한 쌍의 입력 트랜지스터(P21, P22) 중의 한 쌍이 정상적으로 동작하여 두 경우 모두의 차동 입력 신호를 수신할 수 있다.

도 7의 차동 증폭 회로의 전류원(I21, I22, I24, I25)은 가능한 한 균일한 전류를 공급하는 회로를 구성한다. 전류원 회로의 예는 이후에 설명한다.

도 8에 제2 실시예의 다른 예를 도시하였다. 도 8에서는 도 7의 차동 증폭 회로의 트랜지스터의 도전형이 반전되었다. 따라서, 대응하는 부분에 대해서는 동일한 참조 번호가 사용된다.

도 8의 예에서, 차동 입력(IN, /IN)이 각각 게이트로 입력되는 한 쌍의 P-채널 입력 트랜지스터(P31, P32)의 드레인(n31, n32)은 N-채널 출력 트랜지스터(N25, N24)의 게이트에 접속된다. 차동 출력(OUT, /OUT)은 출력 트랜지스터(N25, N24)와 이들의 전류원(I25, I24)과의 접합점에서 출력된다. 상기 한 쌍의 P-채널 입력 트랜지스터(P31, P32)이외에 한 쌍의 N-채널 입력 트랜지스터(N31, N32)가 부가된다. 입력 트랜지스터(N31, N32)의 드레인은 각각 차동 입력 단자(/OUT, OUT)에 접속된 다. 전류원(I31, I32)이 상기 두 쌍의 입력 트랜지스터의 전원과 소스사이에 각각 위치한다. 본 예의 경우에, 차동 입력 신호(IN, /IN)이 양 전원 레벨 사이의 상대적으로 높은 레벨에서 증폭된다면, 한 쌍의 N-채널 입력 트랜지스터(N31, N32)는 차동 증폭 동작을 수행한다. 반면에, 차동 입력 신호(IN, /IN)이 양 전원 레벨 사이의 상대적으로 낮은 레벨에서 증폭된다면, 한 쌍의 P-채널 입력 트랜지스터(P31, P32)가 차동 증폭 동작을 수행한다. 따라서, 넒은 구간의 매우 작은 진폭의 차동 입력 수신이 가능하다.

[제3 실시예]

도 9에 제3 실시예에 따른 차동 증폭 회로를 도시하였다. 본 차동 증폭 회로는 제1 차동 증폭 회로(100) 및 제2 차동 증폭 회로(200)를 포함하며, 제1 차동 증폭 회로(100)는 외부 차동 입력 신호(IN, /IN)를 직접 수신하고, 제2 차동 증폭 회로는 제1 차동 증폭 회로(100)의 차동 출력(OUT1, /OUT1)을 차동 입력으로서 수신한다. 제2 차동 증폭 회로의 출력(OUT2)은 트랜지스터(P3, N3)를 포함하는 후단의 CMOS 인버터에 공급된다. 그 결과로써, 전원(Vdd) 및 전원(Vss)사이에서 풀스윙하는 신호(n2)가 발생한다. 전술한 제1 차동 증폭 회로(100)은 도 7에 도시된 제2 실시예에 따른 차동 증폭 회로이다. 제2 차동 증폭 회로(200)는 도 4에 도시된 제1 실시예에 따른 차동 증폭 회로이다. 또한 제2 차동 증폭 회로(200)에 도 5에 도시된 회로를 사용하여도 무방하다.

제1 차동 증폭 회로(100)는 N-채널 트랜지스터(N26, N27)와 외부 저항(R27)을 포함하는 회로를 전류원(I21)으로 사용한다. 트랜지스터(N26, N27)의 게이트는 트랜지스터(N27)의 드레인에 접속되고, 이것에 의해 전류 미러 회로(current mirror circuit)를 구성한다. 저항(R27)은 반도체 디바이스의 제조상의 변화에 영향 받지 않는 외부 저항이므로, 상기 전류 미러 회로의 트랜지스터(N27, N28)를 흐르는 전류는 제조상의 변화에 영향 받지 않는 일정한 값을 갖는다. 이와 유사하게 전류원(I22)은 P-채널 트랜지스터(P26, P27) 및 외부 저항(R28)을 포함하는 회로를 사용한다. 이 경우에도, 제조상의 변화에 영향 받지 않는 일정한 전류가 P-채널 입력 트랜지스터(P21, P22)에 공급된다.

도 10a에 도시된 바와 같이, 매우 작은 진폭을 가진 차동 입력(IN, /IN)의 진폭의 중심값이 양 전원 사이에서 변할 때, 제1 차동 증폭 회로(100)내의 입력 트랜지스터(N21, N22)의 쌍 또는 입력 트랜지스터(P21, P22)의 쌍 중의 하나가 동작할 것이며, 이것에 의해 정확한 차동 증폭 기능을 수행한다. 그러나, 제1 차동 증폭 회로(100)의 전류원(I21, I22)은 제조상의 변화에 따른 변동이 없는 일정한 전류를 공급한다. 따라서, 제조 공정상의 원인에 따라 입력 트랜지스터의 임피던스가 변하므로, 도 10b에 도시된 바와 같이 차동 출력(OUT1, /OUT1)의 진폭의 중심값에 변동이 있을 것이다. 그러나, 상기 중심값은 후단의 제2 차동 증폭 회로(200)의 입력 트랜지스터(N1, N2)가 비통전 상태로 될 정도로 낮아지지는 않는다. 결과적으로, 제2 차동 증폭 회로(200)는 차동 출력 신호(OUT1, /OUT1)에 관하여 정확한 차동 증폭을 수행할 수 있다.

더욱이, 제1 실시예에서 설명한 바와 같이, 제2 차동 증폭 회로(200)의 전류원 회로의 전류값이 제조상 불일치에 따라 변화하므로, 제2 차동 증폭 회로(200)의 출력(OUT2)의 진폭의 중심값은 제조 공정상의 변화에 영향 받지 않는 실질적으로 일정한 레벨을 유지한다. 따라서, 후단의 CMOS 인버터의 임계 전압과 출력(OUT2)사이의 관계가 일정하고, CMOS 인버터로의 통과 전류의 유입이나 입력의 상승 및 하강시의 전파 지연 속도의 차이가 없다.

전술한 바와 같이, 작은 진폭의 차동 입력 신호가 외부 신호원으로부터 수신되는 경우에는, 도 9에 도시된 바와 같이 제2 실시예에 따른 차동 증폭 회로와 제1 실시예에 따른 차동 증폭 회로를 결합하는 것이 바람직하다. 물론, 도 6 및 도 8에 도시된 두 개의 차동 증폭 회로를 결합하는 것도 가능하다. 더욱이, 작은 진폭의 차동 입력 신호가 외부 신호원으로부터 수신되므로, 도 1 및 도 2에 도시된 통상의 차동 증폭 회로 또는 이와 유사한 회로를 제2 실시예에 따른 차동 증폭 회로에 간단히 결합하는 것도 가능하다.

[제2 발명 : 풀업타입 차동 드라이버]

이하에서, 제2 발명 따른 풀업타입 차동 드라이버의 제1 실시예 내지 제5 실시예를, 본 발명에 따른 차동 구동 방법의 실시예와 함께 도 11 내지 도 15를 참조하여 설명한다.

[제1 실시예 - 도 11]

도 11은 본 발명에 따른 풀업타입 차동 버스 드라이버의 제1 실시예를 포함하는 신호 전송 시스템의 일례의 주요부를 도시한 회로도이다. 도 11에서, (20)은 드라이버를 형성하는 반도체 디바이스, (21)은 수신기를 형성하는 반도체 디바이스, (22) 및 (23)은 반도체 디바이스(20, 21)에 접속된 신호선, (24) 및 (25)는 종 단 저항, (26)은 종단 전압(VT1)을 공급하는 종단 전압선, 그리고 (27)은 종단 전압(VT2)을 공급하는 종단 전압선이다.

반도체 디바이스(20)에서, (28)은 본 발명에 따른 풀업타입 차동 버스 드라이버의 제1 실시예이고, (SIN) 및 (/SIN)는 내부 회로(도시 되지 않음)로부터 본 발명에 따른 풀업타입 차동 버스 드라이버의 제1 실시예(28)로 입력되는 차동 입력 신호이고, (29) 및 (30)은 본 발명의 제1 실시예에 따른 버스 드라이버(28)에서 나오는 차동 출력 신호(SOUT, /SOUT)의 신호 출력 단자이다.

본 발명의 제1 실시예에 따른 풀업타입 차동 버스 구동기(28)에서, (31)은 전원 전압(V1)을 공급하는 전원선, (32)는 정전류원, (33)은 제1 스위치 수단을 형성하고 입력 신호(SIN)가 입력되는 N-채널 MOS 트랜지스터(이하에서는, NMOS 트랜지스터라 칭함), 그리고 (34)는 온/오프 전환이 입력 신호(/SIN)에 따라 제어되는 제2 스위치 수단을 형성하는 NMOS 트랜지스터이다.

여기서, 정전류원(32)의 상류단(32A)은 전원선(31)에 접속되고, NMOS 트랜지스터(33)의 드레인은 정전류원(32)의 하류단(32B)에 접속되며, NMOS 트랜지스터(33)의 소스는 신호 출력 단자(29)에 접속된다. 또한, NMOS 트랜지스터(34)의 드레인은 정전류원(32)의 하측 단자(32B)에 접속되고 NMOS 트랜지스터(34)의 소스는 출력 단자(30)에 접속된다.

더욱이, 정전류원(32)에서, (35)는 정전류를 발생하기 위한 P-채널 MOS 트랜지스터(이하에서는, PMOS 트랜지스터라 칭함), (36)은 정전류를 발생하기 위하여 PMOS 트랜지스터(35)의 게이트에 공급되는 바이어스 전압을 발생하는 바이어스 회 로, (37)은 제3 제어 회로를 형성하는 제어 회로, 그리고 (38)은 제4 제어 회로를 형성하는 제어 회로이다.

여기서, 신호선(22)의 전압 또는 신호선(23)의 전압이 전원 전압(V1)보다 낮은 경우에는 제어 회로(37)가 PMOS 트랜지스터(35)에 바이어스 전압을 공급하고, 신호선(22)의 전압 또는 신호선(23)의 전압이 전원 전압(V1)보다 높은 경우에는 제어 회로(37)가 신호선(22)의 전압과 신호선(23)의 전압중에서 보다 높은 전압을 PMOS 트랜지스터(35)에 공급한다.

제어 회로(37)에서, (39)는 전원 전압(V1)을 공급하는 전원선이고, (40)은 NMOS 트랜지스터이며, NMOS 트랜지스터(40)의 드레인은 바이어스 회로(36)의 바이어스 전압 출력 단자에 접속되고, 게이트는 전원선(39)에 접속되며, 소스는 PMOS 트랜지스터(35)의 게이트에 접속된다.

후술하는 바와 같이, NMOS 트랜지스터(40)는, 신호선(22)의 전압 또는 신호선(23)의 전압이 PMOS 트랜지스터(35)에 공급되고 PMOS 트랜지스터가 오프된 경우에, 바이어스 회로(36)로의 전류 유입을 방지한다.

41은 전원 전압(V1)을 공급하는 전원선, (42) 및 (43)은 PMOS 트랜지스터, (44)는 제5 제어 회로를 형성하는 제어 회로, 그리고 (45)는 제6 제어 회로를 형성하는 제어 회로이다.

PMOS 트랜지스터(42)는 신호선(22)의 전압이 전원 전압(V1)보다 높을 때, 신호선(22)의 전압을 PMOS 트랜지스터(35)의 게이트에 공급함으로써 PMOS 트랜지스터(35)를 오프시키며, PMOS 트랜지스터(42)의 소스는 PMOS 트랜지스터(35)의 게이트 에 접속되고, PMOS 트랜지스터(42)의 게이트는 전원선(41)에 접속되며, 그 드레인은 신호 출력 단자(29)에 접속된다.

또한, PMOS 트랜지스터(43)은 신호선(23)의 전압이 전원 전압(V1)보다 높을 때, 신호선(23)의 전압을 PMOS 트랜지스터(35)의 게이트에 공급함으로써 PMOS 트랜지스터(35)를 오프시키며, PMOS 트랜지스터(43)의 소스는 PMOS 트랜지스터(35)의 게이트에 접속되고, PMOS 트랜지스터(43)의 게이트는 전원선(41)에 접속되며, 그 드레인은 신호 출력 단자(30)에 접속된다.

제어 회로(44)는, 신호선(22)이 전원 전압(V1)보다 낮은 경우에는 채널 영역이 트랜지스터의 백 게이트(back gate)를 형성하도록 제조된 PMOS 트랜지스터(42)의 웰(well)에 전원 V1을 공급하고, 신호선(22)이 전원 전압(V1)보다 낮을 경우에는 PMOS 트랜지스터(42)의 웰(well)에 신호선(22)의 전원을 공급하여, 이것에 의하여 PMOS 트랜지스터(42)의 드레인과 웰사이에 역바이어스 상태를 유지한다.

여기서, "웰"은 PMOS 트랜지스터의 N형 반도체 영역을 구성하는 웰 영역을 의미한다. 따라서, P형 소스 및 드레인 영역은 상기 웰 영역내에서 형성된다. 웰 영역은 트랜지스터의 채널 영역을 형성하고 MOS 트랜지스터의 백 게이트가 된다.

제어 회로에서 (44, 46, 47)은 전원 전압(V1)을 공급하는 전원선이고, (48) 및 (49)는 PMOS 트랜지스터이다. PMOS 트랜지스터(48)의 소스는 전원선(46)에 접속되고, 게이트는 신호 출력 단자(29)에 접속되며, 드레인과 웰은 PMOS 트랜지스터(42)의 웰에 접속된다. 한편, PMOS 트랜지스터(49)의 소스와 웰은 PMOS 트랜지스터(42)의 웰에 접속되고, 게이트는 전원선(47)에 접속되며 드레인은 신호 출력 단자 (29)에 접속된다.

제어 회로(45)는, 신호선(23) 전압이 전원 전압(V1)보다 낮은 경우에 전원 전압(V1)을 PMOS 트랜지스터(43)의 웰에 공급하고, 신호선(23) 전압이 전원 전압(V1)보다 높은 경우에는 신호선(23)의 전압을 PMOS 트랜지스터(43)의 웰에 공급하며, 이에 따라 PMOS 트랜지스터(43)의 드레인과 웰사이의 역바이어스 상태를 유지한다.

제어 회로(45)에서, (50) 및 (51)은 전원 전압(V1)을 공급하는 전원선이고, (52) 및 (53)은 PMOS 트랜지스터이다. PMOS 트랜지스터(52)의 소스는 전원선(50)에 접속되고, 게이트는 PMOS 트랜지스터(30)의 드레인에 접속되고, 드레인 및 웰은 PMOS 트랜지스터(43)의 웰에 접속된다. 한편, PMOS 트랜지스터(53)의 소스와 웰은 PMOS트랜지스터(43)의 웰에 접속되고, 게이트는 전원선(51)에 접속되며, 드레인은 PMOS트랜지스터(30)의 드레인에 접속된다.

제어 회로(38)는, PMOS 트랜지스터(35)의 드레인 전압이 전원 전압(V1)보다 낮은 경우에 전원 전압(V1)을 PMOS 트랜지스터(35)의 웰에 공급하고, PMOS 트랜지스터(35)의 드레인 전압이 전압이 전원 전압(V1)보다 높은 경우에는 PMOS 트랜지스터(35)의 드레인 전압을 PMOS 트랜지스터(35)의 웰에 공급하여 PMOS 트랜지스터(35)의 드레인과 웰사이의 역바이어스 상태를 유지한다.

제어 회로(38)에서, (54) 및 (55)는 전원 전압(V1)을 공급하는 전원선이고, (56) 및 (57)은 PMOS 트랜지스터이다. PMOS 트랜지스터(56)의 소스는 전원선(54)에 접속되고, 게이트는 PMOS 트랜지스터(35)의 드레인에 접속되고, 드레인 및 웰은 PMOS 트랜지스터(35)의 웰에 접속된다. 한편, PMOS 트랜지스터(57)의 소스와 웰은 PMOS트랜지스터(35)의 웰에 접속되고, 게이트는 전원선(55)에 접속되며, 드레인은 PMOS트랜지스터(35)의 드레인에 접속된다.

이러한 방식으로 구성된 신호 전송 시스템에서, 신호선(22)의 전압 및 신호선(23)의 전압이 전원 전압(V1)보다 낮은 경우, 제어 회로(37)에서, PMOS 트랜지스터(42) 및 PMOS 트랜지스터(43)가 오프되며, 바이어스 회로(36)에서 출력되는 바이오스 전압이 NMOS 트랜지스터(40)을 통해 PMOS 트랜지스터(35)로 공급되며, 정전류가 PMOS 트랜지스터(35)에서 발생된다.

더욱이, 이 경우에, 제어 회로(44)의 PMOS 트랜지스터(48)는 온되고 PMOS 트랜지스터(49)는 오프되며, 전원 전압(V1)은 PMOS 트랜지스터(42)에 공급되어, 이것에 따라 PMOS 트랜지스터(42)의 드레인과 웰사이의 역바이어스 상태를 유지한다.

제어 회로(45)에서, PMOS 트랜지스터(52)는 온되고 PMOS 트랜지스터(53)는 오프되며, 전원 전압(V1)은 PMOS 트랜지스터(43)의 웰에 공급되고, 이에 따라 PMOS 트랜지스터(43)의 드레인과 웰사이의 역바이어스 상태를 유지한다.

제어 회로(38)에서, PMOS 트랜지스터(56)는 온되고 PMOS 트랜지스터(57)는 오프되며, 전원 전압(V1)은 PMOS 트랜지스터(35)의 웰에 공급되고, 이에 따라 PMOS 트랜지스터(35)의 드레인과 웰사이의 역바이어스 상태를 유지한다.

여기서, NMOS 트랜지스터(33)가 온된 경우, 어떤 원인에서, 전원 전압(V1)이 낮아지거나, 또는 단자 전압(VT1, VT2)이 상승하여 신호선(22) 전압이 전원 전압(V1)보다 높게 되면, 제어 회로(37)에서, PMOS 트랜지스터(42)가 온되고 신호선 (22) 전압이 PMOS 트랜지스터(35)에 공급되는 한편 PMOS 트랜지스터(35)는 오프되며 NMOS 트랜지스터(40)도 오프된다. 이에 따라, 바이어스 회로(36)로의 전류 유입이 방지된다.

제어 회로(44)에서, PMOS 트랜지스터(48)가 오프되고 PMOS 트랜지스터(49)가 온되며, 신호선(22) 전압이 PMOS 트랜지스터(42)의 웰에 공급되고, 이에 따라 PMOS 트랜지스터(42)의 드레인과 웰사이의 역바이어스 상태가 유지된다.

더욱이, 제어 회로(38)에서, PMOS 트랜지스터(56)가 오프되고 PMOS 트랜지스터(57)가 온되며, 신호선(22) 전압이 PMOS 트랜지스터(35)의 웰에 공급되고, 이에 따라 PMOS 트랜지스터(35)의 드레인과 웰사이의 역바이어스 상태를 유지한다.

PMOS(34)가 온 상태일 때, 전술한 바와 같은 어떤 원인에서, 신호선(23) 전압이 전원 전압(V1)보다 높아지면, 제어 회로(37)에서, PMOS 트랜지스터(43)은 온되고 신호선(23) 전압이 PMOS 트랜지스터(35)의 게이트에 공급되는 한편 PMOS 트랜지스터(35)는 오프되고 NMOS 트랜지스터(40) 또한 오프된다. 이에 따라, 바이어스 회로(36)으로의 전류 유입이 방지된다.

제어 회로(45)에서, PMOS 트랜지스터(52)가 오프되고 PMOS 트랜지스터(53)가 온되며, 신호선(23) 전압이 PMOS 트랜지스터(43)의 웰에 공급되고, 이에 따라 PMOS 트랜지스터(43)의 드레인과 웰사이의 역바이어스 상태가 유지된다.

제어 회로(38)에서, PMOS 트랜지스터(56)가 오프되고 PMOS 트랜지스터(57)가 온되며, 신호선(22) 전압이 PMOS 트랜지스터(35)의 웰에 공급되고, 이에 따라 PMOS 트랜지스터(35)의 드레인과 웰사이의 역바이어스 상태가 유지된다. 이 경우에, PMOS 트랜지스터(35)의 게이트, 드레인(동작 중에는 소스), 그리고 웰(백 게이트)은 모두 신호선(22) 전위를 가지며 PMOS 트랜지스터(35)는 오프 상태로 완벽하게 전환될 수 있다.

따라서, 본 발명에 따른 풀업타입 차동 버스 드라이버의 제1 실시예(28)에 따르면, 어떤 원인에서, 신호선(22) 및 신호선(23)의 한쪽 또는 양쪽의 전압이 전원 전압(V1)보다 높게 되더라도, 신호선(22) 및 신호선(23)의 한쪽 또는 양쪽으로부터 전원선(31)으로의 전류 유입을 방지하여, 신호선(22) 및 신호선(23)의 한쪽 또는 양쪽으로부터 전원선(31)측으로의 전류 유입에 기인한 반도체 디바이스(20)의 오동작을 방지하며, 반도체 디바이스(20)의 신뢰도를 향상시킨다. 여기서, 반도체 디바이스(20)의 오동작은, 전원선(31)으로 전류가 유입되어 전원선(31)에 접속된 구성 요소가 파괴되고 전원 전압(V1)의 전위가 변동되는 경우와 관련이 있다.

[제2 실시예 - 도 12]

도 12에 본 발명에 따른 풀업타입 차동 버스 드라이버의 제2 실시예를 포함하는 신호 전송 시스템의 일례에 대한 주요부를 도시하였다. 도 12의 신호 전송 시스템(12)은 반도체 디바이스(59)를 사용하고, 그 외에 대해서는 도 11에 도시된 반도체 디바이스(20)와 유사하게 구성된다.

반도체 디바이스(59)는 도 11에 도시된 본 발명에 따른 풀업타입 차동 버스 드라이버의 제1 실시예(28) 대신에 본 발명에 따른 풀업타입 차동 버스 드라이버의 제2 실시예(60)를 설치하고, 그 외에 대해서는 도 11의 반도체 디바이스(20)와 유사하게 구성된다.

본 발명에 따른 풀업타입 차동 버스 구동기의 제2 실시예(60)는 제1 스위치 수단 및 제2 스위치 수단으로, 도 11의 NMOS 트랜지스터(33, 34) 대신에 PMOS 트랜지스터(61, 62)를 사용하고, 또한 제2 실시예(60)는 PMOS 트랜지스터(61, 62)의 웰 전압을 제어하기 위한 제1 및 제2 제어 회로를 형성하는 제어 회로(63, 64)를 포함하며, 그 외에 대해서는 도 11에 도시된 본 발명에 따른 풀업타입 차동 버스 구동기의 제1 실시예(28)와 유사하게 구성된다.

신호선(22) 전압이 전원 전압(V1)보다 낮을 때, 제어 회로(63)는 전원 전압(V1)을 PMOS 트랜지스터(61)의 웰에 공급하고, 신호선(22) 전압이 전원 전압(V1)보다 높을 때는, 제어 회로(63)는 신호선(22) 전압을 PMOS 트랜지스터(61)의 웰에 공급하여 PMOS 트랜지스터(61)의 드레인과 웰사이의 역바이어스 상태를 유지한다.

제어 회로(63)에서, 65 및 66은 전원 전압(V1)을 공급하는 전원선이고, 67 및 68은 PMOS 트랜지스터이다. PMOS 트랜지스터(67)의 소스는 전원선(65)에 접속되고, 게이트는 신호 출력 단자(29)에 접속되며, 드레인 및 웰은 PMOS 트랜지스터(61)의 웰에 접속된다. 한편, PMOS 트랜지스터(68)의 소스 및 웰은 PMOS 트랜지스터(61)의 웰에 접속되고, 게이트는 전원선(66)에 접속되며, 드레인은 신호 출력 단자(29)에 접속된다.

더욱이, 신호선(23) 전압이 전원 전압(V1)보다 낮을 때, 제어 회로(64)는 전원 전압(V1)을 PMOS 트랜지스터(62)의 웰에 공급하고, 신호선(23) 전압이 전원 전압(V1)보다 높을 때, 제어 회로(64)는 신호선(23) 전압을 PMOS 트랜지스터(62)의 웰에 공급하여 PMOS 트랜지스터(62)의 드레인과 웰사이의 역바이어스 상태를 유지 한다.

제어 회로(64)에서, (69) 및 (70)은 전원 전압(V1)을 공급하는 전원선이고, (71) 및 (72)는 PMOS 트랜지스터이다. PMOS 트랜지스터(71)의 소스는 전원선(69)에 접속되고, 게이트는 신호 출력 단자(30)에 접속되고, 드레인 및 웰은 PMOS 트랜지스터(62)의 웰에 접속된다. 한편, PMOS 트랜지스터(72)의 소스 및 웰은 PMOS 트랜지스터(62)의 웰에 접속되고, 게이트는 전원선(70)에 접속되고, 드레인은 신호 출력 단자(30)에 접속된다.

상기 방식으로 구성된 신호 전송 시스템에서, 신호선(22)의 전압 또는 신호선(23)의 전압이 전원 전압(V1)보다 낮은 경우에, 제어 회로(63)에서, PMOS 트랜지스터(67)는 온되고 PMOS 트랜지스터(68)는 오프되며, 전원 전압(V1)이 PMOS 트랜지스터(61)의 웰에 공급되어, PMOS 트랜지스터(61)의 드레인과 웰사이의 역바이어스 상태를 유지한다.

더욱이, 제어 회로(64)에서, PMOS 트랜지스터(71)는 온되고 PMOS 트랜지스터(72)는 오프되어, 전원 전압(V1)은 PMOS 트랜지스터(62)의 웰에 공급되어, PMOS 트랜지스터(62)의 드레인과 웰의 역바이어스 상태를 유지한다.

여기에서, PMOS 트랜지스터(61)가 온된 경우, 전술한 바와 같은 어떤 원인에서, 신호선(22) 전압이 전원 전압(V1)보다 높으면, 제어 회로(63)에서, PMOS 트랜지스터(67)가 오프되고 PMOS 트랜지스터(68)는 온되며, 신호선(22) 전압이 PMOS 트랜지스터(61)의 웰에 공급되어, PMOS 트랜지스터(61)의 드레인과 웰사이의 역바이어스 상태를 유지한다.

더욱이, PMOS 트랜지스터(62)가 온된 경우, 전술한 어떤 원인에서, 신호선(23) 전압이 전원 전압(V1)보다 높으면, 제어 회로(64)에서, PMOS 트랜지스터(71)이 오프되고 PMOS 트랜지스터(72)가 온되며, 신호선(23) 전압이 PMOS 트랜지스터(62)의 웰에 공급되어, PMOS 트랜지스터(62)의 드레인과 웰사이의 역바이어스 상태를 유지한다.

따라서, 본 발명에 따른 풀업타입 차동 버스 드라이버의 제2 실시예에 따르면, 어떤 원인에서, 신호선(22) 및 신호선(23)의 한쪽 또는 양쪽의 전압이 전원 전압(V1)보다 높아지더라도, 제1 실시예와 유사하게 PMOS 트랜지스터(35)가 오프되고, 따라서 신호선(22) 및 신호선(23)의 한쪽 또는 양쪽으로부터 전원선(31)측으로의 전류 유입에 기인한 반도체 디바이스(59)의 오동작이 회피되고 반도체 디바이스(59)의 신뢰도가 향상되기 때문에 신호선(22) 및 신호선(23) 한쪽 또는 양쪽으로부터 전원선(31)측으로의 전류 유입의 방지가 가능하다.

[제3 실시예 - 도 13]

도 13에 본 발명에 따른 풀업타입 차동 버스 드라이버의 제3 실시예를 포함하는 신호 전송 시스템의 일례에 대한 주요부를 도시하였다. 도 13에 도시된 신호 전송 시스템은 도 12의 반도체 디바이스(59)대신에 이와 다른 회로 구성을 가지는 반도체 디바이스(74)를 사용하고, 그 외에 대해서는 도 12의 신호 전송 시스템과 유사하게 구성된다.

반도체 디바이스(74)는 도 12에 도시된 본 발명에 따른 풀업타입 차동 버스 드라이버의 제2 실시예를 대신하여 본 발명에 따른 풀업타입 차동 버스 드라이버의 제3 실시예를 포함하며, 그 외에 대해서는 도 12의 반도체 디바이스(59)와 유사하게 구성된다.

본 발명에 따른 풀업타입 차동 버스 드라이버의 제3 실시예(75)에서, PMOS 트랜지스터(42, 61)의 웰 및 PMOS 트랜지스터(43, 62)의 웰은 각각 공통 접속되고, 도 12에 도시된 제어 회로(63, 64)는 제어 회로(44, 45)로 통합되고, 그 외에 대해서는 도12의 본 발명에 따른 풀업타입 차동 버스 드라이버의 제2 실시예와 유사하게 구성된다.

이러한 방식으로 구성된 본 발명에 따른 풀업타입 차동 버스 드라이버의 제3 실시예(75)에서, 제어 회로(44)에 의해 PMOS 트랜지스터(61)의 드레인과 웰사이의 역바이어스 상태가 유지되고, 제어 회로(45)에 의해 PMOS 트랜지스터(62)의 드레인과 웰사이의 역바이어스 상태가 유지된다.

따라서, 본 발명에 따른 차동 버스 드라이버의 제3 실시예(75)에 따르면, 어떤 원인에서, 신호선(22) 전압 및 신호선(23)의 한쪽 또는 양쪽의 전압이 전원 전압(V1)보다 높아지면, 신호선(22) 및 신호선(23)의 한쪽 또는 양쪽으로부터 전원선(31)으로의 전류 유입의 방지가 가능하므로, 신호선(22) 및 신호선(23)의 한쪽 또는 양쪽으로부터 전원선(31)측으로의 전류 유입에 기인한 반도체 디바이스(74)의 오동작을 회피하고 반도체 디바이스(74)의 신뢰도를 향상시킬 수 있다.

더욱이, PMOS 트랜지스터(42)와 PMOS 트랜지스터(61)의 웰을 공통 접속하고 PMOS 트랜지스터(43)와 PMOS 트랜지스터(63)의 웰을 공통 접속하는 동시에, 제어 회로(44, 45)를 대신하여 도 13에 도시된 제어 회로(63, 64)를 설치하는 것도 가능 하다.

[제4 실시예 - 도 14]

도 14에 본 발명에 따른 풀업타입 차동 버스 드라이버의 제4 실시예를 포함한 신호 전송 시스템의 일례에 대한 주요부를 도시하였다. 도 14의 신호 전송 시스템은 도 13에 도시된 반도체 디바이스(74)와는 다른 회로 조합을 가지는 반도체 디바이스(77)을 사용하고, 그 외에 대해서는 도 13에 도시된 신호 전송 시스템과 유사하게 구성된다.

반도체 디바이스(77)에서, 도 13에 도시된 본 발명에 따른 풀업타입 차동 버스 드라이버의 제3 실시예(75) 대신에 본 발명에 따른 풀업타입 차동 버스 드라이버의 제4 실시예(78)가 설치되고, 그 외에 대해서는 도 13에 도시된 반도체 디바이스(74)와 유사하게 구성된다.

본 발명에 따른 풀업타입 차동 버스 드라이버의 제4 실시예(78)에서, 정전류원(79)은 도 13의 정전류원(32)과는 다른 회로 조합을 갖으며, PMOS 트랜지스터(35, 42, 43, 61, 62)의 웰은 공통 접속된다. 그 외에 대해서는 도 13에 도시된 본 발명에 따른 풀업타입 차동 버스 드라이버의 제3 실시예와 유사하게 구성된다.

정전류원(79)에서, 제어 회로(80)가 제3 제어 회로로서 설치되며 제어 회로(81)가 제4 제어 회로로서 설치되는 이외에는 도 13에 도시된 정전류원(32)에 유사하게 구성된다.

제어 회로(80)는, 도 13에 도시된 제어 회로(37)에 포함된 제어 회로(44, 45)가 설치되지 않고, 제어 회로(81)과 공통으로 결합되는 이외에는 도 13의 제어 회로(37)과 유사하게 구성된다.

신호선(22) 전압 및 신호선(23) 전압이 전원 전압(V1)보다 낮은 경우, 제어 회로(81)가 PMOS 트랜지스터(35)의 웰에 전원 전압(V1)을 공급하고, 신호선(22) 전압 및 신호선(23) 전압이 전원 전압(V1)보다 높은 경우, 제어 회로(81)가 PMOS 트랜지스터(35)의 웰에 신호선(22) 전압 및 신호선(23) 전압을 공급하여, PMOS 트랜지스터(35)의 드레인과 웰사이의 역바이어스 상태를 유지한다.

제어 회로(81)에서, (82, 83, 84)는 전원 전압(V1)을 공급하는 전원선, (85, 86, 87)은 PMOS 트랜지스터, (88)은 제7 제어 회로를 형성하는 제어 회로, 그리고 (89) 및 (90)은 PMOS 트랜지스터이다.

여기서, PMOS 트랜지스터(85)의 소스는 전원선(82)에 접속되고, 드레인 및 웰은 PMOS 트랜지스터(35)의 웰에 접속된다. PMOS 트랜지스터(86)의 소스 및 웰은 PMOS 트랜지스터(35)의 웰에 접속되고, 게이트는 전원선(83)에 접속되며, 드레인은 신호 출력 단자(29)에 접속된다. PMOS 트랜지스터(87)의 소스 및 웰은 PMOS 트랜지스터(35)의 웰에 접속되고, 게이트는 전원선(84)에 접속되며, 드레인은 신호 출력 단자(30)에 접속된다.

더욱이, PMOS 트랜지스터(89)의 소스는 PMOS 트랜지스터(85)의 게이트에 접속되고, 게이트는 신호 출력 단자(30)에 접속되며, 드레인은 신호 출력 단자(29)에 접속되며, 웰은 PMOS 트랜지스터(35)의 웰에 접속된다. PMOS 트랜지스터(90)의 소스는 PMOS 트랜지스터(85)의 게이트에 접속되고, 게이트는 신호 출력 단자(29)에 접속되며, 드레인은 신호 출력 단자(30)에 접속되며, 웰은 PMOS 트랜지스터(35)의 웰에 접속된다.

이러한 방식으로 구성된 신호 전송 시스템에서, 신호선(22) 전압 또는 신호선(23) 전압이 전원 전압(V1)보다 낮으면, PMOS 트랜지스터(86) 및 PMOS 트랜지스터(87)가 오프된다.

더욱이, 이 경우에, 신호선(22) 전압이 신호선(23) 전압보다 낮으면, PMOS 트랜지스터(89)가 오프되고 PMOS 트랜지스터(90)는 온되며, 이것에 의하여 신호선(23) 전압이 PMOS 트랜지스터(85)의 게이트에 공급되어 PMOS 트랜지스터(85)가 온된다.

반면에, 신호선(23) 전압이 신호선(22) 전압보다 낮으면, PMOS 트랜지스터(89)가 온되고 PMOS 트랜지스터(90)는 오프되며, 이것에 의하여 신호선(22) 전압이 PMOS 트랜지스터(85)의 게이트에 공급되어 PMOS 트랜지스터(85)가 온된다.

결과적으로, 신호선(22) 전압 또는 신호선(23) 전압이 전원 전압(V1)보다 낮으면, 전원 전압(V1)이 PMOS 트랜지스터(35, 42, 43, 61, 62)의 웰에 공급되어 PMOS 트랜지스터(35, 42, 43, 61, 62)의 드레인과 소스사이의 역바이어스 상태가 유지된다.

더욱이, PMOS 트랜지스터(61)가 온된 때, 어떤 원인에서, 신호선(22)의 전압이 전원 전압(V1)보다 높아지면, 제어 회로(80)에서, PMOS 트랜지스터(42)가 온되고 신호선(22)의 전압이 PMOS 트랜지스터(35)의 게이트에 공급되어 PMOS 트랜지스터(35)가 오프된다.

제어 회로(81)에서, PMOS 트랜지스터(89)가 온되고 신호선(22) 전압이 PMOS 트랜지스터(85)의 게이트에 공급되므로, PMOS 트랜지스터(85)가 오프되고 PMOS 트랜지스터(86)는 온된다.

결과적으로, 신호선(22) 전압이 PMOS 트랜지스터(35, 42, 43, 61, 62)의 웰에 공급되어 PMOS 트랜지스터(35, 42, 43, 61, 62)의 드레인과 소스사이의 역바이어스 상태가 유지된다.

따라서, 본 발명에 따른 풀업타입 차동 버스 드라이버의 제4 실시예(78)에 따르면, 어떤 원인에서, 신호선(22) 전압 또는 신호선(23) 전압이 전원 전압(V1)보다 높게 되더라도 신호선(22) 또는 신호선(23)으로부터 전원선(31)측으로의 전류 유입을 방지할 수 있으므로, 신호선(22) 또는 신호선(23)으로부터 전원선(31)측으로의 전류 유입에 기인한 반도체 디바이스(77)의 오동작이 방지되고 반도체 디바이스(77)의 신뢰도가 향상될 수 있다.

[제5 실시예 - 도 15]

도 15에 본 발명에 따른 풀업타입 차동 버스 드라이버의 제5 실시예를 포함한 신호 전송 시스템의 일례에 대한 주요부를 도시하였다.

도 15에서, (92)는 드라이버를 형성하는 반도체 디바이스, (93)은 수신기를 형성하는 반도체 디바이스, (94) 및 (95)는 반도체 디바이스(92, 93)에 함께 접속되는 신호선, (96)은 반도체 디바이스(92)측의 종단 저항, 그리고 (99)는 종단 전압(VT)을 공급하는 종단 전압선이다.

반도체 디바이스(92)에서, 본 발명에 따른 풀업타입 차동 버스 드라이버의 제5 실시예(100)가 도 14에 도시된 본 발명에 따른 풀업타입 차동 버스 드라이버의 제4 실시예를 대신하여 설치되고, 제어 단자(101)가 또한 설치되며, 그 외에 대해서는 도 14에 도시된 반도체 디바이스(77)과 유사하게 구성된다.

본 발명에 따른 풀업타입 차동 버스 드라이버의 제5 실시예(100)는 도 14에 도시된 정전류원(79)과 다른 회로 조합을 갖는 정전류원(102) 포함하는 외에는 도 14에 도시된 본 발명에 따른 풀업타입 차동 버스 드라이버의 제4 실시예(78)과 유사하게 구성된다.

정전류원(102)은 제어 회로(103)를 제4 제어 회로로서 포함하는 이외에는 도 14에 도시된 제어 회로(81)와 유사하게 구성되고, 제어 회로(103)는 도 14에 도시된 제어 회로(81)에 설치되는 제어 회로(88)를 포함하지 않는 동시에 PMOS 트랜지스터(85)의 게이트가 제어 단자(101)에 접속되는 것을 제외하고는 제어 회로(81)와 유사하게 구성된다.

이러한 방식으로 구성된 신호 전송 시스템에서, 신호선(22) 전압 또는 신호선(23) 전압이 전원 전압(V1)보다 낮을 때, PMOS 트랜지스터(86)가 오프되고, PMOS 트랜지스터(87)도 오프되며, PMOS 트랜지스터(85)는 온된다.

결과적으로, 신호선(22) 전압 및 신호선(23) 전압이 전원 전압(V1)보다 낮으면, 전원 전압(V1)이 PMOS 트랜지스터(35, 42, 43, 61, 62)의 웰에 공급되고, 이것에 의해 PMOS 트랜지스터(35, 42, 43, 61, 62)의 드레인과 웰사이의 역바이어스 상태를 유지한다.

더욱이, 어떤 원인에서, 신호선(22) 전압이 전원 전압(V1)보다 높게 상승하면, 제어 회로(80)에서, PMOS 트랜지스터(42)는 온되고 신호선(22) 전압이 PMOS 트 랜지스터(35)의 게이트에 공급되어 PMOS 트랜지스터(35)가 오프된다.

더욱이, 제어 회로(103)에서, 신호선(22, 23)의 중간 전위(intermediate potential)가 저항(96)으로부터 PMOS 트랜지스터(85)의 게이트로 공급되고, 이것에 의해 PMOS 트랜지스터(85)가 오프되고 PMOS 트랜지스터(86)가 온된다.

상기 결과로써, 신호선(22) 전압이 PMOS 트랜지스터(35, 42, 43, 61, 62)의 웰에 공급되고, 이것에 의해 PMOS 트랜지스터(35, 42, 43, 61, 62)의 드레인과 웰사이의 역바이어스 상태를 유지한다. 따라서 PMOS 트랜지스터(35)은 완전한 오프 상태가 된다.

더욱이, 어떤 원인에서, 신호선(23) 전압이 전원 전압(V1)보다 높게 상승하면, 제어 회로(80)에서, PMOS 트랜지스터(43)는 온되고 신호선(23) 전압이 PMOS 트랜지스터(35)의 게이트에 공급되며, 이것에 의해 PMOS 트랜지스터(35)가 오프된다.

제어 회로(103)에서, 종단 전압(VT)이 PMOS 트랜지스터(85)의 게이트로 공급되어 PMOS 트랜지스터(85)가 오프되고 PMOS 트랜지스터(87)가 온된다.

결과적으로, 신호선(22) 전압이 PMOS 트랜지스터(35, 42, 43, 61, 62)의 웰에 공급되고, 이것에 의해 PMOS 트랜지스터(35, 42, 43, 61, 62)의 드레인과 웰사이의 역바이어스 상태를 유지한다.

따라서, 본 발명에 따른 풀업타입 차동 버스 드라이버의 제5 실시예(100)에 따르면, 신호선(22) 및 신호선(23)의 한쪽 또는 양쪽으로부터 전원선(31)으로의 전류 유입을 방지할 수 있고, 어떤 원인에서, 신호선(22) 및 신호선(23)의 한쪽 또는 양쪽의 전압이 전원 전압(V1)보다 높게 상승한다면 PMOS 트랜지스터(35)가 오프되 므로, 신호선(22) 및 신호선(23)의 한쪽 또는 양쪽으로부터 전원선(31)으로의 전류 유입에 기인한 반도체 디바이스(92)의 오동작이 회피될 수 있고 반도체 디바이스(92)의 신뢰도가 향상된다.

본 발명에 따른 풀업타입 차동 버스 드라이버의 제5 실시예(100)에서, 제어 단자(101)가 종단 저항(96)내의 단자에 접속되지만, 제어 단자(101)을 제거하고 PMOS 트랜지스터(85)의 게이트를 신호 출력 단자(29) 또는 신호 출력 단자(30)에 접속하는 것도 가능하다.

본 발명에 따르면, 제조 공정상의 변화에 따른 영향을 받지 않고 일정한 레벨의 출력 신호를 발생시키는 차동 증폭 회로의 제공이 가능하다. 더욱이, 본 발명에 따르면, 신호 진폭의 중심값에 많은 변화가 있는 작은 진폭의 차동 입력 신호가 수신되더라도 정확한 차동 증폭을 수행하는 차동 증폭 회로의 제공이 가능하다.

본 발명에 따른 풀업타입 차동 버스 드라이버에 따르면, 어떤 원인에서, 제1 신호선 전압 및 제2 신호선의 한쪽 또는 양쪽의 전압이 전원 전압보다 높은 경우라도, 제1 신호선 및 제2 신호선의 한쪽 또는 양쪽으로부터 전원선측으로의 전류 유입을 방지하는 제어 기능이 있는 제어 회로를 정전류원에 포함시킴으로써, 제1 신호선 및 제2 신호선의 한쪽 또는 양쪽으로부터 전원선측으로의 전류 유입을 방지하는 것이 가능하고, 따라서, 풀업타입 차동 버스 드라이버가 탑재될 반도체 디바이스에 적용하는 경우, 신호선측으로부터 전원선측으로의 전류 유입에 기인한 오동작을 회피하고 신뢰도를 향상시킬 수 있다.

더욱이, 본 발명에 따른 차동 버스 구동 방법에 따르면, 제1 신호선 및 제2 신호선의 한쪽 또는 양쪽의 전압이 전원 전압보다 높게 상승할 때 제1 신호선측 및 제2 신호선측의 한쪽 및 양쪽에서 전원선측으로의 전류 유입이 없도록 하는 제어 공정을 포함함으로써, 어떤 원인에서, 제1 신호선 및 제2 신호선 전압이 전원 전압보다 높게 상승하더라도 제1 신호선측 및 제2 신호선측의 한쪽 또는 양쪽에서 전원선측으로의 전류 유입을 방지할 수 있어, 풀업타입 차동 버스 드라이버가 탑재될 반도체 디바이스에 적용하는 경우, 신호선측에서 전원선측으로의 전류 유입에 기인한 오동작을 방지하고 신뢰도를 향상시킬 수 있다.

Claims (5)

1. 상류단이 전원 전압을 공급하는 전원선에 접속되는 정전류원(32)과;

   일단이 상기 정전류원의 하류단에 접속되고, 타단이 제1 신호선이 접속되는 제1 신호 출력 단자에 접속되며, 차동 입력 신호들 중의 한쪽 신호에 따라 온/오프 전환이 제어되는 제1 스위치(33, 61)와;

   일단이 상기 정전류원의 하류단에 접속되고, 타단이 제2 신호선에 접속되는 제2 신호 출력 단자에 접속되며, 상기 차동 입력 신호들 중의 다른쪽 신호에 따라 온/오프 전환이 제어되는 제2 스위치(34, 62)

   를 포함하고,

   상기 정전류원은 상기 제1 신호선 및/또는 상기 제2 신호선의 한쪽 또는 양쪽의 전압이 전원 전압 보다 높게 되었을 때, 상기 제1 신호선측과 상기 제2 신호선측의 한쪽 또는 양쪽으로부터 상기 전원선측으로 전류가 유입되지 않도록 제어하는 제어 회로를 포함하는 것인 풀업형 차동 드라이버.
2. 제1항에 있어서, 상기 제1 스위치는, 드레인이 상기 정전류원의 하류단에 접속되고, 소스가 상기 제1 신호 출력 단자에 접속되며, 게이트에 상기 차동 입력 신호들 중의 한쪽 신호가 공급되는 제1 N채널 MOS 트랜지스터(33)로 구성되고,

   상기 제2 스위치는 드레인이 상기 정전류원의 하류단에 접속되고, 소스가 상기 제2 신호 출력 단자에 접속되며, 게이트에 상기 차동 입력 신호들 중의 다른쪽 신호가 공급되는 제2 N채널 MOS 트랜지스터(34)로 구성되는 것인 풀업형 차동 드라이버.
3. 제1항에 있어서, 상기 제1 스위치는, 소스가 상기 정전류원의 하류단에 접속되고, 드레인이 상기 제1 신호 출력 단자에 접속되며, 웰이 제1 제어 회로(63)에 접속되고, 게이트에 상기 차동 입력 신호들 중의 한쪽 신호가 공급되는 제1 P채널 MOS 트랜지스터(61)로 구성되고,

   상기 제2 스위치는, 소스가 상기 정전류원의 하류단에 접속되고, 드레인이 상기 제2 신호 출력 단자에 접속되며, 웰이 제2 제어 회로(64)에 접속되고, 게이트에 상기 차동 입력 신호들 중의 다른쪽 신호가 공급되는 제2 P채널 MOS 트랜지스터(62)로 구성되며,

   상기 제1 제어 회로(63)는 상기 제1 P채널 MOS 트랜지스터의 드레인과 웰 사이를 역바이어스 상태로 유지하고,

   상기 제2 제어 회로(64)는 상기 제2 P채널 MOS 트랜지스터의 드레인과 웰 사이를 역바이어스 상태로 유지하는 것인 풀업형 차동 드라이버.
4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 정전류원(32)은,

   소스가 상기 정전류원의 상류단에 접속되고, 드레인이 상기 정전류원의 하류단에 접속된 정전류 생성용 P채널 MOS 트랜지스터(35)와;

   정전류를 생성시키기 위해서 상기 정전류 생성용 P채널 MOS 트랜지스터의 게 이트에 공급해야 할 바이어스 전압을 생성하는 바이어스 회로(36)와;

   상기 제1 신호선의 전압 및 제2 신호선의 전압이 상기 전원 전압보다 낮을 때에는 상기 바이어스 전압을 상기 정전류 생성용 P채널 MOS 트랜지스터의 게이트에 공급하고, 상기 제1 신호선과 상기 제2 신호선의 한쪽 또는 양쪽의 전압이 상기 전원 전압보다 높을 때에는 상기 제1 신호선의 전압 및 상기 제2 신호선의 전압 중의 높은 쪽의 전압을 상기 정전류 생성용 P채널 MOS 트랜지스터의 게이트에 공급하는 제3 제어 회로(37)와;

   상기 정전류 생성용 P채널 MOS 트랜지스터의 드레인과 웰 사이를 역바이어스 상태로 유지하는 제4 제어 회로를 포함하는 것인 풀업형 차동 드라이버.
5. 상류단이 전원 전압을 공급하는 전원선에 접속되는 정전류원(35)과;

   일단이 상기 정전류원의 하류단에 접속되고, 타단이 제1 신호선이 접속되는 제1 신호 출력 단자에 접속되며, 차동 입력 신호들 중의 한쪽 신호에 따라 온/오프 전환이 제어되는 제1 스위치(33, 61)와;

   일단이 상기 정전류원의 하류단에 접속되고, 타단이 제2 신호선이 접속되는 제2 신호 출력 단자에 접속되며, 상기 차동 입력 신호들 중의 다른쪽 신호에 따라 온/오프 전환이 제어되는 제2 스위치(34, 62)를 포함하는 풀업형 차동 드라이버를 사용하여 제1 신호선 및 제2 신호선을 구동하는 차동 구동 방법으로서,

   상기 제1 신호선과 상기 제2 신호선의 한 쪽 또는 양 쪽의 전압이 전원 전압 보다 높게 되었을 때, 상기 제1 신호선측과 상기 제2 신호선측의 한쪽 또는 양쪽으로부 터 상기 전원선측으로 전류가 유입되지 않도록 제어하는 공정을 포함하는 것인 차동 구동 방법.

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