JP3195257B2

JP3195257B2 - 半導体集積回路

Info

Publication number: JP3195257B2
Application number: JP28672596A
Authority: JP
Inventors: 宏茂原; 美宏岩本
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-12-26
Filing date: 1996-10-29
Publication date: 2001-08-06
Anticipated expiration: 2016-10-29
Also published as: JPH09238066A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体集積回路に
係り、特に信号を外部に出力する出力回路を備えた半導
体集積回路に関する。

【０００２】

【従来の技術】コンピュータ等の電子機器において、信
号は共通のバスライン上を伝達される。図１０はバスラ
イン・アプリケーションにおける典型的な接続の一例を
示す回路図である。バスライン 500には異なる半導体集
積回路の出力回路である２個のトライステート・バッフ
ァ 501、 502からそれぞれ信号が出力される。上記両ト
ライステート・バッファはイネーブル信号ＥＮ１、ＥＮ
２がアクティブにされることにより入力信号ＩＮ１、Ｉ
Ｎ２に応じた信号を上記バスライン 500上に出力し、イ
ネーブル信号ＥＮ１、ＥＮ２がインアクティブにされる
場合には出力が高インピーダンス状態にされる。なお、
ここで上記両トライステート・バッファ 501、 502には
値が異なる別々の電源電圧Ｖcc1 、Ｖcc2 が供給されて
いるものとする。なお、上記一方のトライステート・バ
ッファ 501内では寄生ダイオード 503が図示の極性で電
源と出力ノードとの間に挿入されている。

【０００３】ところで、上記両トライステート・バッフ
ァとしてＣＭＯＳ構成のものを使用した場合、図１１に
示すようにその出力段にはＰチャネル及びＮチャネルＭ
ＯＳトランジスタ 511、 512が設けられる。なお、Ｐチ
ャネルＭＯＳトランジスタ511のゲート駆動信号は、イ
ネーブル信号ＥＮ（ＥＮ１またはＥＮ２）を反転するイ
ンバータ 513の出力と入力信号ＩＮ（ＩＮ１またはＩＮ
２）とが供給されるＮＡＮＤゲート 514によって形成さ
れ、ＮチャネルＭＯＳトランジスタ 512のゲート駆動信
号は、イネーブル信号ＥＮと入力信号ＩＮとが供給され
るＮＯＲゲート 515によって形成される。従って、出力
ノード 516にはＰチャネルＭＯＳトランジスタ 511のＰ
型ドレイン拡散層と、ＮチャネルＭＯＳトランジスタ 5
12のＮ型ドレイン拡散層とが接続され、出力ノード 516
とＰチャネルＭＯＳトランジスタ 511のバックゲートと
の間には寄生ｐｎ接合ダイオード 517が形成される。前
記図１０中の寄生ダイオード 503はこのダイオード 517
を示したものである。

【０００４】いま、図１０中の一方のトライステート・
バッファ 502がＨレベルの信号を出力し、他方のトライ
ステート・バッファ 501は出力が高インピーダンス状態
になっている場合を考える。このとき、上記両電源電圧
Ｖcc1 、Ｖcc2 と、ＭＯＳトランジスタのドレイン拡散
層とバックゲートとの間のｐｎ接合のビルトイン電圧Ｖ
ｆとの間にＶcc1 ＜Ｖcc2 −Ｖｆなる関係が成立する
と、上記ダイオード 503が順バイアス状態となり、図１
０中に示すようにこのダイオードを介してＶcc2の電源
からＶcc1 の電源に電流Ｉが流れてしまう。

【０００５】そこで、本出願人は先に、特願平６−１９
４３２号に係る出願でこのような電流が流れないように
改善した出力回路を提案した。この出願に係る出力回路
の出力段には、ソース、ドレイン、ゲート及びバックゲ
ートを有しソースとバックゲートとが電位的に分離され
た高電圧出力用の第１のＰチャネルＭＯＳトランジスタ
と、低電圧出力用のＮチャネルＭＯＳトランジスタと、
第１のＰチャネルＭＯＳトランジスタのバックゲートと
ゲートとの間に挿入され、第１のＰチャネルＭＯＳトラ
ンジスタのバックゲート電圧をゲート側に出力制御する
スイッチとして作用する第２のＰチャネルＭＯＳトラン
ジスタとが設けられており、図１２にその一部の具体的
回路構成を示す。

【０００６】電源電圧Ｖccと信号出力端子ＩＯとの間に
は高電圧出力用の第１のＰチャネルＭＯＳトランジスタ
601のソース、ドレイン間の電流通路が挿入されてお
り、このトランジスタ 601のバックゲート（例えばＮwe
ll）は電源電圧Ｖccには接続されていない。また、端子
ＩＯと接地電圧との間には低電圧出力用のＮチャネルＭ
ＯＳトランジスタ 602のソース、ドレイン間の電流通路
が挿入されている。上記トランジスタ 601のバックゲー
トとトランジスタゲート 601のゲートとの間にはスイッ
チとして作用するＰチャネルＭＯＳトランジスタ 603の
ソース、ドレイン間の電流通路が挿入されている。この
トランジスタ 603のゲートは接地電圧に接続され、オン
状態にされている。

【０００７】図１２のような構成の回路では、Ｐチャネ
ルＭＯＳトランジスタ 601のソースとバックゲートとが
電位的に分離されているため、端子ＩＯにソース電圧Ｖ
ccよりも高い電圧が印加される場合でも、ＰチャネルＭ
ＯＳトランジスタ 601のドレイン（Ｐ型拡散層）とバッ
クゲート（Ｎwell）との間に寄生的に存在しているｐｎ
接合ダイオード 604を介して、ソース（電源電圧Ｖccの
ノード）側に電流が流れることがない。

【０００８】また、上記ダイオード 604により、バック
ゲートには、端子ＩＯの電圧よりもこのダイオード 604
のｐｎ接合ビルトイン電圧分だけ低下した電圧が得ら
れ、この電圧がスイッチとして作用するトランジスタ 6
03を介してトランジスタ 601のゲートに供給される。従
って、トランジスタ 601のゲートは電位的にフローティ
ング状態にはならない。上記ｐｎ接合ビルトイン電圧の
値はバックゲートのノードから接地へのリーク電流の大
きさによって決まるが、このリーク電流は十分に小さく
できるので、ビルトイン電圧はトランジスタ 601のしき
い値電圧の絶対値よりも十分に小さくなり、トランジス
タ 601をオフ状態に設定することができる。このため
に、端子ＩＯからＶccノードへは、トランジスタ 601を
介しても、ダイオード 604を介しても電流は流れること
はない。

【０００９】しかしながら、素子の微細化が進むに伴
い、以下のような新たな問題点が発生することが判明し
た。それは、微細化が進むに伴い、ＭＯＳトランジスタ
の耐圧が低下する傾向にあり、現時点では、５Ｖ電源電
圧動作を推奨するプロセス技術（以下、５Ｖプロセスと
称する）から３．３Ｖ電源電圧動作を推奨するプロセス
技術（以下、３．３Ｖプロセスと称する）へ移行しつつ
ある。従って、５Ｖと３．３Ｖの混在システムが増えつ
つある。

【００１０】５Ｖプロセスで製造されたデバイスの場
合、先の出願の回路技術を用いれば、耐圧の問題を考慮
する必要はない。しかし、３．３Ｖプロセスで製造され
たデバイスで上記出願の回路技術を用いた場合、そのま
までは５Ｖの信号がＭＯＳトランジスタのゲートとドレ
イン間またはソース間に印加される可能性があり、トラ
ンジスタの信頼性を劣化させる恐れがある。例えば、先
の図１２の回路において、トランジスタ 603のゲートは
接地電圧に接続されているために、端子ＩＯに５Ｖの電
圧が印加された場合、ゲートと端子ＩＯとの間の電位差
が５Ｖになり、トランジスタ 603の信頼性を劣化させる
恐れがある。

【００１１】次に先の出願における上記の問題点を、具
体的な回路を用いて説明する。図１３は先の出願におけ
る出力回路の一実施の形態による構成を示している。こ
の出力回路の基本的な構成は、出力段がＰチャネル及び
ＮチャネルＭＯＳトランジスタで構成され、両トランジ
スタのゲートを駆動するための駆動信号を発生する手段
がＮＡＮＤ回路、ＮＡＮＤゲート、ＮＯＲゲート及びイ
ンバータ等を用いて構成されている。

【００１２】出力段のＰチャネルＭＯＳトランジスタ
（以下ＰチャネルＭＯＳトランジスタをＰＭＯＳトラン
ジスタと称する）Ｐ１とＮチャネルＭＯＳトランジスタ
（以下ＮチャネルＭＯＳトランジスタをＮＭＯＳトラン
ジスタと称する）Ｎ１のドレインは共に端子ＩＯに接続
されている。ＰＭＯＳトランジスタＰ１のソースは電源
電圧Ｖccに接続され、ＮＭＯＳトランジスタＮ１のソー
スは接地電圧に接続されている。

【００１３】ＰＭＯＳトランジスタＰ７がオンしている
場合には、ＰＭＯＳトランジスタＰ２とＰ３及びＮＭＯ
ＳトランジスタＮ２とＮ３は、上記ＰＭＯＳトランジス
タＰ１のゲート駆動信号を発生するＮＡＮＤ回路を構成
している。すなわち、ＰＭＯＳトランジスタＰ２、Ｐ３
のソース及びドレインはそれぞれ共通に接続され、共通
ドレインは上記ＰＭＯＳトランジスタＰ１のゲートに接
続されている。また、ＰＭＯＳトランジスタＰ１のゲー
トと接地電圧との間にはＮＭＯＳトランジスタＮ２、Ｎ
３の各ドレイン、ソース間の電流通路が直列に接続され
ている。上記ＰＭＯＳトランジスタＰ２のゲートとＮＭ
ＯＳトランジスタＮ３のゲートとは共通に接続され、こ
の共通ゲートには入力信号ＩＮが供給される。また、Ｐ
ＭＯＳトランジスタＰ３のゲートとＮＭＯＳトランジス
タＮ２のゲートとが共通に接続され、この共通ゲートに
はインバータＩＮＶ１を介して出力イネーブル信号／Ｏ
Ｅが供給される。

【００１４】ＮＯＲゲートNOR1は上記ＮＭＯＳトランジ
スタＮ１のゲート駆動信号を発生するものであり、出力
イネーブル信号／ＯＥと入力信号ＩＮが供給される。上
記インバータＩＮＶ１の出力はインバータＩＮＶ２を介
してＮＡＮＤゲートNAND1に供給される。このＮＡＮＤ
ゲート NAND1には上記信号／ＯＥが供給される。そし
て、上記インバータＩＮＶ１、ＩＮＶ２及びＮＡＮＤゲ
ート NAND1は、信号／ＯＥを所定時間だけ遅延する遅延
回路ＤＬを構成している。

【００１５】上記ＰＭＯＳトランジスタＰ１のバックゲ
ートにはＰＭＯＳトランジスタＰ４のドレインとバック
ゲートとが接続されている。このＰＭＯＳトランジスタ
Ｐ４のソースは電源電圧Ｖccに接続され、ゲートは端子
ＩＯに接続されている。このＰＭＯＳトランジスタＰ４
は、端子ＩＯがＬレベルのときにオンし、電源電圧Ｖcc
をＰＭＯＳトランジスタＰ１のバックゲートに供給する
ように作用する。

【００１６】また、上記ＰＭＯＳトランジスタＰ１のバ
ックゲートにはＰＭＯＳトランジスタＰ５のドレインと
バックゲートとが接続され、このＰＭＯＳトランジスタ
Ｐ５のソースは端子ＩＯに接続され、ゲートは電源電圧
Ｖccに接続されている。このＰＭＯＳトランジスタＰ５
は、端子ＩＯの電圧が電源電圧Ｖccよりも所定値以上高
いときにオンし、端子ＩＯの電圧をＰＭＯＳトランジス
タＰ１のバックゲートに供給するように作用する。

【００１７】上記ＰＭＯＳトランジスタＰ１のバックゲ
ートとゲートとの間にはＰＭＯＳトランジスタＰ６のソ
ース、ドレイン間の電流通路が接続されている。このＰ
ＭＯＳトランジスタＰ６は、前記図１２中のトランジス
タ 603に該当するものであり、上記ＮＡＮＤゲート NAN
D1の出力でオン／オフ制御され、オン状態にされたとき
にＰＭＯＳトランジスタＰ１のバックゲートの電圧をゲ
ート側に出力するように作用する。

【００１８】上記ＰＭＯＳトランジスタＰ２、Ｐ３の共
通ソースにはＰＭＯＳトランジスタＰ７のドレインが接
続されている。このＰＭＯＳトランジスタＰ７のソース
は電源電圧Ｖccに接続されている。

【００１９】ＰＭＯＳトランジスタＰ８とＮＭＯＳトラ
ンジスタＮ４は、上記ＮＡＮＤゲート NAND1の出力と接
地電圧及び上記端子ＩＯの電圧に応じた制御信号を発生
するものであり、ＰＭＯＳトランジスタＰ８のソースは
上記端子ＩＯに接続され、ＰＭＯＳトランジスタＰ８と
ＮＭＯＳトランジスタＮ４のドレイン及びゲートはそれ
ぞれ共通接続され、ＮＭＯＳトランジスタＮ４のソース
は接地電圧に接続されている。

【００２０】ＰＭＯＳトランジスタＰ９のソース、ドレ
イン間の電流通路は電源電圧Ｖccと上記ＰＭＯＳトラン
ジスタＰ１のバックゲートとの間に接続されている。そ
して、上記ＰＭＯＳトランジスタＰ８とＮＭＯＳトラン
ジスタＮ４の共通ドレインの信号が上記ＰＭＯＳトラン
ジスタＰ７、Ｐ９の両ゲートに供給される。

【００２１】このような構成の回路において、出力イネ
ーブル信号／ＯＥがＶcc、すなわちＨレベルのときに信
号出力端子ＩＯは高インピーダンス状態になる。このと
き、ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ４のゲートは
接地電圧である。また、ＮＡＮＤゲート NAND1の出力は
接地電圧であるから、ＰＭＯＳトランジスタＰ６、Ｐ８
のゲートは接地電圧となる。

【００２２】ここで、端子ＩＯにＶcc（３．３Ｖ）を越
える電圧、例えば５Ｖが印加されたとする。このとき、
上記ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ４のゲートと
ドレインとの間には５Ｖの電位差が印加されることにな
り、これらＮＭＯＳトランジスタでは信頼性が劣化する
恐れがある。また、ＰＭＯＳトランジスタＰ６、Ｐ８の
ゲートとソースとの間にも５Ｖの電位差が印加されるこ
とになり、これらのＰＭＯＳトランジスタでも信頼性が
劣化する恐れがある。さらに、ＰＭＯＳトランジスタＰ
６を経由して、この５Ｖの電位がＰＭＯＳトランジスタ
Ｐ１のゲートのノードに印加されることになるが、ＰＭ
ＯＳトランジスタＰ３のゲート電圧が接地電圧であるた
めに、このＰＭＯＳトランジスタＰ３のゲートとソース
との間にも５Ｖの電位差が印加されることになる。ま
た、入力信号ＩＮが接地電圧に設定されているときに
は、ＰＭＯＳトランジスタＰ２側においても同様の不具
合が生じる。

【００２３】図１４は先の出願の出力回路における他の
実施の形態による構成を示している。この図１４の回路
が図１３のものと異なる点は、先のＰＭＯＳトランジス
タＰ２、Ｐ３及びＮＭＯＳトランジスタＮ２、Ｎ３とか
らなるＮＡＮＤ回路とこのＮＡＮＤ回路にＶcc電位を供
給するＰＭＯＳトランジスタＰ７の代わりにＮＡＮＤゲ
ート NAND2を設けた点と、このＮＡＮＤゲート NAND2の
出力ノードとＰＭＯＳトランジスタＰ１のゲートとの間
に、ＰＭＯＳトランジスタＰ10とＮＭＯＳトランジスタ
Ｎ５とからなるＣＭＯＳ構成のトランスファゲートを設
けた点である。そして、上記トランスファゲートを構成
するＰＭＯＳトランジスタＰ10のゲートは前記ＰＭＯＳ
トランジスタＰ８とＮＭＯＳトランジスタＮ４の共通ド
レインに接続され、ＮＭＯＳトランジスタＮ５のゲート
はＮＡＮＤゲート NAND1の出力ノードに接続されてい
る。

【００２４】このような構成の回路において、出力イネ
ーブル信号／ＯＥがＶcc、すなわちＨレベルのときに信
号出力端子ＩＯは高インピーダンス状態になる。このと
き、ＮＭＯＳトランジスタＮ１、Ｎ４、Ｎ５のゲートは
接地電圧である。また、ＮＡＮＤゲート NAND1の出力は
接地電圧であるから、ＰＭＯＳトランジスタＰ６、Ｐ８
のゲートは接地電圧となる。

【００２５】ここで、端子ＩＯにＶcc（３．３Ｖ）を越
える電圧、例えば５Ｖが印加されたとする。このとき、
上記ＮＭＯＳトランジスタＮ１、Ｎ４、Ｎ５のゲートと
ドレインとの間には５Ｖの電位差が印加されることにな
り、これらＮＭＯＳトランジスタでは信頼性が劣化する
恐れがある。また、ＰＭＯＳトランジスタＰ６、Ｐ８の
ゲートとソースとの間にも５Ｖの電位差が印加されるこ
とになり、これらのＰＭＯＳトランジスタでも信頼性が
劣化する恐れがある。

【００２６】このように、図１３及び図１４を例にして
説明したように、先の出願の回路では、３．３Ｖプロセ
スのような耐圧の低いプロセスで作られた回路の出力端
子に、より高い電圧（例えば５Ｖ）の信号が印加される
場合に、耐圧を越える電位差がトランジスタのゲートと
ドレイン、ソース間に印加されて、信頼性が損なわれる
という問題が発生する。

【００２７】

【発明が解決しようとする課題】このように、バスライ
ンを介して複数の出力回路を接続して使用するとき、出
力回路に異なる値の電源電圧が供給されている場合でも
電源間に電流が流れないようにするための対策が施さ
れ、かつ素子が微細化された半導体集積回路において、
集積回路内部の電源電圧よりも高い電圧の信号が信号出
力端子に印加された場合に内部素子の信頼性が損なわれ
るという問題が発生する。

【００２８】この発明は上記のような事情を考慮してな
されたものであり、その目的は、複数の出力を接続して
使用する場合に異なる値の電源電圧が供給されていても
電源間に電流が流れることを防止することができ、かつ
集積回路内部の電源電圧よりも高い電圧が信号出力端子
に印加された場合でも内部素子の信頼性が損なわれるこ
とのない半導体集積回路を提供することである。

【００２９】

【課題を解決するための手段】この発明の半導体集積回
路は、信号出力端子と、ソース、ドレイン、ゲート及び
バックゲートを有し、ソースとバックゲートとが電位的
に分離され、ソース、ドレイン間の電流通路の一端が直
接に又はスイッチ素子を介して上記信号出力端子に接続
された第１のＭＯＳトランジスタと、上記信号出力端子
の電圧又は上記第１のＭＯＳトランジスタのソース、ド
レイン間の電流通路の一端の電圧に応じた値の制御信号
を発生して第１のＭＯＳトランジスタのゲートに供給
し、この制御信号によって上記第１のＭＯＳトランジス
タをオン状態に設定する際に、上記第１のＭＯＳトラン
ジスタのソース、ドレイン間の電流通路の一端とゲート
との間の電位差が所望する値以内となるように上記制御
信号の電位を制御する制御回路とを具備したことを特徴
とする。

【００３０】この発明の半導体集積回路は、信号出力端
子と、ソース、ドレイン、ゲート及びバックゲートを有
し、ソースが第１の基準電圧に接続され、ドレインが上
記信号出力端子に接続され、ソースとバックゲートとが
電位的に分離された信号出力用の第１のＭＯＳトランジ
スタと、ソース、ドレイン、ゲート及びバックゲートを
有し、ソースが上記第１のＭＯＳトランジスタのバック
ゲートに接続され、ドレインが上記第１のＭＯＳトラン
ジスタのゲートに接続され、上記第１のＭＯＳトランジ
スタと同一極性の第２のＭＯＳトランジスタと、上記信
号出力端子の電圧に応じた値の制御信号を発生して上記
第２のＭＯＳトランジスタのゲートに供給し、この制御
信号によって上記第２のＭＯＳトランジスタをオン状態
に設定する際に、上記第２のＭＯＳトランジスタのソー
スとゲートとの間の電位差が所望する値以内となるよう
に上記制御信号の電圧を制御する制御回路とを具備した
ことを特徴とする。

【００３１】この発明の半導体集積回路は、信号出力端
子と、ソース、ドレイン、ゲート及びバックゲートを有
し、ソースが第１の基準電圧に接続され、ドレインが上
記信号出力端子に接続され、ソースとバックゲートとが
電位的に分離された信号出力用の第１のＭＯＳトランジ
スタと、ソース、ドレイン、ゲート及びバックゲートを
有し、ソース、ドレイン間の電流通路の一端が上記信号
出力端子に接続され、他端が上記第１のＭＯＳトランジ
スタのゲートに接続され、第１のＭＯＳトランジスタと
同一極性の第２のＭＯＳトランジスタと、上記信号出力
端子の電圧に応じた値の第１の制御信号を発生して上記
第２のＭＯＳトランジスタのゲートに供給し、この第１
の制御信号によって上記第２のＭＯＳトランジスタをオ
ン状態に設定する際に、上記第２のＭＯＳトランジスタ
のソース、ドレイン間の電流通路の一端とゲートとの間
の電位差が所望する値以内となるように上記第１の制御
信号の電圧を制御する第１の制御回路と、一端が上記第
１の基準電圧に接続され、複数の制御入力信号に応じて
上記第１のＭＯＳトランジスタをオフ状態に設定する第
２の制御信号を発生する第２の制御回路と、ソース、ド
レイン、ゲート及びバックゲートを有し、ソース、ドレ
イン間の電流通路が上記第２の制御信号の出力ノードと
上記第１のＭＯＳトランジスタのゲートとの間に挿入さ
れ、バックゲートが上記第１のＭＯＳトランジスタのバ
ックゲートと共通に接続され、上記第１のＭＯＳトラン
ジスタと同一極性の第３のＭＯＳトランジスタと、ソー
ス、ドレイン、ゲート及びバックゲートを有し、ソー
ス、ドレイン間の電流通路が上記信号出力端子と上記第
３のＭＯＳトランジスタのゲートとの間に挿入され、バ
ックゲートが上記第１のＭＯＳトランジスタのバックゲ
ートと共通に接続され、ゲートに上記第１の制御信号が
供給され、上記第１のＭＯＳトランジスタと同一極性の
第４のＭＯＳトランジスタとを具備したことを特徴とす
る。

【００３２】

【発明の実施の形態】以下、図面を参照してこの発明を
実施の形態により説明する。図１はこの発明の第１の実
施の形態に係る半導体集積回路における出力回路の構成
を示している。この出力回路は、前記図１３に示す先の
出願に係る回路とは一部を除いて同様な構成にされてい
るので、図１３と対応する箇所には同じ符号を付して説
明を行なう。この図１の回路が図１３の回路と大きく異
なるところは、信号出力端子ＩＯにおける信号電圧が供
給され、この信号電圧に応じた制御信号を発生する、信
号反転回路１１とバイアス回路１２とから構成された制
御回路１０が新たに設けられていることである。なお、
この制御回路１０については後に詳述する。

【００３３】出力段のＰＭＯＳトランジスタＰ１のソー
スは電源電圧Ｖccに接続され、ドレインは信号出力端子
ＩＯに接続されている。また、出力段のＮＭＯＳトラン
ジスタＮ１のドレインは、制御回路１０内のＮＭＯＳト
ランジスタＮ11のソース、ドレイン間の電流通路を介し
て上記端子ＩＯに接続されている。上記ＮＭＯＳトラン
ジスタＮ11のゲートは電源電圧Ｖccに接続されている。
すなわち、出力段において前記図１３の回路と変更され
た点は、ＮＭＯＳトランジスタＮ11が新たに追加された
ことである。

【００３４】ＰＭＯＳトランジスタＰ７がオンしている
場合には、ＰＭＯＳトランジスタＰ２とＰ３及びＮＭＯ
ＳトランジスタＮ２とＮ３は、上記ＰＭＯＳトランジス
タＰ１のゲート駆動信号を発生するＮＡＮＤ回路を構成
するものであるが、前記図１３の場合とは異なり、ＰＭ
ＯＳトランジスタＰ２、Ｐ３の共通ソースが電源電圧Ｖ
cc側に接続され、ＰＭＯＳトランジスタＰ２、Ｐ３の共
通ドレイン側と出力段のＰＭＯＳトランジスタＰ１のゲ
ートとの間に前記ＰＭＯＳトランジスタＰ７のソース、
ドレイン間が接続されている。また、前記ＮＭＯＳトラ
ンジスタＮ２のドレインと出力段のＰＭＯＳトランジス
タＰ１のゲートとの間には、ゲートが電源電圧Ｖccに接
続されたＮＭＯＳトランジスタＮ12が新たに追加されて
いる。

【００３５】すなわち、このＮＡＮＤ回路において、前
記図１３の回路と変更された点は、ソース、ドレイン間
が並列接続されたＰＭＯＳトランジスタＰ２、Ｐ３とＰ
ＭＯＳトランジスタＰ７の接続位置が交換されている点
と、ＮＭＯＳトランジスタＮ12が新たに設けられた点の
２点である。

【００３６】ＮＯＲゲートNOR1は上記ＮＭＯＳトランジ
スタＮ１のゲート駆動信号を発生するものであり、出力
イネーブル信号／ＯＥと入力信号ＩＮが供給される。出
力イネーブル信号／ＯＥが供給される前記インバータIN
V1の出力は、インバータINV2を介してＮＡＮＤゲート N
AND1に供給される。このＮＡＮＤゲートNAND1には上記
信号／ＯＥが供給される。そして、上記インバータINV
1、INV2及びＮＡＮＤゲート NAND1は、信号／ＯＥを所
定時間だけ遅延する遅延回路ＤＬを構成している。

【００３７】上記ＰＭＯＳトランジスタＰ１のバックゲ
ートにはＰＭＯＳトランジスタＰ４のドレインとバック
ゲートとが接続されている。このＰＭＯＳトランジスタ
Ｐ４のソースは電源電圧Ｖccに接続され、ゲートは端子
ＩＯに接続されている。このＰＭＯＳトランジスタＰ４
は、端子ＩＯがＬレベルのときにオンし、電源電圧Ｖcc
をＰＭＯＳトランジスタＰ１のバックゲートに供給する
ように作用する。

【００３８】また、上記ＰＭＯＳトランジスタＰ１のバ
ックゲートにはＰＭＯＳトランジスタＰ５のドレインと
バックゲートとが接続され、このＰＭＯＳトランジスタ
Ｐ５のソースは端子ＩＯに接続され、ゲートは電源電圧
Ｖccに接続されている。このＰＭＯＳトランジスタＰ５
は、端子ＩＯの電圧が電源電圧Ｖccよりも所定値以上高
いときにオンし、端子ＩＯの信号電圧をＰＭＯＳトラン
ジスタＰ１のバックゲートに供給するように作用する。

【００３９】上記ＰＭＯＳトランジスタＰ１のバックゲ
ートとゲートとの間にはＰＭＯＳトランジスタＰ６のソ
ース、ドレイン間の電流通路が接続されている。このＰ
ＭＯＳトランジスタＰ６は、制御回路１０で発生される
制御信号ＶＢに基づいてオン／オフ制御され、オン状態
にされたときにＰＭＯＳトランジスタＰ１のバックゲー
トの信号電圧をゲート側に出力するように作用する。

【００４０】ＰＭＯＳトランジスタＰ８のソースは端子
ＩＯに接続されている。このＰＭＯＳトランジスタＰ８
のドレインには、新たに設けられたＮＭＯＳトランジス
タＮ13のソース、ドレイン間の電流通路を介してＮＭＯ
ＳトランジスタＮ４のドレインが接続されている。上記
ＮＭＯＳトランジスタＮ13のゲートは電源電圧Ｖccに接
続され、ＮＭＯＳトランジスタＮ４のソースは接地電圧
に接続されている。そして、前記ＰＭＯＳトランジスタ
Ｐ７のゲートには、上記ＰＭＯＳトランジスタＰ８とＮ
ＭＯＳトランジスタＮ13の共通ドレインの信号が供給さ
れる。

【００４１】ＰＭＯＳトランジスタＰ９のソース、ドレ
イン間の電流通路は電源電圧Ｖccと上記ＰＭＯＳトラン
ジスタＰ１のバックゲートとの間に接続されている。そ
して、このＰＭＯＳトランジスタＰ９のゲートにも、上
記ＰＭＯＳトランジスタＰ８とＮＭＯＳトランジスタＮ
13の共通ドレインの信号が供給される。

【００４２】前記図１３の回路では、前記ＰＭＯＳトラ
ンジスタＰ６、Ｐ８のゲートに前記遅延回路ＤＬ内のＮ
ＡＮＤゲート NAND1の出力を供給するようにしていた
が、この実施の形態においては、制御回路１０で発生さ
れる制御信号ＶＢをこれらＰＭＯＳトランジスタＰ６、
Ｐ８の各ゲートに供給するようにしている。

【００４３】上記制御回路１０は信号反転回路１１とバ
イアス回路１２とから構成されている。信号反転回路１
１は、前記信号出力端子ＩＯにおける電圧信号を反転す
るものであり、前記ＮＭＯＳトランジスタＮ11を含んで
構成されている。すなわち、この信号反転回路１１は、
前記ＮＭＯＳトランジスタＮ11の他にＰＭＯＳトランジ
スタＰ11、Ｐ12及びＮＭＯＳトランジスタＮ14とを有す
る。上記ＰＭＯＳトランジスタＰ11のソースは電源電圧
Ｖccに接続されている。このＰＭＯＳトランジスタＰ11
のドレインには上記ＰＭＯＳトランジスタＰ12のソース
が接続されている。上記ＰＭＯＳトランジスタＰ12のド
レインには上記ＮＭＯＳトランジスタＮ14のドレインが
接続され、さらにＮＭＯＳトランジスタＮ14のソースは
接地電圧に接続されている。上記ＰＭＯＳトランジスタ
Ｐ11のゲートは信号出力端子ＩＯに接続され、上記ＰＭ
ＯＳトランジスタＰ12及びＮＭＯＳトランジスタＮ14の
両ゲートは共に前記出力段に設けられたＮＭＯＳトラン
ジスタＮ11とＮ１との共通接続ノードに接続されてい
る。そして、上記ＰＭＯＳトランジスタＰ12とＮＭＯＳ
トランジスタＮ14の共通ドレインから、端子ＩＯにおけ
る信号の反転信号／ＩＯを出力する。

【００４４】バイアス回路１２は、上記信号反転回路１
１の出力／ＩＯ、前記信号端子ＩＯにおける信号電圧及
び前記遅延回路ＤＬ内のＮＡＮＤゲート NAND1の出力に
応じて、前記ＰＭＯＳトランジスタＰ６、Ｐ８のゲート
駆動信号を発生するものであり、ＰＭＯＳトランジスタ
Ｐ13、Ｐ14及びＮＭＯＳトランジスタＮ15、Ｎ16、Ｎ17
で構成されている。上記ＰＭＯＳトランジスタＰ13のソ
ースは電源電圧Ｖccに接続されている。このＰＭＯＳト
ランジスタＰ13のドレインは前記制御信号ＶＢのノード
に接続されている。また、上記ＰＭＯＳトランジスタＰ
14のソースは上記制御信号ＶＢのノードに接続されてい
る。上記ＮＭＯＳトランジスタＮ15のドレインは上記Ｐ
ＭＯＳトランジスタＰ14のドレインに接続されている。
このＮＭＯＳトランジスタＮ15のソースは接地電圧に接
続されている。

【００４５】また、上記ＮＭＯＳトランジスタＮ16のド
レインは電源電圧Ｖccに接続されている。このＮＭＯＳ
トランジスタＮ16のソースは制御信号ＶＢのノードに接
続されている。上記ＮＭＯＳトランジスタＮ17のドレイ
ンは制御信号ＶＢのノードに接続されている。このＮＭ
ＯＳトランジスタＮ17のソースは、上記ＰＭＯＳトラン
ジスタＰ14とＮＭＯＳトランジスタＮ15の共通ドレイン
のノードに接続されている。そして、上記ＰＭＯＳトラ
ンジスタＰ13とＮＭＯＳトランジスタＮ15のゲートが共
通に接続され、この共通ゲートに、前記ＮＡＮＤゲート
NAND1の出力がインバータINV3を介して供給される。上
記ＰＭＯＳトランジスタＰ14のゲートは接地電圧に接続
されている。上記ＮＭＯＳトランジスタＮ17のゲートに
は上記信号反転回路１１の出力／ＩＯが供給される。上
記ＮＭＯＳトランジスタＮ16のゲートには上記信号出力
端子ＩＯの電圧が供給される。

【００４６】次に上記構成でなる回路の動作を説明す
る。まず、出力イネーブル信号／ＯＥが接地電圧（Ｌレ
ベル）、すなわち、この出力回路が入力信号ＩＮに応じ
た信号を信号出力端子ＩＯから出力可能な状態のとき、
遅延回路ＤＬ内のＮＡＮＤゲート NAND1の出力はＨレベ
ル、インバータINV3の出力／ＯＥ′はＬレベルとなる。
このときのインバータINV3の出力／ＯＥ′に応じて、バ
イアス回路１２内のＰＭＯＳトランジスタＰ13がオン
し、ＮＭＯＳトランジスタＮ15はオフする。従って、こ
のモードのとき、他の入力信号のレベルにかかわらず
に、バイアス回路１０においてはＶccの電圧の制御信号
ＶＢが発生される。

【００４７】一方、信号出力端子ＩＯにおける信号の電
圧は、入力信号ＩＮに応じて接地電圧か電源電圧Ｖccに
設定されている。従って、ゲートにＶccの値を持つ制御
信号ＶＢが供給されるＰＭＯＳトランジスタＰ６、Ｐ８
は共にオフしている。このことから、Ｎwellのノードと
ＰＭＯＳトランジスタＰ１のゲートのノードとは電気的
に分離される。

【００４８】さらに、このとき、ＮＡＮＤゲート NAND1
の出力がゲートに供給されるＮＭＯＳトランジスタＮ４
がオンし、ゲートが電源電圧Ｖccに接続されているＮＭ
ＯＳトランジスタＮ13もオンしており、バイアス回路１
０からの制御信号ＶＢがゲートに供給されるＰＭＯＳト
ランジスタＰ８はオフしているため、このＰＭＯＳトラ
ンジスタＰ８とＮＭＯＳトランジスタＮ13の共通ドレイ
ンのノードは接地電圧にされている。このため、ＰＭＯ
ＳトランジスタＰ７とＰ９とは共にオン状態になってい
る。従って、ＰＭＯＳトランジスタＰ２、Ｐ３及びＭＯ
ＳトランジスタＮ２、Ｎ３からなるＮＡＮＤ回路からは
入力信号の反転信号が出力され、出力段のＰＭＯＳトラ
ンジスタＰ１のゲートに与えられる。一方、ＮＯＲゲー
トNOR1からも入力信号の反転信号が出力され、出力段の
ＮＭＯＳトランジスタＮ１のゲートに与えられる。従っ
て、出力イネーブル信号／ＯＥがＬレベルのときに、こ
の出力回路はバイステート出力回路として動作すること
になる。

【００４９】次に、出力イネーブル信号／ＯＥが電源電
圧Ｖcc（Ｈレベル）、すなわち、信号出力端子ＩＯが高
インピーダンス状態に設定されるときの動作を説明す
る。このとき、遅延回路ＤＬ内のＮＡＮＤゲート NAND1
の出力はＬレベル、インバータINV3の出力／ＯＥ′はＨ
レベルとなり、バイアス回路１２内のＰＭＯＳトランジ
スタＰ13がオフし、ＮＭＯＳトランジスタＮ15はオンす
る。このときのバイアス回路１２を寄生素子と共に図２
の等価回路で示す。

【００５０】そして、上記のように信号／ＯＥがＨレベ
ルで、信号出力端子ＩＯが高インピーダンス状態のとき
に、他の出力回路からの出力によりこの端子ＩＯに種々
の信号電圧が印加された場合の動作を説明する。

【００５１】まず始めに、端子ＩＯにＬレベル（接地電
圧）の信号が印加された場合、信号反転回路１１の出力
／ＩＯはＨレベルとなり、バイアス回路１２内のＮＭＯ
ＳトランジスタＮ16はオフし、ＮＭＯＳトランジスタＮ
17はオンする。従って、オン状態の２個のＮＭＯＳトラ
ンジスタＮ17、Ｎ15を介して制御信号ＶＢのノードが接
地電圧に放電され、制御信号ＶＢは接地電圧に設定され
る。このとき、この制御信号ＶＢがゲートに供給される
ＰＭＯＳトランジスタＰ６、Ｐ８が共にオンし、Ｖccに
ほぼ等しいＮwellの電位がＰＭＯＳトランジスタＰ６を
介してＰＭＯＳトランジスタＰ１のゲートに供給される
ので、このＰＭＯＳトランジスタＰ１はオフ状態を維持
することができる。すなわち、信号出力端子ＩＯは高イ
ンピーダンス状態のままとなる。

【００５２】端子ＩＯにＨレベル（Ｖcc）の信号が印加
された場合、信号反転回路１１の出力はＬレベルとな
り、バイアス回路１２内のＮＭＯＳトランジスタＮ16が
オンし、ＮＭＯＳトランジスタＮ17はオフする。このと
き、バイアス回路１２内ではＮＭＯＳトランジスタＮ1
5、Ｎ16がオンしているために、制御信号ＶＢの電圧
は、ＮＭＯＳトランジスタＮ16単独の駆動力と、直列接
続されたＮＭＯＳトランジスタＮ15とＰＭＯＳトランジ
スタＰ14の駆動力の比の関係で設定される。そして、予
め、ＰＭＯＳトランジスタＰ６、Ｐ８に関して、それぞ
れのゲート・ソース間の電位差がそれぞれのしきい値電
圧の絶対値｜ＶTHP ｜よりも大きくなるように、上記制
御信号ＶＢの電圧が設定されている。これは、ＮＭＯＳ
トランジスタＮ15、Ｎ16及びＰＭＯＳトランジスタＰ14
の駆動力の比の設定により実現されている。従って、上
記のような電圧を持つ制御信号ＶＢがゲートに供給され
るＰＭＯＳトランジスタＰ６、Ｐ８は共にオンし、端子
ＩＯにＬレベルの信号が印加された場合と同様に、ＰＭ
ＯＳトランジスタＰ１はオフ状態を維持することがで
き、信号出力端子ＩＯは高インピーダンス状態のままと
なる。

【００５３】端子ＩＯにＶccを越えた電圧信号、例えば
５Ｖが印加された場合にも、信号反転回路１１の出力／
ＩＯはＬレベルとなり、バイアス回路１２内のＮＭＯＳ
トランジスタＮ16がオンし、ＮＭＯＳトランジスタＮ17
はオフする。このとき、ＰＭＯＳトランジスタＰ５は、
端子ＩＯの電圧がＶcc＋｜ＶTHP ｜以上のときにオン
し、端子ＩＯの電圧をＰＭＯＳトランジスタＰ１のバッ
クゲート、すなわちＮwellに出力する。従って、Ｎwell
の電圧は端子ＩＯの電圧と同じになる。また、図２中の
ダイオードＤ１はＰＭＯＳトランジスタのＰ型ドレイン
拡散層とＮwellとの間に寄生的に発生しているものを図
示したものであり、端子ＩＯの電圧がＶcc＋ＶF （ＶF
はこのダイオードＤ１の順方向電圧）以上のときにオン
するために、このダイオードＤ１を介してもＮwellが充
電される。なお、このとき、ＰＭＯＳトランジスタＰ４
はオフしている。

【００５４】このときも、ＰＭＯＳトランジスタＰ６、
Ｐ８に関して、それぞれのゲート・ソース間の電位差が
それぞれのしきい値電圧の絶対値｜ＶTHP ｜よりも大き
くかつ両ＰＭＯＳトランジスタＰ６、Ｐ８それぞれのゲ
ート・ソース間の耐圧以内となるように、上記制御信号
ＶＢの電圧が設定されている。これは、ＮＭＯＳトラン
ジスタＮ15、Ｎ16及びＰＭＯＳトランジスタＰ14の駆動
力の比の設定により実現されている。従って、上記のよ
うな電圧を持つ制御信号ＶＢがゲートに供給されるＰＭ
ＯＳトランジスタＰ６、Ｐ８は共にオンし、端子ＩＯに
Ｌレベルの信号が印加された場合と同様に、ＰＭＯＳト
ランジスタＰ１はオフ状態を維持することができ、信号
出力端子ＩＯは高インピーダンス状態のままとなる。

【００５５】このように、端子ＩＯにＶcc（３．３Ｖ）
を越える信号電位が印加されたとしても、ＰＭＯＳトラ
ンジスタＰ６、Ｐ８それぞれのゲート・ソース間の電位
差はそれぞれのしきい値電圧の絶対値｜ＶTHP ｜よりも
大きくかつ両ＰＭＯＳトランジスタＰ６、Ｐ８のゲート
・ソース間の耐圧以内となるように設定されるので、両
ＰＭＯＳトランジスタＰ６、Ｐ８の信頼性の劣化を防止
することができる。

【００５６】また、端子ＩＯにＶcc（３．３Ｖ）を越え
る信号電位が印加されたとしても、ＮＭＯＳトランジス
タＮ１、Ｎ２、Ｎ４の各ドレイン側には、ゲートに電源
電圧Ｖccが供給されているＮＭＯＳトランジスタＮ11、
Ｎ12、Ｎ13それぞれが設けられており、これら各ＮＭＯ
Ｓトランジスタにより、ＮＭＯＳトランジスタＮ１、Ｎ
２、Ｎ４の各ドレイン電位は最高でもＶcc−ＶTHN （Ｖ
THN はＮＭＯＳトランジスタのしきい値電圧）までしか
上昇しないので、これらＮＭＯＳトランジスタＮ１、Ｎ
２、Ｎ４でも信頼性の劣化を防止することができる。

【００５７】さらに、信号出力端子ＩＯの信号電位はＰ
ＭＯＳトランジスタＰ８を介してＰＭＯＳトランジスタ
Ｐ７のゲートに供給される。一方、ＰＭＯＳトランジス
タＰ６を介して、信号出力端子ＩＯの信号電位がＰＭＯ
ＳトランジスタＰ１のゲートのノードに供給される。こ
のため、ＰＭＯＳトランジスタＰ７のゲートとドレイン
との間の電位差はほぼ０となり、このＰＭＯＳトランジ
スタＰ７はオフする。また、出力イネーブル信号／ＯＥ
及び入力信号ＩＮにより、ＰＭＯＳトランジスタＰ２、
Ｐ３のいずれか一方はオンしており、ＰＭＯＳトランジ
スタＰ２、Ｐ３及びＰ７の３個のトランジスタの共通接
続ノードはＶccになっているので、これらＰＭＯＳトラ
ンジスタＰ２、Ｐ３、Ｐ７の耐圧上の問題は生じない。

【００５８】このように、上記実施の形態による半導体
集積回路では、複数の出力を接続して使用する場合に、
異なる値の電源電圧が供給されていても、電源間に電流
が流れることを防止することができ、かつ集積回路内部
の電源電圧よりも高い電位の信号が信号出力端子に印加
された場合でも内部素子の信頼性が損なわれることを防
止することができるので、３．３Ｖプロセスのようなよ
り低い耐圧のプロセスで構成することができる。

【００５９】次に、上記第１の実施の形態に係る半導体
集積回路の種々の変形例について説明する。図１に示す
第１の実施の形態に係る半導体集積回路では、バイアス
回路１２内のＮＭＯＳトランジスタＮ16のゲートを信号
出力端子ＩＯに接続していたが、図３に示す第１の変形
例の回路では、このＮＭＯＳトランジスタＮ16のゲート
をＰＭＯＳトランジスタＰ１等のバックゲートＮwellに
接続するように変更したものである。上記バックゲート
Ｎwellの電位は、端子ＩＯに高電圧、例えば５Ｖが印加
されたときに、ＰＭＯＳトランジスタＰ４又は前記図２
中のダイオードＤ１を介して端子ＩＯと同電位に設定さ
れるので、図１の場合と同様の効果が得られる。

【００６０】図１に示す第１の実施の形態に係る半導体
集積回路では、ＰＭＯＳトランジスタＰ２、Ｐ３、Ｐ７
及びＮＭＯＳトランジスタＮ２、Ｎ３及びＮ12からなる
ＮＡＮＤ回路でＰＭＯＳトランジスタＰ１のゲート駆動
信号を発生する回路を構成していたが、図４に示す第２
の変形例の回路では、出力イネーブル信号／ＯＥ及び入
力信号／ＩＮが供給されるＮＯＲゲートNOR2と、ＰＭＯ
ＳトランジスタＰ２、Ｐ７及びＮＭＯＳトランジスタＮ
３、Ｎ12とから構成されるインバータ回路とを用いてＰ
ＭＯＳトランジスタＰ１のゲート駆動信号を発生する回
路を構成するように変更したものである。

【００６１】すなわち、上記インバータ回路では、ＰＭ
ＯＳトランジスタＰ２のソースが電源電圧Ｖccに接続さ
れ、このＰＭＯＳトランジスタＰ２のドレインとＰＭＯ
ＳトランジスタＰ１のゲートのノードとの間にはＰＭＯ
ＳトランジスタＰ７のソース、ドレイン間の電流通路が
接続されている。また、ＰＭＯＳトランジスタＰ１のゲ
ートのノードには上記ＮＭＯＳトランジスタＮ12のドレ
インが接続されている。このＮＭＯＳトランジスタＮ12
のソースと接地電圧との間にはＮＭＯＳトランジスタＮ
３のソース、ドレイン間の電流通路が接続されている。
そして、上記ＰＭＯＳトランジスタＰ２とＮＭＯＳトラ
ンジスタＮ３のゲートには上記ＮＯＲゲートNOR2の出力
が供給され、ＰＭＯＳトランジスタＰ７のゲートは図１
の場合と同様に前記ＰＭＯＳトランジスタＰ８とＮＭＯ
ＳトランジスタＮ13の共通ドレインのノードに接続さ
れ、ＮＭＯＳトランジスタＮ13のゲートには電源電圧Ｖ
ccが供給されている。

【００６２】さらに、この第２の変形例の回路では、バ
イアス回路１２内のＰＭＯＳトランジスタＰ14のゲート
を接地電圧に変えてＮＭＯＳトランジスタＮ15のドレイ
ンに接続するようにしている。

【００６３】この第２の変形例の回路において、バイア
ス回路１２は、ＮＭＯＳトランジスタＮ15がオンしてい
るときには図２の等価回路と同じ動作をする。図５はこ
の発明の第２の実施の形態に係る半導体集積回路におけ
る出力回路の構成を示している。この出力回路は、前記
図１４に示す先の出願に係る回路とは一部を除いて同様
な構成にされているので、図１４と対応する箇所には同
じ符号を付して説明を行なう。なお、この図５の回路が
図１４の回路と大きく異なるところは、図１で説明した
ものと同様の、信号反転回路１１とバイアス回路１２と
から構成された制御回路１０が新たに設けられているこ
とである。

【００６４】さらに、図１に示す第１の実施の形態に係
る半導体集積回路と同様に、ＰＭＯＳトランジスタＰ８
とＮＭＯＳトランジスタＮ４との間に、ゲートが電源電
圧Ｖccに接続されたＮＭＯＳトランジスタＮ13のソー
ス、ドレイン間の電流通路が接続されている。

【００６５】次に上記構成でなる回路の動作を説明す
る。まず、出力イネーブル信号／ＯＥが接地電圧（Ｌレ
ベル）、すなわち、この出力回路が入力信号ＩＮに応じ
た信号を信号出力端子ＩＯから出力可能なモード状態の
とき、図１で説明した場合と同様に、バイアス回路１０
ではＶccの電位の制御信号ＶＢが発生される。

【００６６】一方、信号出力端子ＩＯにおける信号の電
位は、入力信号ＩＮに応じて接地電圧もしくは電源電圧
Ｖccに設定されている。従って、ゲートにＶccの値を持
つ制御信号ＶＢが供給されるＰＭＯＳトランジスタＰ
６、Ｐ８は共にオフし、ＮＭＯＳトランジスタＮ５はオ
ンする。このことから、ＮwellのノードとＰＭＯＳトラ
ンジスタＰ１のゲートのノードとは電気的に分離され
る。

【００６７】さらに、このとき、ＮＡＮＤゲート NAND1
の出力がゲートに供給されるＮＭＯＳトランジスタＮ４
がオンし、ゲートが電源電圧Ｖccに接続されているＮＭ
ＯＳトランジスタＮ13もオンしており、バイアス回路１
０からの制御信号ＶＢがゲートに供給されるＰＭＯＳト
ランジスタＰ８はオフしているため、このＰＭＯＳトラ
ンジスタＰ８とＮＭＯＳトランジスタＮ13の共通ドレイ
ンのノードは接地電圧にされている。このため、ＰＭＯ
ＳトランジスタＰ10はオン状態になっている。従って、
ＰＭＯＳトランジスタＰ10とＮＭＯＳトランジスタＮ５
からなるＣＭＯＳトランスファゲートがオン状態とな
り、ＮＡＮＤゲート NAND2の出力である入力信号ＩＮの
反転信号が出力段のＰＭＯＳトランジスタＰ１のゲート
に与えられる。

【００６８】一方、ＮＯＲゲートNOR1からも入力信号Ｉ
Ｎの反転信号が出力され、出力段のＮＭＯＳトランジス
タＮ１のゲートに与えられる。従って、出力イネーブル
信号／ＯＥがＬレベルのときに、この出力回路はバイス
テート出力回路として動作することになる。

【００６９】次に、出力イネーブル信号／ＯＥが電源電
圧Ｖcc（Ｈレベル）のときの動作を説明する。信号／Ｏ
ＥがＨレベルのとき、ＮＡＮＤゲート NAND1の出力はＬ
レベル、インバータINV3の出力／ＯＥ′はＨレベルとな
り、バイアス回路１２内のＰＭＯＳトランジスタＰ13が
オフし、ＮＭＯＳトランジスタＮ15はオンする。このと
きの寄生素子を含むバイアス回路１２の等価回路は前記
図２に示すものと同じになる。

【００７０】そして、信号／ＯＥがＨレベルで、信号出
力端子ＩＯが高インピーダンス状態のときに、他の出力
回路からの出力によりこの端子ＩＯに種々の信号電位が
印加された場合の動作を説明する。

【００７１】まず始めに、端子ＩＯにＬレベル（接地電
圧）の信号が印加された場合、信号反転回路１１の出力
はＨレベルとなり、バイアス回路１２内のＮＭＯＳトラ
ンジスタＮ16はオフし、ＮＭＯＳトランジスタＮ17はオ
ンするので、制御信号ＶＢは接地電圧に設定される。こ
のとき、図１で説明した場合と同様に、制御信号ＶＢが
ゲートに供給されるＰＭＯＳトランジスタＰ６、Ｐ８が
共にオンし、Ｖccにほぼ等しいＮwellの電位がＰＭＯＳ
トランジスタＰ６を介してＰＭＯＳトランジスタＰ１の
ゲートに供給されるので、このＰＭＯＳトランジスタＰ
１はオフ状態を維持することができる。すなわち、信号
出力端子ＩＯは高インピーダンス状態のままとなる。

【００７２】端子ＩＯにＨレベル（Ｖcc）の信号が印加
された場合、信号反転回路１１の出力はＬレベルとな
り、バイアス回路１２内のＮＭＯＳトランジスタＮ16が
オンし、ＮＭＯＳトランジスタＮ17はオフする。このと
き、図１で説明した場合と同様に、制御信号ＶＢの電位
は、ＮＭＯＳトランジスタＮ16単独の駆動力と、直列接
続されたＰＭＯＳトランジスタＰ14とＮＭＯＳトランジ
スタＮ15の駆動力の比の関係で設定される。そして、予
め、ＰＭＯＳトランジスタＰ６、Ｐ８に関して、それぞ
れのゲート・ソース間の電位差がそれぞれのしきい値電
圧の絶対値｜ＶTHP ｜よりも大きくなるように、上記制
御信号ＶＢの電位が設定されている。これは、直列接続
されたＰＭＯＳトランジスタＰ14とＮＭＯＳトランジス
タＮ15の駆動力とＮＭＯＳトランジスタＮ16の駆動力の
比の設定により実現されている。

【００７３】従って、上記のような電位を持つ制御信号
ＶＢがゲートに供給されるＰＭＯＳトランジスタＰ６、
Ｐ８は共にオンし、端子ＩＯにＬレベルの信号が印加さ
れた場合と同様に、ＰＭＯＳトランジスタＰ１はオフ状
態を維持することができ、信号出力端子ＩＯは高インピ
ーダンス状態のままとなる。

【００７４】端子ＩＯにＶcc以上、例えば５Ｖの信号が
印加された場合にも、信号反転回路１１の出力はＬレベ
ルとなり、バイアス回路１２内のＮＭＯＳトランジスタ
Ｎ16がオンし、ＮＭＯＳトランジスタＮ17はオフする。
このとき、ＰＭＯＳトランジスタＰ５は、端子ＩＯの電
位がＶcc＋｜ＶTHP ｜以上のときにオンし、端子ＩＯの
電位をＰＭＯＳトランジスタＰ１のバックゲート、すな
わちＮwellに出力する。従って、Ｎwellの電位は端子Ｉ
Ｏの電位と同じになる。また、端子ＩＯの電位は、ＰＭ
ＯＳトランジスタＰ１のＰ型ドレイン拡散層とＮwellと
の間の寄生ダイオードによっても、Ｎwellに伝達され
る。

【００７５】このときも、ＰＭＯＳトランジスタＰ６、
Ｐ８に関して、図１で説明した場合と同様に、それぞれ
のゲート・ソース間の電位差がそれぞれのしきい値電圧
の絶対値｜ＶTHP ｜よりも大きくかつ両ＰＭＯＳトラン
ジスタＰ６、Ｐ８それぞれのゲート・ソース間の耐圧以
内となるように、上記制御信号ＶＢの電位が設定されて
いる。これは、ＰＭＯＳトランジスタＰ14とＮＭＯＳト
ランジスタＮ15及びＮ16の駆動力の比の設定により実現
されている。従って、上記のような電位を持つ制御信号
ＶＢがゲートに供給されるＰＭＯＳトランジスタＰ６、
Ｐ８は共にオンし、端子ＩＯにＬレベルの信号が印加さ
れた場合と同様に、ＰＭＯＳトランジスタＰ１はオフ状
態を維持することができ、信号出力端子ＩＯは高インピ
ーダンス状態のままとなる。

【００７６】なお、上記第２の実施の形態に係る回路に
おいて、ＮＭＯＳトランジスタＮ５のゲートには制御回
路１０からの制御信号ＶＢを供給するようにしており、
図１４の回路のようにＮＡＮＤゲート NAND1からのＨレ
ベル／Ｌレベルの信号を供給するようにはしていない。
そして、この実施の形態では、ＮＭＯＳトランジスタＮ
５のゲートの接続を上記のように変更することによって
次のように優れた特性を得ることができる。

【００７７】図５の回路において、出力イネーブル信号
／ＯＥがＨレベルのときでかつ端子ＩＯにＶccを越える
電圧が印加されているとき、ＰＭＯＳトランジスタＰ１
のゲートのノードの電位は端子ＩＯと同じになる。い
ま、ＮＭＯＳトランジスタＮ５のゲートにＮＡＮＤゲー
ト NAND1からのＨレベル／Ｌレベルの出力を供給する前
記図１４の回路において、ＮＭＯＳトランジスタＮ５で
ゲート、ソース間電位差が０の状態でリーク電流が流れ
るとき、端子ＩＯからＮＡＮＤゲート NAND2を経由し
て、電源電圧Ｖccのノードへ不要な電流が流れる可能性
がある。しかし、図５の回路の場合、ＮＭＯＳトランジ
スタＮ５のゲートには制御信号ＶＢを供給しているの
で、ＮＡＮＤゲート NAND2の出力がＨレベル（Ｖcc）で
あることと、制御信号ＶＢが接地電圧と電源電圧Ｖccと
の間の電位であることから、ＮＭＯＳトランジスタＮ５
のゲート、ソース間電位差が負になり、ＮＭＯＳトラン
ジスタＮ５は十分なオフ状態となり、リーク電流を図１
４の場合と比べて小さくすることができる。

【００７８】このように、上記第２の実施の形態による
半導体集積回路でも、複数の出力を接続して使用する場
合に、異なる値の電源電圧が供給されていても電源間に
電流が流れることを防止することができ、かつ集積回路
内部の電源電圧よりも高い電位の信号が信号出力端子に
印加された場合でも内部素子の信頼性が損なわれること
を防止することができるので、３．３Ｖプロセスのよう
なより低い耐圧のプロセスで構成することができる。

【００７９】なお、この発明は上記した実施の形態に限
定されるものではなく種々の変形が可能であることはい
うまでもない。例えば、制御回路１０としては上記した
構成の他に図６ないし図９に示すような構成のものも用
いることができる。

【００８０】図６に示す制御回路１０は、前記図１及び
図３中に示したものと比べて、ＮＭＯＳトランジスタＮ
15とＰＭＯＳトランジスタＰ14及びＮＭＯＳトランジス
タＮ17の接続位置が交換されている。

【００８１】この図６の制御回路１０を用いる際にも、
前記ＰＭＯＳトランジスタＰ６、Ｐ８に関して、それぞ
れのゲート・ソース間の電位差がそれぞれのしきい値電
圧の絶対値｜ＶTHP ｜よりも大きくなるように、上記制
御信号ＶＢの電位が設定されている。これは、直列接続
されたＮＭＯＳトランジスタＮ15及びＰＭＯＳトランジ
スタＰ14の駆動力と、ＮＭＯＳトランジスタＮ16の駆動
力の比の設定により実現されている。

【００８２】図７に示す制御回路１０では、ＰＭＯＳト
ランジスタＰ14のバックゲートをＮwell又はＶccに接続
する代わりにＰＭＯＳトランジスタＰ14自体のソースに
接続を変更するようにしている。

【００８３】この図７の制御回路１０を用いる際にも、
前記ＰＭＯＳトランジスタＰ６、Ｐ８に関して、それぞ
れのゲート・ソース間の電位差がそれぞれのしきい値電
圧の絶対値｜ＶTHP ｜よりも大きくなるように、上記制
御信号ＶＢの電位が設定されている。これは、直列接続
されたＮＭＯＳトランジスタＮ15及びＰＭＯＳトランジ
スタＰ14の駆動力と、ＮＭＯＳトランジスタＮ16の駆動
力の比の設定により実現されている。

【００８４】図８に示す制御回路１０では、図７中のＰ
ＭＯＳトランジスタＰ14に代えて抵抗Ｒ１を接続するよ
うにしている。また、この抵抗Ｒ１の代わりに電流源を
接続するようにしてもよい。この電流源を用いれば、信
号ＶＢの電位が上昇しても流れる電流の値は変わらない
ので、消費電流の増加を抑えることができる。

【００８５】この図８の制御回路１０を用いる際にも、
前記ＰＭＯＳトランジスタＰ６、Ｐ８に関して、それぞ
れのゲート・ソース間の電位差がそれぞれのしきい値電
圧の絶対値｜ＶTHP ｜よりも大きくなるように、上記制
御信号ＶＢの電位が設定されている。これは、直列接続
されたＮＭＯＳトランジスタＮ15及び抵抗Ｒ１の駆動力
と、ＮＭＯＳトランジスタＮ16の駆動力の比の設定によ
り実現されている。

【００８６】図９に示す制御回路１０では、さらに図８
中の抵抗Ｒ１に代えて、ゲートが電源電圧Ｖccに接続さ
れたＮＭＯＳトランジスタＮ18のソース、ドレイン間を
接続するようにしている。

【００８７】この図９の制御回路１０を用いる際にも、
前記ＰＭＯＳトランジスタＰ６、Ｐ８に関して、それぞ
れのゲート・ソース間の電位差がそれぞれのしきい値電
圧の絶対値｜ＶTHP ｜よりも大きくなるように、上記制
御信号ＶＢの電位が設定されている。これは、直列接続
されたＮＭＯＳトランジスタＮ15及びＮ18の駆動力と、
ＮＭＯＳトランジスタＮ16の駆動力の比の設定により実
現されている。このように、図６ないし図９に示すよう
な構成の制御回路１０を用いても同様の効果を得ること
ができる。

【００８８】

【発明の効果】以上説明したようにこの発明によれば、
複数の出力を接続して使用する場合に異なる値の電源電
圧が供給されていても電源間に電流が流れることを防止
することができ、かつ集積回路内部の電源電圧よりも高
い電圧が信号出力端子に印加された場合でも内部素子の
信頼性が損なわれることのない半導体集積回路を提供す
ることができる。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態に係る半導体集積
回路における出力回路の構成を示す回路図。

【図２】図１の一部回路の等価回路図。

【図３】この発明の第１の実施の形態の第１の変形例に
係る半導体集積回路における出力回路の構成を示す回路
図。

【図４】この発明の第１の実施の形態の第２の変形例に
係る半導体集積回路における出力回路の構成を示す回路
図。

【図５】この発明の第２の実施の形態に係る半導体集積
回路における出力回路の構成を示す回路図。

【図６】上記各実施の形態に係る半導体集積回路で用い
られる制御回路の他の構成を示す回路図。

【図７】上記各実施の形態に係る半導体集積回路で用い
られる制御回路の他の構成を示す回路図。

【図８】上記各実施の形態に係る半導体集積回路で用い
られる制御回路の他の構成を示す回路図。

【図９】上記各実施の形態に係る半導体集積回路で用い
られる制御回路の他の構成を示す回路図。

【図１０】バスライン・アプリケーションにおける典型
的な接続の一例を示す回路図。

【図１１】図１０中の回路で用いられるトライステート
・バッファの詳細な回路図。

【図１２】先の出願に係る出力回路の出力段の構成を示
す回路図。

【図１３】先の出願に係る出力回路の一例を示す回路
図。

【図１４】先の出願に係る出力回路の一例を示す回路
図。

【符号の説明】

Ｐ１〜Ｐ14…ＰＭＯＳトランジスタ（ＰチャネルＭＯＳ
トランジスタ）、Ｎ１〜Ｎ４、Ｎ11〜Ｎ18…ＮＭＯＳトランジスタ（Ｎチ
ャネルＭＯＳトランジスタ）、 INV1、INV2、INV3…インバータ、 NAND1、 NAND2…ＮＡＮＤゲート、 NOR1、NOR2…ＮＯＲゲート、Ｒ１…抵抗１０…制御回路、１１…信号反転回路、１２…バイアス回路。

Claims

(57)【特許請求の範囲】

【請求項１】信号出力端子と、ソース、ドレイン、ゲート及びバックゲートを有し、ソ
ースとバックゲートとが電位的に分離され、ソース、ド
レイン間の電流通路の一端が直接に又はスイッチ素子を
介して上記信号出力端子に接続された第１のＭＯＳトラ
ンジスタと、上記信号出力端子の電圧又は上記第１のＭ
ＯＳトランジスタのソース、ドレイン間の電流通路の一
端の電圧に応じた値の制御信号を発生して第１のＭＯＳ
トランジスタのゲートに供給し、この制御信号によって
上記第１のＭＯＳトランジスタをオン状態に設定する際
に、上記第１のＭＯＳトランジスタのソース、ドレイン
間の電流通路の一端とゲートとの間の電位差が所望する
値以内となるように上記制御信号の電位を制御する制御
回路とを具備したことを特徴とする半導体集積回路。
【請求項２】前記制御回路にはさらに第１の制御入力
信号及び第１の基準電圧が供給され、前記制御回路は上
記第１の制御入力信号に応じて前記信号出力端子の電圧
又は前記第１のＭＯＳトランジスタのソース、ドレイン
間の電流通路の一端の電圧によらずに前記制御信号の電
圧として上記第１の基準電圧に設定するモードを有し、
前記第１のＭＯＳトランジスタはこの第１の基準電圧に
設定された前記制御信号がゲートに供給された際にオフ
状態に設定されることを特徴とする請求項１に記載の半
導体集積回路。
【請求項３】前記第１のＭＯＳトランジスタのバック
ゲートがこの第１のＭＯＳトランジスタのソース、ドレ
イン間の電流通路の前記一端に接続されていることを特
徴とする請求項１に記載の半導体集積回路。
【請求項４】前記制御回路は、入力ノード及び出力ノードを有し、入力ノードが前記信
号出力端子に接続された信号反転回路と、ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が第１の基準電圧と前記制御信号の出力ノ
ードとの間に挿入され、ゲートに前記第１の制御入力信
号が供給され、前記第１のＭＯＳトランジスタと同一極
性の第２のＭＯＳトランジスタと、ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が前記制御信号の出力ノードと第２の基準
電圧との間に挿入され、ゲートが第２の基準電圧に接続
され、前記第１のＭＯＳトランジスタと同一極性の第３
のＭＯＳトランジスタと、ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が前記制御信号の出力ノードと第２の基準
電圧との間で上記第３のＭＯＳトランジスタのソース、
ドレイン間の電流通路に対して直列に挿入され、ゲート
に前記第１の制御入力信号が供給され、前記第１のＭＯ
Ｓトランジスタと逆極性の第４のＭＯＳトランジスタ
と、ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が第１の基準電圧と前記制御信号の出力ノ
ードとの間に挿入され、ゲートが前記信号出力端子に接
続され、前記第１のＭＯＳトランジスタと逆極性の第５
のＭＯＳトランジスタと、ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が上記第３のＭＯＳトランジスタのソー
ス、ドレイン間の電流通路に並列に接続され、ゲートが
上記信号反転回路の出力ノードに接続され、前記第１の
ＭＯＳトランジスタと逆極性の第６のＭＯＳトランジス
タとを有することを特徴とする請求項１に記載の半導体
集積回路。
【請求項５】ソース、ドレイン間の電流通路が直列さ
れた前記第３のＭＯＳトランジスタ及び第４のＭＯＳト
ランジスタにおける駆動力と、前記第５のＭＯＳトラン
ジスタの駆動力の比の調整により前記第１のＭＯＳトラ
ンジスタのゲート、ソース間の電位差が所望する値以内
となるように設定されることを特徴とする請求項４に記
載の半導体集積回路。
【請求項６】前記制御回路は、入力ノード及び出力ノードを有し、入力ノードが前記信
号出力端子に接続された信号反転回路と、ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が前記第１の基準電圧と前記制御信号の出
力ノードとの間に挿入され、ゲートに前記第１の制御入
力信号が供給され、前記第１のＭＯＳトランジスタと同
一極性の第２のＭＯＳトランジスタと、電流通路が前記制御信号の出力ノードと第２の基準電圧
との間に挿入された抵抗素子と、ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が前記制御信号の出力ノードと上記第２の
基準電圧との間で上記抵抗素子の電流通路に対して直列
に挿入され、ゲートに前記第１の制御入力信号が供給さ
れ、前記第１のＭＯＳトランジスタと逆極性の第３のＭ
ＯＳトランジスタと、ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が前記第１の基準電圧と前記制御信号の出
力ノードとの間に挿入され、ゲートが前記信号出力端子
に接続され、前記第１のＭＯＳトランジスタと逆極性の
第４のＭＯＳトランジスタと、ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が上記抵抗素子の電流通路に並列に接続さ
れ、ゲートが上記信号反転回路の出力ノードに接続さ
れ、前記第１のＭＯＳトランジスタと逆極性の第５のＭ
ＯＳトランジスタとを有することを特徴とする請求項１
に記載の半導体集積回路。
【請求項７】電流通路が直列された前記第３のＭＯＳ
トランジスタ及び抵抗素子における駆動力と、前記第４
のＭＯＳトランジスタの駆動力の比の調整により前記第
１のＭＯＳトランジスタのゲート、ソース間の電位差が
所望する値以内となるように設定されることを特徴とす
る請求項６に記載の半導体集積回路。
【請求項８】前記制御回路は、入力ノード及び出力ノードを有し、入力ノードが前記信
号出力端子に接続された信号反転回路と、ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が前記第１の基準電圧と前記制御信号の出
力ノードとの間に挿入され、ゲートに前記第１の制御入
力信号が供給され、前記第１のＭＯＳトランジスタと同
一極性の第２のＭＯＳトランジスタと、ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が前記制御信号の出力ノードと第２の基準
電圧との間に挿入され、ゲートが前記第１の基準電圧に
接続され、前記第１のＭＯＳトランジスタと逆極性の第
３のＭＯＳトランジスタと、ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が前記制御信号の出力ノードと上記第２の
基準電圧との間で上記第３のＭＯＳトランジスタの電流
通路に対して直列に挿入され、ゲートに前記第１の制御
入力信号が供給され、前記第１のＭＯＳトランジスタと
逆極性の第４のＭＯＳトランジスタと、ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が前記第１の基準電圧と前記制御信号の出
力ノードとの間に挿入され、ゲートが前記信号出力端子
に接続され、前記第１のＭＯＳトランジスタと逆極性の
第５のＭＯＳトランジスタと、ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が上記第３のＭＯＳトランジスタのソー
ス、ドレイン間の電流通路に並列に接続され、ゲートが
上記信号反転回路の出力ノードに接続され、前記第１の
ＭＯＳトランジスタと逆極性の第６のＭＯＳトランジス
タとを有することを特徴とする請求項１に記載の半導体
集積回路。
【請求項９】ソース、ドレイン間の電流通路が直列さ
れた前記第３のＭＯＳトランジスタ及び第４のＭＯＳト
ランジスタにおける駆動力と、前記第５のＭＯＳトラン
ジスタの駆動力の比の調整により前記第１のＭＯＳトラ
ンジスタのゲート、ソース間の電位差が所望する値以内
となるように設定されることを特徴とする請求項８に記
載の半導体集積回路。
【請求項１０】信号出力端子と、ソース、ドレイン、ゲート及びバックゲートを有し、ソ
ースが第１の基準電圧に接続され、ドレインが上記信号
出力端子に接続され、ソースとバックゲートとが電位的
に分離された信号出力用の第１のＭＯＳトランジスタ
と、ソース、ドレイン、ゲート及びバックゲートを有し、ソ
ースが上記第１のＭＯＳトランジスタのバックゲートに
接続され、ドレインが上記第１のＭＯＳトランジスタの
ゲートに接続され、上記第１のＭＯＳトランジスタと同
一極性の第２のＭＯＳトランジスタと、上記信号出力端子の電圧に応じた値の制御信号を発生し
て上記第２のＭＯＳトランジスタのゲートに供給し、こ
の制御信号によって上記第２のＭＯＳトランジスタをオ
ン状態に設定する際に、上記第２のＭＯＳトランジスタ
のソースとゲートとの間の電位差が所望する値以内とな
るように上記制御信号の電圧を制御する制御回路とを具
備したことを特徴とする半導体集積回路。
【請求項１１】前記制御回路にはさらに第１の制御入
力信号及び第１の基準電圧が供給され、前記制御回路は
上記第１の制御入力信号に応じて前記信号出力端子の電
圧によらずに前記制御信号の電圧として上記第１の基準
電圧に設定するモードを有し、前記第２のＭＯＳトラン
ジスタはこの第１の基準電圧に設定された前記制御信号
がゲートに供給された際にオフ状態に設定されることを
特徴とする請求項１０に記載の半導体集積回路。
【請求項１２】前記第２のＭＯＳトランジスタのバッ
クゲートがこの第２のＭＯＳトランジスタのソースに接
続されていることを特徴とする請求項１０に記載の半導
体集積回路。
【請求項１３】前記制御回路は、入力ノード及び出力ノードを有し、入力ノードが前記信
号出力端子に接続された信号反転回路と、ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が第１の基準電圧と前記制御信号の出力ノ
ードとの間に挿入され、ゲートに前記第１の制御入力信
号が供給され、前記第１のＭＯＳトランジスタと同一極
性の第３のＭＯＳトランジスタと、ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が前記制御信号の出力ノードと第２の基準
電圧との間に挿入され、ゲートが第２の基準電圧に接続
され、前記第１のＭＯＳトランジスタと同一極性の第４
のＭＯＳトランジスタと、ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が前記制御信号の出力ノードと第２の基準
電圧との間で上記第４のＭＯＳトランジスタのソース、
ドレイン間の電流通路に対して直列に挿入され、ゲート
に前記第１の制御入力信号が供給され、前記第１のＭＯ
Ｓトランジスタと逆極性の第５のＭＯＳトランジスタ
と、ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が第１の基準電圧と前記制御信号の出力ノ
ードとの間に挿入され、ゲートが前記信号出力端子に接
続され、前記第１のＭＯＳトランジスタと逆極性の第６
のＭＯＳトランジスタと、ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が上記第４のＭＯＳトランジスタのソー
ス、ドレイン間の電流通路に並列に接続され、ゲートが
上記信号反転回路の出力ノードに接続され、前記第１の
ＭＯＳトランジスタと逆極性の第７のＭＯＳトランジス
タとを有することを特徴とする請求項１０に記載の半導
体集積回路。
【請求項１４】ソース、ドレイン間の電流通路が直列
接続された前記第４のＭＯＳトランジスタ及び第５のＭ
ＯＳトランジスタにおける駆動力と、前記第６のＭＯＳ
トランジスタの駆動力の比の調整により前記第２のＭＯ
Ｓトランジスタのゲート、ソース間の電位差が所望する
値以内となるように設定されることを特徴とする請求項
１１に記載の半導体集積回路。
【請求項１５】前記制御回路は、入力ノード及び出力ノードを有し、入力ノードが前記信
号出力端子に接続された信号反転回路と、ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が前記第１の基準電圧と前記制御信号の出
力ノードとの間に挿入され、ゲートに前記第１の制御入
力信号が供給され、前記第１のＭＯＳトランジスタと同
一極性の第３のＭＯＳトランジスタと、電流通路が前記制御信号の出力ノードと第２の基準電圧
との間に挿入された抵抗素子と、ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が前記制御信号の出力ノードと上記第２の
基準電圧との間で上記抵抗素子の電流通路に対して直列
に挿入され、ゲートに前記第１の制御入力信号が供給さ
れ、前記第１のＭＯＳトランジスタと逆極性の第４のＭ
ＯＳトランジスタと、ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が前記第１の基準電圧と前記制御信号の出
力ノードとの間に挿入され、ゲートが前記信号出力端子
に接続され、前記第１のＭＯＳトランジスタと逆極性の
第５のＭＯＳトランジスタと、ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が上記抵抗素子の電流通路に並列に接続さ
れ、ゲートが上記信号反転回路の出力ノードに接続さ
れ、前記第１のＭＯＳトランジスタと逆極性の第６のＭ
ＯＳトランジスタとを有することを特徴とする請求項１
０に記載の半導体集積回路。
【請求項１６】電流通路が直列された前記第４のＭＯ
Ｓトランジスタ及び抵抗素子における駆動力と、前記第
５のＭＯＳトランジスタの駆動力の比の調整により前記
第２のＭＯＳトランジスタのゲート、ソース間の電位差
が所望する値以内となるように設定されることを特徴と
する請求項１５に記載の半導体集積回路。
【請求項１７】前記制御回路は、入力ノード及び出力ノードを有し、入力ノードが前記信
号出力端子に接続された信号反転回路と、ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が前記第１の基準電圧と前記制御信号の出
力ノードとの間に挿入され、ゲートに前記第１の制御入
力信号が供給され、前記第１のＭＯＳトランジスタと同
一極性の第３のＭＯＳトランジスタと、ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が前記制御信号の出力ノードと第２の基準
電圧との間に挿入され、ゲートが前記第１の基準電圧に
接続され、前記第１のＭＯＳトランジスタと逆極性の第
４のＭＯＳトランジスタと、ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が前記制御信号の出力ノードと上記第２の
基準電圧との間で上記第４のＭＯＳトランジスタの電流
通路に対して直列に挿入され、ゲートに前記第１の制御
入力信号が供給され、前記第１のＭＯＳトランジスタと
逆極性の第５のＭＯＳトランジスタと、ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が前記第１の基準電圧と前記制御信号の出
力ノードとの間に挿入され、ゲートが前記信号出力端子
に接続され、前記第１のＭＯＳトランジスタと逆極性の
第６のＭＯＳトランジスタと、ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が上記第４のＭＯＳトランジスタのソー
ス、ドレイン間の電流通路に並列に接続され、ゲートが
上記信号反転回路の出力ノードに接続され、前記第１の
ＭＯＳトランジスタと逆極性の第７のＭＯＳトランジス
タとを有することを特徴とする請求項８に記載の半導体
集積回路。
【請求項１８】ソース、ドレイン間の電流通路が直列
接続された前記第４のＭＯＳトランジスタ及び第５のＭ
ＯＳトランジスタにおける駆動力と、前記第６のＭＯＳ
トランジスタの駆動力の比の調整により前記第２のＭＯ
Ｓトランジスタのゲート、ソース間の電位差が所望する
値以内となるように設定されることを特徴とする請求項
１７に記載の半導体集積回路。
【請求項１９】信号出力端子と、ソース、ドレイン、ゲート及びバックゲートを有し、ソ
ースが第１の基準電圧に接続され、ドレインが上記信号
出力端子に接続され、ソースとバックゲートとが電位的
に分離された信号出力用の第１のＭＯＳトランジスタ
と、ソース、ドレイン、ゲート及びバックゲートを有し、ソ
ースが上記第１のＭＯＳトランジスタのバックゲートに
接続され、ドレインが上記第１のＭＯＳトランジスタの
ゲートに接続され、上記第１のＭＯＳトランジスタと同
一極性の第２のＭＯＳトランジスタと、上記信号出力端子の電圧に応じた値の第１の制御信号を
発生して上記第２のＭＯＳトランジスタのゲートに供給
し、この第１の制御信号によって上記第２のＭＯＳトラ
ンジスタをオン状態に設定する際に、上記第２のＭＯＳ
トランジスタのソースとゲートとの間の電位差が所望す
る値以内となるように上記第１の制御信号の電圧を制御
する第１の制御回路と、一端が上記第１の基準電圧に接続され、複数の制御入力
信号に応じて上記第１のＭＯＳトランジスタをオフ状態
に設定する第２の制御信号を発生する第２の制御回路
と、ソース、ドレイン、ゲート及びバックゲートを有し、ソ
ース、ドレイン間の電流通路が上記第２の制御信号の出
力ノードと上記第１のＭＯＳトランジスタのゲートとの
間に挿入され、バックゲートが上記第１のＭＯＳトラン
ジスタのバックゲートと共通に接続され、上記第１のＭ
ＯＳトランジスタと同一極性の第３のＭＯＳトランジス
タと、ソース、ドレイン、ゲート及びバックゲートを有し、ソ
ース、ドレイン間の電流通路が上記信号出力端子と上記
第３のＭＯＳトランジスタのゲートとの間に挿入され、
バックゲートが上記第１のＭＯＳトランジスタのバック
ゲートと共通に接続され、ゲートに上記第１の制御信号
が供給され、上記第１のＭＯＳトランジスタと同一極性
の第４のＭＯＳトランジスタとを具備したことを特徴と
する半導体集積回路。
【請求項２０】前記第１の制御回路にはさらに第１の
制御入力信号及び第１の基準電圧が供給され、前記第１
の制御回路は上記第１の制御入力信号に応じて前記第２
のＭＯＳトランジスタのソース、ドレイン間の電流通路
の一端の電圧によらずに前記制御信号の電圧として上記
第１の基準電圧に設定するモードを有し、前記第２のＭ
ＯＳトランジスタはこの第１の基準電圧に設定された前
記制御信号がゲートに供給された際にオフ状態に設定さ
れることを特徴とする請求項１９に記載の半導体集積回
路。
【請求項２１】前記第２のＭＯＳトランジスタのバッ
クゲートがこの第２のＭＯＳトランジスタのソース、ド
レイン間の電流通路の一端に接続されていることを特徴
とする請求項１９に記載の半導体集積回路。
【請求項２２】前記制御回路は、入力ノード及び出力ノードを有し、入力ノードが前記信
号出力端子に接続された信号反転回路と、ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が第１の基準電圧と前記制御信号の出力ノ
ードとの間に挿入され、ゲートに前記第１の制御入力信
号が供給され、前記第１のＭＯＳトランジスタと同一極
性の第５のＭＯＳトランジスタと、ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が前記制御信号の出力ノードと第２の基準
電圧との間に挿入され、ゲートが第２の基準電圧に接続
され、前記第１のＭＯＳトランジスタと同一極性の第６
のＭＯＳトランジスタと、ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が前記制御信号の出力ノードと第２の基準
電圧との間で上記第６のＭＯＳトランジスタのソース、
ドレイン間の電流通路に対して直列に挿入され、ゲート
に前記第１の制御入力信号が供給され、前記第１のＭＯ
Ｓトランジスタと逆極性の第７のＭＯＳトランジスタ
と、ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が第１の基準電圧と前記制御信号の出力ノ
ードとの間に挿入され、ゲートが前記信号出力端子に接
続され、前記第１のＭＯＳトランジスタと逆極性の第８
のＭＯＳトランジスタと、ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が上記第６のＭＯＳトランジスタのソー
ス、ドレイン間の電流通路に並列に接続され、ゲートが
上記信号反転回路の出力ノードに接続され、前記第１の
ＭＯＳトランジスタと逆極性の第９のＭＯＳトランジス
タとを有することを特徴とする請求項１９に記載の半導
体集積回路。
【請求項２３】ソース、ドレイン間の電流通路が直列
接続された前記第６のＭＯＳトランジスタ及び第７のＭ
ＯＳトランジスタにおける駆動力と、前記第８のＭＯＳ
トランジスタの駆動力の比の調整により前記第２及び第
４のＭＯＳトランジスタのゲート、ソース間の電位差が
所望する値以内となるように設定されることを特徴とす
る請求項２２に記載の半導体集積回路。
【請求項２４】前記制御回路は、入力ノード及び出力ノードを有し、入力ノードが前記信
号出力端子に接続された信号反転回路と、ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が前記第１の基準電圧と前記制御信号の出
力ノードとの間に挿入され、ゲートに前記第１の制御入
力信号が供給され、前記第１のＭＯＳトランジスタと同
一極性の第５のＭＯＳトランジスタと、電流通路が前記制御信号の出力ノードと第２の基準電圧
との間に挿入された抵抗素子と、ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が前記制御信号の出力ノードと上記第２の
基準電圧との間で上記抵抗素子の電流通路に対して直列
に挿入され、ゲートに前記第１の制御入力信号が供給さ
れ、前記第１のＭＯＳトランジスタと逆極性の第６のＭ
ＯＳトランジスタと、ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が前記第１の基準電圧と前記制御信号の出
力ノードとの間に挿入され、ゲートが前記信号出力端子
に接続され、前記第１のＭＯＳトランジスタと逆極性の
第７のＭＯＳトランジスタと、ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が上記抵抗素子の電流通路に並列に接続さ
れ、ゲートが上記信号反転回路の出力ノードに接続さ
れ、前記第１のＭＯＳトランジスタと逆極性の第８のＭ
ＯＳトランジスタとを有することを特徴とする請求項１
９に記載の半導体集積回路。
【請求項２５】電流通路が直列された前記第６のＭＯ
Ｓトランジスタ及び抵抗素子における駆動力と、前記第
７のＭＯＳトランジスタの駆動力の比の調整により前記
第２及び第４のＭＯＳトランジスタのゲート、ソース間
の電位差が所望する値以内となるように設定されること
を特徴とする請求項２４に記載の半導体集積回路。
【請求項２６】前記制御回路は、入力ノード及び出力ノードを有し、入力ノードが前記信
号出力端子に接続された信号反転回路と、ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が前記第１の基準電圧と前記制御信号の出
力ノードとの間に挿入され、ゲートに前記第１の制御入
力信号が供給され、前記第１のＭＯＳトランジスタと同
一極性の第５のＭＯＳトランジスタと、ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が前記制御信号の出力ノードと第２の基準
電圧との間に挿入され、ゲートが前記第１の基準電圧に
接続され、前記第１のＭＯＳトランジスタと逆極性の第
６のＭＯＳトランジスタと、ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が前記制御信号の出力ノードと上記第２の
基準電圧との間で上記第６のＭＯＳトランジスタの電流
通路に対して直列に挿入され、ゲートに前記第１の制御
入力信号が供給され、前記第１のＭＯＳトランジスタと
逆極性の第７のＭＯＳトランジスタと、ソース、ドレイ
ン及びゲートを有し、ソース、ドレイン間の電流通路が
前記第１の基準電圧と前記制御信号の出力ノードとの間
に挿入され、ゲートが前記信号出力端子に接続され、前
記第１のＭＯＳトランジスタと逆極性の第８のＭＯＳト
ランジスタと、ソース、ドレイン及びゲートを有し、ソース、ドレイン
間の電流通路が上記第４のＭＯＳトランジスタのソー
ス、ドレイン間の電流通路に並列に接続され、ゲートが
上記信号反転回路の出力ノードに接続され、前記第１の
ＭＯＳトランジスタと逆極性の第９のＭＯＳトランジス
タとを有することを特徴とする請求項１９に記載の半導
体集積回路。
【請求項２７】ソース、ドレイン間の電流通路が直列
接続された前記第６のＭＯＳトランジスタ及び第７のＭ
ＯＳトランジスタにおける駆動力と、前記第８のＭＯＳ
トランジスタの駆動力の比の調整により前記第２のＭＯ
Ｓトランジスタのゲート、ソース間の電位差が所望する
値以内となるように設定されることを特徴とする請求項
２６に記載の半導体集積回路。