KR20000000993A - 데이타 입력버퍼 - Google Patents
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Abstract
본 발명은 외부 입력신호를 내부 입력신호로 버퍼링하여 출력하는 데이타 입력버퍼에 관한 것으로, 특히 인에이블신호에 의해 동작이 활성화되며 자체적인 바이어스전압 공급으로 두 입력전압을 차동 증폭하는 전압 비교수단과, 상기 전압 비교수단에 의해 출력된 신호를 버퍼링하여 출력하는 버퍼링수단과, 상기 전압 비교수단과 버퍼링 수단 사이에 연결되며 상기 인에이블신호에 의해 동작이 제어되어 상기 전압 비교수단의 출력신호를 상기 버퍼링수단으로 전달하는 전송수단을 구비하므로써, 고속동작 및 저전력 동작을 가능케 한 데이타 입력버퍼에 관한 것이다.
Description
본 발명은 외부 입력신호를 내부 입력신호로 버퍼링하여 출력하는 데이타 입력버퍼에 관한 것으로, 보다 상세하게는 TTL(transistor-transistor logic)레벨 신호를 입력받아 고속으로 CMOS레벨의 신호로 증폭시켜 전달하는 데이타 입력버퍼에 관한 것이다.
통상적으로, 반도체 메모리소자 특히, 디램(DRAM) 등이 고속화되면서 빠른 주기가 요구되며 외부 입력신호 레벨을 내부 입력신호 레벨로 버퍼링하는 입력버퍼에도 빠른 응답특성이 요구되고 있다. 뿐만 아니라, 저전력 동작에 대한 요구로 인해 작은 스윙폭으로 입력되는 외부 입력신호에 대해서도 알맞게 대처할 수 있는 데이타 입력버퍼에 대한 요구가 절실해지고 있는 실정이다.
또한, 데이타 입력버퍼는 외부 데이타 입력신호를 반도체 소자의 내부와 연결해주는 역할을 하기 때문에, 외부 데이타 입력신호를 잘못 전달할 경우에는 소자 자체가 오동작을 일으켜서 시스템 전체가 마비되는 일이 발생될 수 있으며, 통상적으로 전원선의 흔들림에 따라 많은 영향을 받기 때문에 그 설계시 입력버퍼 자체의 노이즈 특성도 강화해야 하지만 입력버퍼에 사용되는 전원선도 노이즈로부터 영향을 받지 않도록 설계해야 하는 매우 중요한 장치라 하겠다.
그래서, 종래에는 외부 입력신호 레벨과 기준전압(Reference Voltage: Vref) 을 비교 증폭한 값을 출력하는 차동 증폭기 구성의 데이타 입력버퍼를 사용하였는데, 이러한 차동 증폭기 구성의 데이타 입력버퍼는 기준전압 발생기의 전압 레벨(Voltage Level)이 항상 Vih > Vref > Vil 사이에 존재하도록 해야하며, 입력버퍼에 들어가는 접지전위(Vss)에 노이즈(Noise)가 실리지 않도록 하는 것이 매우 중요하다.
예를들면, 기준전압(이하 'Vref'라 칭함) 레벨이 접지전위(이하 'Vss'라 칭함)에 실린 노이즈 레벨 + 문턱전위(이하 'Vtn'라 칭함) 보다 클 경우 차동 증폭기가 동작이 되며, Vref 레벨이 Vss에 실린 노이즈 레벨 + Vtn보다 작을 경우에는 차동 증폭기가 동작되지 않게 된다. 그리고, 고주파수나 작은 스윙폭으로 입력되는 입력신호에 대해서는 정상동작하지 못하고 오동작을 유발하는 문제가 있다.
상기 이유로 인해, 차동 증폭기 구조로 이루어진 종래의 입력버퍼는 동작속도가 여러가지 이유로 제한되어 고속화를 실현하는데 어려움이 많은 문제점이 있 다.
또한, 입력부와 출력부의 제어신호로 각기 다른 신호를 사용하고 있어서 상호 보완적인 타이밍동작을 하지 못해 불필요한 동작영역에서도 항상 활성화 상태를 유지하고 있어야 되기 때문에 전력소모가 큰 문제점이 있다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 고속 동작 및 저전력 동작이 가능할 뿐만 아니라, 스위칭 기울기를 변화시켜 듀티 정정이 가능한 데이타 입력버퍼를 제공하는데 있다.
도 1 은 본 발명에 의한 데이타 입력버퍼를 나타낸 회로도
<도면의 주요부분에 대한 부호의 설명>
10: 전압 비교부 20: 버퍼링부
30: 전송부
상기 목적을 달성하기 위하여, 본 발명에 의한 데이타 입력버퍼는 인에이블신호에 의해 동작이 활성화되고, 자체적인 바이어스전압 공급으로 두 입력전압을 차동 증폭하는 전압 비교수단과; 상기 전압 비교수단에 의해 출력된 신호를 버퍼링하여 출력하는 버퍼링수단과; 상기 전압 비교수단과 버퍼링 수단 사이에 연결되며, 상기 인에이블신호에 의해 동작이 제어되어 상기 전압 비교수단의 출력신호를 상기 버퍼링수단으로 전달하는 전송수단을 구비하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 1 은 본 발명에 의한 데이타 입력버퍼의 회로도를 나타낸 것으로, 인에이블신호(en)에 의해 동작이 활성화되고, 자체적인 바이어스전압 공급으로 두 입력전압(Vin1, Vin2)을 차동 증폭하는 전압 비교부(10)와; 상기 전압 비교부(10)에 의해 출력된 신호를 버퍼링하여 출력하는 다수개의 인버터(I1, I2)로 이루어진 버퍼링부(20)와; 상기 전압 비교부(10)와 버퍼링부(20) 사이에 연결되며, 상기 인에이블신호(en, /en)에 의해 동작이 제어되어 상기 전압 비교부(10)의 출력신호를 고속으로 상기 버퍼링부(20)로 전달하는 전송부(30)로 구성된다.
또한, 동도면에서는 대기모드(stand-by)시 출력단(Vout)의 전위를 일정하게 유지시키기 위해, 전원전압(Vcc) 인가단과 상기 전압 비교부(10)와 전송부(30) 사이의 노드(N2) 사이에 연결되며, 상기 인에이블신호(en)에 의해 동작이 제어되는 P채널 모스 트랜지스터(MP4)를 추가로 구비하고 있다.
상기 전압 비교부(10)는 서로 다른 두 입력전압(Vin1, Vin2)이 각각의 게이트단으로 인가되는 두 CMOS소자(MP2, MN1; MP3, MN2)와; 전원전압(Vcc) 인가단과 상기 두 CMOS소자를 이루는 두 P채널 모스 트랜지스터(MP2, MP3)의 연결노드 사이에 연결되며, 상기 일측 CMOS소자(MP2, MN1)의 출력노드(N1)의 전위가 게이트로 인가되는 P채널 모스 트랜지스터(MP1)와; 상기 두 CMOS소자를 이루는 두 N채널 모스 트랜지스터(MN1, MN2)의 연결노드와 접지전위(Vss) 사이에 연결되며, 상기 일측 CMOS소자(MP2, MN1)의 출력노드(N1)의 전위가 게이트로 인가되는 N채널 모스 트랜지스터(MN3)와; 인에이블신호(en)가 게이트로 인가되며 상기 N채널 모스 트랜지스터(MN3)와 접지전위(Vss) 사이에 연결된 N채널 모스 트랜지스터(MN4)로 구성된다.
그리고, 상기 전송부(30)는 CMOS트랜지스터로 이루어진 인버터(I1)와, 상기 CMOS트랜지스터의 입·출력단에 공통 소오스 및 드레인 접속된 P/N채널 모스 트랜지스터(MP5, MN5)로 이루어진 전송게이트로 구성된다.
상기 구성으로 이루어지는 본 발명의 동작원리는 다음과 같다.
TTL(transistor-transistor logic)레벨 입력버퍼로 사용되는 버지스형(bazes type) 차동 증폭기의 출력단에 인버터와 전송게이트로 구성된 전송부를 이용하여 데이타 천이 기울기(transition slope)를 빠르게 해서 고속동작이 가능케 하고, 또한 상기 전송게이트의 동작을 제어하는 제어신호를 상기 차동증폭기의 인에이블신호와 동일한 신호를 사용하므로써 활성영역(active-mode)에서만 동작 가능케하여 불필요한 전류의 손실을 막고 저전력 동작이 가능케 하는 것이다.
이하, 상기 동작원리에 기초하여 본발명의 동작을 상세히 살펴보기로 한다.
차동 증폭기로 이루어진 상기 전압 비교부(10)의 두 N채널 모스 트랜지스터(MN1, MN2)에 서로 다른 입력전압(Vin1, Vin2)이 TTL레벨로 입력되면, 우선 일측 입력신호(Vin1)로 ‘하이’신호가 입력된다고 가정하면, 인에이블신호(en)가 활성화되어 있는 상태에서 N채널 모스 트랜지스터(MN4)는 턴-온되고 P채널 모스 트랜지스터(MP4)는 턴-오프되면서 전송부(30)의 전송게이트를 이루는 P, N채널 모스 트랜지스터(MP5, MN5)가 턴-온된다.
그러면, 상기 노드(N2)에는 ‘로우’의 전위가 실리게 되고, 이때 턴-온된 전송게이트의 P채널 모스 트랜지스터(MP5)가 인버터(I1)를 구성하는 P채널 모스트랜지스터(도면에는 도시되지 않음)의 두께(width)를 크게 해주는 효과를 내기 때문에 출력단(Vout)의 신호가 ‘하이’신호로 빠르게 천이된다.
반대로, 상기 일측 입력신호(Vin1)로 ‘로우’신호가 입력되면, 상기 노드(N2)의 전위가 ‘하이’로 유지되고, 턴-온된 상태인 고속 전송부(30)의 전송게이트를 이루는 N채널 모스 트랜지스터(MN5)가 인버터(I1)를 구성하는 N채널 모스 트랜지스터(도면에 도시되지 않음)의 두께(width)를 크게 해주어 출력단(Vout)이 ‘로우’로 빠르게 천이된다.
상기와 같은 전송게이트(MP5, MN5)와 인버터(I1)의 동작에 의해 고속동작의 실현이 가능해지는 것이다.
이상에서 설명한 바와같이 본 발명에 따른 데이타 입력버퍼에 의하면, 데이타가 바뀌더라도 출력단이 빠르게 천이되기 때문에 동작을 고속화시킬 수 있는 매우 뛰어난 효과가 있다.
또한, 상기 고속 전송부의 제어신호로 전압 비교부의 인에이블신호(en)를 사용하여 상기 전압 비교부가 동작하지 않을 때에는 전송부 또한 동작하지 않게 되어 불필요한 전력소모를 막을 수 있는 효과가 있다.
그리고, 상기 전송부의 전송게이트를 구성하는 트랜지스터를 이용하여 스위칭 기울기(switching slope)을 바꾸어서 클럭신호를 받아들일 경우에는 듀티 정정이 가능한 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.
Claims (2)
- 인에이블신호에 의해 동작이 활성화되고, 자체적인 바이어스전압 공급으로 두 입력전압을 차동 증폭하는 전압 비교수단과,상기 전압 비교수단에 의해 출력된 신호를 버퍼링하여 출력하는 버퍼링수단과,상기 전압 비교수단과 버퍼링 수단 사이에 연결되며, 상기 인에이블신호에 의해 동작이 제어되어 상기 전압 비교수단의 출력신호를 상기 버퍼링수단으로 전달하는 전송수단을 구비하는 것을 특징으로 하는 데이타 입력버퍼.
- 제 1 항에 있어서,상기 전송수단은 CMOS트랜지스터로 이루어진 인버터와, 상기 인버터의 입·출력단에 소오스 및 드레인이 공통으로 접속된 전송게이트로 구성된 것을 특징으로 하는 데이타 입력버퍼.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019980020983A KR20000000993A (ko) | 1998-06-05 | 1998-06-05 | 데이타 입력버퍼 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980020983A KR20000000993A (ko) | 1998-06-05 | 1998-06-05 | 데이타 입력버퍼 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000000993A true KR20000000993A (ko) | 2000-01-15 |
Family
ID=19538535
Family Applications (1)
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|---|---|---|---|
| KR1019980020983A KR20000000993A (ko) | 1998-06-05 | 1998-06-05 | 데이타 입력버퍼 |
Country Status (1)
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| KR (1) | KR20000000993A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100625750B1 (ko) * | 1999-01-25 | 2006-09-20 | 후지쯔 가부시끼가이샤 | 반도체 장치의 개선된 입력 버퍼 회로 |
| US8358162B2 (en) | 2010-03-17 | 2013-01-22 | Samsung Electronics Co., Ltd. | Buffer circuit and duty cycle correction method using same |
| US11808816B2 (en) | 2018-09-05 | 2023-11-07 | Mintech Co., Ltd | System for obtaining battery state information |
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1998
- 1998-06-05 KR KR1019980020983A patent/KR20000000993A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100625750B1 (ko) * | 1999-01-25 | 2006-09-20 | 후지쯔 가부시끼가이샤 | 반도체 장치의 개선된 입력 버퍼 회로 |
| US8358162B2 (en) | 2010-03-17 | 2013-01-22 | Samsung Electronics Co., Ltd. | Buffer circuit and duty cycle correction method using same |
| US11808816B2 (en) | 2018-09-05 | 2023-11-07 | Mintech Co., Ltd | System for obtaining battery state information |
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