JP3968818B2 - アンプ - Google Patents
アンプ Download PDFInfo
- Publication number
- JP3968818B2 JP3968818B2 JP13420297A JP13420297A JP3968818B2 JP 3968818 B2 JP3968818 B2 JP 3968818B2 JP 13420297 A JP13420297 A JP 13420297A JP 13420297 A JP13420297 A JP 13420297A JP 3968818 B2 JP3968818 B2 JP 3968818B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- gate
- pmos transistor
- power supply
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/067—Single-ended amplifiers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
Description
【０００１】
【発明の属する技術分野】
本発明は、ＤＲＡＭ（dynamic random access memory）に搭載されるデータバスアンプや、ＳＲＡＭ（static random access memory）に搭載されるセンスアンプ等のように、半導体集積回路に搭載され、一対の信号線を介して入力される相補関係にある小振幅信号を増幅するアンプに関する。
【０００２】
ＤＲＡＭやＳＲＡＭ等においては、容量が大きくなるに従って、消費電力を削減するために、一対のデータ線を伝送させる相補関係にあるデータ信号の小振幅化が図られており、これに対応して、これら相補関係にある小振幅信号を高速に増幅することができるアンプが求められている。
【０００３】
【従来の技術】
図７は、半導体集積回路に搭載され、一対の信号線を介して入力される相補関係にある小振幅信号を増幅するアンプの第１従来例（IEEE International Solid-State Circuits Conference，p.208, 1992.）を示す回路図である。
【０００４】
図７中、１、２は入力ノード、３、４は入力ノード１、２に接続された一対の信号線、ＩＮ１、ＩＮ２は信号線３、４を介して入力される相補関係にある小振幅信号である。
【０００５】
また、５は正の電源電圧Ｖ１を供給する電源線、６、７は負荷素子をなすｐＭＯＳトランジスタであり、ｐＭＯＳトランジスタ６は、ソースを電源線５に接続され、ゲートを接地され、ドレインを入力ノード１に接続され、ｐＭＯＳトランジスタ７は、ソースを電源線５に接続され、ゲートを接地され、ドレインを入力ノード２に接続されている。
【０００６】
また、８〜１１は駆動素子をなすｐＭＯＳトランジスタであり、ｐＭＯＳトランジスタ８は、ソースを入力ノード１に接続され、ゲートをドレインに接続され、ｐＭＯＳトランジスタ９は、ソースを入力ノード２に接続され、ゲートをｐＭＯＳトランジスタ８のゲートに接続されている。
【０００７】
また、ｐＭＯＳトランジスタ１０は、ソースを入力ノード２に接続され、ゲートをドレインに接続され、ｐＭＯＳトランジスタ１１は、ソースを入力ノード１に接続され、ゲートをｐＭＯＳトランジスタ１０のゲートに接続されている。
【０００８】
また、１２〜１７は定電流源回路を構成するトランジスタであり、１２は抵抗素子として機能するｐＭＯＳトランジスタ、１３〜１７はカレントミラー回路を構成するｎＭＯＳトランジスタである。
【０００９】
ここに、ｐＭＯＳトランジスタ１２は、ソースを電源線５に接続され、ゲートをドレインに接続され、ｎＭＯＳトランジスタ１３は、ドレインをｐＭＯＳトランジスタ１２のドレインに接続され、ゲートをドレインに接続されている。
【００１０】
また、ｎＭＯＳトランジスタ１４は、ドレインをｐＭＯＳトランジスタ８のドレインに接続され、ゲートをｎＭＯＳトランジスタ１３のゲートに接続され、ｎＭＯＳトランジスタ１５は、ドレインをｐＭＯＳトランジスタ９のドレインに接続され、ゲートをｎＭＯＳトランジスタ１３のゲートに接続されている。
【００１１】
また、ｎＭＯＳトランジスタ１６は、ドレインをｐＭＯＳトランジスタ１０のドレインに接続され、ゲートをｎＭＯＳトランジスタ１３のゲートに接続され、ｎＭＯＳトランジスタ１７は、ドレインをｐＭＯＳトランジスタ１１のドレインに接続され、ゲートをｎＭＯＳトランジスタ１３のゲートに接続されている。
【００１２】
また、ＳＢＥＺは、このアンプの活性、非活性を制御する制御信号、１８は制御信号ＳＢＥＺによりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタであり、このｎＭＯＳトランジスタ１８は、ドレインをｎＭＯＳトランジスタ１３〜１７のソースに接続され、ソースを接地され、ゲートに制御信号ＳＢＥＺが印加されるように構成されている。
【００１３】
なお、活性時には、制御信号ＳＢＥＺ＝Ｈレベル、ｎＭＯＳトランジスタ１８＝ＯＮとされ、非活性時には、制御信号ＳＢＥＺ＝Ｌレベル、ｎＭＯＳトランジスタ１８＝ＯＦＦとされる。
【００１４】
このように構成された第１従来例においては、ｐＭＯＳトランジスタ６、７は、入力信号ＩＮ１、ＩＮ２が入力されない場合には、信号線３、４の電圧を電源電圧Ｖ１に維持し、小振幅の入力信号ＩＮ１、ＩＮ２が入力される場合には、入力信号ＩＮ１、ＩＮ２を小振幅信号に保持するように機能する。
【００１５】
ここに、入力信号ＩＮ１、ＩＮ２が入力された場合において、信号線３に電流が引き抜かれることによって、入力信号ＩＮ１の電圧＜入力信号ＩＮ２の電圧となった場合には、ｐＭＯＳトランジスタ８のゲート電圧が低下し、ｐＭＯＳトランジスタ９のソース・ゲート間電圧が大きくなり、ｐＭＯＳトランジスタ９に流れる電流が増加し、出力信号ＯＵＴ＝Ｈレベルとなると共に、信号線３に電流が引き抜かれているので、ｐＭＯＳトランジスタ１１に流れる電流が減少し、出力信号／ＯＵＴ＝Ｌレベルとなる。
【００１６】
これに対して、信号線４に電流が引き抜かれることによって、入力信号ＩＮ１の電圧＞入力信号ＩＮ２の電圧となった場合には、ｐＭＯＳトランジスタ１０のゲート電圧が低下し、ｐＭＯＳトランジスタ１１のソース・ゲート間電圧が大きくなり、ｐＭＯＳトランジスタ１１に流れる電流が増加し、出力信号／ＯＵＴ＝Ｈレベルとなると共に、信号線４に電流が引き抜かれているので、ｐＭＯＳトランジスタ９に流れる電流が減少して、出力信号ＯＵＴ＝Ｌレベルとなる。
【００１７】
また、図８は、半導体集積回路に搭載され、一対の信号線を介して入力される相補関係にある小振幅信号を増幅するアンプの第２従来例（Symposium on VLSI Circuits, p.71, 1990.）を示す回路図である。
【００１８】
図８中、２０、２１は入力ノード、２２、２３は入力ノード２０、２１に接続された一対の信号線、ＩＮ１、ＩＮ２は信号線２２、２３を介して入力される相補関係にある小振幅信号である。
【００１９】
また、２４は信号線２２、２３に流れる電流の差を検出する電流センスアンプ、２５は電流センスアンプ２４の出力を増幅して出力信号ＯＵＴを出力するカレントミラーアンプである。
【００２０】
電流センスアンプ２４において、２６は正の電源電圧Ｖ１を供給する電源線、２７、２８は負荷回路を構成するｐＭＯＳトランジスタであり、ｐＭＯＳトランジスタ２７は、ソースを電源線２６に接続され、ゲートを接地され、ドレインを入力ノード２０に接続され、ｐＭＯＳトランジスタ２８は、ソースを電源線２６に接続され、ゲートを接地され、ドレインを入力ノード２１に接続されている。
【００２１】
また、２９、３０は増幅動作を行うｐＭＯＳトランジスタであり、ｐＭＯＳトランジスタ２９は、ソースを入力ノード２０に接続され、ゲートをｐＭＯＳトランジスタ３０のドレインに接続され、ｐＭＯＳトランジスタ３０は、ソースを入力ノード２１に接続され、ゲートをｐＭＯＳトランジスタ２９のドレインに接続されている。
【００２２】
また、カレントミラーアンプ２５において、３１、３２はカレントミラー回路を構成するｎＭＯＳトランジスタであり、ｎＭＯＳトランジスタ３１は、ドレインをｐＭＯＳトランジスタ２９のドレインに接続され、ゲートをドレインに接続され、ソースを接地され、ｎＭＯＳトランジスタ３２は、ゲートをｎＭＯＳトランジスタ３１のゲートに接続され、ソースを接地されている。
【００２３】
また、３３、３４はカレントミラー回路を構成するｎＭＯＳトランジスタであり、ｎＭＯＳトランジスタ３３は、ドレインをｐＭＯＳトランジスタ３０のドレインに接続され、ゲートをドレインに接続され、ソースを接地され、ｎＭＯＳトランジスタ３４は、ゲートをｎＭＯＳトランジスタ３３のゲートに接続され、ソースを接地されている。
【００２４】
また、３５、３６はカレントミラー回路を構成するｐＭＯＳトランジスタであり、ｐＭＯＳトランジスタ３５は、ソースを電源線２６に接続され、ゲートをドレインに接続され、ドレインをｎＭＯＳトランジスタ３２のドレインに接続されている。
【００２５】
また、ｐＭＯＳトランジスタ３６は、ソースを電源線２６に接続され、ゲートをｐＭＯＳトランジスタ３５のゲートに接続され、ドレインをｎＭＯＳトランジスタ３４のドレインに接続されている。
【００２６】
第２従来例は、信号線２２、２３に流れる電流の差を電流センスアンプ２４で増幅し、電流センスアンプ２４の出力の電流差をカレントミラーアンプ２５で増幅し、出力信号とするものである。
【００２７】
【発明が解決しようとする課題】
図７に示す第１従来例においては、ｐＭＯＳトランジスタ９、１１のドレインに得られる出力信号ＯＵＴ、／ＯＵＴをそのまま次段回路に伝送するとしているので、出力信号ＯＵＴ、／ＯＵＴを電源電圧Ｖ１とほぼ等しい電圧までフル振幅させる必要がある。
【００２８】
しかし、１つのデータ出力に要する時間を短縮し、高速化を図ろうとする場合には、データ伝送に関わる負荷容量及び抵抗を小さくしなければならないが、これら負荷容量及び抵抗を小さくすることは難しく、したがって、高速化を図ろうとすると、所定時間内に出力信号ＯＵＴ、／ＯＵＴをフル振幅させることができず、出力信号ＯＵＴ、／ＯＵＴは、電源電圧Ｖ１に対して中心付近の電位の回りで振幅することになる。
【００２９】
しかも、連続してデータを出力するときは、１つ前のデータ出力に伴って出力配線がある電位まで振幅しており、その電位から次の振幅が始まるというように、前のデータの影響を受けやすいので、出力信号ＯＵＴ、／ＯＵＴの振幅が一定せず、そのまま伝送すると、誤動作を招く恐れがある。
【００３０】
ちなみに、図９は、電源電圧Ｖ１を２Ｖとし、入力ノード１、２から４ｎｓ毎に１００μＡの電流を交互に引き抜くようにして第１従来例を高速動作させた場合の入力信号ＩＮ１、ＩＮ２と出力信号ＯＵＴ、／ＯＵＴとの関係を示す波形図である。なお、破線Ｘは、出力信号ＯＵＴをインバータで波形整形した出力信号、破線／Ｘは、出力信号／ＯＵＴをインバータで波形整形した出力信号を示している。
【００３１】
ここに、出力信号ＯＵＴ、／ＯＵＴをそのまま伝送せず、差動アンプで増幅して伝送するように構成する場合には、誤動作を避けることができるが、このようにする場合には、出力信号ＯＵＴ、／ＯＵＴの振幅が大きいことから、これら出力信号ＯＵＴ、／ＯＵＴの遷移時間分だけ余分に時間がかかり、高速動作を図ることができなくなる。
【００３２】
また、図８に示す第２従来例においては、電流センスアンプ２４の出力をカレントミラーアンプ２５で増幅するようにしているので、電流センスアンプ２４の出力の振幅を抑制し、高速化を図ることができるが、電源電圧Ｖ１が低下すると、入力信号ＩＮ１、ＩＮ２の電流量が減少し、動作速度が遅くなってしまうという問題点があった。
【００３３】
また、第１従来例及び第２従来例においては、電源電圧Ｖ１が３Ｖ以上では大きな問題にはならなかったが、電源電圧Ｖ１が２Ｖ以下になると、トランジスタのしきい値の変動の影響が動作速度に顕著に現れ、動作速度が遅くなってしまうという問題点があった。
【００３４】
本発明は、かかる点に鑑み、半導体集積回路に搭載され、一対の信号線を介して入力される相補関係にある小振幅信号を増幅するアンプであって、電源電圧の低電圧化を図る場合であっても、動作速度の高速化を図り、消費電力を低減化し、しかも、動作速度に対するトランジスタのしきい値変動の影響を受けにくくすることができるようにしたアンプを提供することを目的とする。
【００３５】
【課題を解決するための手段】
本発明中、第１の発明のアンプは、第１、第２の出力信号の振幅を小振幅に抑制する振幅抑制回路を備え、第１、第２の入力ノードをそれぞれ第１、第２の信号線に接続し、第１、第２の信号線に流れる電流の差を検出することにより、第１、第２の信号線から入力される相補関係にある小振幅の第１、第２の入力信号の電圧差を増幅した相補関係にある第１、第２の出力信号をそれぞれ第１、第２の出力ノードに出力する電流センスアンプと、電流センスアンプから出力される第１、第２の出力信号の電圧差を増幅する差動アンプとを備えて構成されるというものである。
【００３６】
本発明中、第１の発明によれば、電流センスアンプから出力される第１、第２の出力信号の振幅を小振幅に抑制することができるので、電流センスアンプから出力される第１、第２の出力信号の遷移時間を短縮し、電源電圧の低電圧化を図る場合であっても、動作速度の高速化を図り、しかも、トランジスタのしきい値変動の影響を受けにくくすることができる。
【００３７】
本発明中、第２の発明は、第１の発明において、電流センスアンプは、一端を正の電源電圧を供給する電源線に接続し、他端を第１の入力ノードに接続した第１の負荷素子と、一端を前記電源線に接続し、他端を第２の入力ノードに接続した第２の負荷素子と、ソースを第１の入力ノードに接続し、ゲートをドレインに接続し、ドレインを第１の定電流源に接続した第１のｐチャネル絶縁ゲート型電界効果トランジスタと、ソースを第２の入力ノードに接続し、ゲートを第１のｐチャネル絶縁ゲート型電界効果トランジスタのゲートに接続し、ドレインを第２の定電流源及び第１の出力ノードに接続した第２のｐチャネル絶縁ゲート型電界効果トランジスタと、ソースを第２の入力ノードに接続し、ゲートをドレインに接続し、ドレインを第３の定電流源に接続した第３のｐチャネル絶縁ゲート型電界効果トランジスタと、ソースを第１の入力ノードに接続し、ゲートを第３のｐチャネル絶縁ゲート型電界効果トランジスタのゲートに接続し、ドレインを第４の定電流源及び第２の出力ノードに接続した第４のｐチャネル絶縁ゲート型電界効果トランジスタとを備えると共に、振幅抑制回路を構成するトランジスタとして、ソースを第２の入力ノードに接続し、ゲートをドレインに接続し、ドレインを第１の出力ノードに接続した第５のｐチャネル絶縁ゲート型電界効果トランジスタと、ソースを第１の入力ノードに接続し、ゲートをドレインに接続し、ドレインを第２の出力ノードに接続した第６のｐチャネル絶縁ゲート型電界効果トランジスタとを備えて構成されるというものである。
【００３８】
【発明の実施の形態】
以下、図１〜図６を参照して、本発明の一実施形態について説明する。なお、図１、図３、図４において、図７に対応する部分には同一符号を付し、その重複説明は省略する。
【００３９】
図１は本発明の一実施形態を示す回路図であり、図１中、３８は信号線３、４を介して入力される相補関係にある小振幅の入力信号ＩＮ１、ＩＮ２を増幅する電流センスアンプ、３９は電流センスアンプ３８の出力ノード４０、４１に得られる相補関係にある電流センスアンプ３８の出力信号Ｓ１、Ｓ２の電圧差を増幅する差動アンプである。
【００４０】
電流センスアンプ３８は、出力信号Ｓ１、Ｓ２の振幅を差動アンプ３９が正常に動作できる範囲内の小振幅に抑制する振幅抑制回路を構成するｐＭＯＳトランジスタ４２、４３を設け、その他については、図７に示す第１従来例と同様に構成したものである。
【００４１】
ここに、ｐＭＯＳトランジスタ４２は、ソースを入力ノード２に接続され、ゲートをドレインに接続され、ドレインを出力ノード４０に接続され、ｐＭＯＳトランジスタ４３は、ソースを入力ノード１に接続され、ゲートをドレインに接続され、ドレインを出力ノード４１に接続されている。
【００４２】
また、差動アンプ３９において、４４、４５はカレントミラー負荷回路を構成するｐＭＯＳトランジスタであり、ｐＭＯＳトランジスタ４４は、ソースを電源線５に接続され、ゲートをドレインに接続され、ｐＭＯＳトランジスタ４５は、ソースを電源線５に接続され、ゲートをｐＭＯＳトランジスタ４４のゲートに接続されている。
【００４３】
また、４６、４７は駆動素子をなすｎＭＯＳトランジスタであり、ｎＭＯＳトランジスタ４６は、ドレインをｐＭＯＳトランジスタ４４のドレインに接続され、ゲートを電流センスアンプ３８の出力ノード４０に接続され、ｎＭＯＳトランジスタ４７は、ドレインをｐＭＯＳトランジスタ４５のドレインに接続され、ゲートを電流センスアンプ３８の出力ノード４１に接続されている。
【００４４】
また、４８は制御信号ＳＢＥＺによりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタであり、ドレインをｎＭＯＳトランジスタ４６、４７のソースに接続され、ソースを接地され、ゲートに制御信号ＳＢＥＺを印加されるように構成されている。
【００４５】
このように構成された本発明の一実施形態においては、入力信号ＩＮ１、ＩＮ２が入力されない場合、ｐＭＯＳトランジスタ６、７により信号線３、４の電位は電源電圧Ｖ１に維持されると共に、出力ノード４０、４１の電位は、Ｖ１／２よりもやや高い電圧とされる。
【００４６】
図２は、本発明の一実施形態の動作を説明するための波形図であり、電源電圧Ｖ１を２Ｖとし、入力ノード１、２から４ｎｓ毎に１００μＡの電流を交互に引き抜くようにして本発明の一実施形態を高速動作させた場合の入力信号ＩＮ１、ＩＮ２と、電流センスアンプ３８の出力信号Ｓ１、Ｓ２と、差動アンプ３９から出力される出力信号ＯＵＴとの関係を示している。なお、ＶＡはｎＭＯＳトランジスタ１３〜１７のゲート電圧、破線Ｙは出力信号ＯＵＴを差動アンプ３９の出力側に設けられるインバータで波形整形した信号を示している。
【００４７】
ここに、たとえば、信号線３に電流が引き抜かれることによって、入力信号ＩＮ１の電圧＜入力信号ＩＮ２の電圧となった場合には、ｐＭＯＳトランジスタ８のゲート電圧が低下し、ｐＭＯＳトランジスタ９のソース・ゲート間電圧が大きくなり、ｐＭＯＳトランジスタ９に流れる電流が増加し、ｐＭＯＳトランジスタ９、４２に流れる電流により、出力信号Ｓ１は、電圧を上昇させてＨレベルとなると共に、信号線３に電流が引き抜かれているので、ｐＭＯＳトランジスタ１１に流れる電流が減少し、出力信号Ｓ２は、電圧を下降させてＬレベルとなる。
【００４８】
なお、出力信号Ｓ１の電圧が上昇すると、ｐＭＯＳトランジスタ４２のソース・ゲート間電圧が小さくなり、その分、ｐＭＯＳトランジスタ４２に流れる電流が小さくなり、出力信号Ｓ１の電圧が大きく上昇することが抑制されると共に、出力信号Ｓ２の電圧が下降すると、ｐＭＯＳトランジスタ４３のソース・ゲート間電圧が大きくなり、その分、ｐＭＯＳトランジスタ４３に流れる電流が大きくなり、出力信号Ｓ２の電圧が大きく下降することが抑制される。
【００４９】
また、この状態から、信号線３に流れる電流が減少あるいは止まり、これに代わって、信号線４に電流が引き抜かれることによって、入力信号ＩＮ１の電圧＞入力信号ＩＮ２の電圧となった場合には、ｐＭＯＳトランジスタ１０のゲート電圧が低下し、ｐＭＯＳトランジスタ１１のソース・ゲート間電圧が大きくなり、ｐＭＯＳトランジスタ１１に流れる電流が増加し、ｐＭＯＳトランジスタ１１、４３に流れる電流により、出力信号Ｓ２は、電圧を上昇させてＨレベルとなると共に、信号線４に電流が引き抜かれているので、ｐＭＯＳトランジスタ９に流れる電流が減少し、出力信号Ｓ１は、電圧を下降させてＬレベルとなる。
【００５０】
なお、出力信号Ｓ２の電圧が上昇すると、ｐＭＯＳトランジスタ４３のソース・ゲート間電圧が小さくなり、その分、ｐＭＯＳトランジスタ４３に流れる電流が小さくなり、出力信号Ｓ２の電圧が大きく上昇することが抑制されると共に、出力信号Ｓ１の電圧が下降すると、ｐＭＯＳトランジスタ４２のソース・ゲート間電圧が大きくなり、その分、ｐＭＯＳトランジスタ４２に流れる電流が大きくなり、出力信号Ｓ１が大きく下降することが抑制される。
【００５１】
このように、本発明の一実施形態によれば、電流センスアンプ３８の出力信号Ｓ１、Ｓ２は、相補関係にある入力信号ＩＮ１、ＩＮ２の電圧差を増幅した信号ではあるが、振幅抑制回路を構成するｐＭＯＳトランジスタ４２、４３の動作によって小振幅信号として出力させることができるので、出力信号Ｓ１、Ｓ２の遷移時間を短縮することができる。
【００５２】
そして、また、小振幅の出力信号Ｓ１、Ｓ２の電圧差を差動アンプ３９で増幅するとしているので、出力信号ＯＵＴとして、大振幅の信号を高速に得ることができる。
【００５３】
なお、出力信号Ｓ１、Ｓ２の遷移の中心電圧が電源電圧Ｖ１の１／２よりも大幅に高い場合には、ｐＭＯＳトランジスタ４２、４３による効果が薄れ、しかも、ｐＭＯＳトランジスタ８〜１１、４２、４３の回路部分の能力と、ｎＭＯＳトランジスタ１４〜１７からなる定電流源の能力とのバランスが悪くなることから、出力信号Ｓ１、Ｓ２の遷移がアンバランスとなってしまい、高速化を図ることができない。
【００５４】
これに対して、出力信号Ｓ１、Ｓ２の遷移の中心電圧が電源電圧Ｖ１の１／２よりも大幅に低い場合には、差動アンプ３９の動作が悪化してしまう。
【００５５】
したがって、出力信号Ｓ１、Ｓ２の遷移の中心電圧は、電源電圧Ｖ１の１／２の電圧に対して２割の範囲内の電圧にすることが好適であり、出力信号Ｓ１、Ｓ２の振幅電圧は、電源電圧Ｖ１の３割以内の電圧であれば、高速化を図ることができる。
【００５６】
また、ｎＭＯＳトランジスタ１３のゲート電圧をｎＭＯＳトランジスタ１４〜１７のしきい値よりも高くし、これらｎＭＯＳトランジスタ１４〜１７を飽和領域で動作させることが好適である。
【００５７】
図３は本発明の一実施形態と比較すべき第１比較例を示す回路図であり、第１比較例は、電流センスアンプ３８と回路構成の異なる電流センスアンプ５０を設け、その他については、本発明の一実施形態と同様に構成したものである。
【００５８】
電流センスアンプ５０は、ｐＭＯＳトランジスタ４２のソースを入力ノード２に接続する代わりに電源線５に接続し、ｐＭＯＳトランジスタ４３のソースを入力ノード１に接続する代わりに電源線５に接続し、その他については、電流センスアンプ３８と同様に構成したものである。
【００５９】
このように構成された第１比較例においても、信号線３に電流が引き抜かれることによって、入力信号ＩＮ１の電圧＜入力信号ＩＮ２の電圧となった場合には、ｐＭＯＳトランジスタ８のゲート電圧が低下し、ｐＭＯＳトランジスタ９のソース・ゲート間電圧が大きくなり、ｐＭＯＳトランジスタ９に流れる電流が増加し、ｐＭＯＳトランジスタ９、４２により、出力信号Ｓ１は、電圧を上昇させてＨレベルとなると共に、信号線３に電流が引き抜かれているので、ｐＭＯＳトランジスタ１１に流れる電流が減少し、出力信号Ｓ２は、電圧を下降させてＬレベルとなる。
【００６０】
なお、出力信号Ｓ１の電圧が上昇すると、ｐＭＯＳトランジスタ４２のソース・ゲート間電圧が小さくなり、その分、ｐＭＯＳトランジスタ４２に流れる電流が小さくなり、出力信号Ｓ１の電圧が大きく上昇することが抑制されると共に、出力信号Ｓ２の電圧が下降すると、ｐＭＯＳトランジスタ４３のソース・ゲート間電圧が大きくなり、その分、ｐＭＯＳトランジスタ４３に流れる電流が大きくなり、出力信号Ｓ２の電圧が大きく下降することが抑制される。
【００６１】
また、この状態から、信号線３に流れる電流が減少あるいは止まり、これに代わって、信号線４に電流が引き抜かれることによって、入力信号ＩＮ１の電圧＞入力信号ＩＮ２の電圧となった場合には、ｐＭＯＳトランジスタ１０のゲート電圧が低下し、ｐＭＯＳトランジスタ１１のソース・ゲート間電圧が大きくなり、ｐＭＯＳトランジスタ１１に流れる電流が増加し、ｐＭＯＳトランジスタ１１、４３に流れる電流により、出力信号Ｓ２は、電圧を上昇させてＨレベルとなると共に、信号線４に電流が引き抜かれているので、ｐＭＯＳトランジスタ９に流れる電流が減少し、出力信号Ｓ１は、電圧を下降させてＬレベルとなる。
【００６２】
なお、出力信号Ｓ２の電圧が上昇すると、ｐＭＯＳトランジスタ４３のソース・ゲート間電圧が小さくなり、その分、ｐＭＯＳトランジスタ４３に流れる電流が小さくなり、出力信号Ｓ２の電圧が大きく上昇することが抑制されると共に、出力信号Ｓ１の電圧が下降すると、ｐＭＯＳトランジスタ４２のソース・ゲート間電圧が大きくなり、その分、ｐＭＯＳトランジスタ４２に流れる電流が大きくなり、出力信号Ｓ１が大きく下降することが抑制される。
【００６３】
図４は本発明の一実施形態と比較すべき第２比較例を示す回路図であり、第２比較例は、電流センスアンプ３８と回路構成の異なる電流センスアンプ５２を設け、その他については、本発明の一実施形態と同様に構成したものである。
【００６４】
電流センスアンプ５２は、振幅抑制回路を構成するトランジスタとして、ｐＭＯＳトランジスタ４２、４３を設ける代わりに、出力ノード４０とｎＭＯＳトランジスタ１５との間にｎＭＯＳトランジスタ５３を接続すると共に、出力ノード４１とｎＭＯＳトランジスタ１７との間にｎＭＯＳトランジスタ５４を接続し、その他については、電流センスアンプ３８と同様に構成したものである。
【００６５】
ここに、ｎＭＯＳトランジスタ５３は、ゲートをドレインに接続され、ドレインを出力ノード４０に接続され、ソースをｎＭＯＳトランジスタ１５のドレインに接続され、ｎＭＯＳトランジスタ５４は、ゲートをドレインに接続され、ドレインを出力ノード４１に接続され、ソースをｎＭＯＳトランジスタ１７のドレインに接続されている。
【００６６】
このように構成された第２比較例においても、信号線３に電流が引き抜かれることによって、入力信号ＩＮ１の電圧＜入力信号ＩＮ２の電圧となった場合には、ｐＭＯＳトランジスタ８のゲート電圧が低下し、ｐＭＯＳトランジスタ９のソース・ゲート間電圧が大きくなり、ｐＭＯＳトランジスタ９に流れる電流が増加し、ｐＭＯＳトランジスタ９に流れる電流により、出力信号Ｓ１は、電圧を上昇させてＨレベルとなると共に、信号線３に電流が引き抜かれているので、ｐＭＯＳトランジスタ１１に流れる電流が減少し、出力信号Ｓ２は、電圧を下降させてＬレベルとなる。
【００６７】
なお、出力信号Ｓ１の電圧が上昇すると、ｎＭＯＳトランジスタ５３のゲート・ソース間電圧が大きくなり、その分、ｎＭＯＳトランジスタ５３に流れる電流が大きくなり、出力信号Ｓ１の電圧が大きく上昇することが抑制されると共に、出力信号Ｓ２の電圧が下降すると、ｎＭＯＳトランジスタ５４のゲート・ソース間電圧が小さくなり、その分、ｎＭＯＳトランジスタ５４に流れる電流が小さくなり、出力信号Ｓ２の電圧が大きく下降することが抑制される。
【００６８】
また、この状態から、信号線３に流れる電流が減少あるいは止まり、これに代わって、信号線４に電流が引き抜かれることによって、入力信号ＩＮ１の電圧＞入力信号ＩＮ２の電圧となった場合には、ｐＭＯＳトランジスタ１０のゲート電圧が低下し、ｐＭＯＳトランジスタ１１のソース・ゲート間電圧が大きくなり、ｐＭＯＳトランジスタ１１に流れる電流が増加し、ｐＭＯＳトランジスタ１１に流れる電流により、出力信号Ｓ２は、電圧を上昇させてＨレベルとなると共に、信号線４に電流が引き抜かれているので、ｐＭＯＳトランジスタ９に流れる電流が減少し、出力信号Ｓ１は、電圧を下降させてＬレベルとなる。
【００６９】
なお、出力信号Ｓ２の電圧が上昇すると、ｎＭＯＳトランジスタ５４のゲート・ソース間電圧が大きくなり、その分、ｎＭＯＳトランジスタ５４に流れる電流が大きくなり、出力信号Ｓ２の電圧が大きく上昇することが抑制されると共に、出力信号Ｓ１の電圧が下降すると、ｎＭＯＳトランジスタ５３のゲート・ソース間電圧が小さくなり、その分、ｎＭＯＳトランジスタ５３に流れる電流が小さくなり、出力信号Ｓ１の電圧が大きく下降することが抑制される。
【００７０】
図５は本発明の一実施形態の電源電圧Ｖ１に対する動作速度（遅延時間）を示す図であり、図５Ａは第１従来例及び第２従来例との比較において本発明の一実施形態の電源電圧Ｖ１に対する動作速度を示しており、図５Ｂは第１比較例及び第２比較例との比較において本発明の一実施形態の電源電圧Ｖ１に対する動作速度を示している。
【００７１】
図５Ａ、図５Ｂにおいて、実線５６、５７、５８は本発明の一実施形態の電源電圧Ｖ１に対する動作速度を示しており、ｐＭＯＳトランジスタのしきい値をＶthp、ｎＭＯＳトランジスタのしきい値をＶthnとすると、実線５６はＶthp＝−０.５Ｖ、Ｖthn＝０.３Ｖの場合、実線５７はＶthp＝−０.６Ｖ、Ｖthn＝０.４Ｖの場合、実線５８はＶthp＝−０.７Ｖ、Ｖthn＝０.５Ｖの場合である。
【００７２】
また、図５Ａにおいて、点線５９、６０、６１は第１従来例の電源電圧Ｖ１に対する動作速度を示しており、点線５９はＶthp＝−０.５Ｖ、Ｖthn＝０.３Ｖの場合、点線６０はＶthp＝−０.６Ｖ、Ｖthn＝０.４Ｖの場合、点線６１はＶthp＝−０.７Ｖ、Ｖthn＝０.５Ｖの場合である。
【００７３】
また、破線６２、６３、６４は第２従来例の電源電圧Ｖ１に対する動作速度を示しており、破線６２はＶthp＝−０.５Ｖ、Ｖthn＝０.３Ｖの場合、破線６３はＶthp＝−０.６Ｖ、Ｖthn＝０.４Ｖの場合、破線６４はＶthp＝−０.７Ｖ、Ｖthn＝０.５Ｖの場合である。
【００７４】
また、図５Ｂにおいて、破線６５、６６、６７は第１比較例の電源電圧Ｖ１に対する動作速度を示しており、点線６５はＶthp＝−０.５Ｖ、Ｖthn＝０.３Ｖの場合、破線６６はＶthp＝−０.６Ｖ、Ｖthn＝０.４Ｖの場合、破線６７はＶthp＝−０.７Ｖ、Ｖthn＝０.５Ｖの場合である。
【００７５】
また、点線６８、６９、７０は第２比較例の電源電圧Ｖ１に対する動作速度を示しており、点線６８はＶthp＝−０.５Ｖ、Ｖthn＝０.３Ｖの場合、点線６９はＶthp＝−０.６Ｖ、Ｖthn＝０.４Ｖの場合、点線７０はＶthp＝−０.７Ｖ、Ｖthn＝０.５Ｖの場合である。
【００７６】
図５Ａから明らかなように、本発明の一実施形態は、第１従来例よりも動作速度及び動作可能な電源電圧の範囲の点で優っており、第２従来例は、電源電圧Ｖ１が３Ｖ付近では本発明の一実施形態よりも動作速度が速いが、電源電圧Ｖ１が２Ｖ以下になると速度が低下し、本発明の一実施形態の方が動作速度が速くなる。
【００７７】
また、図５Ａから明らかなように、本発明の一実施形態の方が第１従来例及び第２従来例よりもトランジスタのしきい値のばらつきに対するマージンが大きい。
【００７８】
また、図５Ｂから明らかなように、本発明の一実施形態は、第１比較例よりも動作速度が速く、第２比較例は、本発明の一実施形態よりも動作可能な電源電圧領域が狭く、低電圧でも高電圧でも動作不可能となる。
【００７９】
また、図６は本発明の一実施形態の入力電流に対する動作速度（遅延時間）を示す図であり、図６Ａは第１従来例及び第２従来例との比較において本発明の一実施形態の入力電流に対する動作速度を示しており、図６Ｂは第１比較例及び第２比較例との比較において本発明の一実施形態の入力電流に対する動作速度を示している。
【００８０】
図６Ａ及び図６Ｂにおいて、実線７２、７３、７４は本発明の一実施形態の入力電流に対する動作速度を示しており、実線７２は電源電圧Ｖ１＝２.５Ｖの場合、実線７３は電源電圧Ｖ１＝２.０Ｖの場合、実線７４は電源電圧Ｖ１＝１.５Ｖの場合である。
【００８１】
また、図６Ａにおいて、点線７５、７６は第１従来例の入力電流に対する動作速度を示しており、点線７５は電源電圧Ｖ１＝２.５Ｖの場合、点線７６は電源電圧Ｖ１＝２.０Ｖの場合である。
【００８２】
また、破線７７、７８、７９は第２従来例の入力電流に対する動作速度を示しており、破線７７は電源電圧Ｖ１＝２.５Ｖの場合、破線７８は電源電圧Ｖ１＝２.０Ｖの場合、破線７９は電源電圧Ｖ１＝１.５Ｖの場合である。
【００８３】
また、図６Ｂにおいて、破線８０、８１、８２は第１比較例の入力電流に対する動作速度を示しており、破線８０は電源電圧Ｖ１＝２.５Ｖの場合、破線８１は電源電圧Ｖ１＝２.０Ｖの場合、破線８２は電源電圧Ｖ１＝１.５Ｖの場合である。
【００８４】
また、点線８３、８４、８５は第２比較例の入力電流に対する動作速度を示しており、点線８３は電源電圧Ｖ１＝２.５Ｖの場合、点線８４は電源電圧Ｖ１＝２.０Ｖの場合、点線８５は電源電圧Ｖ１＝１.５Ｖの場合である。
【００８５】
ここに、図６Ａには、電源電圧Ｖ１＝１.５Ｖの場合の第１従来例の動作速度特性が示されていないが、これは、電源電圧Ｖ１＝１.５Ｖの場合、第１従来例は動作不可能であるからであり、本発明の一実施形態は、電源電圧Ｖ１＝１.５Ｖの場合であっても、十分に動作可能であることは、図６Ａから明らかである。
【００８６】
また、図６Ａから明らかなように、第２従来例は、動作可能な入力電流及び動作可能な電源電圧領域については本発明の一実施形態の場合と同様であるが、本発明の一実施形態の方が低電圧、小振幅信号での動作速度が速い。
【００８７】
また、図６Ｂから明らかなように、本発明の一実施形態は、低電圧、小振幅信号での動作速度が第１比較例及び第２比較例よりも速い。
【００８８】
このように、本発明の一実施形態によれば、小振幅の入力信号ＩＮ１、ＩＮ２の電圧差を増幅する電流センスアンプ３８と、電流センスアンプ３８の出力信号Ｓ１、Ｓ２の電圧差を増幅する差動アンプ３９とを設け、電流センスアンプ３８には出力信号Ｓ１、Ｓ２の振幅を小振幅に抑制するｐＭＯＳトランジスタ４２、４３を備えるとしたことにより、電流センスアンプ３８から出力される出力信号Ｓ１、Ｓ２の遷移時間を短縮することができるので、電源電圧Ｖ１の低電圧化を図る場合であっても、動作速度の高速化を図り、消費電力を低減化することができ、しかも、動作速度に対するトランジスタのしきい値変動の影響を受けにくくすることができる。
【００８９】
【発明の効果】
以上のように、本発明によれば、電流センスアンプは、電流センスアンプから出力される第１、第２の出力信号の振幅を小振幅に抑制する振幅抑制回路を備えるとしたことにより、電流センスアンプから出力される第１、第２の出力信号の遷移時間を短縮することができるので、電源電圧の低電圧化を図る場合であっても、動作速度の高速化を図り、消費電力を低減化することができ、しかも、動作速度に対するトランジスタのしきい値変動の影響を受けにくくすることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態を示す回路図である。
【図２】本発明の一実施形態の動作を説明するための波形図である。
【図３】本発明の一実施形態と比較すべき第１比較例を示す回路図である。
【図４】本発明の一実施形態と比較すべき第２比較例を示す回路図である。
【図５】本発明の一実施形態の電源電圧に対する動作速度（遅延時間）を第１従来例、第２従来例、第１比較例及び第２比較例と比較して示す図である。
【図６】本発明の一実施形態の入力電流に対する動作速度（遅延時間）を第１従来例、第２従来例、第１比較例及び第２比較例と比較して示す図である。
【図７】第１従来例を示す回路図である。
【図８】第２従来例を示す回路図である。
【図９】第１従来例を高速動作させた場合の入力信号ＩＮ１、ＩＮ２と出力信号ＯＵＴ、／ＯＵＴとの関係を示す波形図である。
【符号の説明】
ＩＮ１、ＩＮ２ 相補関係にある小振幅の入力信号
Ｓ１、Ｓ２ 電流センスアンプの出力信号
ＳＢＥＺ 制御信号
【発明の属する技術分野】
本発明は、ＤＲＡＭ（dynamic random access memory）に搭載されるデータバスアンプや、ＳＲＡＭ（static random access memory）に搭載されるセンスアンプ等のように、半導体集積回路に搭載され、一対の信号線を介して入力される相補関係にある小振幅信号を増幅するアンプに関する。
【０００２】
ＤＲＡＭやＳＲＡＭ等においては、容量が大きくなるに従って、消費電力を削減するために、一対のデータ線を伝送させる相補関係にあるデータ信号の小振幅化が図られており、これに対応して、これら相補関係にある小振幅信号を高速に増幅することができるアンプが求められている。
【０００３】
【従来の技術】
図７は、半導体集積回路に搭載され、一対の信号線を介して入力される相補関係にある小振幅信号を増幅するアンプの第１従来例（IEEE International Solid-State Circuits Conference，p.208, 1992.）を示す回路図である。
【０００４】
図７中、１、２は入力ノード、３、４は入力ノード１、２に接続された一対の信号線、ＩＮ１、ＩＮ２は信号線３、４を介して入力される相補関係にある小振幅信号である。
【０００５】
また、５は正の電源電圧Ｖ１を供給する電源線、６、７は負荷素子をなすｐＭＯＳトランジスタであり、ｐＭＯＳトランジスタ６は、ソースを電源線５に接続され、ゲートを接地され、ドレインを入力ノード１に接続され、ｐＭＯＳトランジスタ７は、ソースを電源線５に接続され、ゲートを接地され、ドレインを入力ノード２に接続されている。
【０００６】
また、８〜１１は駆動素子をなすｐＭＯＳトランジスタであり、ｐＭＯＳトランジスタ８は、ソースを入力ノード１に接続され、ゲートをドレインに接続され、ｐＭＯＳトランジスタ９は、ソースを入力ノード２に接続され、ゲートをｐＭＯＳトランジスタ８のゲートに接続されている。
【０００７】
また、ｐＭＯＳトランジスタ１０は、ソースを入力ノード２に接続され、ゲートをドレインに接続され、ｐＭＯＳトランジスタ１１は、ソースを入力ノード１に接続され、ゲートをｐＭＯＳトランジスタ１０のゲートに接続されている。
【０００８】
また、１２〜１７は定電流源回路を構成するトランジスタであり、１２は抵抗素子として機能するｐＭＯＳトランジスタ、１３〜１７はカレントミラー回路を構成するｎＭＯＳトランジスタである。
【０００９】
ここに、ｐＭＯＳトランジスタ１２は、ソースを電源線５に接続され、ゲートをドレインに接続され、ｎＭＯＳトランジスタ１３は、ドレインをｐＭＯＳトランジスタ１２のドレインに接続され、ゲートをドレインに接続されている。
【００１０】
また、ｎＭＯＳトランジスタ１４は、ドレインをｐＭＯＳトランジスタ８のドレインに接続され、ゲートをｎＭＯＳトランジスタ１３のゲートに接続され、ｎＭＯＳトランジスタ１５は、ドレインをｐＭＯＳトランジスタ９のドレインに接続され、ゲートをｎＭＯＳトランジスタ１３のゲートに接続されている。
【００１１】
また、ｎＭＯＳトランジスタ１６は、ドレインをｐＭＯＳトランジスタ１０のドレインに接続され、ゲートをｎＭＯＳトランジスタ１３のゲートに接続され、ｎＭＯＳトランジスタ１７は、ドレインをｐＭＯＳトランジスタ１１のドレインに接続され、ゲートをｎＭＯＳトランジスタ１３のゲートに接続されている。
【００１２】
また、ＳＢＥＺは、このアンプの活性、非活性を制御する制御信号、１８は制御信号ＳＢＥＺによりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタであり、このｎＭＯＳトランジスタ１８は、ドレインをｎＭＯＳトランジスタ１３〜１７のソースに接続され、ソースを接地され、ゲートに制御信号ＳＢＥＺが印加されるように構成されている。
【００１３】
なお、活性時には、制御信号ＳＢＥＺ＝Ｈレベル、ｎＭＯＳトランジスタ１８＝ＯＮとされ、非活性時には、制御信号ＳＢＥＺ＝Ｌレベル、ｎＭＯＳトランジスタ１８＝ＯＦＦとされる。
【００１４】
このように構成された第１従来例においては、ｐＭＯＳトランジスタ６、７は、入力信号ＩＮ１、ＩＮ２が入力されない場合には、信号線３、４の電圧を電源電圧Ｖ１に維持し、小振幅の入力信号ＩＮ１、ＩＮ２が入力される場合には、入力信号ＩＮ１、ＩＮ２を小振幅信号に保持するように機能する。
【００１５】
ここに、入力信号ＩＮ１、ＩＮ２が入力された場合において、信号線３に電流が引き抜かれることによって、入力信号ＩＮ１の電圧＜入力信号ＩＮ２の電圧となった場合には、ｐＭＯＳトランジスタ８のゲート電圧が低下し、ｐＭＯＳトランジスタ９のソース・ゲート間電圧が大きくなり、ｐＭＯＳトランジスタ９に流れる電流が増加し、出力信号ＯＵＴ＝Ｈレベルとなると共に、信号線３に電流が引き抜かれているので、ｐＭＯＳトランジスタ１１に流れる電流が減少し、出力信号／ＯＵＴ＝Ｌレベルとなる。
【００１６】
これに対して、信号線４に電流が引き抜かれることによって、入力信号ＩＮ１の電圧＞入力信号ＩＮ２の電圧となった場合には、ｐＭＯＳトランジスタ１０のゲート電圧が低下し、ｐＭＯＳトランジスタ１１のソース・ゲート間電圧が大きくなり、ｐＭＯＳトランジスタ１１に流れる電流が増加し、出力信号／ＯＵＴ＝Ｈレベルとなると共に、信号線４に電流が引き抜かれているので、ｐＭＯＳトランジスタ９に流れる電流が減少して、出力信号ＯＵＴ＝Ｌレベルとなる。
【００１７】
また、図８は、半導体集積回路に搭載され、一対の信号線を介して入力される相補関係にある小振幅信号を増幅するアンプの第２従来例（Symposium on VLSI Circuits, p.71, 1990.）を示す回路図である。
【００１８】
図８中、２０、２１は入力ノード、２２、２３は入力ノード２０、２１に接続された一対の信号線、ＩＮ１、ＩＮ２は信号線２２、２３を介して入力される相補関係にある小振幅信号である。
【００１９】
また、２４は信号線２２、２３に流れる電流の差を検出する電流センスアンプ、２５は電流センスアンプ２４の出力を増幅して出力信号ＯＵＴを出力するカレントミラーアンプである。
【００２０】
電流センスアンプ２４において、２６は正の電源電圧Ｖ１を供給する電源線、２７、２８は負荷回路を構成するｐＭＯＳトランジスタであり、ｐＭＯＳトランジスタ２７は、ソースを電源線２６に接続され、ゲートを接地され、ドレインを入力ノード２０に接続され、ｐＭＯＳトランジスタ２８は、ソースを電源線２６に接続され、ゲートを接地され、ドレインを入力ノード２１に接続されている。
【００２１】
また、２９、３０は増幅動作を行うｐＭＯＳトランジスタであり、ｐＭＯＳトランジスタ２９は、ソースを入力ノード２０に接続され、ゲートをｐＭＯＳトランジスタ３０のドレインに接続され、ｐＭＯＳトランジスタ３０は、ソースを入力ノード２１に接続され、ゲートをｐＭＯＳトランジスタ２９のドレインに接続されている。
【００２２】
また、カレントミラーアンプ２５において、３１、３２はカレントミラー回路を構成するｎＭＯＳトランジスタであり、ｎＭＯＳトランジスタ３１は、ドレインをｐＭＯＳトランジスタ２９のドレインに接続され、ゲートをドレインに接続され、ソースを接地され、ｎＭＯＳトランジスタ３２は、ゲートをｎＭＯＳトランジスタ３１のゲートに接続され、ソースを接地されている。
【００２３】
また、３３、３４はカレントミラー回路を構成するｎＭＯＳトランジスタであり、ｎＭＯＳトランジスタ３３は、ドレインをｐＭＯＳトランジスタ３０のドレインに接続され、ゲートをドレインに接続され、ソースを接地され、ｎＭＯＳトランジスタ３４は、ゲートをｎＭＯＳトランジスタ３３のゲートに接続され、ソースを接地されている。
【００２４】
また、３５、３６はカレントミラー回路を構成するｐＭＯＳトランジスタであり、ｐＭＯＳトランジスタ３５は、ソースを電源線２６に接続され、ゲートをドレインに接続され、ドレインをｎＭＯＳトランジスタ３２のドレインに接続されている。
【００２５】
また、ｐＭＯＳトランジスタ３６は、ソースを電源線２６に接続され、ゲートをｐＭＯＳトランジスタ３５のゲートに接続され、ドレインをｎＭＯＳトランジスタ３４のドレインに接続されている。
【００２６】
第２従来例は、信号線２２、２３に流れる電流の差を電流センスアンプ２４で増幅し、電流センスアンプ２４の出力の電流差をカレントミラーアンプ２５で増幅し、出力信号とするものである。
【００２７】
【発明が解決しようとする課題】
図７に示す第１従来例においては、ｐＭＯＳトランジスタ９、１１のドレインに得られる出力信号ＯＵＴ、／ＯＵＴをそのまま次段回路に伝送するとしているので、出力信号ＯＵＴ、／ＯＵＴを電源電圧Ｖ１とほぼ等しい電圧までフル振幅させる必要がある。
【００２８】
しかし、１つのデータ出力に要する時間を短縮し、高速化を図ろうとする場合には、データ伝送に関わる負荷容量及び抵抗を小さくしなければならないが、これら負荷容量及び抵抗を小さくすることは難しく、したがって、高速化を図ろうとすると、所定時間内に出力信号ＯＵＴ、／ＯＵＴをフル振幅させることができず、出力信号ＯＵＴ、／ＯＵＴは、電源電圧Ｖ１に対して中心付近の電位の回りで振幅することになる。
【００２９】
しかも、連続してデータを出力するときは、１つ前のデータ出力に伴って出力配線がある電位まで振幅しており、その電位から次の振幅が始まるというように、前のデータの影響を受けやすいので、出力信号ＯＵＴ、／ＯＵＴの振幅が一定せず、そのまま伝送すると、誤動作を招く恐れがある。
【００３０】
ちなみに、図９は、電源電圧Ｖ１を２Ｖとし、入力ノード１、２から４ｎｓ毎に１００μＡの電流を交互に引き抜くようにして第１従来例を高速動作させた場合の入力信号ＩＮ１、ＩＮ２と出力信号ＯＵＴ、／ＯＵＴとの関係を示す波形図である。なお、破線Ｘは、出力信号ＯＵＴをインバータで波形整形した出力信号、破線／Ｘは、出力信号／ＯＵＴをインバータで波形整形した出力信号を示している。
【００３１】
ここに、出力信号ＯＵＴ、／ＯＵＴをそのまま伝送せず、差動アンプで増幅して伝送するように構成する場合には、誤動作を避けることができるが、このようにする場合には、出力信号ＯＵＴ、／ＯＵＴの振幅が大きいことから、これら出力信号ＯＵＴ、／ＯＵＴの遷移時間分だけ余分に時間がかかり、高速動作を図ることができなくなる。
【００３２】
また、図８に示す第２従来例においては、電流センスアンプ２４の出力をカレントミラーアンプ２５で増幅するようにしているので、電流センスアンプ２４の出力の振幅を抑制し、高速化を図ることができるが、電源電圧Ｖ１が低下すると、入力信号ＩＮ１、ＩＮ２の電流量が減少し、動作速度が遅くなってしまうという問題点があった。
【００３３】
また、第１従来例及び第２従来例においては、電源電圧Ｖ１が３Ｖ以上では大きな問題にはならなかったが、電源電圧Ｖ１が２Ｖ以下になると、トランジスタのしきい値の変動の影響が動作速度に顕著に現れ、動作速度が遅くなってしまうという問題点があった。
【００３４】
本発明は、かかる点に鑑み、半導体集積回路に搭載され、一対の信号線を介して入力される相補関係にある小振幅信号を増幅するアンプであって、電源電圧の低電圧化を図る場合であっても、動作速度の高速化を図り、消費電力を低減化し、しかも、動作速度に対するトランジスタのしきい値変動の影響を受けにくくすることができるようにしたアンプを提供することを目的とする。
【００３５】
【課題を解決するための手段】
本発明中、第１の発明のアンプは、第１、第２の出力信号の振幅を小振幅に抑制する振幅抑制回路を備え、第１、第２の入力ノードをそれぞれ第１、第２の信号線に接続し、第１、第２の信号線に流れる電流の差を検出することにより、第１、第２の信号線から入力される相補関係にある小振幅の第１、第２の入力信号の電圧差を増幅した相補関係にある第１、第２の出力信号をそれぞれ第１、第２の出力ノードに出力する電流センスアンプと、電流センスアンプから出力される第１、第２の出力信号の電圧差を増幅する差動アンプとを備えて構成されるというものである。
【００３６】
本発明中、第１の発明によれば、電流センスアンプから出力される第１、第２の出力信号の振幅を小振幅に抑制することができるので、電流センスアンプから出力される第１、第２の出力信号の遷移時間を短縮し、電源電圧の低電圧化を図る場合であっても、動作速度の高速化を図り、しかも、トランジスタのしきい値変動の影響を受けにくくすることができる。
【００３７】
本発明中、第２の発明は、第１の発明において、電流センスアンプは、一端を正の電源電圧を供給する電源線に接続し、他端を第１の入力ノードに接続した第１の負荷素子と、一端を前記電源線に接続し、他端を第２の入力ノードに接続した第２の負荷素子と、ソースを第１の入力ノードに接続し、ゲートをドレインに接続し、ドレインを第１の定電流源に接続した第１のｐチャネル絶縁ゲート型電界効果トランジスタと、ソースを第２の入力ノードに接続し、ゲートを第１のｐチャネル絶縁ゲート型電界効果トランジスタのゲートに接続し、ドレインを第２の定電流源及び第１の出力ノードに接続した第２のｐチャネル絶縁ゲート型電界効果トランジスタと、ソースを第２の入力ノードに接続し、ゲートをドレインに接続し、ドレインを第３の定電流源に接続した第３のｐチャネル絶縁ゲート型電界効果トランジスタと、ソースを第１の入力ノードに接続し、ゲートを第３のｐチャネル絶縁ゲート型電界効果トランジスタのゲートに接続し、ドレインを第４の定電流源及び第２の出力ノードに接続した第４のｐチャネル絶縁ゲート型電界効果トランジスタとを備えると共に、振幅抑制回路を構成するトランジスタとして、ソースを第２の入力ノードに接続し、ゲートをドレインに接続し、ドレインを第１の出力ノードに接続した第５のｐチャネル絶縁ゲート型電界効果トランジスタと、ソースを第１の入力ノードに接続し、ゲートをドレインに接続し、ドレインを第２の出力ノードに接続した第６のｐチャネル絶縁ゲート型電界効果トランジスタとを備えて構成されるというものである。
【００３８】
【発明の実施の形態】
以下、図１〜図６を参照して、本発明の一実施形態について説明する。なお、図１、図３、図４において、図７に対応する部分には同一符号を付し、その重複説明は省略する。
【００３９】
図１は本発明の一実施形態を示す回路図であり、図１中、３８は信号線３、４を介して入力される相補関係にある小振幅の入力信号ＩＮ１、ＩＮ２を増幅する電流センスアンプ、３９は電流センスアンプ３８の出力ノード４０、４１に得られる相補関係にある電流センスアンプ３８の出力信号Ｓ１、Ｓ２の電圧差を増幅する差動アンプである。
【００４０】
電流センスアンプ３８は、出力信号Ｓ１、Ｓ２の振幅を差動アンプ３９が正常に動作できる範囲内の小振幅に抑制する振幅抑制回路を構成するｐＭＯＳトランジスタ４２、４３を設け、その他については、図７に示す第１従来例と同様に構成したものである。
【００４１】
ここに、ｐＭＯＳトランジスタ４２は、ソースを入力ノード２に接続され、ゲートをドレインに接続され、ドレインを出力ノード４０に接続され、ｐＭＯＳトランジスタ４３は、ソースを入力ノード１に接続され、ゲートをドレインに接続され、ドレインを出力ノード４１に接続されている。
【００４２】
また、差動アンプ３９において、４４、４５はカレントミラー負荷回路を構成するｐＭＯＳトランジスタであり、ｐＭＯＳトランジスタ４４は、ソースを電源線５に接続され、ゲートをドレインに接続され、ｐＭＯＳトランジスタ４５は、ソースを電源線５に接続され、ゲートをｐＭＯＳトランジスタ４４のゲートに接続されている。
【００４３】
また、４６、４７は駆動素子をなすｎＭＯＳトランジスタであり、ｎＭＯＳトランジスタ４６は、ドレインをｐＭＯＳトランジスタ４４のドレインに接続され、ゲートを電流センスアンプ３８の出力ノード４０に接続され、ｎＭＯＳトランジスタ４７は、ドレインをｐＭＯＳトランジスタ４５のドレインに接続され、ゲートを電流センスアンプ３８の出力ノード４１に接続されている。
【００４４】
また、４８は制御信号ＳＢＥＺによりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタであり、ドレインをｎＭＯＳトランジスタ４６、４７のソースに接続され、ソースを接地され、ゲートに制御信号ＳＢＥＺを印加されるように構成されている。
【００４５】
このように構成された本発明の一実施形態においては、入力信号ＩＮ１、ＩＮ２が入力されない場合、ｐＭＯＳトランジスタ６、７により信号線３、４の電位は電源電圧Ｖ１に維持されると共に、出力ノード４０、４１の電位は、Ｖ１／２よりもやや高い電圧とされる。
【００４６】
図２は、本発明の一実施形態の動作を説明するための波形図であり、電源電圧Ｖ１を２Ｖとし、入力ノード１、２から４ｎｓ毎に１００μＡの電流を交互に引き抜くようにして本発明の一実施形態を高速動作させた場合の入力信号ＩＮ１、ＩＮ２と、電流センスアンプ３８の出力信号Ｓ１、Ｓ２と、差動アンプ３９から出力される出力信号ＯＵＴとの関係を示している。なお、ＶＡはｎＭＯＳトランジスタ１３〜１７のゲート電圧、破線Ｙは出力信号ＯＵＴを差動アンプ３９の出力側に設けられるインバータで波形整形した信号を示している。
【００４７】
ここに、たとえば、信号線３に電流が引き抜かれることによって、入力信号ＩＮ１の電圧＜入力信号ＩＮ２の電圧となった場合には、ｐＭＯＳトランジスタ８のゲート電圧が低下し、ｐＭＯＳトランジスタ９のソース・ゲート間電圧が大きくなり、ｐＭＯＳトランジスタ９に流れる電流が増加し、ｐＭＯＳトランジスタ９、４２に流れる電流により、出力信号Ｓ１は、電圧を上昇させてＨレベルとなると共に、信号線３に電流が引き抜かれているので、ｐＭＯＳトランジスタ１１に流れる電流が減少し、出力信号Ｓ２は、電圧を下降させてＬレベルとなる。
【００４８】
なお、出力信号Ｓ１の電圧が上昇すると、ｐＭＯＳトランジスタ４２のソース・ゲート間電圧が小さくなり、その分、ｐＭＯＳトランジスタ４２に流れる電流が小さくなり、出力信号Ｓ１の電圧が大きく上昇することが抑制されると共に、出力信号Ｓ２の電圧が下降すると、ｐＭＯＳトランジスタ４３のソース・ゲート間電圧が大きくなり、その分、ｐＭＯＳトランジスタ４３に流れる電流が大きくなり、出力信号Ｓ２の電圧が大きく下降することが抑制される。
【００４９】
また、この状態から、信号線３に流れる電流が減少あるいは止まり、これに代わって、信号線４に電流が引き抜かれることによって、入力信号ＩＮ１の電圧＞入力信号ＩＮ２の電圧となった場合には、ｐＭＯＳトランジスタ１０のゲート電圧が低下し、ｐＭＯＳトランジスタ１１のソース・ゲート間電圧が大きくなり、ｐＭＯＳトランジスタ１１に流れる電流が増加し、ｐＭＯＳトランジスタ１１、４３に流れる電流により、出力信号Ｓ２は、電圧を上昇させてＨレベルとなると共に、信号線４に電流が引き抜かれているので、ｐＭＯＳトランジスタ９に流れる電流が減少し、出力信号Ｓ１は、電圧を下降させてＬレベルとなる。
【００５０】
なお、出力信号Ｓ２の電圧が上昇すると、ｐＭＯＳトランジスタ４３のソース・ゲート間電圧が小さくなり、その分、ｐＭＯＳトランジスタ４３に流れる電流が小さくなり、出力信号Ｓ２の電圧が大きく上昇することが抑制されると共に、出力信号Ｓ１の電圧が下降すると、ｐＭＯＳトランジスタ４２のソース・ゲート間電圧が大きくなり、その分、ｐＭＯＳトランジスタ４２に流れる電流が大きくなり、出力信号Ｓ１が大きく下降することが抑制される。
【００５１】
このように、本発明の一実施形態によれば、電流センスアンプ３８の出力信号Ｓ１、Ｓ２は、相補関係にある入力信号ＩＮ１、ＩＮ２の電圧差を増幅した信号ではあるが、振幅抑制回路を構成するｐＭＯＳトランジスタ４２、４３の動作によって小振幅信号として出力させることができるので、出力信号Ｓ１、Ｓ２の遷移時間を短縮することができる。
【００５２】
そして、また、小振幅の出力信号Ｓ１、Ｓ２の電圧差を差動アンプ３９で増幅するとしているので、出力信号ＯＵＴとして、大振幅の信号を高速に得ることができる。
【００５３】
なお、出力信号Ｓ１、Ｓ２の遷移の中心電圧が電源電圧Ｖ１の１／２よりも大幅に高い場合には、ｐＭＯＳトランジスタ４２、４３による効果が薄れ、しかも、ｐＭＯＳトランジスタ８〜１１、４２、４３の回路部分の能力と、ｎＭＯＳトランジスタ１４〜１７からなる定電流源の能力とのバランスが悪くなることから、出力信号Ｓ１、Ｓ２の遷移がアンバランスとなってしまい、高速化を図ることができない。
【００５４】
これに対して、出力信号Ｓ１、Ｓ２の遷移の中心電圧が電源電圧Ｖ１の１／２よりも大幅に低い場合には、差動アンプ３９の動作が悪化してしまう。
【００５５】
したがって、出力信号Ｓ１、Ｓ２の遷移の中心電圧は、電源電圧Ｖ１の１／２の電圧に対して２割の範囲内の電圧にすることが好適であり、出力信号Ｓ１、Ｓ２の振幅電圧は、電源電圧Ｖ１の３割以内の電圧であれば、高速化を図ることができる。
【００５６】
また、ｎＭＯＳトランジスタ１３のゲート電圧をｎＭＯＳトランジスタ１４〜１７のしきい値よりも高くし、これらｎＭＯＳトランジスタ１４〜１７を飽和領域で動作させることが好適である。
【００５７】
図３は本発明の一実施形態と比較すべき第１比較例を示す回路図であり、第１比較例は、電流センスアンプ３８と回路構成の異なる電流センスアンプ５０を設け、その他については、本発明の一実施形態と同様に構成したものである。
【００５８】
電流センスアンプ５０は、ｐＭＯＳトランジスタ４２のソースを入力ノード２に接続する代わりに電源線５に接続し、ｐＭＯＳトランジスタ４３のソースを入力ノード１に接続する代わりに電源線５に接続し、その他については、電流センスアンプ３８と同様に構成したものである。
【００５９】
このように構成された第１比較例においても、信号線３に電流が引き抜かれることによって、入力信号ＩＮ１の電圧＜入力信号ＩＮ２の電圧となった場合には、ｐＭＯＳトランジスタ８のゲート電圧が低下し、ｐＭＯＳトランジスタ９のソース・ゲート間電圧が大きくなり、ｐＭＯＳトランジスタ９に流れる電流が増加し、ｐＭＯＳトランジスタ９、４２により、出力信号Ｓ１は、電圧を上昇させてＨレベルとなると共に、信号線３に電流が引き抜かれているので、ｐＭＯＳトランジスタ１１に流れる電流が減少し、出力信号Ｓ２は、電圧を下降させてＬレベルとなる。
【００６０】
なお、出力信号Ｓ１の電圧が上昇すると、ｐＭＯＳトランジスタ４２のソース・ゲート間電圧が小さくなり、その分、ｐＭＯＳトランジスタ４２に流れる電流が小さくなり、出力信号Ｓ１の電圧が大きく上昇することが抑制されると共に、出力信号Ｓ２の電圧が下降すると、ｐＭＯＳトランジスタ４３のソース・ゲート間電圧が大きくなり、その分、ｐＭＯＳトランジスタ４３に流れる電流が大きくなり、出力信号Ｓ２の電圧が大きく下降することが抑制される。
【００６１】
また、この状態から、信号線３に流れる電流が減少あるいは止まり、これに代わって、信号線４に電流が引き抜かれることによって、入力信号ＩＮ１の電圧＞入力信号ＩＮ２の電圧となった場合には、ｐＭＯＳトランジスタ１０のゲート電圧が低下し、ｐＭＯＳトランジスタ１１のソース・ゲート間電圧が大きくなり、ｐＭＯＳトランジスタ１１に流れる電流が増加し、ｐＭＯＳトランジスタ１１、４３に流れる電流により、出力信号Ｓ２は、電圧を上昇させてＨレベルとなると共に、信号線４に電流が引き抜かれているので、ｐＭＯＳトランジスタ９に流れる電流が減少し、出力信号Ｓ１は、電圧を下降させてＬレベルとなる。
【００６２】
なお、出力信号Ｓ２の電圧が上昇すると、ｐＭＯＳトランジスタ４３のソース・ゲート間電圧が小さくなり、その分、ｐＭＯＳトランジスタ４３に流れる電流が小さくなり、出力信号Ｓ２の電圧が大きく上昇することが抑制されると共に、出力信号Ｓ１の電圧が下降すると、ｐＭＯＳトランジスタ４２のソース・ゲート間電圧が大きくなり、その分、ｐＭＯＳトランジスタ４２に流れる電流が大きくなり、出力信号Ｓ１が大きく下降することが抑制される。
【００６３】
図４は本発明の一実施形態と比較すべき第２比較例を示す回路図であり、第２比較例は、電流センスアンプ３８と回路構成の異なる電流センスアンプ５２を設け、その他については、本発明の一実施形態と同様に構成したものである。
【００６４】
電流センスアンプ５２は、振幅抑制回路を構成するトランジスタとして、ｐＭＯＳトランジスタ４２、４３を設ける代わりに、出力ノード４０とｎＭＯＳトランジスタ１５との間にｎＭＯＳトランジスタ５３を接続すると共に、出力ノード４１とｎＭＯＳトランジスタ１７との間にｎＭＯＳトランジスタ５４を接続し、その他については、電流センスアンプ３８と同様に構成したものである。
【００６５】
ここに、ｎＭＯＳトランジスタ５３は、ゲートをドレインに接続され、ドレインを出力ノード４０に接続され、ソースをｎＭＯＳトランジスタ１５のドレインに接続され、ｎＭＯＳトランジスタ５４は、ゲートをドレインに接続され、ドレインを出力ノード４１に接続され、ソースをｎＭＯＳトランジスタ１７のドレインに接続されている。
【００６６】
このように構成された第２比較例においても、信号線３に電流が引き抜かれることによって、入力信号ＩＮ１の電圧＜入力信号ＩＮ２の電圧となった場合には、ｐＭＯＳトランジスタ８のゲート電圧が低下し、ｐＭＯＳトランジスタ９のソース・ゲート間電圧が大きくなり、ｐＭＯＳトランジスタ９に流れる電流が増加し、ｐＭＯＳトランジスタ９に流れる電流により、出力信号Ｓ１は、電圧を上昇させてＨレベルとなると共に、信号線３に電流が引き抜かれているので、ｐＭＯＳトランジスタ１１に流れる電流が減少し、出力信号Ｓ２は、電圧を下降させてＬレベルとなる。
【００６７】
なお、出力信号Ｓ１の電圧が上昇すると、ｎＭＯＳトランジスタ５３のゲート・ソース間電圧が大きくなり、その分、ｎＭＯＳトランジスタ５３に流れる電流が大きくなり、出力信号Ｓ１の電圧が大きく上昇することが抑制されると共に、出力信号Ｓ２の電圧が下降すると、ｎＭＯＳトランジスタ５４のゲート・ソース間電圧が小さくなり、その分、ｎＭＯＳトランジスタ５４に流れる電流が小さくなり、出力信号Ｓ２の電圧が大きく下降することが抑制される。
【００６８】
また、この状態から、信号線３に流れる電流が減少あるいは止まり、これに代わって、信号線４に電流が引き抜かれることによって、入力信号ＩＮ１の電圧＞入力信号ＩＮ２の電圧となった場合には、ｐＭＯＳトランジスタ１０のゲート電圧が低下し、ｐＭＯＳトランジスタ１１のソース・ゲート間電圧が大きくなり、ｐＭＯＳトランジスタ１１に流れる電流が増加し、ｐＭＯＳトランジスタ１１に流れる電流により、出力信号Ｓ２は、電圧を上昇させてＨレベルとなると共に、信号線４に電流が引き抜かれているので、ｐＭＯＳトランジスタ９に流れる電流が減少し、出力信号Ｓ１は、電圧を下降させてＬレベルとなる。
【００６９】
なお、出力信号Ｓ２の電圧が上昇すると、ｎＭＯＳトランジスタ５４のゲート・ソース間電圧が大きくなり、その分、ｎＭＯＳトランジスタ５４に流れる電流が大きくなり、出力信号Ｓ２の電圧が大きく上昇することが抑制されると共に、出力信号Ｓ１の電圧が下降すると、ｎＭＯＳトランジスタ５３のゲート・ソース間電圧が小さくなり、その分、ｎＭＯＳトランジスタ５３に流れる電流が小さくなり、出力信号Ｓ１の電圧が大きく下降することが抑制される。
【００７０】
図５は本発明の一実施形態の電源電圧Ｖ１に対する動作速度（遅延時間）を示す図であり、図５Ａは第１従来例及び第２従来例との比較において本発明の一実施形態の電源電圧Ｖ１に対する動作速度を示しており、図５Ｂは第１比較例及び第２比較例との比較において本発明の一実施形態の電源電圧Ｖ１に対する動作速度を示している。
【００７１】
図５Ａ、図５Ｂにおいて、実線５６、５７、５８は本発明の一実施形態の電源電圧Ｖ１に対する動作速度を示しており、ｐＭＯＳトランジスタのしきい値をＶthp、ｎＭＯＳトランジスタのしきい値をＶthnとすると、実線５６はＶthp＝−０.５Ｖ、Ｖthn＝０.３Ｖの場合、実線５７はＶthp＝−０.６Ｖ、Ｖthn＝０.４Ｖの場合、実線５８はＶthp＝−０.７Ｖ、Ｖthn＝０.５Ｖの場合である。
【００７２】
また、図５Ａにおいて、点線５９、６０、６１は第１従来例の電源電圧Ｖ１に対する動作速度を示しており、点線５９はＶthp＝−０.５Ｖ、Ｖthn＝０.３Ｖの場合、点線６０はＶthp＝−０.６Ｖ、Ｖthn＝０.４Ｖの場合、点線６１はＶthp＝−０.７Ｖ、Ｖthn＝０.５Ｖの場合である。
【００７３】
また、破線６２、６３、６４は第２従来例の電源電圧Ｖ１に対する動作速度を示しており、破線６２はＶthp＝−０.５Ｖ、Ｖthn＝０.３Ｖの場合、破線６３はＶthp＝−０.６Ｖ、Ｖthn＝０.４Ｖの場合、破線６４はＶthp＝−０.７Ｖ、Ｖthn＝０.５Ｖの場合である。
【００７４】
また、図５Ｂにおいて、破線６５、６６、６７は第１比較例の電源電圧Ｖ１に対する動作速度を示しており、点線６５はＶthp＝−０.５Ｖ、Ｖthn＝０.３Ｖの場合、破線６６はＶthp＝−０.６Ｖ、Ｖthn＝０.４Ｖの場合、破線６７はＶthp＝−０.７Ｖ、Ｖthn＝０.５Ｖの場合である。
【００７５】
また、点線６８、６９、７０は第２比較例の電源電圧Ｖ１に対する動作速度を示しており、点線６８はＶthp＝−０.５Ｖ、Ｖthn＝０.３Ｖの場合、点線６９はＶthp＝−０.６Ｖ、Ｖthn＝０.４Ｖの場合、点線７０はＶthp＝−０.７Ｖ、Ｖthn＝０.５Ｖの場合である。
【００７６】
図５Ａから明らかなように、本発明の一実施形態は、第１従来例よりも動作速度及び動作可能な電源電圧の範囲の点で優っており、第２従来例は、電源電圧Ｖ１が３Ｖ付近では本発明の一実施形態よりも動作速度が速いが、電源電圧Ｖ１が２Ｖ以下になると速度が低下し、本発明の一実施形態の方が動作速度が速くなる。
【００７７】
また、図５Ａから明らかなように、本発明の一実施形態の方が第１従来例及び第２従来例よりもトランジスタのしきい値のばらつきに対するマージンが大きい。
【００７８】
また、図５Ｂから明らかなように、本発明の一実施形態は、第１比較例よりも動作速度が速く、第２比較例は、本発明の一実施形態よりも動作可能な電源電圧領域が狭く、低電圧でも高電圧でも動作不可能となる。
【００７９】
また、図６は本発明の一実施形態の入力電流に対する動作速度（遅延時間）を示す図であり、図６Ａは第１従来例及び第２従来例との比較において本発明の一実施形態の入力電流に対する動作速度を示しており、図６Ｂは第１比較例及び第２比較例との比較において本発明の一実施形態の入力電流に対する動作速度を示している。
【００８０】
図６Ａ及び図６Ｂにおいて、実線７２、７３、７４は本発明の一実施形態の入力電流に対する動作速度を示しており、実線７２は電源電圧Ｖ１＝２.５Ｖの場合、実線７３は電源電圧Ｖ１＝２.０Ｖの場合、実線７４は電源電圧Ｖ１＝１.５Ｖの場合である。
【００８１】
また、図６Ａにおいて、点線７５、７６は第１従来例の入力電流に対する動作速度を示しており、点線７５は電源電圧Ｖ１＝２.５Ｖの場合、点線７６は電源電圧Ｖ１＝２.０Ｖの場合である。
【００８２】
また、破線７７、７８、７９は第２従来例の入力電流に対する動作速度を示しており、破線７７は電源電圧Ｖ１＝２.５Ｖの場合、破線７８は電源電圧Ｖ１＝２.０Ｖの場合、破線７９は電源電圧Ｖ１＝１.５Ｖの場合である。
【００８３】
また、図６Ｂにおいて、破線８０、８１、８２は第１比較例の入力電流に対する動作速度を示しており、破線８０は電源電圧Ｖ１＝２.５Ｖの場合、破線８１は電源電圧Ｖ１＝２.０Ｖの場合、破線８２は電源電圧Ｖ１＝１.５Ｖの場合である。
【００８４】
また、点線８３、８４、８５は第２比較例の入力電流に対する動作速度を示しており、点線８３は電源電圧Ｖ１＝２.５Ｖの場合、点線８４は電源電圧Ｖ１＝２.０Ｖの場合、点線８５は電源電圧Ｖ１＝１.５Ｖの場合である。
【００８５】
ここに、図６Ａには、電源電圧Ｖ１＝１.５Ｖの場合の第１従来例の動作速度特性が示されていないが、これは、電源電圧Ｖ１＝１.５Ｖの場合、第１従来例は動作不可能であるからであり、本発明の一実施形態は、電源電圧Ｖ１＝１.５Ｖの場合であっても、十分に動作可能であることは、図６Ａから明らかである。
【００８６】
また、図６Ａから明らかなように、第２従来例は、動作可能な入力電流及び動作可能な電源電圧領域については本発明の一実施形態の場合と同様であるが、本発明の一実施形態の方が低電圧、小振幅信号での動作速度が速い。
【００８７】
また、図６Ｂから明らかなように、本発明の一実施形態は、低電圧、小振幅信号での動作速度が第１比較例及び第２比較例よりも速い。
【００８８】
このように、本発明の一実施形態によれば、小振幅の入力信号ＩＮ１、ＩＮ２の電圧差を増幅する電流センスアンプ３８と、電流センスアンプ３８の出力信号Ｓ１、Ｓ２の電圧差を増幅する差動アンプ３９とを設け、電流センスアンプ３８には出力信号Ｓ１、Ｓ２の振幅を小振幅に抑制するｐＭＯＳトランジスタ４２、４３を備えるとしたことにより、電流センスアンプ３８から出力される出力信号Ｓ１、Ｓ２の遷移時間を短縮することができるので、電源電圧Ｖ１の低電圧化を図る場合であっても、動作速度の高速化を図り、消費電力を低減化することができ、しかも、動作速度に対するトランジスタのしきい値変動の影響を受けにくくすることができる。
【００８９】
【発明の効果】
以上のように、本発明によれば、電流センスアンプは、電流センスアンプから出力される第１、第２の出力信号の振幅を小振幅に抑制する振幅抑制回路を備えるとしたことにより、電流センスアンプから出力される第１、第２の出力信号の遷移時間を短縮することができるので、電源電圧の低電圧化を図る場合であっても、動作速度の高速化を図り、消費電力を低減化することができ、しかも、動作速度に対するトランジスタのしきい値変動の影響を受けにくくすることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態を示す回路図である。
【図２】本発明の一実施形態の動作を説明するための波形図である。
【図３】本発明の一実施形態と比較すべき第１比較例を示す回路図である。
【図４】本発明の一実施形態と比較すべき第２比較例を示す回路図である。
【図５】本発明の一実施形態の電源電圧に対する動作速度（遅延時間）を第１従来例、第２従来例、第１比較例及び第２比較例と比較して示す図である。
【図６】本発明の一実施形態の入力電流に対する動作速度（遅延時間）を第１従来例、第２従来例、第１比較例及び第２比較例と比較して示す図である。
【図７】第１従来例を示す回路図である。
【図８】第２従来例を示す回路図である。
【図９】第１従来例を高速動作させた場合の入力信号ＩＮ１、ＩＮ２と出力信号ＯＵＴ、／ＯＵＴとの関係を示す波形図である。
【符号の説明】
ＩＮ１、ＩＮ２ 相補関係にある小振幅の入力信号
Ｓ１、Ｓ２ 電流センスアンプの出力信号
ＳＢＥＺ 制御信号
Claims (1)
- 一対の入力信号線に流れる電流の差を電圧差に変換し、前記電圧差を増幅し、第１の出力信号をその一対の出力ノードに出力する電流センスアンプと、
各々、ゲート及びドレインを有し、各々のゲート及びドレインが前記一対の出力ノードの対応するノードに接続された一対の振幅抑制トランジスタと、
前記第１の出力信号を増幅する差動アンプを備え、
前記一対の振幅抑制トランジスタは、各々のソースが前記一対の入力信号線の対応する入力信号線に接続されたｐＭＯＳトランジスタであることを特徴とするアンプ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13420297A JP3968818B2 (ja) | 1997-05-26 | 1997-05-26 | アンプ |
| US09/055,399 US6140844A (en) | 1997-05-26 | 1998-04-06 | Amplifier |
| KR1019980015066A KR100295796B1 (ko) | 1997-05-26 | 1998-04-28 | 증폭기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13420297A JP3968818B2 (ja) | 1997-05-26 | 1997-05-26 | アンプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10326492A JPH10326492A (ja) | 1998-12-08 |
| JP3968818B2 true JP3968818B2 (ja) | 2007-08-29 |
Family
ID=15122821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13420297A Expired - Lifetime JP3968818B2 (ja) | 1997-05-26 | 1997-05-26 | アンプ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6140844A (ja) |
| JP (1) | JP3968818B2 (ja) |
| KR (1) | KR100295796B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100548539B1 (ko) * | 1999-06-29 | 2006-02-02 | 주식회사 하이닉스반도체 | 고속 저전압 센스 증폭기 |
| KR100329737B1 (ko) * | 1999-06-30 | 2002-03-21 | 박종섭 | 저전력 및 고속의 래치 타입 전류 감지 증폭기 |
| KR100567052B1 (ko) * | 1999-12-14 | 2006-04-04 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 센스 앰프 |
| DE102004013055B4 (de) * | 2003-03-15 | 2008-12-04 | Samsung Electronics Co., Ltd., Suwon | Halbleiterspeicherbaustein mit Datenleitungsabtastverstärker |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1246241B (it) * | 1990-02-23 | 1994-11-17 | Sgs Thomson Microelectronics | Circuito per la lettura dell'informazione contenuta in celle di memoria non volatili |
| US5132576A (en) * | 1990-11-05 | 1992-07-21 | Ict International Cmos Technology, Inc. | Sense amplifier having load device providing improved access time |
| US5144171A (en) * | 1990-11-15 | 1992-09-01 | National Semiconductor Corporation | High-speed differential-feedback cascode sense amplifier |
| KR0121777B1 (ko) * | 1994-05-23 | 1997-12-05 | 김영환 | 고속 동작용 감지 증폭기 |
| DE69526336D1 (de) * | 1995-04-28 | 2002-05-16 | St Microelectronics Srl | Leseschaltung für Speicherzellen mit niedriger Versorgungsspannung |
| KR100205530B1 (ko) * | 1996-04-24 | 1999-07-01 | 윤종용 | 감지 증폭기 |
-
1997
- 1997-05-26 JP JP13420297A patent/JP3968818B2/ja not_active Expired - Lifetime
-
1998
- 1998-04-06 US US09/055,399 patent/US6140844A/en not_active Expired - Lifetime
- 1998-04-28 KR KR1019980015066A patent/KR100295796B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980086652A (ko) | 1998-12-05 |
| JPH10326492A (ja) | 1998-12-08 |
| KR100295796B1 (ko) | 2001-08-07 |
| US6140844A (en) | 2000-10-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100747328B1 (ko) | 동작 범위가 넓은 차동 증폭기 | |
| JP2549743B2 (ja) | 出力回路 | |
| KR100394573B1 (ko) | 반도체 메모리장치의 센스앰프회로 | |
| US7352221B1 (en) | Programmable amplifiers with positive and negative hysteresis | |
| US5585747A (en) | High speed low power sense amplifier | |
| JPH0422050B2 (ja) | ||
| KR100190763B1 (ko) | 차동 증폭기 | |
| US6617885B2 (en) | Sense amplifiers having gain control circuits therein that inhibit signal oscillations | |
| JP2611022B2 (ja) | 増幅器 | |
| US6327190B1 (en) | Complementary differential input buffer for a semiconductor memory device | |
| US7167052B2 (en) | Low voltage differential amplifier circuit for wide voltage range operation | |
| JP4008845B2 (ja) | スキューを減少させる入出力バッファ及び動作方法 | |
| JP4109998B2 (ja) | スイッチングポイント感知回路及びそれを用いた半導体装置 | |
| US20030179015A1 (en) | Current sense amplifier | |
| JP3805802B2 (ja) | 半導体メモリ装置のデータ出力回路 | |
| JP3968818B2 (ja) | アンプ | |
| KR20050064897A (ko) | 종단회로의 저항 값에 따라 입력버퍼의 이득을 조절할 수있는반도체 메모리 장치 및 입력버퍼의 이득조절 방법 | |
| US5384503A (en) | SRAM with current-mode read data path | |
| US6597612B2 (en) | Sense amplifier circuit | |
| US6137314A (en) | Input circuit for an integrated circuit | |
| KR100713907B1 (ko) | 반도체 장치의 라인 구동 회로 | |
| JPH08181597A (ja) | 演算増幅器 | |
| JP3628189B2 (ja) | 差動増幅回路 | |
| JP2809932B2 (ja) | 入力バッファ回路 | |
| JP2002314399A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061110 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061121 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070119 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070515 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070528 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100615 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110615 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110615 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110615 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110615 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120615 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120615 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130615 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140615 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |