KR0121777B1 - 고속 동작용 감지 증폭기 - Google Patents

고속 동작용 감지 증폭기

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KR0121777B1
KR0121777B1 KR1019940011173A KR19940011173A KR0121777B1 KR 0121777 B1 KR0121777 B1 KR 0121777B1 KR 1019940011173 A KR1019940011173 A KR 1019940011173A KR 19940011173 A KR19940011173 A KR 19940011173A KR 0121777 B1 KR0121777 B1 KR 0121777B1
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Abstract

본 발명에서는 비트라인 간의 전압차를 데이타 버스라인 간의 전류차로 바꿔 감지하여 데이타 증폭동작을 실현하도록 감지 증폭기를 구현함으로써, 종래의 감지 증폭기에 비해 전력소모가 적으면서도 고속 증폭동작이 가능하고 구성이 간단하여 좁은 면적에 효율적으로 래이아웃될 수 있는 전류차 방식의 비트라인 감지 증폭기 및 전류차 데이타 버스라인 감지 증폭기에 관한 기술이다.

Description

고속 동작용 감지 증폭기
제1도는 종래의 전압차 비트라인 감지 증폭기를 도시한 회로도.
제2도는 제1도의 감지 증폭기 동작에 관련된 제어신호의 타이밍도.
제3도는 종래의 전류차 비트라인 감지 증폭기를 도시한 회로도.
제4도는 본 발명의 제1실시예에 의한 비트라인 감지 증폭기의 회로도.
제5A는 제4도에 도시된 데이타 재생 증폭기의 제1실시예를 도시한 회로도.
제5B는 제4도에 도시된 데이타 재생 증폭기의 제2실시예를 도시한 회로도.
제6도는 본 발명의 제2실시예에 의한 데이타 버스라인 감지 증폭기의 회로도.
제7도는 본 발명에 의한 전류차 감지 증폭기의 동작에 관련된 제어신호의 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
11,12 : 전압차 비트라인 감지 증폭기, 13 : 데테이타 재생 증폭기,
14 : 전류차 비트라인 감지 증폭기.
본 발명은 반도체 메모리 소자의 감지 증폭기에 관한 것으로서, 특히 전력소모가 적으면서도 고속 동작이 가능하고 적은 면적에 효율적으로 래이아웃(layout)할 수 있도록 구현한 고속 동작용 감지 증폭기에 관한 것이다.
인발적으로, 반도체 메모리 소자의 디램(DRAM)은 하나의 트랜지스터와 하나의 캐패시터로 구성된 간단한 셀 구조를 바탕으로 고집적화가 이루어져 왔으며, 이러한 셀 구조가 256 메가 비트(mega bit) 디램 뿐만 아니라 1기가(giga) 비트 디램 등의 차세대 초고집적 기억소자에도 그대로 적용될 것으로 예상되고 있다. 그러나, 고집적화와는 반대로 디램 칩(chip)을 구동하는 내부 전원 전압은 낮아지고, 셀 캐패시턴스의 확보가 제한됨에 따라 셀에 저장된 데이타를 리드(read)할때에 셀에서 비트라인으로 전달되는 전하량이 적어져서 잡음의 영향에 더욱 민감해지게 되었다. 아울러 고집적화와 더불어 기억소자의 고속 동작이 요구됨에 따라 디램 셀의 데이타를 리드하여 감지·증폭하는 속도가 매우 주요하게 되었다.
디램에서 데이타를 리드하는 과정에서 셀에 저장된 데이타를 감지·증폭하기 위해서 감지 증폭기가 사용되는데, 비트라인 감지 증폭기가 셀에서 비트라인에 전달된 작은 신호를 입력으로 받아 증폭한 후, 데이타 버스라인으로 전달하면 데이타 버스라인 감지 증폭기가 여러단에 걸쳐 이를 재증폭한 다음, 데이타 출력단을 통해 소자 외부로 출력하게 되므로, 셀 데이타 리드 동작시에 가장 많은 시간지연이 발생하는 곳이 상기 비트라인 감지 증폭기 및 데이타 버스라인 감지 증폭기가 된다.
따라서, 효율적인 데이타 감지 동작을 위해 감지 증폭기를 다음과 같은 사항을 고려하여 설계한다.
첫째로 데이타 감지 마진이 크고 신뢰성 있게 동작하고, 둘째로 고속 동작에 적합하고, 세째로 비트라인의 폭(pitch)에 맞추어 래이아웃이 가능하고 래이아웃 면적이 작으며, 네째로 동작에 관련된 제어신호가 단순해야 한다.
상기와 같은 사항을 고려하고 설계되는 감지 증폭기의 데이타 감지방식은 크게 전압차 감지방식과 전류차 감지방식으로 나뉘어지는데, -디램에서는 주로 전압차 감지방식이 사용되고, 롬(ROM)에서는 전류차 감지방식이 사용되어 왔다. 그러나, 디램에서도 칩 내부의 전원전압이 계속 낮아지고 트랜지스터의 전류 구동능력이 증가함에 따라 64 메가 디램부터는 전류차 감지방식이 다양하게 제안되고 있다.
본 발명은 이러한 추세에 따라 디램의 데이타 감지 동작에 사용될 수 있는 전류차 비트라인 감지 증폭기 및 데이타 버스라인 감지 증폭기를 구현함으로써, 저전력에서 고속의 데이타 감지 동작을 실행한 것이다.
제1도는 현재의 디램에서 가장 일반적으로 사용되는 전압차 비트라인 감지 증폭기(11)를 도시한 것으로, 비트라인(BL/BL) 사이에 트랜지스터(P1, P2)로 구성된 피모스(PMOS) 래치부와, 트랜지스터(N1, N2)로 구성된 엔모스(NMOS) 래치부를 포함하며 풀-업/풀-다운 바이어스 신호(SAP/SAN)에 의해 동작한다.
제2도는 제1도의 동작과 관련된 제어신호의 타이밍을 도시한 것으로, 제1도를 참조하여 타이밍도를 설명하면 다음과 같다.
먼저, 디램(DRAM)의 대기 모드시 프리차지 신호(PC : Precharge Control signal)에 의해 비트라인(BL/BL)과 데이타 버스라인(DB, /DB)이 반전압(HVcc : half Vcc)으로 프리차지된다. 디램(DRAM)이 동작 모드로 진입하면 상기 프리차지 신호(PC)는 로우 상태로 디스에이블되고, 로오 디코더(row decoder)에 의해 선택된 워드라인(WLi)으로 부스트랩된 고전압(Vpp)이 전달되면 셀 캐패시터(Cs)에 저장되어 있던 데이타의 전하가 비트라인의 캐패시터 전하와 전하 분배가 이루어지므로 비트라인(BL, /BL) 사이에 약간의 전압차가 발생하게 되고, 전압차가 충분히 유도되면 비트라인 감지 증폭기 풀-업/풀-다운 바이어스 신호(SAP, SAN)가 각각 전원전압(Vcc)과 접지전압(GND)으로 천이하여 비트라인 감지 증폭기(11)를 동작시키게 된다.
상기 비트라인 감지 증폭기(11)의 동작으로 비트라인(BL,/BL)에 유도되었던 데이타가 적정전압 이상으로 증폭되면, 컬럼 디코더에 의해 선택된 컬럼 전달신호(Yi)가 인에이블되어 컬럼 전달 트랜지스터(N8, N9)가 턴-온됨으로써, 비트라인 감지 증폭기(11)에 의해 증폭된 비트라인의 데이타가 데이타 버스라인(DB,/DB)으로 전달된다. 데이타 버스라인 감지 증폭기(도시안됨)는 데이타 버스라인(DB,/DB)으로 전달된 데이타의 전압차를 다시 여러단에 걸쳐 증폭한 다음에 데이타 출력단으로 전달함으로써 데이타 감지·증폭 동작을 완료하게 된다.
제3도는 64 메가비트 디램에서 사용되는 전류가 비트라인 감지 증폭기를 도시한 회로도로서, 제1도에 도시된 전압차 비트라인 감지 증폭기(12)를 포함하고 리드 데이타 버스라인(RDB, /RDB)과 라이트 데이타 버스라인(WRD, /WRD)이 서로 분리되어 있으며, 워드라인(WL1)이 선택될때에 인에이블되는 신호(YRj)에 의해 제어되어 상기 리드 데이타 버스라인(RDB, /RDB)으로 비트라인(BL,/BL)의 리드 데이타를 전달하는 전달 트랜지스터(N10, N11)와, 각각의 게이트로 비트라인(BL, /BL)의 데이타가 인가되어 비트라인(BL,/BL)에 실린 셀이 데이타를 상기 전달 트랜지스터(N10, N11)의 한쪽단으로 전달하는 전류 증폭 트랜지스터(N1, N2)를 포함하고 있다.
제3도는 워드라인 WL1이 선택될때에 동시에 전달 트랜지스터 제어신호(YRi)가 인에블되므로 비트라인 감지 증폭기(12)에서 감지동작을 하기 전에 비트라인(BL,/BL)에 유도된 신호가 트랜지스터(N1, N2)에 의해 전류 증폭되어 리드 데이타 버스라인(RDR, /RDB)으로 전달되면 데이타 버스라인 감지 증폭기가 데이타 버스라인에 전달된 리드 데이타의 전류차를 감지하여 증폭함으로써, 제1도의 전압차 감지 증폭 방식에 비해 고속 감지동작을 실현할 수 있다.
그러나, 상기 제1도의 전압차 감지 증폭기는 그 구성이 간단한데 비해 데이타 감지·증폭 속도가 느리고, 제3도는 제1도에 비해 데이타 감지 속도는 빠르지만 라이트 데이타 버스라인과 리드 데이타 버스라인이 서로 분리되어 있으므로 그 구성이 복잡하고 래이아웃 면적 또한 크다는 문제가 있었다.
따라서 본 발명의 목적은 저전위의 전원전압에서 빠른 속도로 데이타 감지·증폭 동작을 실현하는 동시에 적은 면적에 효율적으로 래이아웃이 가능한 감지 증폭기를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 비트라인 감지 증폭기는 데이타를 저장하기 위한 메모리 셀과, 데이타를 전송하는 비트라인 쌍과, 대기동작시 상기 비트라인 쌍을 일정전위로 프리차지 시키기 위한 비트라인 프리차지 회로와, 상기 비트라인 쌍과 데이타 버스라인 쌍 사이에 접속되며 컬럼디코더 출력신호에 의해 상기 두 라인 쌍 사이의 데이타 교환이 가능하도록 한 컬럼 전달 트랜지스터를 포함하는 반도체 메모리 소자에 있어서, 진위 비트라인과 보수 비트라인 사이에 접속되며 감지 증폭기 풀-업 바이어스 신호에 의해 상기 비트라인 쌍중 어느 한 곳으로 전하를 공급하는 데이타 재생 증폭 수단과, 상기 데이타 재생 증폭 수단과 컬럼 전달 트랜지스터 사이의 비트라인에 각각 접속되며 상기 데이타 재생 증폭 수단이 동작하는 동작 구간에서 인에이블되는 신호에 의해 상기 비트라인을 스위칭하기 위한 제1, 제2스위칭 수단과, 상기 데이타 재생 증폭 수단과 제1, 제2스위칭 수단 사이의 비트라인에 게이트가 각각 접속되며, 각각의 소오스로 감지 증폭기 풀-다운 바이어스 신호가 인가되며, 드레인은 상기 제1, 제2스위칭 수단과 컬럼 전달 트랜지스터 사이의 비트라인으로 각각 연결되되 게이트가 접속된 비트라인과 반대쪽의 비트라인에 연결되는 제3, 제4스위칭 수단을 구비하는 것을 특징으로 한다.
상기 데이타 재생 증폭 수단은 상기 감지 증폭기 풀-업 바이어스 신호라인과 진위 비트라인 사이에 접속되며 게이트가 보수 비트라인에 연결된 제1피모스 트랜지스터와, 상기 감지 증폭기 풀-업 바이어스 신호라인과 보수 비트 라인 사이에 접속되며 게이트가 진위 비트라인에 연결된 제2피모스 트랜지스터로 구성된 것을 특징으로 한다. 그리고, 상기 데이타 재생 증폭 수단은 전원 전압과 비트라인 쌍 사이에 각각 접속되며 게이트로 감지 증폭기 풀-업 바이어스 신호가 공통으로 인가되는 제1, 제2엔모스 트랜지스터로 구성된 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 의한 데이타 버스라인 감지 증폭기는 데이타 버스라인 감지 증폭기 제1 및 제2제어신호에 의해 제어되며 데이타버스라인의 신호를 증폭하여 출력하는 제1전류증폭수단과, 상기 제1전류증폭수단과 동일한 구조로, 데이타 버스라인 감지 증폭기 제1 및 제2제어신호에 의해 제어되며 데이타버스라인 바의 신호를 증폭하여 출력하는 제2전류증폭수단과, 데이타 버스라인 감지 증폭기 제3제어신호에 의해 동작이 제어되며, 상기 제1 및 제2전류증폭수단의 출력 신호를 감지하여 재증폭한 후에 제1 및 제2출력단으로 출력하는 차동 증폭기 구조의 제3전류증폭수단을 구비하는 것을 특징으로 한다.
상기 제1전류증폭수단은 소오스로 전원전압이 인가되며 게이트가 데이타 버스라인 감지 증폭기 제1제어 신호에 의해 제어되는 제1피모스 트랜지스터와, 소오스가 상기 제1피모스 트랜지스터의 드레인에 연결되고 게이트와 드레인이 데이타버스라인에 접속된 제2피모스 트랜지스터와, 전원전압과 출력노드 사이에 접속되며 게이트가 데이타버스라인에 연결된 제3피모스 트랜지스터와, 드레인과 게이트가 상기 출력 노드에 접속된 다이오드 구조의 제1엔모스 트랜지스터와, 상기 제1엔모스 트랜지스터의 소오스와 접지전압 사이에 접속되며 게이트가 데이타 버스라인 감지 증폭기 제2제어신호에 의해 제어되는 제3엔모스 트랜지스터를 포함하는 것을 특징으로 한다. 그리고, 상기 제3전류증폭수단은 크로스 커플드 구조로 제1 및 제2출력단에 전하를 공급하는 제1 및 제2피모스 트랜지스터와, 제1 및 제2출력단에 드레인이 각각 접속되며 게이트가 제1노드 및 제2노드에 각각 연결되고 각각의 소오스가 공통노드에 접속된 제1 및 제2엔모스 트랜지스터와, 상기 제1 및 제2엔모스 트랜지스터의 공통 소오스와 접지전압 사이에 접속되며 게이트가 데이타 버스라인 감지증폭기 제3제어신호에 의해 제어되는 제3엔모스 트랜지스터를 포함하는 것을 특징으로 한다.
이하, 본 발명의 일실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
제4도는 본 발명에 의한 전류가 비트라인 감지 증폭기의 실시예를 도시한 것으로, 비트라인(BL, /BL)사이에 접속되며 비트라인 감지 증폭기 풀-업 바이어스 신호(SAP)에 의해 동작되는 데이타 재생 증폭기(13)와, 한쪽 노드가 데이타 버스라인(DB, /DB)에 각각 접속된 컬럼 전달 트랜지스터(N8, N9)의 다른쪽 노드(M1, M2)와 비트라인(BL, /BL) 사이에 각각 접속되며 게이트로 제어신호(DR)가 인가되는 트랜지스터(N10, N11)와, 드레인이 상기 노드(M2)에 연결되고 게이트가 비트라인(BL)에 접속되며 소오스로 비트라인 감지 증폭기 풀-다운 바이어스 신호(SAN)가 인가되는 트랜지스터(N1)와, 드레인이 상기 노드(M1)에 연결되고 게이트가 비트라인(/BL)에 접속되며 소오스로 제2제어신호(SAN)가 인가되는 트랜지스터(N2)로 전류차 비트라인 감지 증폭기(14)가 구현되어 있다.
상기에서 트랜지스터(N10, N11)는 데이타 리드 및 재생 동작시에는 트랜지스터(N1, N2)와 함께 엔모스래치회로를 구성하고 데이타 라이트 동작시에는 데이타 버스라인(DB, /DB)을 비트라인(BL,/BL)과 연결하는 통로로 사용된다.
그 동작을 살펴보면, 우선 로오 어드레스에 의해 선택된 워드라인의 셀 데이타가 비트라인(BL,/BL)으로 전달되고 일정시간이 경과하면 감지 증폭기 풀-업/풀-다운 바이어스 신호(SAP/SAN)가 인에이블되므로 트랜지스터(N1, N2)는 비트라인(BL,/BL)으로 전달된 데이타의 전압차에 따라 동작하여 노드(M1, M2)에 전류 증폭된 신호를 전달하게 된다. 상기 노드(M1, M2)로 전달된 신호는 컬럼 전달신호(Yi)에 의해 인에이블되는 트랜지스터(N8, N9)를 통해 데이타 버스라인(DB, /DB)으로 전달되어 데이타 버스라인 감지 증폭기에서 재증폭되어 소자 외부로 출력된다.
상기 리드 데이타가 비트라인(BL,/BL)에서 데이타 버스라인(DB,/DB)으로 전달되는 동안에는 상기 트랜지스터(N10, N11)을 제어하는 신호(DR)이 디스에이블되어 있으므로 비트라인(BL,/BL)의 신호가 노드(M1, M2)로 직접 연결되지는 않는다.
시간이 경과하여 상기 비트라인(BL,/BL)으로부터 데이타 버스라인(DB,/DB)으로 전달된 데이타가 일정전류차 이상으로 증폭되면 컬럼 전달신호(Yi)가 디스에이블되고 상기 트랜지스터(N10, N11)을 제어하는 신호(DR)가 인에이블되어 노드(M1, M2)와 비트라인(BL,/BL)을 연결시켜 엔모스 래치(NMOS latch)를 구성함으로써 비트라인(BL,/BL)간의 전압차를 전원전압(Vcc)까지 유지시키고, 이때 워드라인이 인에이블되어 있으므로 비트라인(BL,/BL)의 데이타는 다시 셀에 저장되게 된다.
상기 제4도의 전류차 비트라인 감지 증폭기는 제3도의 전류차 감지 방식의 장점을 이용하면서도 사용되는 트랜지스터의 수를 감소시켜 감지 증폭기의 래이아웃 면적을 감소시킬 수 있다. 이는 고집적 디램의 셀 어레이에서 비트라인 감지 증폭기가 차지하는 면적이 가장 크므로, 가능하면 비트라인 감지 증폭기가 차지하는 면적을 감소시켜 칩의 면적을 줄이기 위한 것이다.
제5A도와 제5B도는 본 발명에 사용된 데이타 재생 증폭기의 제1실시예와 제2실시예를 도시한 것이다.
제5A도는 제어신호(SAP)와 비트라인(BL) 사이에 접속되며 게이트가 비트라인 (/BL)에 연결된 피모스 트랜지스터(P1)와 제어신호(SAP)와 비트라인(/BL) 사이에 접속되며 게이트가 비트라인(BL)에 연결된 피모스 트랜지스터(P2)로 구성된 피모스 래치회로이고, 제5B도는 전원전압(Vcc)와 비트라인(BL,/BL) 사이에 구현되며 각각의 게이트가 제어신호(SAP)에 의해 제어되는 트랜지스터(N1, N2)로 구성되며 상기 트랜지스터(N1, N2)는 부하로 작용된다.
상기에서 일반적으로 제5A도의 데이타 재생 증폭기를 사용하게 되는데, 피모스 트랜지스터를 사용하면 N-웰에 의해 래이아웃 면적이 많이 증가하므로 제5B도에서와 같이 엔모스 트랜지스터만으로 재생 증폭기를 구성하여 래이아웃면적을 현저하게 줄일 수 있으며, 이때의 제어신호(SAP)는 고전압(Vpp)까지 승압되어야 한다.
제6도는 데이타 버스라인의 전류차를 감지할 수 있도록 구현된 본 발명에 의한 데이타 버스라인 감지증폭기로서, 데이타 버스라인 감지 증폭기 제1 및 제2제어신호(CK1, CK2)에 의해 제어되며 데이타 버스라인(DB)의 신호를 증폭하여 노드(a1)으로 출력되는 제1전류 증폭부와, 상기 제1전류 증폭부와 동일한 구조를 이루며 데이타 버스라인(/DB)의 신호를 입력으로 하여 노드(a2)에 증폭된 신호를 출력하는 제2전류 증폭부와, 상기 노드(a1, a2)의 전류차를 감지하여 재증폭한 후에 출력단(VO1, VO2)으로 출력하는 차동 증폭기 구조의 제3전류 증폭부를 포함하고 있다.
상기 제1전류 증폭부는 소오스로 전원전압(Vcc)이 인가되며 게이트가 데이타 버스라인 감지 증폭기 제1제어신호(CK1)에 의해 제어되는 트랜지스터(MP3)와, 소오스가 상기 트랜지스터(MP3)의 드레인에 연결되고 게이트와 드레인이 데이타 버스라인(DB)에 접속된 트랜지스터(MP1)와, 전원전압(Vcc)과 노드(a1) 사이에 접속되며 게이트가 데이타 버스라인(DB)에 연결된 트랜지스터(MP2)와, 디이오드 구조로 접속된 트랜지스터(MN3)와, 상기 트랜지스터(MN3)의 소오스와 접지전압(GND) 사이에 접속되며 게이트가 데이타 버스라인 감지 증폭기 제2제어신호(CK2)에 의해 제어되는 트랜지스터(MN5)로 이루어져 있으며, 상기 제2전류 증폭부는 상기 제1전류 증폭부와 동일한 구조로 접속된 트랜지스터(MP6, MP4, MP5, MN4, MN6)로 구성된다.
상기 제3전류 증폭부는 출력단(VO1, VO2)에 전하를 공급하기 위해 크로스 커플드 구조를 이루고 있는 트랜지스터(MP7, MP8, MP9, MP10)와, 출력단(VO1, VO2)에 각각의 드레인이 접속되며 각각의 게이트가 노드(a1, a2)에 연결되고 각각의 소오스가 공통노드에 접속된 트랜지스터(MN1, MN2)와, 상기 트랜지스터(MN1, MN2)의 공통 소오스와 접지전압(GND) 사이에 접속되며 게이트가 데이타 버스라인 감지 증폭기 제3제어신호(CK3)에 의해 제어되는 트랜지스터(MN7)으로 구성된다.
그 동작을 살펴보면, 우선 비트라인(BL,/BL)로부터 데이타 버스라인(DB,/DB)으로 데이타가 전달되어 데이타 버스라인(DB, /DB)에 전류차가 생기면 제1제어신호(CK1)가 로우상태로 인에이블되고 약간의 시간지연 후에 제2제어신호(CK2)가 하이 상태로 인에이블되어 노드(a1)와 노드(a2)에 각가 데이타 버스라인(DB, /DB)의 전류가 증폭되어 전달된다. 상기 노드(a1, a2)에 충분한 전류차가 발생하면 제3제어신호(CK3)가 하이상태로 인에이블되어 제3전류 증폭부가 동작함에 따라 트랜지스터(MN1, MN2)가 게이트로 인가된 노드(a1, a2)의 전류차를 감지하여 리드 데이타를 완전히 증폭한 후에 출력단(VO1, VO2)으로 전달한다. 상기 제3전류 증폭부의 트랜지스터(MP7, MP8, MP9, MP10)는 피모스 트랜지스터들로서 출력단(VO1, VO2)의 풀-업 동작을 위한 부하 트랜지스터의 역할을 한다.
제7도는 본 발명의 전류차 비트라인 감지 증폭기 및 데이타 버스라인 감지 증폭기의 동작에 관련된 제어신호의 타이밍도이다.
타이밍도에 도시된 바와 같이 워드라인(WL1)과 컬럼 전달 신호(Yi)가 하이 상태가 되면 동시에 비트라인 감지 증폭기 제2제어신호(SAN)가 로우상태가 되어 비트라인 감지 증폭기에서의 데이타 감지 동작이 시작된다. 비트라인에 유기된 신호를 제4도의 트랜지스터(N1, N2)가 데이타 버스라인(DB,/DB)으로 전류 증폭한 후에 전달하고 이를 데이타 버스라인 감지 증폭기가 감지하게 된다.
데이타 버스라인 감지 증폭기에서는 데이타 버스라인 감지 증폭기 제1제어신호(CK1)가 비트라인 감지 증폭기 제2제어신호(SAN)와 동시 또는 약간 지연된 후에 로우상태로 천이한 후, 데이타 버스라인(DB, /DB)에 전류차가 유도되면 제2 및 제3제어신호(CK2, CK3)가 인에이블되어 데이타 버스라인 감지 증폭기가 동작한다. 상기에서 데이타 감지 동작이 끝나면 컬럼 전달신호(Yi)가 로우상태로 디스에이블되고 신호(DR, SAP)에 의해 재생된 데이타가 셀에 저장되며, 이때 데이타 감지 증폭기는 다시 프리차지 상태로 전환하게 된다.
이상, 제4도 내지 제7도에서 살펴본 바와 같이, 본 발명의 전류차 감지증폭기를 디램 내부에 구현하게 되면 종래의 전류차 감지 증폭기에 비해 그 구성이 간단하여 좁은 면적에 래이아웃하는 것이 가능하고, 전류차를 이용하여 데이타 감지 동작을 실행하므로 종래의 전압차 감지 증폭기에 비해 저전위의 전원전압에서 고속으로 데이타 감지 동작을 실현하는 효과를 얻게 된다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

  1. 데이타를 저장하기 위한 메모리 셀과, 데이타를 전송하는 비트라인 쌍과, 대기 동작시 상기 비트라인 쌍을 일정전위로 프리차지 시키기 위한 비트라인 프리차지 회로와, 상기 비트라인 쌍과 데이타 버스라인상 사이에 접속되며 컬럼디코더 출력신호에 의해 상기 두 라인 쌍 사이의 데이타 교환이 가능하도록 한 컬럼 전달 트랜지스터를 포함하는 반도체 메모리 소자에 있어서, 진위 비트라인과 보수 비트라인 사이에 접속되며 감지 증폭기 풀-업 바이어스 신호에 의해 상기 비트라인 쌍중 어느 한 곳으로 전하를 공급하는 데이타 재생 증폭 수단과, 상기 데이타 재생 증폭 수단과 컬럼 전달 트랜지스터 사이의 비트라인에 각각 접속되며 상기 데이타 재생 증폭 수단이 동작하는 동작 구간에서 인에이블되는 신호에 의해 상기 비트라인을 스위칭하기 위한 제1, 제2스위칭 수단과, 상기 데이타 재생 증폭 수단과 제1, 제2스위칭 수단 사이의 비트라인에 게이트가 각각 접속되며, 각각의 소오스로 감지 증폭기 풀-다운 바이어스 신호가 인가되며, 드레인은 상기 제1, 제2스위칭 수단과 컬럼 전달 트랜지스터 사이의 비트라인으로 각각 연결되되 게이트가 접속된 비트라인과 반대쪽의 비트라인에 연결되는 제3, 제4스위칭 수단을 구비하는 것을 특징으로 하는 비트라인 감지 증폭기.
  2. 제1항에 있어서, 상기 데이타 재생 증폭 수단은, 상기 감지 증폭기 풀-업 바이어스 신호라인과 진위 비트라인 사이에 접속되며 게이트가 보수 비트라인에 연결된 제1피모스 트랜지스터와, 상기 감지 증폭기 풀-업 바이스 신호라인과 보수 비트라인 사이에 접속되며 게이트가 진위 비트라인에 연결된 제2피모스 트랜지스터로 구성된 것을 특징으로 하는 비트라인 감지 증폭기.
  3. 제1항에 있어서, 상기 데이타 재생 증폭 수단은, 전원전압과 비트라인 쌍 사이에 각각 접속되며 게이트로 감지 증폭기 풀-업 바이어스 신호가 공통으로 인가되는 제1, 제2엔모스 트랜지스터로 구성된 것을 특징으로 하는 비트라인 감지 증폭기.
  4. 반도체 메모리 소자에 있어서, 데이타 버스라인 감지 증폭기 제1 및 제2제어신호에 의해 제어되며 데이타버스라인의 신호를 증폭하여 출력하는 제1전류증폭수단과, 상기 제1전류증폭수단과 동일한 구조로, 데이타 버스라인 감지 증폭기 제1 및 제2제어신호에 의해 제어되며 데이타버스라인 바의 신호를 증폭하여 추력하는 제2전류증폭수단과, 데이타 버스라인 감지 증폭기 제3제어신호에 의해 동작이 제어되며, 상기 제1 및 제2전류증폭수단의 출력 신호를 감지하여 재증폭한 후에 제1 및 제2출력단으로 출력하는 차동 증폭기 구조의 제3전류증폭수단을 구비하는 것을 특징으로 하는 비트라인 감지 증폭기.
  5. 제4항에 있어서, 상기 제1전류증폭수단은, 소오스로 전원전압이 인가되며 게이트가 데이타 버스라인 감지 증폭기 제1제어신호에 의해 제어되는 제1피모스 트랜지스터와, 소오스가 상기 제1피모스 트랜지스터의 드레인에 연결되고 게이트와 드레인이 데이타버스라인에 접속된 제2피모스 트랜지스터와, 전원전압과 출력 노드 사이에 접속되며 게이트가 데이타버스라인에 연결된 제3피모스 트랜지스터와, 드레인과 게이트가 상기 출력 노드에 접속된 다이오드 구조의 제1엔모스 트랜지스터와, 상기 제1엔모스 트랜지스터의 소오스와 접지전압 사이에 접속되며 게이트가 데이타 버스라인 감지 증폭기 제2제어신호에 의해 제어되는 제3엔모스 트랜지스터를 포함하는 것을 특징으로 하는 데이타 버스라인 감지 증폭기.
  6. 제4항에 있어서, 상기 제3전류증폭수단은, 전원전압 및 제1, 제2출력단자 사이에 각각 접속되며 게이트가 크로스 커플드 구조로 연결된 제1 및 제2피모스 트랜지스터와, 제1 및 제2출력단에 드레인이 각각 접속되며 게이트가 제1노드 및 제2노드에 각각 연결되고 각각의 소오스가 공통노드에 접속된 제1 및 제2엔모스 트랜지스터와, 상기 제1 및 제2엔모스 트랜지스터의 공통 소오스와 접지전압 사이에 접속되며 게이트가 데이타 버스라인 감지 증폭기 제3제어신호에 의해 제어되는 제3엔모스 트랜지스터를 포함하는 것을 특징으로 하는 데이타 버스라인 감지 증폭기.
  7. 제4항에 있어서, 상기 데이타 버스라인 감지 증폭기의 동작을 제어하는 제1, 제2 및 제3제어신호는 데이타 감지 동작이 진행됨에 따라 일정한 시간차를 두고 인에이블되는 것을 특징으로 하는 데이타 버스라인 감지 증폭기.
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