KR100346418B1

KR100346418B1 - 반도체 메모리 장치 및 이 장치의 구제 방법

Info

Publication number: KR100346418B1
Application number: KR1020000057067A
Authority: KR
Inventors: 이윤상; 최종현; 강상석; 임규남
Original assignee: 삼성전자 주식회사
Priority date: 2000-09-28
Filing date: 2000-09-28
Publication date: 2002-08-01
Also published as: JP2002124097A; TWI222077B; US20020036932A1; KR20020025344A; US6438047B1; JP3821679B2

Abstract

본 발명은 반도체 메모리 장치 및 이 장치의 구제 방법을 공개한다. 그 장치는 데이터 입출력 라인 그룹들을 통하여 데이터를 입출력하기 위한 메모리 셀 어레이, 불량 셀 어드레스를 저장하고, 불량 셀 어드레스와 입력 어드레스가 일치하면 구제 셀 인에이블 제어신호를 발생하고, 구제 셀 인에이블 제어신호에 응답하여 리드시에는 구제 셀 리드 제어신호를 발생하고, 라이트시에는 구제 셀 라이트 제어신호를 발생하기 위한 적어도 하나이상의 구제 셀 제어회로, 데이터 입출력 라인 그룹들에 공통 연결된 입출력 라인 그룹에 연결되어 리드시에 메모리 셀 어레이로부터 출력되는 데이터를 증폭하여 출력하고 구제 셀 리드 제어신호에 응답하여 디스에이블되는 센스 증폭 회로, 및 구제 셀 라이트 제어신호에 응답하여 입출력 라인 그룹으로 전송되는 입력 데이터를 저장하고, 리드시에 구제 셀 리드 제어신호에 응답하여 저장된 데이터를 입출력 라인 그룹으로 전송하기 위한 적어도 하나이상의 구제 셀 회로로 구성되어 있다. 따라서, 패키지 상태에서 메모리 셀 어레이의 불량을 구제할 수 있으므로 반도체 메모리 장치의 수율이 향상되고, 입출력 라인 그룹에 구제 셀들을 배치함으로써 레이아웃 면에서 유리하다.

Description

반도체 메모리 장치 및 이 장치의 구제 방법{Semiconductor memory device and repair method thereof}

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 패키지 상태에서 메모리 셀 어레이의 불량을 구제할 수 있는 반도체 메모리 장치 및 이 장치의 구제방법에 관한 것이다.

일반적인 반도체 메모리 장치의 메모리 셀 어레이는 정상인 메모리 셀 어레이와 리던던시 메모리 셀 어레이로 구성되어 있다.

그래서, 웨이퍼 상태의 반도체 메모리 장치를 테스트함에 의해서 정상인 메모리 셀 어레이의 메모리 셀들에 불량이 발견되면 이를 리던던시 메모리 셀들로 대체하게 된다.

이와같은 방법을 수행함에 의해서 반도체 메모리 장치를 구제함으로써 수율이 향상된다.

그러나, 웨이퍼 상태에서 리던던시 동작에 의해서 구제된 반도체 메모리 장치라고 할지라도 패키지 상태에서 테스트를 수행하게 되면 메모리 셀 어레이에 불량인 메모리 셀이 발생될 수 있다.

그런데, 패키지 상태의 메모리 셀 어레이의 불량중 약 80%이상이 1비트 또는 2비트 메모리 셀의 불량이다. 따라서, 패키지 상태에서 1비트 또는 2비트의 불량인 메모리 셀을 구제할 수 있다면 반도체 메모리 장치의 수율이 상당한 수준으로 향상될 수 있을 것이다.

종래의 패키지 상태의 반도체 메모리 장치의 구제 방법은 구제 셀들을 메모리 셀 어레이 블록들의 사이에 데이터 입출력 라인 그룹들을 구성하는 데이터 입출력 라인쌍들에 배치하였다.

그런데, 메모리 셀 어레이의 용량이 증가됨에 따라 메모리 셀 어레이를 구성하는 메모리 셀 어레이 블록들사이의 면적이 좁아지게 된다. 따라서, 데이터 입출력 라인쌍들사이에 구제 셀들을 배치하는 것은 레이아웃 면에서 불리하다.

본 발명의 목적은 패키지 상태에서 메모리 셀 어레이의 불량을 구제함으로써 수율을 향상시킬 수 있는 반도체 메모리 장치를 제공하는데 있다.

본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 메모리 장치의 구제방법을 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1형태는 데이터 입출력 라인 그룹들을 통하여 데이터를 입출력하기 위한 메모리 셀 어레이, 불량 셀 어드레스를 저장하고, 상기 불량 셀 어드레스와 입력 어드레스가 일치하면 구제 셀 인에이블 제어신호를 발생하고, 상기 구제 셀 인에이블 제어신호에 응답하여 리드시에는 구제 셀 리드 제어신호를 발생하고, 라이트시에는 구제 셀 라이트 제어신호를 발생하기 위한 적어도 하나이상의 구제 셀 제어수단, 상기 데이터 입출력 라인 그룹들에 공통 연결된 입출력 라인 그룹에 연결되어 리드시에 상기 메모리 셀 어레이로부터 출력되는 데이터를 증폭하여 출력하고 상기 구제 셀 리드 제어신호에 응답하여 디스에이블되는 센스 증폭 수단, 및 상기 구제 셀 라이트 제어신호에 응답하여 상기 입출력 라인 그룹으로 전송되는 입력 데이터를 저장하고, 리드시에 상기 구제 셀 리드 제어신호에 응답하여 저장된 데이터를 상기 입출력 라인 그룹으로 전송하기 위한 적어도 하나이상의 구제 셀 수단을 구비한 특징으로 한다.

상기 제1형태의 반도체 메모리 장치의 센스 증폭 수단은 상기 입출력 라인 그룹을 구성하는 입출력 라인쌍들 각각의 전류 차를 감지하여 증폭하기 위한 전류 증폭 수단, 및 상기 전류 증폭 수단의 출력신호를 구동하기 위한 구동 수단을 구비한 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제2형태는 데이터 입출력 라인 그룹들을 통하여 데이터를 입출력하기 위한 메모리 셀 어레이, 불량 셀 어드레스를 저장하고, 상기 불량 셀 어드레스와 입력 어드레스가 일치하면 구제 셀 인에이블 제어신호를 발생하고, 상기 구제 셀 인에이블 제어신호에 응답하여 리드시에는 구제 셀 리드 제어신호를 발생하고, 라이트시에는 구제 셀 라이트 제어신호를 발생하기 위한 적어도 하나이상의 구제 셀 제어수단, 리드시에 상기 데이터 입출력 라인 그룹들을 통하여 전송되는 데이터를 증폭하여 상기 데이터 입출력 라인 그룹들에 공통 연결된 입출력 라인 그룹으로 전송하고, 상기 구제 셀 리드 제어신호에 응답하여 디스에이블되는 센스 증폭수단, 및 상기 구제 셀 라이트 제어신호에 응답하여 상기 입출력 라인 그룹으로 전송되는 입력 데이터를 저장하고, 상기 구제 셀 리드 제어신호에 응답하여 저장된 데이터를 상기 입출력 라인 그룹으로 전송하기 위한 적어도 하나이상의 구제 셀 수단을 구비한 것을 특징으로 한다.

상기 제2형태의 반도체 메모리 장치의 센스 증폭 수단은 상기 데이터 입출력라인 그룹들을 통하여 전송되는 데이터의 전압 차를 감지하여 증폭하는 것을 특징으로 한다.

상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 구제방법은 데이터 입출력 라인 그룹들을 통하여 데이터를 입출력하기 위한 메모리 셀 어레이, 및 상기 데이터 입출력 라인 그룹들에 공통 연결된 입출력 라인 그룹을 구비한 반도체 메모리 장치의 구제 방법에 있어서, 모드 제어신호에 응답하여 불량 셀 어드레스를 저장하는 제1단계, 입력 어드레스가 상기 불량 어드레스와 일치하면 구제 셀 인에이블 제어신호를 발생하는 제2단계, 상기 구제 셀 인에이블 제어신호에 응답하여 리드시에는 상기 구제 셀 리드 제어신호를 발생하고, 라이트시에는 상기 구제 셀 라이트 제어신호를 발생하는 제3단계, 및 리드시에 상기 구제 셀 리드 제어신호에 응답하여 상기 구제 셀 수단에 저장된 데이터를 상기 입출력 라인 그룹으로 출력하고, 라이트시에 상기 구제 셀 라이트 제어신호에 응답하여 상기 구제 셀 수단으로 입력 데이터를 저장하는 제4단계를 구비한 것을 특징으로 한다.

도1은 본 발명의 일실시예의 반도체 메모리 장치의 블록도이다.

도2는 도1에 나타낸 장치의 불량 셀 어드레스 제어신호 발생회로의 실시예의 회로도이다.

도3는 도1에 나타낸 구제 셀 인에이블 제어신호 발생회로의 실시예의 회로도이다.

도4는 도1에 나타낸 구제 셀 인에이블 제어신호 발생회로의 다른 실시예의 회로도이다.

도5는 도1에 나타낸 구제 셀 제어회로의 실시예의 회로도이다.

도6은 도1에 나타낸 구제 셀들의 실시예의 회로도이다.

도7은 도1에 나타낸 스위치들(36-1, 36-2, ..., 36-8)의 실시예의 회로도이다.

도8은 도1에 나타낸 스위치들(40-1, 40-2, ..., 40-8)의 실시예의 회로도이다.

도9는 본 발명의 다른 실시예의 반도체 메모리 장치의 블록도이다.

도10은 본 발명의 또 다른 실시예의 반도체 메모리 장치의 블록도이다.

이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치 및 이 장치의 구제방법을 설명하면 다음과 같다.

도1은 본 발명의 일실시예의 반도체 메모리 장치의 블록도로서, 메모리 셀 어레이(10), 행 어드레스 디코더(12), 열 어드레스 디코더(14), 모드 설정 레지스터(16), 어드레스 입력버퍼(18), 라이트 증폭기들(20-1, 20-2, ..., 20-8), 센스 증폭기들(22-1, 22-2, ..., 22-8), 드라이버들(24-1, 24-2, ..., 24-8), 출력버퍼들(26-1, 26-2, ..., 26-8), 입력버퍼들(28-1, 28-2, ..., 28-8), 불량 셀 어드레스 제어신호 발생회로(30), 구제 셀 인에이블 제어신호 발생회로(32), 구제 셀 리드 및 라이트 제어회로(34), 스위치들(36-1, 36-2, ..., 36-8, 40-1, 40-2, ..., 40-8), 및 구제 셀들(38-1, 38-2, ..., 38-8)로 구성되어 있다.

도1에 나타낸 반도체 메모리 장치는 일반적인 반도체 메모리 장치의 구성에 불량 셀 어드레스 제어신호 발생회로(30), 구제 셀 인에이블 제어신호 발생회로(32), 구제 셀 리드 및 라이트 제어회로(34), 스위치들(36-1, 26-2, ..., 26-8, 40-1, 40-2, ..., 40-8), 및 구제 셀들(38-1, 38-2, ..., 38-8)을 추가하여 구성되어 있다.

또한, 도1에 나타낸 반도체 메모리 장치는 8개의 데이터를 입출력하기 위한 구성을 나타내는 것으로, 도시하지는 않았지만 데이터 입력신호들(DI1, DI2, ..., DI8)과 데이터 출력신호들(DO1, DO2, ..., DO8)은 공통의 데이터 입출력 핀들을 통하여 입출력된다. 그리고, DIOG1, ..., DIOG8로 표시한 것은 데이터 입출력 라인 그룹들을 나타내고, IOG로 표시한 것은 입출력 라인 그룹을 나타내는 것이다.

도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.

메모리 셀 어레이(10)는 m개의 워드 라인 선택신호들(WL1-m)중의 하나의 신호와 n개의 열 선택 신호들(Y1-n)중의 하나의 신호에 응답하여 8개의 데이터 입출력 라인 그룹들(DIOG1, ..., DIOG8)중의 하나의 그룹으로 데이터를 출력하거나, 하나의 그룹으로부터 데이터를 입력한다. 행 어드레스 디코더(12)는 버퍼된 행 어드레스(PRAj)를 디코딩하여 m개의 워드 라인 선택신호들(WL1-m)을 발생한다. 열 어드레스 디코더(14)는 버퍼된 열 어드레스(PCAi)를 디코딩하여 n개의 열 선택 신호들(Y1-n)을 발생한다. 모드 설정 레지스터(16)는 제어신호(PMRS)에 응답하여 어드레스 입력핀들(미도시)로부터 인가되는 불량 어드레스를 저장하고 불량 어드레스 신호(MRSk)를 발생한다. 어드레스 입력버퍼(18)는 어드레스(Ak)를 입력하고 버퍼하여 버퍼된 행 어드레스(PCAi, PCAiB)와 버퍼된 열 어드레스(PRAj, PRAjB)를 발생한다. 라이트 증폭기들(20-1, 20-2, ..., 20-8)은 입력버퍼들(28-1, 28-2, ..., 28-8)로부터 출력되는 데이터를 증폭하여 입출력 라인 그룹(IOG)으로 출력한다. 입력버퍼들(28-1, 28-2, ..., 28-8)은 입력 데이터(DI1, DI2, ..., DI8)를 버퍼하여 출력한다. 센스 증폭기들(22-1, 22-2, ..., 22-8)은 구제 셀 리드 제어신호(CRE)에 응답하여 입출력 라인 그룹(IOG)의 각 입출력 라인쌍의 전류 차를 증폭하여 출력한다. 센스 증폭기들(22-1, 22-2, ..., 22-8)은 전류 센스 증폭기로서 입출력 라인 그룹(IOG)의 입출력 라인쌍들 각각의 전류 차를 증폭한다. 드라이버들(24-1, 24-2, ..., 24-8)은 센스 증폭기들(22-1, 22-2, ..., 22-8)로부터 출력되는 데이터를 구동한다. 출력버퍼들(26-1, 26-2, ..., 26-8)은 드라이버들(24-1, 24-2, ..., 24-8)로부터 출력되는 데이터를 버퍼하여 출력한다. 스위치들(36-1, 36-2, ..., 36-8)은 구제 셀 리드 제어신호(CRE)에 응답하여 구제 셀들(38-1, 38-2, ..., 38-8)에 저장된 데이터를 출력한다. 스위치들(40-1, 40-2, ..., 40-8)은 입력버퍼들(28-1, 28-2, ..., 28-8)로부터 출력되는 데이터를 구제 셀들(38-1, 38-2, ..., 38-8)로 전송한다. 구제 셀들(38-1, 38-2, ..., 38-8)은 스위치들(40-1, 40-2, ..., 40-8)로부터 전송되는 데이터를 저장한다. 불량 셀 어드레스 제어신호 발생회로(30)는 불량어드레스 신호(MRSi)를 저장하여 불량 셀 어드레스 제어신호들(PCEi, PREj)을 발생한다. 구제 셀 인에이블 제어신호 발생회로(32)는 불량 셀 어드레스 제어신호들(PCEi, PREj)에 응답하여 버퍼된 어드레스가 불량 어드레스이면 구제 셀 인에이블 제어신호(PS)를 발생한다. 구제 셀 리드 및 라이트 제어회로(34)는 다른 제어 명령(CONTi)과 리드 명령(RE)에 응답하여 구제 셀 인에이블 제어신호(PS)를 구제 셀 리드 제어신호(CRE)로 발생하고, 다른 제어 명령(CONTi)과 라이트 명령(WE)에 응답하여 구제 셀 인에이블 제어신호(PS)를 구제 셀 리드 제어신호(CWE)로 발생한다.

즉, 본 발명의 반도체 메모리 장치는 구제 셀들(38-1, 38-2, ..., 38-8)이 센스 증폭기들(22-1, 22-2, ..., 22-8)과 드라이버들(24-1, 24-2, ..., 24-8)사이에 배치된다.

도2는 도1에 나타낸 장치의 불량 셀 어드레스 제어신호 발생회로의 실시예의 회로도로서, 인버터들(I1, I2,, I3, I4), 퓨즈들(F1, F2), NMOS트랜지스터들(N1, N2, N3, N4, N5), 및 PMOS트랜지스터들(P1, P2)로 각각 구성된 불량 셀 어드레스 제어신호(PCE1, ..., PCEi, PRE1, ..., PREj) 발생회로들(42-1, ..., 42-i, 42-(i+1), ..., 42-k)로 구성되어 있다.

도2에 나타낸 불량 셀 어드레스 제어신호(PCE1) 발생회로(42-1)의 동작을 설명하면 다음과 같다.

"하이"레벨의 리셋 신호(RESET)가 인가되면 NMOS트랜지스터들(N2, N5)이 온되어 노드(b)로 "로우"레벨의 신호가 출력된다. 인버터들(I3, I4)은 "로우"레벨의신호를 버퍼하여 "로우"레벨의 불량 셀 어드레스 제어신호(PCE1)를 발생한다. 그리고, 노드(b)의 "로우"레벨의 신호는 PMOS트랜지스터들(P1, P2)과 NMOS트랜지스터들(N3, N4)에 의해서 래치된다. 즉, 초기에 불량 셀 어드레스 제어신호(PCE1)는 "로우"레벨로 유지된다.

"로우"레벨의 리셋 신호(RESET)가 인가되는 상태에서, "하이"레벨의 신호(MRS1)가 인가되면 인버터들(I1, I2)은 "하이"레벨의 신호를 발생한다. 그러면, NMOS트랜지스터(N1)가 온되어 퓨즈(F1)를 통하여 수 mA의 전류가 흐르게 되어 퓨즈(F1)가 컷팅된다. 노드(b)의 "로우"레벨의 신호에 응답하여 PMOS트랜지스터(P2)가 온되어 노드(b)로 "하이"레벨의 신호가 출력된다. 인버터들(I3, I4)은 "하이"레벨의 신호를 버퍼하여 "하이"레벨의 불량 셀 어드레스 제어신호(PCE1)를 발생한다. 노드(b)의 "하이"레벨의 신호는 PMOS트랜지스터들(P1, P2)과 NMOS트랜지스터들(N3, N4)에 의해서 래치되고 유지된다.

반면에 "로우"레벨의 리셋 신호(RESET)가 인가되는 상태에서, "로우"레벨의 신호(MRS1)가 인가되면, 인버터들(I1, I2)은 "로우"레벨의 신호를 발생한다. 그러면, NMOS트랜지스터(N1)가 오프된다. 따라서, 인버터들(I3, I4)은 노드(b)의 "로우"레벨의 신호를 버퍼하여 "로우"레벨의 불량 셀 어드레스 제어신호(PCE1)를 발생한다. 노드(b)의 "로우"레벨의 신호는 PMOS트랜지스터들(P1, P2)과 NMOS트랜지스터들(N3, N4)에 의해서 래치되고 유지된다.

나머지 다른 회로들(..., 42-i, 42-(i+1), ..., 42-k) 각각의 동작은 상술한 회로(42-1)의 동작과 동일하다.

즉, 도2에 나타낸 불량 셀 어드레스 제어신호 발생회로들 각각은 신호(MRSk)가 "하이"레벨이면 "하이"레벨의 불량 셀 어드레스 제어신호들(PCEi, PREj)을 발생하고, 신호(MRSk)가 "로우"레벨이면 "로우"레벨의 불량 셀 어드레스 제어신호들(PCEi, PREj)을 발생한다.

도3는 도1에 나타낸 구제 셀 인에이블 제어신호 발생회로의 실시예의 회로도로서, 인버터(I5), 및 CMOS전송 게이트들(C1, C2)로 각각 구성된 신호(PCAR1, ..., PCARi, PRAR1, ..., PRARj) 발생회로들(44-1, ..., 44-i, 44-(i+1), ..., 44-k), 및 NAND게이트(NA1)과 인버터(I6)로 구성된 논리곱 게이트(46)로 구성되어 있다.

도3에 나타낸 신호(PCAR1) 발생회로(44-1)의 동작을 설명하면 다음과 같다.

"하이"레벨의 불량 셀 어드레스 제어신호(PCE1)에 응답하여 CMOS 전송 게이트(C2)가 온되어 버퍼된 반전 열 어드레스(CA1B)를 신호(PCAR1)로 발생한다. "로우"레벨의 불량 셀 어드레스 제어신호(PCE1)에 응답하여 CMOS전송 게이트(C1)가 온되어 버퍼된 열 어드레스(CA1)를 신호(PCAR1)로 발생한다.

나머지 다른 회로들(..., 44-i, 44-(i+1), ..., 44-k)의 동작은 회로(44-1)의 동작과 동일하다.

NAND게이트(NA1)와 인버터(I6)는 신호들(PCAR1, ..., PCARi, PRAR1, ..., PRARj)이 모두 "하이"레벨이면 논리곱하여 "하이"레벨의 구제 셀 인에이블 제어신호(PS)를 발생한다.

즉, 본 발명의 반도체 메모리 장치의 구제 셀 인에이블 제어신호 발생회로의 동작을 예를 들어 설명하면 다음과 같다.

만일 패키지 상태에서 반도체 메모리 장치에 대한 테스트를 수행함에 의해서 불량 셀의 어드레스가 모두 "0"으로 판단되면, 패키지 상태에서 모드 설정 제어신호(PMRS)를 인가함에 의해서 모드 설정 레지스터(16)로 모두 "1"인 k비트의 어드레스(Ak)를 저장한다. 불량 셀 어드레스 제어신호 발생회로(30)는 모드 설정 레지스터(16)로부터 출력되는 모두 "1"인 k비트의 불량 셀의 어드레스(MRSk)를 저장한다.

정상 동작시에 어드레스 입력버퍼(18)로 모두 "0"인 k비트의 어드레스(Ak)가 인가되면 "로우"레벨의 i비트의 버퍼된 열 어드레스(PCAi)와 j비트의 버퍼된 행 어드레스(PRAi)로 구성된 k(=i+j)비트의 버퍼된 어드레스 , 및 "하이"레벨의 j비트의 버퍼된 반전 열 어드레스(PCAjB)와 j비트의 버퍼된 반전 행 어드레스(PRAjB)로 구성된 k(=i+j)비트의 버퍼된 반전 어드레스를 발생한다.

그러면, 구제 셀 인에이블 제어신호 발생회로(32)는 모두 "1"인 k비트의 불량 셀 어드레스 제어신호들(PCEi, PREj)에 응답하여 "하이"레벨의 k비트의 버퍼된 반전 어드레스를 신호들(PCAR1, ..., PCARi, PRAR1, ..., PRARj)로 발생하고, 논리곱 게이트(46)는 신호들(PCAR1, ..., PCARi, PRAR1, ..., PRARj)을 논리곱하여 "하이"레벨의 신호(PS)를 발생한다.

즉, 신호(PS)가 "하이"레벨인 경우에 불량 셀을 구제 셀로 대체하기 위한 동작이 수행된다.

도4는 도1에 나타낸 구제 셀 인에이블 제어신호 발생회로의 다른 실시예의 회로도로서, NAND게이트들(NA2, NA3, NA4)과 인버터(I7)로 구성된 신호(PCAR1, ..., PCARi, PRAR1, ..., PRARj) 발생회로들(48-1, ..., 48-i, 48-(i+1), ..., 48-k), 및 NAND게이트(NA5)와 인버터(I8)로 구성된 논리곱 게이트(50)로 구성되어 있다.

도4에 나타낸 신호(PCAR1) 발생회로의 동작을 설명하면 다음과 같다.

신호(PCE1)가 "하이"레벨이면 버퍼된 반전 열 어드레스(CA1B)를 반전하여 출력하고, "로우"레벨이면 버퍼된 열 어드레스(CA1B)를 반전하여 출력한다. NAND게이트(NA4)는 NAND게이트들(NA2, NA3)의 출력신호들이 모두 "하이"레벨이면 "로우"레벨의 불량 셀 어드레스 제어신호(PCE1)를 발생하고, 적어도 하나이상의 출력신호가 "로우"레벨이면 "하이"레벨의 불량 셀 어드레스 제어신호(PCE1)를 발생한다.

나머지 다른 회로들(..., 48-i, 48-(i+1), ..., 48-k)의 동작은 회로(48-1)의 동작과 동일하다.

NAND게이트(NA5)와 인버터(I8)는 신호들(PCAR1, ..., PCARi, PRAR1, ..., PRARj)이 모두 "하이"레벨이면 논리곱하여 "하이"레벨의 신호(PS)를 발생한다.

즉, 도4에 나타낸 구제 셀 인에이블 제어신호 발생회로 또한 도3에 나타낸 회로와 동일한 동작을 수행한다.

도5는 도1에 나타낸 구제 셀 제어회로의 실시예의 회로도로서, NAND게이트들(NA6, NA7, NA9), 인버터들(I9, I10, I13), 및 NAND게이트(NA8)와 인버터들(I11, I12)로 구성된 펄스 발생기(52)로 구성되어 있다.

도5에 나타낸 회로의 동작을 설명하면 다음과 같다.

NAND게이트(NA6)와 인버터(I9)는 "하이"레벨의 구제 셀 인에이블 제어신호(PS)가 입력되는 경우에 리드(RE) 및 라이트 명령(WE)을 제외한 "하이"레벨의 다른 제어 명령(CONTi)이 인가되면 "하이"레벨의 신호(PSO)를 발생한다. 다른 제어 명령(CONTi)이란 반도체 메모리 장치의 고유한 데이터 입출력 제어신호를 말한다.

NAND게이트(NA7)와 인버터(I10)는 "하이"레벨의 신호(PSO)가 입력되는 경우에 "하이"레벨의 리드 명령(RE)가 발생되면 "하이"레벨의 구제 셀 리드 제어신호(CRE)를 발생한다.

NAND게이트(NA8)와 인버터들(I11, I12)로 구성된 펄스 발생기(52)는 "하이"레벨의 신호(PSO)를 입력하여 "하이"레벨로 천이한 뒤 소정 시간 후에 "로우"레벨로 천이하는 펄스 출력신호를 발생한다.

NAND게이트(NA9)와 인버터(I13)는 "하이"레벨의 펄스 발생기(52)의 출력신호와 "하이"레벨의 라이트 명령(WE)에 응답하여 "하이"레벨의 구제 셀 라이트 제어신호(CWE)를 발생한다.

도6은 도1에 나타낸 구제 셀들(28-1, 28-2, ..., 28-8) 각각의 실시예의 회로도로서, 인버터들(I14, I15)로 구성된 래치(LA), 및 인버터(I16)로 구성되어 있다.

도6에 나타낸 회로의 동작을 설명하면 다음과 같다.

인버터들(I14, I15)로 구성된 래치(LA)는 입력되는 데이터를 래치한다. 인버터(I16)는 래치(LA)에 래치된 데이터를 반전하여 출력한다.

도7은 도1에 나타낸 스위치들(36-1, 36-2, ..., 36-8) 각각의 실시예의 회로도로서, CMOS전송 게이트(C3)로 구성되어 있다.

도7에 나타낸 회로의 동작을 설명하면 다음과 같다.

CMOS전송 게이트(C3)는 "하이"레벨의 구제 셀 리드 제어신호(CRE)에 응답하여 센스 증폭기로부터 출력되는 데이터를 구제 셀로 전송한다.

도8은 도1에 나타낸 스위치들(40-1, 40-2, ..., 40-8) 각각의 실시예의 회로도로서, CMOS전송 게이트(C4)로 구성되어 있다.

도8에 나타낸 회로의 동작을 설명하면 다음과 같다.

CMOS전송 게이트(C4)는 "하이"레벨의 구제 셀 라이트 제어신호(CWE)에 응답하여 입력버퍼로부터 출력되는 데이터를 구제 셀로 전송한다.

도9는 본 발명의 다른 실시예의 반도체 메모리 장치의 블록도로서, 드라이버들(24-1, 24-2, ..., 24-8)의 출력단과 입력버퍼들(28-1, 28-2, ..., 28-8)의 출력단사이에 스위치들(36-1, 36-2, ..., 36-8), 구제 셀들(38-1, 38-2, ..., 38-8), 및 스위치들(40-1, 40-2, ..., 40-8)이 배치되는 것이 도1에 나타낸 블록도의 구성과 상이하다.

도9에 나타낸 반도체 메모리 장치의 회로 블록들의 구성 및 동작은 도1에 나타낸 반도체 메모리 장치의 회로 블록들의 구성 및 동작과 동일하다.

도1 및 9에 나타낸 본 발명의 반도체 메모리 장치의 블록도에서 센스 증폭기와 드라이버의 구성은 전류 센스 증폭기의 구성을 나타내는 것으로, 도1에서는 전류 센스 증폭기를 구성하는 센스 증폭기와 입력버퍼사이에 구제 셀을 구비하는 것을 나타낸 것이고, 도9에서는 전류 센스 증폭기를 구성하는 드라이버와 입력버퍼사이에 구제 셀을 구비하는 것을 나타낸 것이다.

도1 및 9에 나타낸 본 발명의 반도체 메모리 장치의 블록도로부터 알 수 있듯이, 본 발명의 반도체 메모리 장치는 전류 센스 증폭기를 구성하는 센스 증폭기 또는 드라이버의 뒷단과 입력버퍼사이에 구제 셀을 구비하도록 구성된다.

도10은 본 발명의 또 다른 실시예의 반도체 메모리 장치의 블록도로서, 입출력 라인 그룹(IOG)과 입력버퍼들(28-1, 28-2, ..., 28-8)의 출력단사이에 스위치들(36-1, 36-2, ..., 36-8), 구제 셀들(38-1, 38-2, ..., 38-8), 및 스위치들(40-1, 40-2, ..., 40-8)이 배치되고, 센스 증폭기들(22-1, 22-2, ..., 22-8)과 드라이버들(24-1, 24-2, ..., 24-8)의 구성이 제거되는 것이 도1에 나타낸 블록도의 구성과 상이하다.

도10에 나타낸 반도체 메모리 장치는 메모리 셀 어레이(10)로부터 데이터 입출력 라인 그룹들(DIOG1, ..., DIOG8)로 데이터가 전송될 때 메모리 셀 어레이(10) 내부에 전압 센스 증폭기들(미도시)을 구비하여 데이터 입출력 라인 그룹들(DIOG1, ..., DIOG8)로 증폭된 데이터를 전송하게 된다. 따라서, 이 경우에는 센스 증폭기들(22-1, 22-2, ..., 22-8)과 드라이버들(24-1, 24-2, ..., 24-8)의 구성이 필요하지 않게 되고, 구제 셀 리드 제어신호(CRE)에 응답하여 메모리 셀 어레이(10)내부의 전압 센스 증폭기들(미도시)의 동작을 제어하게 된다.

따라서, 본 발명의 반도체 메모리 장치는 패키지 상태에서의 불량 셀을 구제하기 위하여 구제 셀들을 입출력 라인 그룹(IOG)에 배치하면 됨으로써 레이아웃 면에서 유리하다.

또한, 상술한 실시예의 반도체 메모리 장치는 1비트의 불량을 구제하기 위한회로 구성을 나타낸 것이다. 그러나, 구제 셀들 및 스위치들을 병렬로 추가적으로 연결하고, 스위치들로 인가되는 구제 셀 리드 및 라이트 제어신호를 발생하기 위한 회로 구성을 추가적으로 구성함으로써 2비트이상의 불량을 구제하기 위한 반도체 메모리 장치를 설계할 수 있다.

또한, 상술한 실시예에서는 불량 셀 어드레스 제어신호 발생회로(30)를 구비하여 모드 설정 레지스터(16)로부터 출력되는 신호들(MRSk)에 응답하여 불량 셀 어드레스 제어신호들(PCEi, PCEj)을 프로그램하고 래치하여 출력하도록 구성하였다. 그러나, 불량 셀 어드레스 제어신호 발생회로(30)를 구비하지 않고 모드 설정 레지스터(16)에서 신호들(MRSk)을 래치하여 출력하도록 구성할 수도 있다. 즉, 이 경우에는 반도체 메모리 장치가 불량 셀 어드레스 제어신호 발생회로(30)를 구비하지 않아도 됨으로써 회로 구성이 간단해진다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

따라서, 본 발명의 반도체 메모리 장치는 패키지 상태의 불량 셀들을 구제할 수 있음으로 인해서 수율이 향상될 수 있다.

또한, 본 발명의 반도체 메모리 장치는 입출력 라인 그룹에 구제 셀들을 배치함으로써 레이아웃 면에서 유리하다.

Claims

데이터 입출력 라인 그룹들을 통하여 데이터를 입출력하기 위한 메모리 셀 어레이;

불량 셀 어드레스를 저장하고, 상기 불량 셀 어드레스와 입력 어드레스가 일치하면 구제 셀 인에이블 제어신호를 발생하고, 상기 구제 셀 인에이블 제어신호에 응답하여 리드시에는 구제 셀 리드 제어신호를 발생하고, 라이트시에는 구제 셀 라이트 제어신호를 발생하기 위한 적어도 하나이상의 구제 셀 제어수단;

상기 데이터 입출력 라인 그룹들에 공통 연결된 입출력 라인 그룹에 연결되어 리드시에 상기 메모리 셀 어레이로부터 출력되는 데이터를 증폭하여 출력하고 상기 구제 셀 리드 제어신호에 응답하여 디스에이블되는 센스 증폭 수단; 및

상기 구제 셀 라이트 제어신호에 응답하여 상기 입출력 라인 그룹으로 전송되는 입력 데이터를 저장하고, 리드시에 상기 구제 셀 리드 제어신호에 응답하여 저장된 데이터를 상기 입출력 라인 그룹으로 전송하기 위한 적어도 하나이상의 구제 셀 수단을 구비한 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 센스 증폭 수단은

상기 입출력 라인 그룹을 구성하는 입출력 라인쌍들 각각의 전류 차를 감지하여 증폭하기 위한 전류 증폭 수단; 및

상기 전류 증폭 수단의 출력신호를 구동하기 위한 구동 수단을 구비한 것을특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 구제 셀 수단은

상기 구제 셀 라이트 제어신호에 응답하여 상기 입력 데이터를 전송하기 위한 제1스위칭 수단;

상기 제1스위칭 수단으로부터 인가되는 데이터를 저장하기 위한 구제 셀; 및

상기 구제 셀 리드 제어신호에 응답하여 상기 구제 셀로부터 출력되는 데이터를 전송하기 위한 제2스위칭 수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
제3항에 있어서, 상기 구제 셀은

상기 제1스위칭 수단으로부터 전송되는 데이터를 반전하기 위한 제1인버터;

상기 제1인버터의 출력신호를 반전하여 상기 제1인버터로 전송하기 위한 제2인버터; 및

상기 제1인버터의 출력신호를 반전하여 상기 제2스위칭 수단으로 전송하기 위한 제3인버터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
제3항에 있어서, 상기 제1스위칭 수단은

상기 구제 셀 리드 제어신호에 응답하여 상기 구제 셀에 저장된 신호를 전송하기 위한 제1CMOS전송 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치.
제3항에 있어서, 상기 제2스위칭 수단은

상기 구제 셀 라이트 제어신호에 응답하여 상기 구제 셀로 데이터를 저장하기 위한 제2CMOS전송 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 구제 셀 제어수단은

모드 제어신호에 응답하여 외부로부터 인가되는 상기 불량 셀 어드레스를 저장하기 위한 모드 설정 레지스터;

상기 불량 셀 어드레스를 저장하고 불량 셀 어드레스 제어신호를 발생하기 위한 불량 셀 어드레스 발생수단;

상기 불량 셀 어드레스 제어신호에 응답하여 상기 입력 어드레스가 상기 불량 셀 어드레스이면 상기 구제 셀 인에이블 제어신호를 발생하기 위한 구제 셀 인에이블 제어신호 발생수단; 및

상기 구제 셀 인에이블 제어신호에 응답하여 리드시에 상기 구제 셀 리드 제어신호를 발생하고, 라이트시에 상기 구제 셀 라이트 제어신호를 발생하기 위한 구제 셀 리드 및 라이트 제어수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
제7항에 있어서, 상기 불량 셀 어드레스 제어신호 발생수단은

전원전압에 연결된 일측을 가진 제1퓨즈;

상기 전원전압에 연결된 일측을 가진 제2퓨즈;

상기 불량 셀 어드레스를 버퍼하기 위한 제1버퍼;

상기 제1퓨즈의 타측에 연결된 드레인과 상기 버퍼의 출력신호에 연결된 게이트와 접지전압에 연결된 소스를 가진 제1스위칭 트랜지스터;

상기 제1퓨즈의 타측에 연결된 소스와 제1노드에 연결된 게이트와 제2노드에 연결된 드레인을 가진 제1PMOS트랜지스터;

상기 제2퓨즈의 타측에 연결된 소스와 상기 제2노드에 연결된 게이트와 상기 제1노드에 연결된 드레인을 가진 제2PMOS트랜지스터;

리셋 신호가 인가되는 게이트와 상기 제2노드에 연결된 드레인과 접지전압에 연결된 소스를 가진 제1NMOS트랜지스터;

상기 제1NMOS트랜지스터의 드레인에 연결된 드레인과 상기 제1노드에 연결된 게이트와 접지전압에 연결된 소스를 가진 제2NMOS트랜지스터;

상기 제1노드에 연결된 드레인과 상기 제2노드에 연결된 게이트와 접지전압에 연결된 소스를 가진 제3NMOS트랜지스터;

상기 리셋 신호가 인가되는 게이트와 상기 제1노드에 연결된 드레인과 접지전압에 연결된 소스를 가진 제4NMOS트랜지스터; 및

상기 제1노드의 신호를 버퍼하여 불량 셀 어드레스 제어신호를 출력하기 위한 제2버퍼를 상기 어드레스의 비트들 각각에 대하여 구비한 것을 특징으로 하는 반도체 메모리 장치.
제7항에 있어서, 상기 구제 셀 인에이블 제어신호 발생수단은

상기 불량 셀 어드레스 제어신호에 응답하여 상기 입력 어드레스의 반전된 어드레스를 출력신호로 전송하기 위한 제3CMOS전송 게이트; 및

상기 불량 셀 어드레스 제어신호의 반전된 신호에 응답하여 상기 입력 어드레스를 상기 출력신호로 전송하기 위한 제4CMOS전송 게이트를 구비한 상기 어드레스의 비트들 각각에 구비된 신호 발생수단들; 및

상기 신호 발생수단들로부터 출력되는 신호들을 논리곱함에 의해서 상기 구제 셀 인에이블 제어신호를 발생하기 위한 논리곱 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치.
제7항에 있어서, 상기 구제 셀 인에이블 제어신호 발생수단은

상기 불량 셀 어드레스 제어신호에 응답하여 상기 입력 어드레스의 반전 어드레스를 출력하기 위한 제1NAND게이트;

상기 불량 셀 어드레스 제어신호의 반전된 신호에 응답하여 상기 입력 어드레스를 출력하기 위한 제2NAND게이트;

상기 제1 및 2NAND게이트들의 출력신호들을 비논리곱하여 출력신호를 발생하기 위한 제3NAND게이트를 구비한 상기 어드레스의 비트들 각각에 구비된 신호 발생수단들; 및

상기 신호 발생수단들로부터 출력되는 신호들을 논리곱함에 의해서 상기 구제 셀 인에이블 제어신호를 발생하기 위한 논리곱 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치.
제7항에 있어서, 상기 구제 셀 리드 및 라이트 제어수단은

리드시에 상기 구제 셀 인에이블 제어신호와 제어 명령을 논리곱한 신호를 상기 구제 셀 리드 제어신호로 발생하기 위한 구제 셀 리드 제어신호 발생수단;

상기 구제 셀 인에이블 제어신호와 상기 제어 명령을 논리곱한 신호를 입력하여 소정의 펄스폭을 가진 펄스 신호를 발생하기 위한 펄스 발생수단; 및

라이트시에 상기 펄스 발생수단의 출력신호를 상기 구제 셀 라이트 제어신호로 발생하기 위한 구제 셀 라이트 제어신호 발생수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 구제 셀 제어수단은

모드 제어신호에 응답하여 외부로부터 인가되는 상기 불량 셀 어드레스를 저장하고 불량 셀 어드레스 제어신호로 출력하기 위한 모드 설정 레지스터;

상기 불량 셀 어드레스 제어신호에 응답하여 상기 입력 어드레스가 상기 불량 셀 어드레스이면 상기 구제 셀 인에이블 제어신호를 발생하기 위한 구제 셀 인에이블 제어신호 발생수단; 및

상기 구제 셀 인에이블 제어신호에 응답하여 리드시에 상기 구제 셀 리드 제어신호를 발생하고, 라이트시에 상기 구제 셀 라이트 제어신호를 발생하기 위한 구제 셀 리드 및 라이트 제어수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
제12항에 있어서, 상기 구제 셀 인에이블 제어신호 발생수단은

상기 불량 셀 어드레스 제어신호에 응답하여 상기 입력 어드레스의 반전된 어드레스를 출력신호로 전송하기 위한 제3CMOS전송 게이트; 및

상기 불량 셀 어드레스 제어신호의 반전된 신호에 응답하여 상기 입력 어드레스를 상기 출력신호로 전송하기 위한 제4CMOS전송 게이트를 구비한 상기 어드레스의 비트들 각각에 구비된 신호 발생수단들; 및

상기 신호 발생수단들로부터 출력되는 신호들을 논리곱함에 의해서 상기 구제 셀 인에이블 제어신호를 발생하기 위한 논리곱 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치.
제12항에 있어서, 상기 구제 셀 인에이블 제어신호 발생수단은

상기 불량 셀 어드레스 제어신호에 응답하여 상기 입력 어드레스의 반전 어드레스를 출력하기 위한 제1NAND게이트;

상기 불량 셀 어드레스 제어신호의 반전된 신호에 응답하여 상기 입력 어드레스를 출력하기 위한 제2NAND게이트;

상기 제1 및 2NAND게이트들의 출력신호들을 비논리곱하여 출력신호를 발생하기 위한 제3NAND게이트를 구비한 상기 어드레스의 비트들 각각에 구비된 신호 발생수단들; 및

상기 신호 발생수단들로부터 출력되는 신호들을 논리곱함에 의해서 상기 구제 셀 인에이블 제어신호를 발생하기 위한 논리곱 게이트를 구비한 것을 특징으로하는 반도체 메모리 장치.
제12항에 있어서, 상기 구제 셀 리드 및 라이트 제어수단은

리드시에 상기 구제 셀 인에이블 제어신호와 제어 명령을 논리곱한 신호를 상기 구제 셀 리드 제어신호로 발생하기 위한 구제 셀 리드 제어신호 발생수단;

상기 구제 셀 인에이블 제어신호와 상기 제어 명령을 논리곱한 신호를 입력하여 소정의 펄스폭을 가진 펄스 신호를 발생하기 위한 펄스 발생수단; 및

라이트시에 상기 펄스 발생수단의 출력신호를 상기 구제 셀 라이트 제어신호로 발생하기 위한 구제 셀 라이트 제어신호 발생수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
데이터 입출력 라인 그룹들을 통하여 데이터를 입출력하기 위한 메모리 셀 어레이;

불량 셀 어드레스를 저장하고, 상기 불량 셀 어드레스와 입력 어드레스가 일치하면 구제 셀 인에이블 제어신호를 발생하고, 상기 구제 셀 인에이블 제어신호에 응답하여 리드시에는 구제 셀 리드 제어신호를 발생하고, 라이트시에는 구제 셀 라이트 제어신호를 발생하기 위한 적어도 하나이상의 구제 셀 제어수단;

리드시에 상기 데이터 입출력 라인 그룹들을 통하여 전송되는 데이터를 증폭하여 상기 데이터 입출력 라인 그룹들에 공통 연결된 입출력 라인 그룹으로 전송하고, 상기 구제 셀 리드 제어신호에 응답하여 디스에이블되는 센스 증폭수단; 및

상기 구제 셀 라이트 제어신호에 응답하여 상기 입출력 라인 그룹으로 전송되는 입력 데이터를 저장하고, 상기 구제 셀 리드 제어신호에 응답하여 저장된 데이터를 상기 입출력 라인 그룹으로 전송하기 위한 적어도 하나이상의 구제 셀 수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
제16항에 있어서, 상기 센스 증폭 수단은

상기 데이터 입출력 라인 그룹들을 통하여 전송되는 데이터의 전압 차를 감지하여 증폭하는 것을 특징으로 하는 반도체 메모리 장치.
제16항에 있어서, 상기 구제 셀 수단은

상기 구제 셀 라이트 제어신호에 응답하여 상기 입력 데이터를 전송하기 위한 제1스위칭 수단;

상기 제1스위칭 수단으로부터 인가되는 데이터를 저장하기 위한 구제 셀; 및

상기 구제 셀 리드 제어신호에 응답하여 상기 구제 셀에 저장된 데이터를 전송하기 위한 제2스위칭 수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
제18항에 있어서, 상기 구제 셀은

상기 제1스위칭 수단으로부터 전송되는 데이터를 반전하기 위한 제1인버터;

상기 제1인버터의 출력신호를 반전하여 상기 제1인버터로 전송하기 위한 제2인버터; 및

상기 제1인버터의 출력신호를 반전하여 상기 제2스위칭 수단으로 전송하기 위한 제3인버터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
제18항에 있어서, 상기 제1스위칭 수단은

상기 구제 셀 리드 제어신호에 응답하여 상기 구제 셀에 저장된 신호를 전송하기 위한 제1CMOS전송 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치.
제18항에 있어서, 상기 제2스위칭 수단은

상기 구제 셀 라이트 제어신호에 응답하여 상기 구제 셀로 데이터를 저장하기 위한 제2CMOS전송 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치.
제16항에 있어서, 상기 구제 셀 제어수단은

모드 제어신호에 응답하여 외부로부터 인가되는 상기 불량 셀 어드레스를 저장하기 위한 모드 설정 레지스터;

상기 불량 셀 어드레스를 저장하여 불량 셀 어드레스 제어신호를 발생하기 위한 불량 셀 어드레스 제어신호 발생수단;

상기 불량 셀 어드레스 제어신호에 응답하여 상기 입력 어드레스가 상기 불량 셀 어드레스이면 상기 구제 셀 인에이블 제어신호를 발생하기 위한 구제 셀 인에이블 제어신호 발생수단; 및

상기 구제 셀 인에이블 제어신호에 응답하여 리드시에 상기 구제 셀 리드 제어신호를 발생하고, 라이트시에 상기 구제 셀 라이트 제어신호를 발생하기 위한 구제 셀 리드 및 라이트 제어수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
제22항에 있어서, 상기 불량 셀 어드레스 제어신호 발생수단은

전원전압에 연결된 일측을 가진 제1퓨즈;

상기 전원전압에 연결된 일측을 가진 제2퓨즈;

상기 불량 셀 어드레스를 버퍼하기 위한 제1버퍼;

상기 제1퓨즈의 타측에 연결된 드레인과 상기 버퍼의 출력신호에 연결된 게이트와 접지전압에 연결된 소스를 가진 제1스위칭 트랜지스터;

상기 제1퓨즈의 타측에 연결된 소스와 제1노드에 연결된 게이트와 제2노드에 연결된 드레인을 가진 제1PMOS트랜지스터;

상기 제2퓨즈의 타측에 연결된 소스와 상기 제2노드에 연결된 게이트와 상기 제1노드에 연결된 드레인을 가진 제2PMOS트랜지스터;

리셋 신호가 인가되는 게이트와 상기 제2노드에 연결된 드레인과 접지전압에 연결된 소스를 가진 제1NMOS트랜지스터;

상기 제1NMOS트랜지스터의 드레인에 연결된 드레인과 상기 제1노드에 연결된 게이트와 접지전압에 연결된 소스를 가진 제2NMOS트랜지스터;

상기 제1노드에 연결된 드레인과 상기 제2노드에 연결된 게이트와 접지전압에 연결된 소스를 가진 제3NMOS트랜지스터;

상기 리셋 신호가 인가되는 게이트와 상기 제1노드에 연결된 드레인과 접지전압에 연결된 소스를 가진 제4NMOS트랜지스터; 및

상기 제1노드의 신호를 버퍼하여 불량 셀 어드레스 제어신호를 출력하기 위한 제2버퍼를 상기 어드레스의 비트들 각각에 대하여 구비한 것을 특징으로 하는 반도체 메모리 장치.
제22항에 있어서, 상기 구제 셀 인에이블 제어신호 발생수단은

상기 불량 셀 어드레스 제어신호에 응답하여 상기 입력 어드레스의 반전된 어드레스를 출력신호로 전송하기 위한 제3CMOS전송 게이트; 및

상기 불량 셀 어드레스 제어신호의 반전된 신호에 응답하여 상기 입력 어드레스를 상기 출력신호로 전송하기 위한 제4CMOS전송 게이트를 구비한 상기 어드레스의 비트들 각각에 구비된 신호 발생수단들; 및

상기 신호 발생수단들로부터 출력되는 신호들을 논리곱함에 의해서 상기 구제 셀 인에이블 제어신호를 발생하기 위한 논리곱 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치.
제22항에 있어서, 상기 구제 셀 인에이블 제어신호 발생수단은

상기 불량 셀 어드레스 제어신호에 응답하여 상기 입력 어드레스의 반전 어드레스를 출력하기 위한 제1NAND게이트;

상기 불량 셀 어드레스 제어신호의 반전된 신호에 응답하여 상기 입력 어드레스를 출력하기 위한 제2NAND게이트;

상기 제1 및 2NAND게이트들의 출력신호들을 비논리곱하여 출력신호를 발생하기 위한 제3NAND게이트를 구비한 상기 어드레스의 비트들 각각에 구비된 신호 발생수단들; 및

상기 신호 발생수단들로부터 출력되는 신호들을 논리곱함에 의해서 상기 구제 셀 인에이블 제어신호를 발생하기 위한 논리곱 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치.
제22항에 있어서, 상기 구제 셀 리드 및 라이트 제어수단은

리드시에 상기 구제 셀 인에이블 제어신호와 제어 명령을 논리곱한 신호를 상기 구제 셀 리드 제어신호로 발생하기 위한 구제 셀 리드 제어신호 발생수단;

상기 구제 셀 인에이블 제어신호와 상기 제어 명령을 논리곱한 신호를 입력하여 소정의 펄스폭을 가진 펄스 신호를 발생하기 위한 펄스 발생수단; 및

라이트시에 상기 펄스 발생수단의 출력신호를 상기 구제 셀 라이트 제어신호로 발생하기 위한 구제 셀 라이트 제어신호 발생수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
제16항에 있어서, 상기 구제 셀 제어수단은

모드 제어신호에 응답하여 외부로부터 인가되는 상기 불량 셀 어드레스를 저장하고 불량 셀 어드레스 제어신호로 출력하기 위한 모드 설정 레지스터;

상기 불량 셀 어드레스 제어신호에 응답하여 상기 입력 어드레스가 상기 불량 셀 어드레스이면 상기 구제 셀 인에이블 제어신호를 발생하기 위한 구제 셀 인에이블 제어신호 발생수단; 및

상기 구제 셀 인에이블 제어신호에 응답하여 리드시에 상기 구제 셀 리드 제어신호를 발생하고, 라이트시에 상기 구제 셀 라이트 제어신호를 발생하기 위한 구제 셀 리드 및 라이트 제어수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
제27항에 있어서, 상기 구제 셀 인에이블 제어신호 발생수단은

상기 불량 셀 어드레스 제어신호에 응답하여 상기 입력 어드레스의 반전된 어드레스를 출력신호로 전송하기 위한 제3CMOS전송 게이트; 및

상기 불량 셀 어드레스 제어신호의 반전된 신호에 응답하여 상기 입력 어드레스를 상기 출력신호로 전송하기 위한 제4CMOS전송 게이트를 구비한 상기 어드레스의 비트들 각각에 구비된 신호 발생수단들; 및

상기 신호 발생수단들로부터 출력되는 신호들을 논리곱함에 의해서 상기 구제 셀 인에이블 제어신호를 발생하기 위한 논리곱 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치.
제27항에 있어서, 상기 구제 셀 인에이블 제어신호 발생수단은

상기 불량 셀 어드레스 제어신호에 응답하여 상기 입력 어드레스의 반전 어드레스를 출력하기 위한 제1NAND게이트;

상기 불량 셀 어드레스 제어신호의 반전된 신호에 응답하여 상기 입력 어드레스를 출력하기 위한 제2NAND게이트;

상기 제1 및 2NAND게이트들의 출력신호들을 비논리곱하여 출력신호를 발생하기 위한 제3NAND게이트를 구비한 상기 어드레스의 비트들 각각에 구비된 신호 발생수단들; 및

상기 신호 발생수단들로부터 출력되는 신호들을 논리곱함에 의해서 상기 구제 셀 인에이블 제어신호를 발생하기 위한 논리곱 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치.
제27항에 있어서, 상기 구제 셀 리드 및 라이트 제어수단은

리드시에 상기 구제 셀 인에이블 제어신호와 제어 명령을 논리곱한 신호를 상기 구제 셀 리드 제어신호로 발생하기 위한 구제 셀 리드 제어신호 발생수단;

상기 구제 셀 인에이블 제어신호와 상기 제어 명령을 논리곱한 신호를 입력하여 소정의 펄스폭을 가진 펄스 신호를 발생하기 위한 펄스 발생수단; 및

라이트시에 상기 펄스 발생수단의 출력신호를 상기 구제 셀 라이트 제어신호로 발생하기 위한 구제 셀 라이트 제어신호 발생수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
데이터 입출력 라인 그룹들을 통하여 데이터를 입출력하기 위한 메모리 셀 어레이; 및

상기 데이터 입출력 라인 그룹들에 공통 연결된 입출력 라인 그룹을 구비한반도체 메모리 장치의 구제 방법에 있어서,

모드 제어신호에 응답하여 불량 셀 어드레스를 저장하는 제1단계;

입력 어드레스가 상기 불량 어드레스와 일치하면 구제 셀 인에이블 제어신호를 발생하는 제2단계;

상기 구제 셀 인에이블 제어신호에 응답하여 리드시에는 상기 구제 셀 리드 제어신호를 발생하고, 라이트시에는 상기 구제 셀 라이트 제어신호를 발생하는 제3단계; 및

리드시에 상기 구제 셀 리드 제어신호에 응답하여 상기 구제 셀 수단에 저장된 데이터를 상기 입출력 라인 그룹으로 출력하고, 라이트시에 상기 구제 셀 라이트 제어신호에 응답하여 상기 구제 셀 수단으로 입력 데이터를 저장하는 제4단계를 구비한 것을 특징으로 하는 반도체 메모리 장치의 구제 방법.
제31항에 있어서, 상기 제4단계는

상기 구제 셀 수단에 저장된 데이터가 상기 입출력 라인 그룹으로 전송되는 경우에 상기 메모리 셀 어레이에 저장된 데이터가 상기 입출력 라인 그룹으로 전송되는 것을 차단하는 것을 특징으로 하는 반도체 메모리 장치의 구제 방법.
제31항에 있어서, 상기 제4단계는

상기 구제 셀 수단으로 입력 데이터가 저장되는 경우에 상기 메모리 셀 어레이로도 데이터가 전송되는 것을 특징으로 하는 반도체 메모리 장치의 구제 방법.