JPH056699A - スタテイツク型ランダムアクセスメモリ装置 - Google Patents

スタテイツク型ランダムアクセスメモリ装置

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JPH056699A
JPH056699A JP3183103A JP18310391A JPH056699A JP H056699 A JPH056699 A JP H056699A JP 3183103 A JP3183103 A JP 3183103A JP 18310391 A JP18310391 A JP 18310391A JP H056699 A JPH056699 A JP H056699A
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Abstract

(57)【要約】 【目的】 本発明の目的はスタティック型ランダムアク
セスメモリ装置のテスト時間を短縮することである。 【構成】 テストモード設定回路16はテストモードに
なると複数の書き込み回路13と複数のセンスアンプ1
2を活性化する。したがって、入力回路14から出力さ
れる入力データは書き込み回路13により複数のメモリ
セルに同時に書き込まれる。メモリセルから読み出され
た複数のデータはセンスアンプ12からテストモード切
換回路/出力回路15に送られ、テストモード切換回路
は複数データの一致を判断し、その結果により出力回路
がデータ端子DOUTを論理“1”、論理“0”またはハ
イインピーダンスとする。 【効果】 複数のメモリセルが同時にチェックされるの
で、テスト時間が短縮される。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はスタティック型ランダム
アクセスメモリ装置に関し、特に、読み出し時のテスト
モード切換回路に関する。
【0002】
【従来の技術】従来の1ビット出力のスタティック型ラ
ンダムアクセスメモリ装置を図4に示す。図4におい
て、41はメモリセルアレイであり、メモリセルアレイ
41は複数41a〜41bに分割されており、また1つの
メモリセルアレイは、4つのセクション1〜4に分割さ
れている。42はセンスアンプであり、43は書き込み
バッファである。
【0003】44は入力回路であり、この入力回路44
は図6に示すようにNOR回路61及びインバータ回路
I61〜I617で構成されている。
【0004】45は出力回路であり、出力回路45は図
5に示すようにトランスファーゲートTR61〜TR64と
出力バッファ部BF50とを備えている。トランスファー
ゲートTR61〜TR64はNMOSトランジスタQ51、P
MOSトランジスタQ52、インバータ回路I51と、NM
OSトランジスタQ55、PMOSトランジスタQ54、イ
ンバータ回路I52と、NMOSトランジスタQ55、PM
OSトランジスタQ56、インバータ回路I53とNMOS
トランジスタ57、PMOSトランジスタQ58、インバー
タ回路I54でそれぞれ構成されており、トランスファー
ゲートTR61〜TR64と出力バッファ部BF50とはイン
バータ回路I56で接続されている。出力バッファ部BF
50は、インバータ回路I57〜I59とNOR回路51とNA
ND回路52とPMOSトランジスタQ59とNMOSトラ
ンジスタQ510で構成されている。
【0005】信号線RB1〜RB4は読み出しデータバス
線であり、各セクションのセンスアンプ42と接続され
ており、出力回路45へ入力されている。信号線WB1
〜WB4,WBB1〜WBB4は入力回路44の出力信号
(書き込みデータバス線)であり、各セクションの書き
込みバッファ43へそれぞれ接続されている。
【0006】次に従来例の半導体メモリ装置の動作につ
いて説明する。書き込み時は外部入力信号DINは入力回
路44によってバッファされ、入力バッファ44は書き
込みデータバス線WB1〜WB4,WBB1〜WBB4へ書
き込みデータを転送する。さらに書き込みバッファ43
群のうち選択されたアドレスに対応する書き込みバッフ
ァ43が1台選択され、メモリセルへデータの書き込み
を行う。
【0007】次に半導体メモリ装置の読み出し動作につ
いて説明する。読み出し時はセンスアンプ42群のうち
選択されたメモリセルに対応するセンスアンプ42が選
択され、メモリセルからのデータを増幅し、例えばメモ
リセルアレイ41aのセクション1内のメモリセルが選
択された場合は、読み出しデータバス線RB1のデータ
を転送し、更に出力回路45のデータへ伝達を行う。さ
らに出力回路45においてトランスファーゲート制御信
号φ1(オーハ゛ーライン)〜φ4(オーハ゛ーライン)のうち、φ1(オーハ゛ーライ
ン)がロウレベル、φ2(オーハ゛ーライン)〜φ4(オーハ゛ーライン)がハイ
レベルとなる。したがって、NMOSトランジスタQ5
1、PMOSトランジスタQ52、インバータ回路I51で
構成されるトランスファーゲートTR61が導通状態とな
り、NMOSトランジスタQ53、PMOSトランジスタ
Q54、インバータ回路I52;NMOSトランジスタQ5
5、PMOSトランジスタQ56、インバータ回路I53;
NMOSトランジスタQ57、PMOSトランジスタQ5
8、インバータ回路I54で各々構成されるトランスファ
ーゲートTR62〜TR64は非導通状態となる。その結
果、読み出しデータバス線RB1のデータのみが節点N5
1へ転送される。更に、節点N51のレベルは、インバー
タ回路I56及び出力バッファ部3でバッファされ、出力
信号ピンDOUTへ読み出しデータを出力する。
【0008】
【発明が解決しようとする課題】前述した従来のスタテ
ィック型ランダムアクセスメモリ装置では、1ビットず
つ書き込みと読み出しをしているので、メモリ容量が1
メガ、4メガ、16メガビットと増大するに伴い、メモ
リテストシステムにおけるテスト時間が増大するという
欠点がある。
【0009】例えば、サイクル時間1マイクロ秒で4メ
ガビットのメモリセルを順次読み出し動作するだけで
も、1×10-6×4×106=4(秒)を要する。実際
のテストにおいてはこの種のテストを電圧条件などを変
えて多数回数行ったり、さらに複雑なテストが行われる
ので、全テスト時間は数100秒に及び、テストに要す
るコストが著しく大きくなるという問題点があった。
【0010】
【課題を解決するための手段】本発明の要旨は複数のメ
モリセルブロックと、該複数のメモリセルブロックにデ
ータをそれぞれ書き込む複数の書き込み回路と、上記複
数のメモリブロックから読み出されたデータをそれぞれ
増幅する複数のセンスアンプと、通常モード時には入力
データを上記複数の書き込み回路のいずれかによりメモ
リセルブロックに供給させる入力回路と、通常モード時
には上記センスアンプから供給される読み出されたデー
タのいずれかを出力する出力回路とを備えたスタティッ
ク型ランダムアクセスメモリ装置において、テストモー
ド時に上記書き込み回路のうちの複数の書き込み回路と
上記のセンスアンプのうちの複数のセンスアンプを活性
化するテストモード設定回路と、テストモード時に活性
化された複数のセンスアンプから供給されたデータの論
理を求め出力回路に不良メモリセルの有無を表示させる
テストモード切換回路とを備えたことである。
【0011】
【発明の作用】テストモード時にテストモード設定回路
が複数の書き込み回路と複数のセンスアンプを活性化す
る入力回路から供給される入力データは活性化された複
数の書き込み回路により複数のメモリセルブロックに書
き込まれる。読み出された複数のデータはテストモード
切換回路で論理をとられ、出力回路が不良ビットの有無
を表示する。
【0012】
【実施例】次に本発明の実施例について図面を参照して
説明する。図1は本発明のスタティック型ランダムアク
セスメモリ装置の構成図である。図1において11はメ
モリセルアレイであり、従来例と同様に複数ブロック1
1a〜11bに分割されており、更に各ブロック11a,
11bは4つのセクションS1〜S4に分割されている。
【0013】12は各セクションS1〜S4毎に設けられ
たセンスアンプであり、13は各セクションS1〜S4毎
に設けられた書き込みバッファである。14は入力回
路、15はテストモード切換/出力回路、16はテスト
モード設定回路である。またRB1〜RB4は読み出しデ
ータバス線であり、テストモード切換回路/出力回路1
5へ入力される。WB1〜WB4,WBB1〜WBB4は書
き込みデータバス線であり、書き込みバッファ13へそ
れぞれ入力される。信号φTはテストモードイネーブル
信号であり、センスアンプ12,書き込みバッファ1
3,テストモード切換回路/出力回路15へ入力され
る。
【0014】図2はテストモード切換回路/出力回路1
5の詳細を示しており、トランスファーゲートTR1〜
TR4と、インバータI25,I216,I217と、テストモ
ード切換回路TMと、バッファ回路BF1とで構成され
ている。トランスファーゲートTR1〜TR4はNMOS
トランジスタQ21、PMOSトランジスタQ22、インバ
ータ回路I21と、NMOSトランジスタQ23、PMOS
トランジスタQ24、インバータ回路I22と、NMOSト
ランジスタQ25、PMOSトランジスタQ26、インバー
タ回路I23と、NMOSトランジスタQ27、PMOSト
ランジスタQ28、インバータ回路I24とでそれぞれ構成
されている。インバータ回路I216,I217はフリップフ
ロップを構成している。
【0015】テストモード切換回路TMはPMOSトラ
ンジスタQ29、NMOSトランジスタQ210、インバー
タ回路I26で構成されるトランスファーゲートTR5と
PMOSトランジスタQ211、NMOSトランジスタQ2
12、インバータ回路I27で構成されるトランスファーゲ
ートTR6と、PMOSトランジスタQ213、NMOSト
ランジスタQ214、インバータ回路I28で構成されるト
ランスファーゲートTR7と、インバータ回路I29,I2
10,I211,I215と、NAND回路21,23,25,
26と、NOR回路22,24とで構成されている。
【0016】バッファ回路BF1はインバータ回路I21
2,I213,I214と、NOR回路17と、NAND回路
18と、PMOSトランジスタQ215と、NMOSトラ
ンジスタQ216で構成されている。本実施例では、トラ
ンスファーゲートTR5が第1トランスファーゲート
を、トランスファーゲートTR6,TR7が第2トランス
ファーゲートを、NANDゲート21,23,25,2
6、NORゲート22,24、インバータI29,I21
0,I211,I215が一致回路を構成する。
【0017】次に本実施例の動作について説明する。ま
ず通常動作について説明する。通常動作時はテストモー
ド設定回路16の出力信号φT(テストモードイネーブ
ル信号)はロウレベルとなっている。
【0018】書き込み時は外部入力信号DINの信号を入
力回路14(図6参照)によってバッファし、書き込み
データバス線WB1〜WB4,WBB1〜WBB4へ書き込
みデータを転送する。更に書き込みバッファ13群のう
ち、選択されたアドレスに対応する書き込みバッファ1
3が1台選択され、メモリセルへデータの書き込みを行
う。
【0019】読み出し時は、センスアンプ12群のうち
選択されたメモリセルに対応するセンスアンプ12が選
択されメモリセルからのデータを増幅し例えばメモリセ
ルアレイ11のセクション1内のメモリセルが選択され
た場合は、読み出しデータバス線RB1のデータを転送
し、テストモード切換回路及び出力回路15へデータの
伝達を行う。更に、テストモード切換回路/出力回路1
5(図2参照)において、トランスファーゲート制御信
号φ1(オーハ゛ーライン)〜φ4(オーハ゛ーライン)のうち、φ1(オーハ゛ーライ
ン)がロウレベル、φ2(オーハ゛ーライン)〜φ4(オーハ゛ーライン)がハイ
レベルとなり、トランスファーゲートTR1が導通状
態、トランスファーゲートTR2〜TR4が非導通状態と
なり、読み出しデータバス線RB1のデータのみが節点
N21へ転送される。
【0020】ここでテストモードイネーブル信号φTは
ロウレベルなのでトランスファーゲートTR5は導通状
態、トランスファーゲートTR6は、テストモードイネ
ーブル信号φTが入力されるNAND回路23の出力が
ハイレベルとなるので非導通状態、トランスファーゲー
トTR7は、テストモードイネーブル信号φTのレベルを
インバータ回路I211で反転させた信号が入力されるN
OR回路24の出力がロウレベルなので非導通状態とな
り、節点N22へは節点N21のレベルをインバータ回路I
25で反転させたレベルが伝達される。さらに節点N22の
レベルは出力バッファ部BF1によってバッファされ、
出力信号端子DOUTへ読み出しデータを出力する。
【0021】次にテストモード時の動作について説明す
る。テストモード動作時はテストモード設定回路16の
出力信号φT(テストモードイネーブル信号)はハイレ
ベルとなる。これにより書き込み時及び読み出し時にお
いて、書き込みバッファ13及びセンスアンプ12は各
セクションに対応するものが、4台同時に選択されるよ
うになる。
【0022】すなわち、書き込み時は外部入力信号DIN
の信号を入力回路14(図6)によってバッファし、書
き込みデータバス線WB1〜WB4,WBB1〜WBB4へ
書き込みデータを転送する。さらに書き込みバッファ1
3群のうち選択されたアドレスに対応する書き込みバッ
ファ13が4台選択され、4ビットのメモリセルへ同一
データの書き込みを行う。
【0023】読み出し時は、センスアンプ12群のうち
選択されたメモリセルに対応するセンスアンプ12が4
台選択され、それぞれのメモリセルからのデータを増幅
し、読み出しデータバス線RB1〜RB4へデータの転送
し、テストモード切換回路/出力回路15へデータの伝
達を行う。さらにテストモード切換回路/出力回路15
(図2)において、トランスファーゲート制御信号φ1
(オーハ゛ーライン)〜φ4(オーハ゛ーライン)はテストモード動作時は同
時に動作するように設定されており、制御信号φ1(オーハ゛
ーライン)〜φ4(オーハ゛ーライン)はすべてハイレベルとなる。これ
によりトランスファーゲートTR1〜TR4がすべて非導
通状態となる。節点N21は、インバータ回路I216及び
I217で構成されるフリップフロップによりフローティ
ングを防止される。またテストモードイネーブル信号φ
Tはハイレベルなので、トランスファーゲートTR5は非
導通状態となる。
【0024】この状態において、まずメモリセルからの
読み出しデータがロウレベルの場合について説明する。
メモリセルからの読み出しデータがロウレベルの場合、
読み出しデータバス線RB1〜RB4はすべてロウレベル
であり、これによりNAND回路21の出力はハイレベ
ルとなり、インバータ回路I29の出力はロウレベル、N
AND回路23の出力はハイレベルとなり、トランスフ
ァーゲートTR6は非導通状態となる。また、NOR回
路22の出力は、その入力がすべてロウレベルなのでハ
イレベルとなり、インバータ回路I210の出力はロウレ
ベル、インバータ回路I211の出力はテストモードイネ
ーブル信号φTがハイレベルなのでロウレベルとなって
おり、NOR回路24の出力はハイレベルとなり、トラ
ンスファーゲートTR7は導通状態となる。これにより
節点N22にはNOR回路22の出力レベル(ハイレベ
ル)が伝達され、出力バッファ部BF1により出力信号
DOUTにはロウレベルが出力される。
【0025】次にメモリセルからの読み出しデータがハ
イレベルの場合について説明する。メモリセルからの読
み出しデータがハイレベルの場合、読み出しデータバス
線RB1〜RB4はすべてハイレベルであり、これにより
NOR回路22の出力はロウレベルとなり、インバータ
回路I210の出力はハイレベル、NOR回路24の出力
はロウレベルとなるので、トランスファーゲートTR7
は非導通状態となる。またNAND回路21の出力はそ
の入力がすべてハイレベルであるのでロウレベルとな
り、インバータ回路I29の出力はハイレベル、テストモ
ードイネーブル信号φTはハイレベルとなっているの
で、NAND回路23の出力はロウレベルとなり、トラ
ンスファーゲートTR6は導通状態となる。これにより
節点N22にはNAND回路21の出力レベル(ロウレ
ベル)が伝達され、出力バッファ部BF1により出力信
号端子DOUTにはハイレベルが出力される。
【0026】次に4ビットのメモリセルの読み出しデー
タのうち例えば1ビットのメモリセルのデータが逆デー
タの場合(すなわち、4ビットのメモリセルのうちの1
ビットに欠陥が存在する)の動作について説明する。読
み出しデータバス線RB1〜RB4において逆データが存
在するので、NAND回路21の出力はハイレベルとな
り、インバータ回路I29の出力はロウレベル、NAND
回路23の出力はハイレベルとなり、トランスファーゲ
ートTR6は非導通状態となる。また、NOR回路22
の出力はロウレベルとなり、インバータ回路I210の出
力はハイレベル、NOR回路24の出力はロウレベルと
なり、トランスファーゲートTR7は非導通状態とな
る。さらにNAND回路25の出力はNAND回路21
の出力がハイレベル、インバータ回路I210の出力はハ
イレベルなので、ロウレベルとなりNAND回路26の
出力はハイレベルとなる。これにより出力バッファ部B
F1のNOR回路27の出力はロウレベル、インバータ
回路I213の出力はハイレベルとなり、PMOSトラン
ジスタQ215は非導通状態となる。また、インバータ回
路I212の出力はロウレベルとなり、NAND回路28
の出力はハイレベル、インバータ回路I214の出力はロ
ウレベルとなり、NMOSトランジスタQ216は非導通
状態となる。これにより出力信号端子DOUTはハイイン
ピーダンス状態となる。
【0027】なお、4ビットのメモリセルすべてに欠陥
があり、そのデータがすべてハイレベル固定の場合ある
いはロウレベル固定の場合においては、動作については
前述した通りであるが、書き込みデータと逆データが出
力信号端子DOUTへ出力されるため容易に不良の判定は
可能である。
【0028】図3は本発明の第2実施例を示す。テスト
モード切換回路/出力回路であり、第1実施例との相違
点はテストモード切換回路TMにおいて、PMOSトラ
ンジスタQ311及びNMOSトランジスタQ312及びイン
バータ回路I37で構成されるトランスファーゲートTR
16の制御をNOR回路33で行っている点である。動作
原理については前述した第1実施例と同様であり、説明
は省略する。
【0029】
【発明の効果】以上説明したように本発明は、テストモ
ード時に複数のメモリセル同時に同一データを書き込
み、読み出し時はその複数のメモリセルのデータの論理
をとってデータ出力ピンへ出力するので、スタティック
型ランダムアクセスメモリ装置のテスト時間を短縮でき
るという効果を有する。
【図面の簡単な説明】
【図1】第1実施例を示すブロック図である。
【図2】第1実施例のテストモード切換回路/出力回路
を示す回路図である。
【図3】第2実施例のテストモード切換回路/出力回路
を示す回路図である。
【図4】従来例のブロック図である。
【図5】従来例の出力回路を示す回路図である。
【図6】入力回路の回路図である。
【符号の説明】
11a,11b メモリセルブロック 12 センスアンプ 13 書き込み回路 14 入力回路 15 テストモード切換回路/出力回路 16 テストモード設定回路 Q21,Q23,Q25,Q27,Q210,Q212,Q214,Q21
6,Q31,Q33,Q35,Q37,Q310,Q312,Q314,Q
316,Q51,Q53,Q55,Q57,Q510 NMOSトラ
ンジスタ Q22,Q24,Q26,Q28,Q29,Q211,Q213,Q21
5,Q32,Q34,Q36,Q38,Q39,Q311,Q313,Q3
15,Q52,Q54,Q56,Q58,Q59 PMOSトランジ
スタ I21〜I217,I31〜I317,I51〜I59,I61〜I617
インバータ回路 21,23,25,26,28,31,35,36,3
8,52 NAND回路 22,24,27,32,33,34,37,51,6
1 NOR回路 TR1〜TR7 トランスファーゲート TM テストモード切換回路 BF1 出力バッファ回路

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 複数のメモリセルブロックと、該複数の
    メモリセルブロックにデータをそれぞれ書き込む複数の
    書き込み回路と、上記複数のメモリブロックから読み出
    されたデータをそれぞれ増幅する複数のセンスアンプ
    と、通常モード時には入力データを上記複数の書き込み
    回路のいずれかによりメモリセルブロックに供給させる
    入力回路と、通常モード時には上記センスアンプから供
    給される読み出されたデータのいずれかを出力する出力
    回路とを備えたスタティック型ランダムアクセスメモリ
    装置において、テストモード時に上記書き込み回路のう
    ちの複数の書き込み回路と上記のセンスアンプのうちの
    複数のセンスアンプを活性化するテストモード設定回路
    と、テストモード時に活性化された複数のセンスアンプ
    から供給されたデータの論理を求め出力回路に不良メモ
    リセルの有無を表示させるテストモード切換回路とを備
    えたことを特徴とするスタティック型ランダムアクセス
    メモリ装置。
  2. 【請求項2】 上記テストモード切換回路は、通常モー
    ド時の出力回路中のデータ経路を遮断する第1トランス
    ファーゲートと、上記複数のセンスアンプから供給され
    るデータの排他的論理和を取る一致回路と、該一致回路
    の出力を転送する第2トランスファーゲートとを有する
    請求項1記載のスタティック型ランダムアクセスメモリ
    装置。
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