JPH0991998A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0991998A JPH0991998A JP7266223A JP26622395A JPH0991998A JP H0991998 A JPH0991998 A JP H0991998A JP 7266223 A JP7266223 A JP 7266223A JP 26622395 A JP26622395 A JP 26622395A JP H0991998 A JPH0991998 A JP H0991998A
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- data
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/46—Test trigger logic
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- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
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- G11C29/38—Response verification devices
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 複数の入出力端子を有するメモリ装置のテス
トを行う場合の同測数の制限を緩和し、メモリテストの
生産性を改善する。 【解決手段】 メモリアレイ１１の入出力パッドＩ／Ｏ
１〜Ｉ／Ｏ１６は端から４個ずつグループ化され、各グ
ループに対応してそれぞれテスト回路１４−１等を設け
る。入出力パッドＩ／Ｏ１，Ｉ／Ｏ５，Ｉ／Ｏ９，Ｉ／
Ｏ１３のみがＩＣテスタの図示しないテストデータ端子
に接続され、他の入出力パッドは未接続とする。テスト
回路１４−１は、装置がテストモードに入ったことを検
出するためのテストモード検出回路２１と、一の入出力
パッドＩ／Ｏ１から入力されたデータを４つのメモリセ
ルに書き込むテストモード書込回路２２−１〜２２−４
と、４つのメモリセルからデータを読み出したデータが
一致しているか否かを判定する一致回路２３と、その判
定結果を入出力パッドＩ／Ｏ１に出力するデータ出力回
路２４とを備える。
トを行う場合の同測数の制限を緩和し、メモリテストの
生産性を改善する。 【解決手段】 メモリアレイ１１の入出力パッドＩ／Ｏ
１〜Ｉ／Ｏ１６は端から４個ずつグループ化され、各グ
ループに対応してそれぞれテスト回路１４−１等を設け
る。入出力パッドＩ／Ｏ１，Ｉ／Ｏ５，Ｉ／Ｏ９，Ｉ／
Ｏ１３のみがＩＣテスタの図示しないテストデータ端子
に接続され、他の入出力パッドは未接続とする。テスト
回路１４−１は、装置がテストモードに入ったことを検
出するためのテストモード検出回路２１と、一の入出力
パッドＩ／Ｏ１から入力されたデータを４つのメモリセ
ルに書き込むテストモード書込回路２２−１〜２２−４
と、４つのメモリセルからデータを読み出したデータが
一致しているか否かを判定する一致回路２３と、その判
定結果を入出力パッドＩ／Ｏ１に出力するデータ出力回
路２４とを備える。
Description
【０００１】
【発明の属する技術分野】本発明はＤＲＡＭ(Dynamic R
andom Access Memory)等の半導体記憶装置に係り、特に
複数の入出力端子を備えた半導体記憶装置に関する。
andom Access Memory)等の半導体記憶装置に係り、特に
複数の入出力端子を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】一般に、ＤＲＡＭをはじめとする半導体
記憶装置（以下、メモリ製品という。）のテストは、Ｉ
Ｃテスタと呼ばれる試験装置によって行われるが、１つ
のメモリ製品のテストには数１００秒という長い時間を
要するので、生産性の向上のためには、１台のテスタに
よって同時にテストできる製品数（以下、同測数とい
う。）を多くする必要がある。同測数は、ＩＣテスタが
備えている、／ＲＡＳ，／ＣＡＳ，／ＷＥ信号等の制御
信号やアドレス信号のためのピン数（以下、制御・アド
レス数という。）、およびデータ入出力用の入出力端子
のピン数（以下、入出力数という。）に依存するので、
従来は、ＩＣテスタに多くのピン数を備えさせることで
同測数を確保してきた。この場合、メモリ製品の入出力
端子数が少ない場合（１または４）には、主として、Ｉ
Ｃテスタの制御・アドレス数を如何に多くするかによっ
て同測数が定まっていた。
記憶装置（以下、メモリ製品という。）のテストは、Ｉ
Ｃテスタと呼ばれる試験装置によって行われるが、１つ
のメモリ製品のテストには数１００秒という長い時間を
要するので、生産性の向上のためには、１台のテスタに
よって同時にテストできる製品数（以下、同測数とい
う。）を多くする必要がある。同測数は、ＩＣテスタが
備えている、／ＲＡＳ，／ＣＡＳ，／ＷＥ信号等の制御
信号やアドレス信号のためのピン数（以下、制御・アド
レス数という。）、およびデータ入出力用の入出力端子
のピン数（以下、入出力数という。）に依存するので、
従来は、ＩＣテスタに多くのピン数を備えさせることで
同測数を確保してきた。この場合、メモリ製品の入出力
端子数が少ない場合（１または４）には、主として、Ｉ
Ｃテスタの制御・アドレス数を如何に多くするかによっ
て同測数が定まっていた。
【０００３】
【発明が解決しようとする課題】しかしながら、近年、
メモリ製品に対する広ワード化（多ビット化）の要求に
伴い、８、１６または３２個の入出力端子を備えたメモ
リ製品が一般化してきた。このようにメモリ製品の入出
力端子が多数となると、同測数を律するのは、ＩＣテス
タの制御・アドレス数というよりも、むしろ、ＩＣテス
タの入出力数になる。例えば、入出力数が７２のＩＣテ
スタによって４ピンの入出力端子をもつメモリ製品をテ
ストする場合の同測数は１８個であるが、１６ピンの入
出力端子をもつメモリ製品の場合の同測数はわずか４個
となる。このため、生産性が著しく低下するという問題
があった。
メモリ製品に対する広ワード化（多ビット化）の要求に
伴い、８、１６または３２個の入出力端子を備えたメモ
リ製品が一般化してきた。このようにメモリ製品の入出
力端子が多数となると、同測数を律するのは、ＩＣテス
タの制御・アドレス数というよりも、むしろ、ＩＣテス
タの入出力数になる。例えば、入出力数が７２のＩＣテ
スタによって４ピンの入出力端子をもつメモリ製品をテ
ストする場合の同測数は１８個であるが、１６ピンの入
出力端子をもつメモリ製品の場合の同測数はわずか４個
となる。このため、生産性が著しく低下するという問題
があった。
【０００４】これに対し、ＩＣテスタの入出力数をさら
に増大させて同測数を確保することも考えられるが、こ
れではＩＣテスタ自体が大型化し、装置コストの上昇と
いう問題を生ずる。また、入出力数を増大させるのにも
限界があるため、将来メモリ製品の入出力端子数がさら
に増大した場合に対応できないという問題もある。
に増大させて同測数を確保することも考えられるが、こ
れではＩＣテスタ自体が大型化し、装置コストの上昇と
いう問題を生ずる。また、入出力数を増大させるのにも
限界があるため、将来メモリ製品の入出力端子数がさら
に増大した場合に対応できないという問題もある。
【０００５】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、複数の入出力端子を有するメモリ装
置のテスト等を行う場合の同測数の制限を緩和し、メモ
リテストの生産性を改善することができる半導体記憶装
置を提供することにある。
ので、その目的は、複数の入出力端子を有するメモリ装
置のテスト等を行う場合の同測数の制限を緩和し、メモ
リテストの生産性を改善することができる半導体記憶装
置を提供することにある。
【０００６】
【課題を解決するための手段】請求項１記載の半導体記
憶装置は、データ入出力用の複数の入出力端子と、これ
らの入出力端子のうちの一の入出力端子から入力された
データを複数のメモリセルに書き込む書込手段と、前記
複数のメモリセル各々からデータを読み出し、それらの
データが一致しているか否か、および一致している場合
の一致データを判定する判定手段と、この判定手段によ
る判定結果を前記一の入出力端子に出力する出力手段と
を備え、前記入出力端子のうちの一部の入出力端子のみ
を使用してすべてのメモリセルのテストを行うように構
成したものである。
憶装置は、データ入出力用の複数の入出力端子と、これ
らの入出力端子のうちの一の入出力端子から入力された
データを複数のメモリセルに書き込む書込手段と、前記
複数のメモリセル各々からデータを読み出し、それらの
データが一致しているか否か、および一致している場合
の一致データを判定する判定手段と、この判定手段によ
る判定結果を前記一の入出力端子に出力する出力手段と
を備え、前記入出力端子のうちの一部の入出力端子のみ
を使用してすべてのメモリセルのテストを行うように構
成したものである。
【０００７】この半導体記憶装置では、複数の入出力端
子のうちの一の入出力端子を介して複数のメモリセルに
同時にデータ書込みが行われると共に、これらのメモリ
セルから同時に読み出したデータそれぞれが一致してい
るか否か、および一致している場合の一致データが判定
され、その判定結果が前記一の入出力端子から出力され
る。これにより、一部の入出力端子のみを使用してすべ
てのメモリセルのテストが可能となる。
子のうちの一の入出力端子を介して複数のメモリセルに
同時にデータ書込みが行われると共に、これらのメモリ
セルから同時に読み出したデータそれぞれが一致してい
るか否か、および一致している場合の一致データが判定
され、その判定結果が前記一の入出力端子から出力され
る。これにより、一部の入出力端子のみを使用してすべ
てのメモリセルのテストが可能となる。
【０００８】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置において、さらに、メモリセル
をテストするためのテストモードへの移行を検出するテ
ストモード検出手段を備えている。この半導体記憶装置
では、テストモード検出手段によってテストモード移行
が検出された後、上記のようなメモリセルテストが行わ
れる。
１記載の半導体記憶装置において、さらに、メモリセル
をテストするためのテストモードへの移行を検出するテ
ストモード検出手段を備えている。この半導体記憶装置
では、テストモード検出手段によってテストモード移行
が検出された後、上記のようなメモリセルテストが行わ
れる。
【０００９】請求項３記載の半導体記憶装置は、請求項
２記載の半導体記憶装置において、前記テストモード検
出手段が、メモリセルへの読み書き制御に使用する制御
信号を入力するための１または複数のピンおよびアドレ
ス信号を入力するための特定のピンに与えられた信号が
所定の条件を満たしたことをもってテストモードへの移
行を検出するように構成したものである。この半導体記
憶装置では、テストモードへの移行は、一または複数の
制御信号およびアドレス信号の一部が所定条件を満たし
たときに行われる。
２記載の半導体記憶装置において、前記テストモード検
出手段が、メモリセルへの読み書き制御に使用する制御
信号を入力するための１または複数のピンおよびアドレ
ス信号を入力するための特定のピンに与えられた信号が
所定の条件を満たしたことをもってテストモードへの移
行を検出するように構成したものである。この半導体記
憶装置では、テストモードへの移行は、一または複数の
制御信号およびアドレス信号の一部が所定条件を満たし
たときに行われる。
【００１０】請求項４記載の半導体記憶装置は、請求項
３記載の半導体記憶装置において、前記前記テストモー
ド検出手段がテストモードへの移行を検出するための所
定の条件が、ライトイネーブル信号が活性化した状態で
カラム・アドレス・ストローブ信号がロウ・アドレス・
ストローブ信号よりも早く活性化するＣＡＳビフォアＲ
ＡＳ状態において特定の２つのアドレスラインに所定デ
ータがセットされたこと、であるように構成したもので
ある。この半導体記憶装置では、制御信号およびアドレ
ス信号の特定の組合せ条件によってテストモードへ移行
する。
３記載の半導体記憶装置において、前記前記テストモー
ド検出手段がテストモードへの移行を検出するための所
定の条件が、ライトイネーブル信号が活性化した状態で
カラム・アドレス・ストローブ信号がロウ・アドレス・
ストローブ信号よりも早く活性化するＣＡＳビフォアＲ
ＡＳ状態において特定の２つのアドレスラインに所定デ
ータがセットされたこと、であるように構成したもので
ある。この半導体記憶装置では、制御信号およびアドレ
ス信号の特定の組合せ条件によってテストモードへ移行
する。
【００１１】請求項５記載の半導体記憶装置は、請求項
３記載の半導体記憶装置において、前記テストモード検
出手段が、制御信号用のピンおよびアドレス信号用のピ
ンのうち特定のピンに通常電圧以上の高電圧が印加され
たことをもってテストモードへの移行を検出するように
構成したものである。この半導体記憶装置では、特定ピ
ンに印加される電圧レベルによってテストモードへ移行
する。
３記載の半導体記憶装置において、前記テストモード検
出手段が、制御信号用のピンおよびアドレス信号用のピ
ンのうち特定のピンに通常電圧以上の高電圧が印加され
たことをもってテストモードへの移行を検出するように
構成したものである。この半導体記憶装置では、特定ピ
ンに印加される電圧レベルによってテストモードへ移行
する。
【００１２】
【実施の形態】以下、本発明の実施の形態を図面を参照
して具体的に説明する。
して具体的に説明する。
【００１３】図１は本発明の一実施の形態に係る半導体
記憶装置の要部構成を表すものである。ここでは、ＤＲ
ＡＭ装置を例に説明する。
記憶装置の要部構成を表すものである。ここでは、ＤＲ
ＡＭ装置を例に説明する。
【００１４】このＤＲＡＭ装置は、多数のメモリセルか
らなる１６ビット構成のメモリアレイ１１と、メモリア
レイ１１の各構成ビットごとに設けられたメインアンプ
Ｍ１〜Ｍ１６と、各構成ビットごとのデータ入出力のた
めの入出力パッドＩ／Ｏ１〜Ｉ／Ｏ１６と、メインアン
プＭ１〜Ｍ１６と入出力パッドＩ／Ｏ１〜Ｉ／Ｏ１６と
の間を結ぶ入出力バス１２上にそれぞれ設けられた入出
力バッファ１３−１〜１３−１６と、４つのテスト回路
１４−１〜１４−４とを備えている。なお、ここではテ
スト回路１４−１のみを図示し、他は省略している。入
出力パッドＩ／Ｏ１〜Ｉ／Ｏ１６は端から４個ずつグル
ープ化され、これらの各グループに対応してテスト回路
１４−１〜１４−４が設けられている。そして、各グル
ープの代表としての入出力パッドＩ／Ｏ１，Ｉ／Ｏ５，
Ｉ／Ｏ９，Ｉ／Ｏ１３のみがＩＣテスタのテストデータ
端子（図示せず）に接続され、他の入出力パッドは未接
続となっている。
らなる１６ビット構成のメモリアレイ１１と、メモリア
レイ１１の各構成ビットごとに設けられたメインアンプ
Ｍ１〜Ｍ１６と、各構成ビットごとのデータ入出力のた
めの入出力パッドＩ／Ｏ１〜Ｉ／Ｏ１６と、メインアン
プＭ１〜Ｍ１６と入出力パッドＩ／Ｏ１〜Ｉ／Ｏ１６と
の間を結ぶ入出力バス１２上にそれぞれ設けられた入出
力バッファ１３−１〜１３−１６と、４つのテスト回路
１４−１〜１４−４とを備えている。なお、ここではテ
スト回路１４−１のみを図示し、他は省略している。入
出力パッドＩ／Ｏ１〜Ｉ／Ｏ１６は端から４個ずつグル
ープ化され、これらの各グループに対応してテスト回路
１４−１〜１４−４が設けられている。そして、各グル
ープの代表としての入出力パッドＩ／Ｏ１，Ｉ／Ｏ５，
Ｉ／Ｏ９，Ｉ／Ｏ１３のみがＩＣテスタのテストデータ
端子（図示せず）に接続され、他の入出力パッドは未接
続となっている。
【００１５】第１の入出力パッドグループを構成する出
力パッドＩ／Ｏ１〜Ｉ／Ｏ４については、テスト回路１
４−１が設けられている。このテスト回路１４−１は、
入出力バッファ１３−１に接続されたテストモード検出
回路２１と、入力側が入出力バッファ１３−１に共通接
続されると共に出力側がそれぞれメインアンプＭ１〜Ｍ
４に接続されたテストモード書込回路２２−１〜２２−
４と、入力側がそれぞれメインアンプＭ１〜Ｍ４に接続
された一致回路２３と、一の入力側が一致回路２３の出
力側に接続され他の入力側がメインアンプＭ１に接続さ
れると共に出力側が入出力バッファ１３−１に接続され
たデータ出力回路２４とを備えている。
力パッドＩ／Ｏ１〜Ｉ／Ｏ４については、テスト回路１
４−１が設けられている。このテスト回路１４−１は、
入出力バッファ１３−１に接続されたテストモード検出
回路２１と、入力側が入出力バッファ１３−１に共通接
続されると共に出力側がそれぞれメインアンプＭ１〜Ｍ
４に接続されたテストモード書込回路２２−１〜２２−
４と、入力側がそれぞれメインアンプＭ１〜Ｍ４に接続
された一致回路２３と、一の入力側が一致回路２３の出
力側に接続され他の入力側がメインアンプＭ１に接続さ
れると共に出力側が入出力バッファ１３−１に接続され
たデータ出力回路２４とを備えている。
【００１６】テストモード検出回路２１には、メモリア
レイ１１に入力されるべきアドレス信号１５の一部（Ａ
０，Ａ１）および制御信号（／ＲＡＳ，／ＣＡＳ，／Ｗ
Ｅ）が分岐して入力されるようになっており、これらの
信号が所定の条件を満たしたときに本ＤＲＡＭ装置がテ
ストモードに入ったことを検出するようになっている。
テストモード書込回路２２−１〜２２−４は、いずれも
入出力パッドＩ／Ｏ１からの入力データをメモリアレイ
１１の４つのメモリセルに同時に書き込むためのバッフ
ァドライバである。一致回路２３は、メモリアレイ１１
の４つのメモリセルから読み出したデータが一致してい
るか否かを判定して判定信号を出力するためのもので、
例えば後述するような回路（図２）で構成される。デー
タ出力回路２４は、一致回路２３からの判定信号を基に
入出力バッファ１３−１にテスト結果を出力するための
もので、例えば後述するような回路（図３）で構成され
る。
レイ１１に入力されるべきアドレス信号１５の一部（Ａ
０，Ａ１）および制御信号（／ＲＡＳ，／ＣＡＳ，／Ｗ
Ｅ）が分岐して入力されるようになっており、これらの
信号が所定の条件を満たしたときに本ＤＲＡＭ装置がテ
ストモードに入ったことを検出するようになっている。
テストモード書込回路２２−１〜２２−４は、いずれも
入出力パッドＩ／Ｏ１からの入力データをメモリアレイ
１１の４つのメモリセルに同時に書き込むためのバッフ
ァドライバである。一致回路２３は、メモリアレイ１１
の４つのメモリセルから読み出したデータが一致してい
るか否かを判定して判定信号を出力するためのもので、
例えば後述するような回路（図２）で構成される。デー
タ出力回路２４は、一致回路２３からの判定信号を基に
入出力バッファ１３−１にテスト結果を出力するための
もので、例えば後述するような回路（図３）で構成され
る。
【００１７】図２は、図１における一致回路２３の構成
を表すものである。この図に示すように、一致回路２３
は、メインアンプＭ１，Ｍ２の出力を入力とするＥＸ−
ＮＯＲ（排他的論理和の否定）回路３１と、メインアン
プＭ３，Ｍ４の出力を入力とするＥＸ−ＮＯＲ回路３２
と、ＥＸ−ＮＯＲ回路３１，３２の出力を入力とするア
ンド回路３３とを備えている。そして、アンド回路３３
は、メインアンプＭ１〜４の出力がすべて“０”または
“１”で一致したときには、判定信号３４として“１”
を出力すると共に、それ以外の場合には“０”を出力す
るようになっている。
を表すものである。この図に示すように、一致回路２３
は、メインアンプＭ１，Ｍ２の出力を入力とするＥＸ−
ＮＯＲ（排他的論理和の否定）回路３１と、メインアン
プＭ３，Ｍ４の出力を入力とするＥＸ−ＮＯＲ回路３２
と、ＥＸ−ＮＯＲ回路３１，３２の出力を入力とするア
ンド回路３３とを備えている。そして、アンド回路３３
は、メインアンプＭ１〜４の出力がすべて“０”または
“１”で一致したときには、判定信号３４として“１”
を出力すると共に、それ以外の場合には“０”を出力す
るようになっている。
【００１８】図３は、図１におけるデータ出力回路２４
の構成を表すものである。このデータ出力回路２４は、
判定信号３４が入力される入力端子４１に直列接続され
たインバータ４２，４３と、ゲートが共にインバータ４
３の出力端に接続されソースが共に電源に接続されたＰ
ＭＯＳトランジスタ４４，４５と、メインアンプＭ１の
出力端に接続されたインバータ４８と、インバータ４８
の出力端に並列接続されたインバータ４９，５０と、イ
ンバータ４９の出力端に接続されたインバータ５１と、
ゲートがインバータ５０の出力端に接続されドレインが
電源に接続されたＮＭＯＳトランジスタ５３と、ゲート
がインバータ５１の出力端に接続されソースが接地され
たＮＭＯＳトランジスタ５２とを備えている。ＰＭＯＳ
トランジスタ４４のドレインはインバータ５０の入力端
に接続され、ＰＭＯＳトランジスタ４５のドレインはイ
ンバータ５１の入力端に接続されている。ＮＭＯＳトラ
ンジスタ５２のドレインはＮＭＯＳトランジスタ５３の
ソースに接続されると共に出力端５４に接続されてい
る。
の構成を表すものである。このデータ出力回路２４は、
判定信号３４が入力される入力端子４１に直列接続され
たインバータ４２，４３と、ゲートが共にインバータ４
３の出力端に接続されソースが共に電源に接続されたＰ
ＭＯＳトランジスタ４４，４５と、メインアンプＭ１の
出力端に接続されたインバータ４８と、インバータ４８
の出力端に並列接続されたインバータ４９，５０と、イ
ンバータ４９の出力端に接続されたインバータ５１と、
ゲートがインバータ５０の出力端に接続されドレインが
電源に接続されたＮＭＯＳトランジスタ５３と、ゲート
がインバータ５１の出力端に接続されソースが接地され
たＮＭＯＳトランジスタ５２とを備えている。ＰＭＯＳ
トランジスタ４４のドレインはインバータ５０の入力端
に接続され、ＰＭＯＳトランジスタ４５のドレインはイ
ンバータ５１の入力端に接続されている。ＮＭＯＳトラ
ンジスタ５２のドレインはＮＭＯＳトランジスタ５３の
ソースに接続されると共に出力端５４に接続されてい
る。
【００１９】なお、他の（第２〜第４）入出力パッドグ
ループを構成する入出力パッドＩ／Ｏ５〜Ｉ／Ｏ８、Ｉ
／Ｏ９〜Ｉ／Ｏ１２、Ｉ／Ｏ１３〜Ｉ／Ｏ１６について
も、それぞれに対応してテスト回路１４−２，１４−
３，１４−４が設けられているが、いずれもテスト回路
１４−１と同様の構成であるので、説明を省略する。
ループを構成する入出力パッドＩ／Ｏ５〜Ｉ／Ｏ８、Ｉ
／Ｏ９〜Ｉ／Ｏ１２、Ｉ／Ｏ１３〜Ｉ／Ｏ１６について
も、それぞれに対応してテスト回路１４−２，１４−
３，１４−４が設けられているが、いずれもテスト回路
１４−１と同様の構成であるので、説明を省略する。
【００２０】次に、以上のような構成のＤＲＡＭ装置の
動作を説明する。
動作を説明する。
【００２１】テストモード検出回路２１は、ＣＡＳビフ
ォアＲＡＳ状態において特定の２つのアドレスラインに
所定データがセットされると、これを検出してテストモ
ードに入る。より具体的には、図４に示すように、２つ
のアドレス信号Ａ０，Ａ１（同図（ｄ），（ｅ））がそ
れぞれ“０”，“１”にセットされ、かつ／ＷＥ信号お
よび／ＣＡＳ信号（同図（ｂ），（ｃ））がアクティブ
状態（“Ｌ”レベル）である場合において、／ＲＡＳ信
号（同図（ａ））がＴ１のタイミングでアクティブ状態
（“Ｌ”レベル）に変化すると、テストモード検出回路
２１はこれを検出して、本ＤＲＡＭ装置がテストモード
に移行したことを認識する。
ォアＲＡＳ状態において特定の２つのアドレスラインに
所定データがセットされると、これを検出してテストモ
ードに入る。より具体的には、図４に示すように、２つ
のアドレス信号Ａ０，Ａ１（同図（ｄ），（ｅ））がそ
れぞれ“０”，“１”にセットされ、かつ／ＷＥ信号お
よび／ＣＡＳ信号（同図（ｂ），（ｃ））がアクティブ
状態（“Ｌ”レベル）である場合において、／ＲＡＳ信
号（同図（ａ））がＴ１のタイミングでアクティブ状態
（“Ｌ”レベル）に変化すると、テストモード検出回路
２１はこれを検出して、本ＤＲＡＭ装置がテストモード
に移行したことを認識する。
【００２２】次に、図示しないＩＣテスタから入出力パ
ッドＩ／Ｏ１にテストデータとして“０”または“１”
が入力されると、このデータは入出力バッファ１３−１
およびテストモード書込回路２２−１〜２２−４を介し
てメインアンプＭ１〜Ｍ４に入力され、メモリアレイ１
１の４つのメモリセルに同時に書き込まれる。
ッドＩ／Ｏ１にテストデータとして“０”または“１”
が入力されると、このデータは入出力バッファ１３−１
およびテストモード書込回路２２−１〜２２−４を介し
てメインアンプＭ１〜Ｍ４に入力され、メモリアレイ１
１の４つのメモリセルに同時に書き込まれる。
【００２３】同様にして、入出力パッドＩ／Ｏ５，９，
１３からそれぞれ入力されたテストデータは、それぞれ
対応するようにしてテスト回路１４−５，１４−９，１
４−１３（図示せず）の各テストモード書込回路により
各４つのメモリセルに同時に書き込まれる。なお、入出
力パッドＩ／Ｏ１，５，９，１３からそれぞれ同時に入
力されるテストデータ（“０”または“１”）はすべて
同一であってもよいし、異なっていてもよい。
１３からそれぞれ入力されたテストデータは、それぞれ
対応するようにしてテスト回路１４−５，１４−９，１
４−１３（図示せず）の各テストモード書込回路により
各４つのメモリセルに同時に書き込まれる。なお、入出
力パッドＩ／Ｏ１，５，９，１３からそれぞれ同時に入
力されるテストデータ（“０”または“１”）はすべて
同一であってもよいし、異なっていてもよい。
【００２４】メモリセルへのテストデータ書込みが終了
すると、今度はその書き込んだデータの読み出しを行
う。メモリアレイ１１の４つのメモリセルから読み出さ
れたデータは、メインアンプＭ１〜Ｍ４を介して一致回
路２３に入力される。一致回路２３は、読み出された４
つのデータの一致・不一致を判定し、その判定結果をデ
ータ出力回路２４に出力する。より具体的には、読み出
したデータがすべて“０”または“１”で一致したとき
には、判定信号３４として“１”を出力すると共に、そ
れ以外の場合には“０”を出力する。
すると、今度はその書き込んだデータの読み出しを行
う。メモリアレイ１１の４つのメモリセルから読み出さ
れたデータは、メインアンプＭ１〜Ｍ４を介して一致回
路２３に入力される。一致回路２３は、読み出された４
つのデータの一致・不一致を判定し、その判定結果をデ
ータ出力回路２４に出力する。より具体的には、読み出
したデータがすべて“０”または“１”で一致したとき
には、判定信号３４として“１”を出力すると共に、そ
れ以外の場合には“０”を出力する。
【００２５】一致回路２３による判定の結果、４つのデ
ータが一致した場合には、図３のデータ出力回路２４の
入力端子４１に判定信号“１”が入力されるため、ＰＭ
ＯＳトランジスタ４４，４５は共にオフとなる。このと
き、４つのデータがすべて“１”で一致したとすると、
メインアンプＭ１からデータ“１”が入力されるため、
トランジスタ５２，５３は、それぞれオフ、オンとな
り、出力端子５４から“１”が出力される。一方、４つ
のデータがすべて“０”で一致したとすると、メインア
ンプＭ１からデータ“０”が入力されるため、トランジ
スタ５２，５３は、それぞれオン、オフとなり、出力端
子５４から“０”が出力される。
ータが一致した場合には、図３のデータ出力回路２４の
入力端子４１に判定信号“１”が入力されるため、ＰＭ
ＯＳトランジスタ４４，４５は共にオフとなる。このと
き、４つのデータがすべて“１”で一致したとすると、
メインアンプＭ１からデータ“１”が入力されるため、
トランジスタ５２，５３は、それぞれオフ、オンとな
り、出力端子５４から“１”が出力される。一方、４つ
のデータがすべて“０”で一致したとすると、メインア
ンプＭ１からデータ“０”が入力されるため、トランジ
スタ５２，５３は、それぞれオン、オフとなり、出力端
子５４から“０”が出力される。
【００２６】一方、４つのデータが不一致の場合には、
図３のデータ出力回路２４の入力端子４１に判定信号
“０”が入力されるため、ＰＭＯＳトランジスタ４４，
４５は共にオンとなる。これにより、ＮＭＯＳトランジ
スタ５２，５３は共にオフとなり、出力端子５４は高イ
ンピーダンス状態となる。
図３のデータ出力回路２４の入力端子４１に判定信号
“０”が入力されるため、ＰＭＯＳトランジスタ４４，
４５は共にオンとなる。これにより、ＮＭＯＳトランジ
スタ５２，５３は共にオフとなり、出力端子５４は高イ
ンピーダンス状態となる。
【００２７】データ出力回路２４から出力された結果デ
ータは、入出力バッファ１３−１を介して入出力パッド
Ｉ／Ｏ１から出力される。ＩＣテスタ（図示せず）は、
結果データを基に、テスト対象の４つのメモリセルの良
否を判定する。すなわち、結果データが“１”のとき
は、データ“１”を書き込んだ４つのメモリセルからす
べて“１”が読み出されていて書込データと読出データ
とが一致していると判断する。結果データが“０”のと
きは、データ“０”を書き込んだ４つのメモリセルから
すべて“０”が読み出されていて書込データと読出デー
タとが一致していると判断する。結果データが高インピ
ーダンス状態のときは、データの不一致、すなわちメモ
リエラー（書込エラーまたは読出エラー）が発生したも
のと判断する。
ータは、入出力バッファ１３−１を介して入出力パッド
Ｉ／Ｏ１から出力される。ＩＣテスタ（図示せず）は、
結果データを基に、テスト対象の４つのメモリセルの良
否を判定する。すなわち、結果データが“１”のとき
は、データ“１”を書き込んだ４つのメモリセルからす
べて“１”が読み出されていて書込データと読出データ
とが一致していると判断する。結果データが“０”のと
きは、データ“０”を書き込んだ４つのメモリセルから
すべて“０”が読み出されていて書込データと読出デー
タとが一致していると判断する。結果データが高インピ
ーダンス状態のときは、データの不一致、すなわちメモ
リエラー（書込エラーまたは読出エラー）が発生したも
のと判断する。
【００２８】同様にして、他のテスト回路１４−２〜１
４−４からも、それぞれ４つのメモリセルに関する結果
データが出力されて、それぞれ入出力パッドＩ／Ｏ５，
９，１３からＩＣテスタへと出力され、ＩＣテスタは、
この結果データを基に、それぞれテスト対象の４つのメ
モリセルの良否を判定する。
４−４からも、それぞれ４つのメモリセルに関する結果
データが出力されて、それぞれ入出力パッドＩ／Ｏ５，
９，１３からＩＣテスタへと出力され、ＩＣテスタは、
この結果データを基に、それぞれテスト対象の４つのメ
モリセルの良否を判定する。
【００２９】このようにして、本実施の形態では、１６
の入出力パッドのうちの４つのみを使用してすべてのメ
モリセルのテストを行うことにより、チップ（メモリ製
品）としての良否判定を行うことができる。このため、
１６ビットという多ビット構成のＤＲＡＭ装置に対して
も、ＩＣテスタによる同測数を効果的に増大させること
ができる。
の入出力パッドのうちの４つのみを使用してすべてのメ
モリセルのテストを行うことにより、チップ（メモリ製
品）としての良否判定を行うことができる。このため、
１６ビットという多ビット構成のＤＲＡＭ装置に対して
も、ＩＣテスタによる同測数を効果的に増大させること
ができる。
【００３０】なお、本実施の形態では、アドレス信号Ａ
０，Ａ１が所定値の組合せにセットされていることを前
提にＣＡＳビフォアＲＡＳ状態に移行したことをもって
テストモード移行条件としたが、本発明はこれに限定さ
れるものではなく、特定信号（例えば／ＲＡＳ，／ＣＡ
Ｓ，／ＷＥ，／ＯＥ等の制御信号やアドレス信号の少な
くとも１つ）を通常の電源電圧（３〜５Ｖ）以上の電圧
（例えば１０Ｖ）にすることでテストモード移行条件と
すようにしてもよい。この場合は、その特定信号のみを
メモリアレイ１１のほかテストモード検出回路２１にも
入力されるようにすれば足りる。
０，Ａ１が所定値の組合せにセットされていることを前
提にＣＡＳビフォアＲＡＳ状態に移行したことをもって
テストモード移行条件としたが、本発明はこれに限定さ
れるものではなく、特定信号（例えば／ＲＡＳ，／ＣＡ
Ｓ，／ＷＥ，／ＯＥ等の制御信号やアドレス信号の少な
くとも１つ）を通常の電源電圧（３〜５Ｖ）以上の電圧
（例えば１０Ｖ）にすることでテストモード移行条件と
すようにしてもよい。この場合は、その特定信号のみを
メモリアレイ１１のほかテストモード検出回路２１にも
入力されるようにすれば足りる。
【００３１】また、本発明は１６ビット構成のＤＲＡＭ
装置に限定されるものではない。例えば、８ビット構成
の場合には、入出力パッドＩ／Ｏ１，３，５，７の４つ
を使用し、１つの入出力パッドによって２つのメモリセ
ルのテストを行うように構成すればよく、また、３２ビ
ット構成の場合には、入出力パッドＩ／Ｏ１，９，１
７，２５の４つを使用し、１つの入出力パッドによって
８つのメモリセルのテストを行うように構成すればよ
い。
装置に限定されるものではない。例えば、８ビット構成
の場合には、入出力パッドＩ／Ｏ１，３，５，７の４つ
を使用し、１つの入出力パッドによって２つのメモリセ
ルのテストを行うように構成すればよく、また、３２ビ
ット構成の場合には、入出力パッドＩ／Ｏ１，９，１
７，２５の４つを使用し、１つの入出力パッドによって
８つのメモリセルのテストを行うように構成すればよ
い。
【００３２】さらに、本発明はＤＲＡＭ装置に限定され
るものではなく、その他の半導体記憶装置、例えばＳＲ
ＡＭ装置、ＲＯＭ装置、ＥＥＰＲＯＭ、フラッシュメモ
リ等にも適用できることはいうまでもない。
るものではなく、その他の半導体記憶装置、例えばＳＲ
ＡＭ装置、ＲＯＭ装置、ＥＥＰＲＯＭ、フラッシュメモ
リ等にも適用できることはいうまでもない。
【００３３】
【発明の効果】以上説明したように本発明の半導体記憶
装置によれば、複数の入出力端子のうちの一の入出力端
子を介して複数のメモリセルに同時にデータ書込みを行
うと共に、これらのメモリセルから同時に読み出したデ
ータの一致を判定し、その判定結果を前記一の入出力端
子から出力するようにしたので、一部の入出端子のみを
使用してすべてのメモリセルのテストが可能となる。こ
れにより、ＩＣテスタでメモリ製品のテストを行う場合
の同測数が増大し、多ビット構成のメモリ製品の検査に
要するコストを低減でき、生産性を向上することができ
る。
装置によれば、複数の入出力端子のうちの一の入出力端
子を介して複数のメモリセルに同時にデータ書込みを行
うと共に、これらのメモリセルから同時に読み出したデ
ータの一致を判定し、その判定結果を前記一の入出力端
子から出力するようにしたので、一部の入出端子のみを
使用してすべてのメモリセルのテストが可能となる。こ
れにより、ＩＣテスタでメモリ製品のテストを行う場合
の同測数が増大し、多ビット構成のメモリ製品の検査に
要するコストを低減でき、生産性を向上することができ
る。
【図１】本発明の一実施の形態に係る半導体記憶装置の
構成を表す図である。
構成を表す図である。
【図２】図１における一致回路の構成を表す回路図であ
る。
る。
【図３】図１におけるデータ出力回路の構成を表す回路
図である。
図である。
【図４】テストモード移行条件を表すタイミング図であ
る。
る。
１１ メモリアレイ １２ 入出力バス １３−１〜１３−１６ 入出力バッファ １４−１ テスト回路 Ｉ／Ｏ１〜Ｉ／Ｏ１６ 入出力パッド Ｍ１〜Ｍ１６ メインアンプ ２１ テストモード検出回路 ２２−１〜２２−４ テストモード書込回路 ２３ 一致回路 ２４ データ出力回路
Claims (5)
- 【請求項１】 データ入出力用の複数の入出力端子と、 これらの入出力端子のうちの一の入出力端子から入力さ
れたデータを複数のメモリセルに書き込む書込手段と、 前記複数のメモリセル各々からデータを読み出し、それ
らのデータが一致しているか否か、および一致している
場合の一致データを判定する判定手段と、 この判定手段による判定結果を前記一の入出力端子に出
力する出力手段とを備え、 前記入出力端子のうちの一部の入出力端子のみを使用し
てすべてのメモリセルのテストを行うようにしたことを
特徴とする半導体記憶装置。 - 【請求項２】 さらに、メモリセルをテストするための
テストモードへの移行を検出するテストモード検出手段
を備えたことを特徴とする請求項１記載の半導体記憶装
置。 - 【請求項３】 前記テストモード検出手段は、メモリセ
ルへの読み書き制御に使用する制御信号を入力するため
の１または複数のピンおよびアドレス信号を入力するた
めの特定のピンに与えられた信号が所定の条件を満たし
たことをもってテストモードへの移行を検出することを
特徴とする請求項２記載の半導体記憶装置。 - 【請求項４】 前記テストモード検出手段がテストモー
ドへの移行を検出するための所定の条件は、ライトイネ
ーブル信号が活性化した状態でカラム・アドレス・スト
ローブ信号がロウ・アドレス・ストローブ信号よりも早
く活性化するＣＡＳビフォアＲＡＳ状態において特定の
２つのアドレスラインに所定データがセットされたこ
と、であることを特徴とする請求項３記載の半導体記憶
装置。 - 【請求項５】 前記テストモード検出手段は、前記制御
信号用のピンおよびアドレス信号用のピンのうち、特定
のピンに通常電圧以上の高電圧が印加されたことをもっ
てテストモードへの移行を検出することを特徴とする請
求項３記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7266223A JPH0991998A (ja) | 1995-09-20 | 1995-09-20 | 半導体記憶装置 |
| KR1019960039154A KR970018600A (ko) | 1995-09-20 | 1996-09-10 | 반도체 기억장치 |
| US08/715,069 US5717643A (en) | 1995-09-20 | 1996-09-19 | Semiconductor memory device with testing function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7266223A JPH0991998A (ja) | 1995-09-20 | 1995-09-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0991998A true JPH0991998A (ja) | 1997-04-04 |
Family
ID=17427982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7266223A Pending JPH0991998A (ja) | 1995-09-20 | 1995-09-20 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5717643A (ja) |
| JP (1) | JPH0991998A (ja) |
| KR (1) | KR970018600A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6301678B1 (en) | 1998-05-06 | 2001-10-09 | Mitsubishi Denki Kabushiki Kaisha | Test circuit for reducing test time in semiconductor memory device having multiple data input/output terminals |
| JP2003086000A (ja) * | 2001-09-10 | 2003-03-20 | Sharp Corp | 半導体記憶装置およびその試験方法 |
| KR20030032827A (ko) * | 2001-10-18 | 2003-04-26 | 후지쯔 가부시끼가이샤 | 반도체 장치 |
| JP2006079780A (ja) * | 2004-09-13 | 2006-03-23 | Renesas Technology Corp | 半導体記憶装置 |
| US7114108B2 (en) | 2001-01-26 | 2006-09-26 | Samsung Eelctronics Co., Ltd. | Semiconductor test system and method for effectively testing a semiconductor device having many pins |
| KR100660538B1 (ko) * | 2004-06-30 | 2006-12-22 | 삼성전자주식회사 | 반도체 메모리 장치 |
| JP2007087019A (ja) * | 2005-09-21 | 2007-04-05 | Fujitsu Ltd | 半導体装置の設計装置、設計方法及びプログラム |
| JP2007272982A (ja) * | 2006-03-31 | 2007-10-18 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその検査方法 |
| JP2009070456A (ja) * | 2007-09-12 | 2009-04-02 | Renesas Technology Corp | 半導体記憶装置 |
| KR100935645B1 (ko) * | 2001-10-25 | 2010-01-07 | 삼성전자주식회사 | 테스트 어레이 및 어레이 테스트 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5862146A (en) * | 1997-04-15 | 1999-01-19 | Texas Instruments Incorporated | Process of testing memory parts and equipment for conducting the testing |
| US6009026A (en) * | 1997-07-28 | 1999-12-28 | International Business Machines Corporation | Compressed input/output test mode |
| US5926422A (en) * | 1997-10-02 | 1999-07-20 | Texas Instruments Incorporated | Integrated circuit memory device having current-mode data compression test mode |
| KR100480568B1 (ko) * | 1997-10-27 | 2005-09-30 | 삼성전자주식회사 | 고전압검출부,및이를구비한반도체메모리장치와반도체메모리장치의모드구별방법 |
| KR100265764B1 (ko) * | 1998-02-02 | 2000-10-02 | 윤종용 | 다수군의 데이터 입출력 채널들 중 어느 일군이 선택되어 테스트되는 반도체 메모리장치 |
| US5933378A (en) | 1998-02-26 | 1999-08-03 | Micron Technology, Inc. | Integrated circuit having forced substrate test mode with improved substrate isolation |
| KR100425444B1 (ko) * | 2001-03-27 | 2004-03-30 | 삼성전자주식회사 | 칩 선택회로를 구비하는 반도체 메모리장치 및 칩선택신호 발생 방법 |
| JP2003168300A (ja) * | 2001-11-29 | 2003-06-13 | Mitsubishi Electric Corp | 半導体装置 |
| US7298895B2 (en) * | 2003-04-15 | 2007-11-20 | Eastman Kodak Company | Method for automatically classifying images into events |
| US6865297B2 (en) * | 2003-04-15 | 2005-03-08 | Eastman Kodak Company | Method for automatically classifying images into events in a multimedia authoring application |
| US8078618B2 (en) | 2006-01-30 | 2011-12-13 | Eastman Kodak Company | Automatic multimode system for organizing and retrieving content data files |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5228000A (en) * | 1990-08-02 | 1993-07-13 | Mitsubishi Denki Kabushiki Kaisha | Test circuit of semiconductor memory device |
| JP2812004B2 (ja) * | 1991-06-27 | 1998-10-15 | 日本電気株式会社 | スタティック型ランダムアクセスメモリ装置 |
| JPH07312100A (ja) * | 1994-05-17 | 1995-11-28 | Seiko Instr Inc | 半導体メモリ集積回路 |
-
1995
- 1995-09-20 JP JP7266223A patent/JPH0991998A/ja active Pending
-
1996
- 1996-09-10 KR KR1019960039154A patent/KR970018600A/ko not_active Application Discontinuation
- 1996-09-19 US US08/715,069 patent/US5717643A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6301678B1 (en) | 1998-05-06 | 2001-10-09 | Mitsubishi Denki Kabushiki Kaisha | Test circuit for reducing test time in semiconductor memory device having multiple data input/output terminals |
| US7114108B2 (en) | 2001-01-26 | 2006-09-26 | Samsung Eelctronics Co., Ltd. | Semiconductor test system and method for effectively testing a semiconductor device having many pins |
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| JP2007272982A (ja) * | 2006-03-31 | 2007-10-18 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその検査方法 |
| JP2009070456A (ja) * | 2007-09-12 | 2009-04-02 | Renesas Technology Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970018600A (ko) | 1997-04-30 |
| US5717643A (en) | 1998-02-10 |
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