JPH11101858A

JPH11101858A - 半導体集積回路

Info

Publication number: JPH11101858A
Application number: JP9263936A
Authority: JP
Inventors: Tomoki Azuma; 知輝東; Hiroyuki Nomichi; 路宏行野
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1997-09-29
Filing date: 1997-09-29
Publication date: 1999-04-13

Abstract

(57)【要約】【課題】メモリ部が動作しない場合でも、ロジック
部、特にロジック部内のメモリ制御回路の試験が可能な
構成の半導体集積回路を提供する。【解決手段】本発明に係る半導体集積回路は、メモリ
アレイ及びロウアドレスラッチ回路、ロウデコーダ、デ
ータラッチ回路、カラムアドレスラッチ回路、カラムデ
コーダ、メモリアドレスカウンタが備えられたメモリ部
と、メモリ部との間でデータを授受する際に使用される
所定の制御信号を生成し、所定の制御信号に応じたタイ
ミングでアドレス信号及びデータ信号を入出力するメモ
リ制御回路が備えられたロジック部と、メモリ部とロジ
ック部とを接続する複数の接続配線と、接続配線に接続
され、ロジック部から出力されるアドレス信号又はデー
タ信号を検出する信号検出手段、及び、ロジック部に入
力されるアドレス信号又はデータ信号の期待値を発生す
る信号発生手段が備えられた動作試験用回路とを備えた
ものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ロジック部とメモ
リ部とを同一基板上に搭載した半導体集積回路（以下、
「ロジック混載メモリ」という。）に係り、特に、ロジ
ック部の動作試験及びメモリ部とロジック部との接続配
線の動作試験を行う回路を備えた半導体集積回路に関す
る。

【０００２】

【従来の技術】図１１は、従来のロジック混載メモリの
ブロック図である。従来のロジック混載メモリは、ロジ
ック部１００と、メモリ部３００と、ロジック部１００
とメモリ部３００とを接続している複数の接続配線とか
ら構成されている。ロジック部１００には、外部信号入
出力用端子１０１，１０２，１０３，１０４，１０５，
１０６と、メモリ部３００との間でデータを授受する際
に使用されるＲＡＳ（Row Address Strobe）信号及びＣ
ＡＳ（Column Address Strobe ）信号を生成し、ＲＡＳ
信号及びＣＡＳ信号に応じたタイミングでアドレス信
号、データ信号を入出力するメモリ制御回路とが備えら
れている。また、メモリ部３００には、メモリアレイ３
０１と、メモリアレイ３０１のメモリセルに接続された
ワード線３０８を駆動するロウデコーダ３０２と、メモ
リアレイ３０１のメモリセルに接続されたビット線３０
９を駆動するカラムデコーダ３０３と、ロウデコーダ３
０２に接続されたアドレスカウンタ３０４及びロウアド
レスラッチ回路３０５と、カラムデコーダ３０３に接続
されたデータラッチ回路３０６及びカラムアドレスラッ
チ回路３０７とが備えられている。

【０００３】ロジック部１００とメモリ部３００とは、
複数の接続配線であるバス配線１４１，１４２，１４
３，１４４，１４５，１４６により接続されている。ロ
ジック部１００に接続されたバス配線１４１，１４２は
ロウアドレスラッチ回路３０５に、バス配線１４３，１
４４はデータラッチ回路３０６に、バス配線１４５，１
４６はカラムアドレスラッチ回路３０７にそれぞれ接続
されている。また、ロジック部１００とデータラッチ回
路３０６とは、リード制御線１６１及びライト制御線１
６２によって接続されている。

【０００４】従来のロジック混載メモリについて通常行
われる動作試験には、以下のような試験方法がある。

【０００５】第一に、ロジック部、メモリ部については
それぞれ単独で動作試験を行う方法である。即ち、ロジ
ック部についてはスキャンテスト等を行い、メモリ部に
ついてはロジック部をバイパスさせて外部信号を直接メ
モリ部に印加することにより評価を行う。これによりメ
モリ部の不良、ロジック部の一部の不良を除く不良を検
出することができる。

【０００６】第二に、ロジック部とメモリ部とを同時に
テストする通常動作試験があり、この場合、メモリに対
しアクセスするテストパターン信号を入力し、総合的に
ロジック混載メモリの良否を評価する。

【０００７】

【発明が解決しようとする課題】しかしながら、上述の
ような従来の動作試験方法におけるロジック部単独の試
験では、ロジック部の総ての機能の試験が行われていな
いという問題点があった。即ち、ロジック部内のメモリ
制御回路を試験する場合には、メモリ部を同時に動作さ
せる必要があり、ロジック部単独では動作試験を行うこ
とができない。

【０００８】そこで、ロジック部内のメモリ制御回路の
動作試験を行う際にはメモリ部を同時に動作させること
となるが、メモリ部に不良があった場合、ロジック部を
介してメモリ部に対しアクセスする通常動作試験を行う
ことができない。従って、接続配線、ロジック部内のメ
モリ制御回路の試験を行うことができず、試験の効率が
低下するので、製品開発に支障をきたすといった問題も
生じていた。

【０００９】本発明は、上記問題点に鑑みてなされたも
のであり、その目的は、メモリ部が動作しない場合で
も、ロジック部、特にロジック部内のメモリ制御回路が
正常に動作するかを評価することができるロジック混載
メモリ型の半導体集積回路を提供することである。

【００１０】

【課題を解決するための手段】本発明に係る半導体集積
回路によれば、ビット線及びワード線を駆動することに
よりデータの読出し／書込みが可能な複数のメモリセル
からなるメモリアレイと、ロウアドレス信号をラッチす
るロウアドレスラッチ回路と、ロウアドレス信号に応じ
てワード線を選択的に駆動するロウデコーダと、メモリ
セルの書込み／読出しデータをラッチするデータラッチ
回路と、カラムアドレス信号をラッチするカラムアドレ
スラッチ回路と、カラムアドレス信号に応じてビット線
を選択的に駆動するカラムデコーダと、リフレッシュモ
ード時に動作するメモリアドレスカウンタとが備えられ
たメモリ部と、メモリ部との間でデータを授受する際に
使用される所定の制御信号を生成し、所定の制御信号に
応じたタイミングでアドレス信号及びデータ信号を入出
力するメモリ制御回路が備えられたロジック部と、メモ
リ部とロジック部とを接続する複数の接続配線と、接続
配線を伝播し、ロジック部から出力されるアドレス信号
又はデータ信号を検出する信号検出手段、及び、ロジッ
ク部に入力されるアドレス信号又はデータ信号の期待値
を発生する信号発生手段が備えられた動作試験用回路
と、を備えたことを特徴とし、この構成により、メモリ
部が動作しない場合でも、ロジック部、特にロジック部
内のメモリ制御回路が正常に動作するかを評価すること
ができ、ロジック部の開発に資することができるので、
製品開発期間を短縮することができる。

【００１１】具体的な第１の構成として、信号検出手段
は、ロジック部とロウアドレスラッチ回路及びカラムア
ドレスラッチ回路とを接続する接続配線にロジック部か
ら出力されたアドレス信号を検出し保持するアドレスシ
フトレジスタ、並びに、ロジック部とデータラッチ回路
とを接続する接続配線にロジック部から出力されたデー
タ信号を検出し保持するデータシフトレジスタであり、
信号発生手段は、ロジック部とデータラッチ回路とを接
続する接続配線にデータ信号の期待値を出力するカウン
タであるものとするとよい。

【００１２】また、アドレスシフトレジスタはロウアド
レスラッチ回路及びカラムアドレスラッチ回路で、デー
タシフトレジスタはデータラッチ回路で、カウンタはメ
モリアドレスカウンタでそれぞれ兼用されたものであ
り、さらに、メモリアレイ及びロウデコーダ、カラムデ
コーダと、ロウアドレスラッチ回路及びカラムアドレス
ラッチ回路、データラッチ回路、メモリアドレスカウン
タとを電気的に分離する回路分離手段を備えたものとす
ると、実装面積の増加を低減しながら、上記同様に動作
試験を行うことができる。

【００１３】具体的な第２の構成として、信号検出手段
は、ロジック部とロウアドレスラッチ回路及びカラムア
ドレスラッチ回路とを接続する接続配線にロジック部か
ら出力されたアドレス信号が一方側入力に入力される２
入力アドレス比較回路、並びに、ロジック部とデータラ
ッチ回路とを接続する接続配線にロジック部から出力さ
れたデータ信号又は外部信号入出力用端子にロジック部
から出力されたデータ信号が一方側入力に入力される２
入力データ比較回路であり、信号発生手段は、２入力ア
ドレス比較回路の他方側入力にアドレス信号の期待値を
出力するアドレスカウンタ、並びに、ロジック部とデー
タラッチ回路とを接続する接続配線又は２入力データ比
較回路の他方側入力にデータ信号の期待値を出力するデ
ータカウンタであるものとすると、いずれの信号線に不
良が存在するかを自動的に判断することができ、より高
速に測定を行うことが可能となる。

【００１４】さらに、２入力アドレス比較回路による比
較結果を検出し保持するアドレスシフトレジスタと、２
入力データ比較回路による比較結果を検出し保持するデ
ータシフトレジスタとを備えたものとするとよい。

【００１５】また、アドレスシフトレジスタはロウアド
レスラッチ回路及びカラムアドレスラッチ回路で、デー
タシフトレジスタはデータラッチ回路で、アドレスカウ
ンタ及びデータカウンタはメモリアドレスカウンタでそ
れぞれ兼用されたものであり、さらに、メモリアレイ及
びロウデコーダ、カラムデコーダと、ロウアドレスラッ
チ回路及びカラムアドレスラッチ回路、データラッチ回
路、メモリアドレスカウンタとを電気的に分離する回路
分離手段を備えたものとすると、実装面積の増加を低減
しながら、上記同様に動作試験を行うことができる。

【００１６】また、具体的な第２の構成において、さら
に、２入力アドレス比較回路による比較結果の正誤を判
定するアドレス正誤判定回路と、２入力データ比較回路
による比較結果の正誤を判定するデータ正誤判定回路と
を備えたものとすると、実装面積の増加を低減しなが
ら、自動的に不良の存在を判断することができ、より高
速に測定を行うことが可能となる。

【００１７】上記各構成において、さらに、メモリ部と
接続配線とを電気的に分離するメモリ部分離手段を備え
たものとすると、メモリ部の動作による測定への影響を
防止することができる。

【００１８】

【発明の実施の形態】本発明に係る半導体集積回路は、
ロジック混載メモリのロジック部とメモリ部とを接続し
ている接続配線に、ロジック部の動作試験用回路を付加
した点に特徴がある。

【００１９】以下、本発明に係る半導体集積回路の実施
の形態について、図面を参照しながら説明する。

【００２０】図１は、本発明の第１の実施の形態に係る
半導体集積回路のブロック図である。本発明の第１の実
施の形態に係る半導体集積回路は、ロジック部１００
と、メモリ部３００と、ロジック部１００とメモリ部３
００とを接続している接続配線と、接続配線に付加さ
れ、ロジック部の動作試験を行う動作試験用回路とから
構成されている。

【００２１】ロジック部１００及びメモリ部３００、接
続配線自体の構成は、従来のものと同様である。即ち、
ロジック部１００には、外部信号入出力用端子１０１，
１０２，１０３，１０４，１０５，１０６と、メモリ部
３００との間でデータを授受する際に使用されるＲＡＳ
信号及びＣＡＳ信号を生成し、ＲＡＳ信号及びＣＡＳ信
号に応じたタイミングでアドレス信号、データ信号を入
出力するメモリ制御回路とが備えられている。また、メ
モリ部３００には、メモリアレイ３０１と、メモリアレ
イ３０１のメモリセルに接続されたワード線３０８を駆
動するロウデコーダ３０２と、メモリアレイ３０１のメ
モリセルに接続されたビット線３０９を駆動するカラム
デコーダ３０３と、ロウデコーダ３０２に接続されたア
ドレスカウンタ３０４及びロウアドレスラッチ回路３０
５と、カラムデコーダ３０３に接続されたデータラッチ
回路３０６及びカラムアドレスラッチ回路３０７とが備
えられている。

【００２２】ロジック部１００とメモリ部３００とは、
複数の接続配線であるバス配線１４１，１４２，１４
３，１４４，１４５，１４６により接続されている。ロ
ジック部１００に接続されたバス配線１４１，１４２は
ロウアドレスラッチ回路３０５に、バス配線１４３，１
４４はデータラッチ回路３０６に、バス配線１４５，１
４６はカラムアドレスラッチ回路３０７にそれぞれ接続
されている。また、ロジック部１００とデータラッチ回
路３０６とは、リード制御線１６１及びライト制御線１
６２によって接続されている。

【００２３】さらに、ロジック部１００とメモリ部３０
０とを接続している接続配線には、ロジック部１００の
動作試験用回路が付加されている。第１の実施の形態に
係る動作試験用回路は、アドレスシフトレジスタ１と、
データシフトレジスタ２と、カウンタ３とから構成され
ている。

【００２４】アドレスシフトレジスタ１は、ロウアドレ
スラッチ回路３０５のバス配線１４１，１４２及びカラ
ムアドレスラッチ回路３０７のバス配線１４５，１４６
にそれぞれ配線１５１，１５２，１５５，１５６を介し
て接続されている。データシフトレジスタ２は、データ
ラッチ回路３０６のバス配線１４３，１４４にそれぞれ
配線１５３及びＭＯＳトランジスタ５０３，配線１５４
及びＭＯＳトランジスタ５０４を介して接続されてい
る。カウンタ３は、データラッチ回路３０６のバス配線
１４３，１４４にそれぞれ配線１５３及びＭＯＳトラン
ジスタ５０１，配線１５４及びＭＯＳトランジスタ５０
２を介して接続されている。

【００２５】ＭＯＳトランジスタ５０１，５０２はリー
ド制御線１６１により、ＭＯＳトランジスタ５０３，５
０４はライト制御線１６２によりそれぞれオン／オフを
制御される。パッド１１１から分離制御線１３１を介し
て分離制御信号がアドレスシフトレジスタ１及びＭＯＳ
トランジスタ５０４の一方側電極に印加される。アドレ
スシフトレジスタ１及びデータシフトレジスタ２には、
クロックパッド１１０からクロック線１３０を介して同
一のクロック信号が入力され、カウンタ３には、クロッ
クパッド１０８からクロック線１２８を介してクロック
信号が入力される。これにより、アドレスシフトレジス
タ１からは、アドレス出力線１２９を介してパッド１０
９にアドレスデータが出力され、データシフトレジスタ
２からの出力データは、データ出力線１２７を介してパ
ッド１０７に出力される。

【００２６】以下、本発明の第１の実施の形態に係る半
導体集積回路の動作について説明する。

【００２７】アドレス信号による各アドレスの動作確認
は、以下のように行われる。複数の外部信号入出力用パ
ッド１０１，１０２，１０５，１０６から入力されたア
ドレス信号は、配線１２１，１２２，１２５，１２６を
介してロジック部１００に入力される。入力されたアド
レス信号は、ロジック部１００を通過しバス配線１４
１，１４２，１４５，１４６に出力される。バス配線１
４１，１４２，１４５，１５６に出力されたアドレス信
号は配線１５１，１５２，１５５，１５６を介してアド
レスシフトレジスタ１に格納される。格納されたアドレ
ス信号は、クロックパッド１１０からクロック信号を入
力することによりアドレスシフトレジスタ１からアドレ
ス出力線１２９を介してパッド１０９にアドレスデータ
としてシリアルに出力される。そこで、入力したアドレ
ス信号のアドレスデータとアドレスシフトレジスタ１か
ら出力されたアドレスデータとを比較することにより、
各アドレスの動作を確認することができる。

【００２８】データ信号による動作については、ライト
動作、リード動作に分けて動作確認を行う。

【００２９】ライト動作については、上述のアドレス信
号の場合と同様の動作原理により動作確認を行う。外部
信号入出力用パッド１０３，１０４から配線１２３，１
２４を介してロジック部１００を通過しバス配線１４
３，１４４に出力されたデータ信号は、配線１５３，１
５４を介してデータシフトレジスタ２に格納される。こ
のとき、ＭＯＳトランジスタ５０３，５０４はオンにな
るように制御されている。クロックパッド１０８からク
ロック線１２８を介してクロック信号をカウンタ３に入
力することによりカウンタ３の出力がデータシフトレジ
スタ２に入力され、データシフトレジスタ２に格納され
たデータ信号は、データシフトレジスタ２からデータ出
力線１２７を介してパッド１０７にライトデータとして
シリアルに出力される。このとき、ＭＯＳトランジスタ
５０１，５０２，５０３，５０４はオンになるように制
御されている。そこで、入力したデータ信号のライトデ
ータとデータシフトレジスタ２から出力されたライトデ
ータとを比較することにより、各データ線の動作を確認
することができる。

【００３０】リード動作については、カウンタ３をメモ
リセルの代用とすることにより動作確認を行う。最初に
カウンタ３を初期化し、任意のデータをカウンタ３に予
めセットする。その後、クロックパッド１０８からクロ
ック線１２８を介してクロック信号をカウンタ３に入力
することにより、カウンタ３に予めセットされたデータ
のデータ信号がカウンタ３から出力される。ロジック部
１００は、カウンタ３から出力されたデータ信号を取り
込み、パッド１０３，１０４に出力する。このとき、Ｍ
ＯＳトランジスタ５０１，５０２はオンになるように制
御されている。そこで、パッド１０３，１０４に出力さ
れるデータ信号のデータとカウンタ３にセットしたデー
タとが等しければ、そのデータ線は正常に動作している
ことになる。クロックを順次動作させてカウンタを１ず
つインクリメントすることにより、各データ線について
同様の動作を繰り返し、動作確認を行なう。

【００３１】図２は、本発明に係る半導体集積回路に用
いられるアドレスシフトレジスタの回路構成の一例を示
したブロック図（図２（ａ））及びその動作を示すタイ
ミングチャート（図２（ｂ））である。

【００３２】図２（ａ）に示されるように、図１のアド
レスシフトレジスタ１は、それぞれ２個のインバータで
構成されるラッチ回路２０ｂ，２０ｃ，２０ｄ，２０ｅ
とＣＭＯＳトランジスタ２１ｂ，２１ｃ，２１ｄ，２１
ｅとを交互に縦列接続して構成されている。分断制御線
１３１のパッド１１１に分離制御信号を印加することに
より、入力配線分断用ＭＯＳトランジスタ２２ｂ，２２
ｃ，２２ｄ，２２ｅは導通状態となる。すると、データ
信号が、配線１５１，１５２，１５５，１５６から入力
配線分断用ＭＯＳトランジスタ２２ｂ，２２ｃ，２２
ｄ，２２ｅを介して各ラッチ回路２０ｂ，２０ｃ，２０
ｄ，２０ｅに入力される。尚、出力側から数えて奇数番
目のデータ信号は、インバータ２３ｃ，２３ｅにより論
理反転されて入力される。

【００３３】また、分断制御線１３１で入力配線を分断
し、パッド１１０からクロック信号をクロック線１３０
に入力し、インバータ２６により相互に反転したクロッ
ク信号を各ＣＭＯＳトランジスタ２１ｂ，２１ｃ，２１
ｄ，２１ｅの両ＭＯＳトランジスタのゲートにそれぞれ
印加することにより、各ラッチ回路２０ｂ，２０ｃ，２
０ｄ，２０ｅにラッチされていたデータ信号は、順次出
力側に転送され、配線１５６，１５５，１５２，１５１
からのデータの順にシリアルに出力される。

【００３４】例えば、アドレス信号又はデータ信号とし
て、配線１５１，１５２，１５５，１５６からデータ
“１”，“１”，“０”，“１”がそれぞれ入力された
場合、入力されたデータは各ラッチ回路２０ｂ，２０
ｃ，２０ｄ，２０ｅでラッチされる。その後、パッド１
１１に分離制御信号を印加することにより分離制御線１
３１で各ラッチ回路２０ｂ，２０ｃ，２０ｄ，２０ｅと
入力配線１５１，１５２，１５５，１５６とを切断す
る。切断後、パッド１１０からクロック信号をＣＭＯＳ
トランジスタ２１ｂ，２１ｃ，２１ｄ，２１ｅに入力す
ることにより、各ラッチ回路２０ｂ，２０ｃ，２０ｄ，
２０ｅにラッチされていたデータ信号は、順次出力側に
転送され、図２（ｂ）に示されるように、配線１５６，
１５５，１５２，１５１からのデータの順、即ち
“１”，“０”，“１”，“１”の順にシリアルに出力
される。

【００３５】尚、ここでは、アドレスシフトレジスタの
構成について説明したが、データシフトレジスタについ
ても、入力数を適宜変更した同様の構成のシフトレジス
タを用いることができる。

【００３６】図３は、本発明に係る半導体集積回路に用
いられるカウンタとしてトグルフリップフロップ回路で
構成したものの一例を示したブロック図（図３（ａ））
及びその動作を示すタイミングチャート（図３（ｂ））
である。

【００３７】図３（ａ）に示されるように、この例で
は、カウンタは、第１，第２，第３のトグルフリップフ
ロップ回路３１，３２，３３を縦列接続して構成されて
いる。

【００３８】図３（ｂ）に示されるように、第１のフリ
ップフロップ３１は、クロック入力Ｔが“１”から
“０”になるごとに、その出力Ａがトグルする。また、
第２のフリップフロップ３２は、第１のフリップフロッ
プ３１の出力Ａが“１”から“０”になる（クロック信
号が２回与えられる）ごとに、その出力Ｂが反転する。
さらに、第３のフリップフロップ３３は、第２のフリッ
プフロップ３２の出力Ｂが“１”から“０”になる（ク
ロック信号が４回与えられる）ごとに、その出力Ｃがト
グルする。以降同様にして、クロック信号が順次入力さ
れるとこれに応じて出力が変化していく。そこで、各フ
リップフロップ回路３１，３２，３３の出力Ａ，Ｂ，Ｃ
のいずれか適当なものをカウンタ出力として用いること
ができる。

【００３９】図２のシフトレジスタ及び図３のカウンタ
を用いて、図１に示した本発明の第１の実施の形態に係
る半導体集積回路を構成することにより、メモリ部が動
作しない場合でも、ロジック部、特にロジック部内のメ
モリ制御回路が正常に動作するかを評価することがで
き、ロジック部の開発に資することができるので、製品
開発期間を短縮することができる。

【００４０】図４は、本発明の第２の実施の形態に係る
半導体集積回路のブロック図である。本発明の第２の実
施の形態に係る半導体集積回路のロジック部１００及び
メモリ部３００の構成は、第１の実施の実施の形態及び
従来の構成と同様である。即ち、ロジック部１００に
は、外部信号入出力用端子１０１，１０２，１０３，１
０４，１０５，１０６と、メモリ部３００との間でデー
タを授受する際に使用されるＲＡＳ信号及びＣＡＳ信号
を生成し、ＲＡＳ信号及びＣＡＳ信号に応じたタイミン
グでアドレス信号、データ信号を入出力するメモリ制御
回路とが備えられている。また、メモリ部３００には、
メモリアレイ３０１と、メモリアレイ３０１のメモリセ
ルに接続されたワード線３０８を駆動するロウデコーダ
３０２と、メモリアレイ３０１のメモリセルに接続され
たビット線３０９を駆動するカラムデコーダ３０３と、
ロウデコーダ３０２に接続されたアドレスカウンタ３０
４及びロウアドレスラッチ回路３０５と、カラムデコー
ダ３０３に接続されたデータラッチ回路３０６及びカラ
ムアドレスラッチ回路３０７とが備えられている。

【００４１】ロジック部１００とメモリ部３００とは、
複数の接続配線であるバス配線１４１，１４２，１４
３，１４４，１４５，１４６により接続されている。ロ
ジック部１００に接続されたバス配線１４１，１４２は
ロウアドレスラッチ回路３０５に、バス配線１４３，１
４４はデータラッチ回路３０６に、バス配線１４５，１
４６はカラムアドレスラッチ回路３０７にそれぞれ接続
されている。また、ロジック部１００とデータラッチ回
路３０６とは、リード制御線１６１及びライト制御線１
６２によって接続されている。

【００４２】本発明の第２の実施の形態に係る半導体集
積回路においても、ロジック部１００とメモリ部３００
とを接続している接続配線に、ロジック部１００の動作
試験用回路が付加されているが、第２の実施の形態に係
る動作試験用回路は第１の実施の形態の場合とは構成が
異なっている。即ち、第２の実施の形態に係る動作試験
用回路は、２入力ＥＸ−ＯＲ（Exclusive OR：排他的論
理和）回路２０１，２０２，２０５，２０６と、アドレ
スカウンタ４と、アドレスシフトレジスタ１と、データ
カウンタ５と、２入力ＥＸ−ＯＲ回路２０３，２０４
と、データシフトレジスタ２とから構成されている。

【００４３】２入力ＥＸ−ＯＲ回路２０１，２０２，２
０５，２０６は、ロウアドレスラッチ回路３０５に接続
されたバス配線１４１，１４２及びカラムアドレスラッ
チ回路３０７に接続されたバス配線１４５，１４６にそ
れぞれ配線１５１，１５２，１５５，１５６を介して一
方側入力が接続されている。アドレスカウンタ４には、
２入力ＥＸ−ＯＲ回路２０１，２０２，２０５，２０６
の他方側入力がそれぞれ接続されている。アドレスシフ
トレジスタ１には、２入力ＥＸ−ＯＲ回路２０１，２０
２，２０５，２０６の出力がそれぞれ入力される。デー
タカウンタ５は、データラッチ回路３０６のバス配線１
４３，１４４にそれぞれ配線１５３及びＭＯＳトランジ
スタ５０１，配線１５４及びＭＯＳトランジスタ５０２
を介して接続されている。２入力ＥＸ−ＯＲ回路２０
３，２０４は、一方側入力がＭＯＳトランジスタ５０
３，５０４を介してバス配線１４３及び配線１５３，バ
ス配線１４４及び１５４にそれぞれ接続され、他方側入
力がデータカウンタ５にそれぞれ接続されている。デー
タシフトレジスタ２には、２入力ＥＸ−ＯＲ回路２０
３，２０４の出力がそれぞれ入力される。

【００４４】ＭＯＳトランジスタ５０１，５０２はリー
ド制御線１６１により、ＭＯＳトランジスタ５０３，５
０４はライト制御線１６２によりそれぞれオン／オフを
制御される。アドレスカウンタ４及びデータカウンタ５
には、クロックパッド１０８からクロック線１２８を介
して同一のクロック信号が入力される。アドレスシフト
レジスタ１及びデータシフトレジスタ２には、クロック
パッド１１０からクロック線１３０を介して同一のクロ
ック信号が、パッド１１１から分離制御線１３１を介し
て同一の分離制御信号が入力される。これにより、アド
レスシフトレジスタ１からはアドレス出力線１２９を介
してパッド１０９にアドレスデータが出力され、データ
シフトレジスタ２からはデータ出力線１２７を介してパ
ッド１０７に出力データが出力される。

【００４５】以下、本発明の第２の実施の形態に係る半
導体集積回路の動作について説明する。

【００４６】アドレス信号による各アドレスの動作確認
は、以下のように行われる。最初にアドレスカウンタ４
を初期化し、所定のアドレスデータをアドレスカウンタ
４に予めセットする。そして、複数の外部信号入出力用
パッド１０１，１０２，１０５，１０６には、アドレス
カウンタ４にセットされたアドレスデータと同一のアド
レスデータとなるアドレス信号をそれぞれ入力する。複
数の外部信号入出力用パッド１０１，１０２，１０５，
１０６から入力されたアドレス信号は、配線１２１，１
２２，１２５，１２６を介してロジック部１００に入力
される。入力されたアドレス信号は、ロジック部１００
を通過しバス配線１４１，１４２，１４５，１４６に出
力される。

【００４７】各２入力ＥＸ−ＯＲ回路２０１，２０２，
２０５，２０６の一方側入力には、バス配線１４１，１
４２，１４５，１５６に出力されたアドレス信号が配線
１５１，１５２，１５５，１５６を介して入力され、各
２入力ＥＸ−ＯＲ回路２０１，２０２，２０５，２０６
の他方側入力には、アドレスカウンタ４にクロックパッ
ド１０８からクロック線１２８を介してクロック信号を
入力することによりアドレスカウンタ４にセットされた
アドレスデータのアドレス信号がそれぞれ入力される。

【００４８】バス配線１４１，１４２，１４５，１５６
からのアドレス信号とアドレスカウンタ４からのアドレ
ス信号とは、各２入力ＥＸ−ＯＲ回路２０１，２０２，
２０５，２０６によってそれぞれ比較され、それらの比
較結果はアドレスシフトレジスタ１に保存される。保存
された比較結果信号は、クロックパッド１１０からクロ
ック線１２８を介してクロック信号をアドレスシフトレ
ジスタ１に入力することにより、データ出力線１２９を
介してパッド１０９にシリアルに出力される。

【００４９】比較結果に誤りがない場合には出力データ
は総てＬｏｗレベルであり、誤りがある場合には誤りの
あるアドレス線に対応したビットのデータがＨｉｇｈレ
ベルで出力される。

【００５０】データ信号による動作については、第１の
実施の形態と同様に、ライト動作、リード動作に分けて
動作確認を行う。

【００５１】ライト動作については、上述のアドレス信
号の場合と同様の動作原理により動作確認を行う。最初
にデータカウンタ５を初期化し、所定のライトデータを
データカウンタ５に予めセットする。そして、外部信号
入出力用パッド１０３，１０４には、データカウンタ５
にセットされたライトデータと同一のライトデータとな
るデータ信号をそれぞれ入力する。外部信号入出力用パ
ッド１０３，１０４から配線１２３，１２４を介してロ
ジック部１００を通過しバス配線１４３，１４４に出力
されたデータ信号は、配線１５３，１５４を介して２入
力ＥＸ−ＯＲ回路２０３，２０４の一方側入力にそれぞ
れ入力される。このとき、ＭＯＳトランジスタ５０３，
５０４はオンになるように制御されている。２入力ＥＸ
−ＯＲ回路２０３，２０４の他方側入力には、データカ
ウンタ５にクロックパッド１０８からクロック線１２８
を介してクロック信号を入力することによりデータカウ
ンタ５にセットされたライトデータのデータ信号がそれ
ぞれ入力される。

【００５２】バス配線１４３，１４４からのデータ信号
とデータカウンタ５からのデータ信号とは、２入力ＥＸ
−ＯＲ回路２０３，２０４によってそれぞれ比較され、
それらの比較結果はデータシフトレジスタ２に保存され
る。保存された比較結果信号は、クロックパッド１１０
からクロック線１２８を介してクロック信号をデータシ
フトレジスタ２に入力することにより、データ出力線１
２７を介してパッド１０７にシリアルに出力される。

【００５３】比較結果に誤りがない場合には出力データ
は総てＬｏｗレベルであり、誤りがある場合には誤りの
あるアドレス線に対応したビットのデータがＨｉｇｈレ
ベルで出力される。

【００５４】リード動作については、データカウンタ５
をメモリセルの代用とすることにより動作確認を行う。
最初にデータカウンタ５を初期化し、任意のデータをデ
ータカウンタ５に予めセットする。その後、クロックパ
ッド１０８からクロック線１２８を介してクロック信号
をデータカウンタ５に入力することにより、データカウ
ンタ５に予めセットされたデータのデータ信号がデータ
カウンタ５から出力される。ロジック部１００は、デー
タカウンタ５から出力されたデータ信号を取り込み、パ
ッド１０３，１０４に出力する。このとき、ＭＯＳトラ
ンジスタ５０１，５０２はオンになるように制御されて
おり、ＭＯＳトランジスタ５０５，５０６もオンになる
ように制御されているので、パッド１０３，１０４に出
力されたデータ信号は、配線１５７，１５８を介して２
入力ＥＸ−ＯＲ回路２０３，２０４の一方側入力にそれ
ぞれ入力される。また、２入力ＥＸ−ＯＲ回路２０３，
２０４の他方側入力には、データカウンタ５にクロック
パッド１０８からクロック線１２８を介してクロック信
号を入力することによりデータカウンタ５にセットされ
たリードデータのデータ信号がそれぞれ入力される。

【００５５】パッド１０３，１０４に出力されたデータ
信号とデータカウンタ５からのデータ信号とは、２入力
ＥＸ−ＯＲ回路２０３，２０４によってそれぞれ比較さ
れ、それらの比較結果はデータシフトレジスタ２に保存
される。クロックパッド１１０からクロック線１２８を
介してデータシフトレジスタ２にクロック信号を入力す
ることにより、保存された比較結果信号は、データシフ
トレジスタ２からデータ出力線１２７を介してパッド１
０７にシリアルに出力される。

【００５６】比較結果に誤りがない場合には出力データ
は総てＬｏｗレベルであり、誤りがある場合には誤りの
あるアドレス線に対応したビットのデータがＨｉｇｈレ
ベルで出力される。

【００５７】本発明の第２の実施の形態に係る半導体集
積回路においては、データ比較回路を用いて動作試験用
回路を構成したので、ロジック部に接続されたいずれの
信号線１４１〜１４６に不良が存在するかについての判
断がデータ比較回路により行われ、出力信号の期待値と
出力信号とを回路外部で比較する第１の実施の形態より
も高速に測定を行うことが可能となる。

【００５８】図５は、本発明の第３の実施の形態に係る
半導体集積回路のブロック図である。本発明の第３の実
施の形態に係る半導体集積回路のロジック部１００及び
メモリ部３００の構成は、第３の実施の実施の形態及び
従来の構成と同様である。即ち、ロジック部１００に
は、外部信号入出力用端子１０１，１０２，１０３，１
０４，１０５，１０６と、メモリ部３００との間でデー
タを授受する際に使用されるＲＡＳ信号及びＣＡＳ信号
を生成し、ＲＡＳ信号及びＣＡＳ信号に応じたタイミン
グでアドレス信号、データ信号を入出力するメモリ制御
回路とが備えられている。また、メモリ部３００には、
メモリアレイ３０１と、メモリアレイ３０１のメモリセ
ルに接続されたワード線３０８を駆動するロウデコーダ
３０２と、メモリアレイ３０１のメモリセルに接続され
たビット線３０９を駆動するカラムデコーダ３０３と、
ロウデコーダ３０２に接続されたアドレスカウンタ３０
４及びロウアドレスラッチ回路３０５と、カラムデコー
ダ３０３に接続されたデータラッチ回路３０６及びカラ
ムアドレスラッチ回路３０７とが備えられている。

【００５９】ロジック部１００とメモリ部３００とは、
複数の接続配線であるバス配線１４１，１４２，１４
３，１４４，１４５，１４６により接続されている。ロ
ジック部１００に接続されたバス配線１４１，１４２は
ロウアドレスラッチ回路３０５に、バス配線１４３，１
４４はデータラッチ回路３０６に、バス配線１４５，１
４６はカラムアドレスラッチ回路３０７にそれぞれ接続
されている。また、ロジック部１００とデータラッチ回
路３０６とは、リード制御線１６１及びライト制御線１
６２によって接続されている。

【００６０】また、本発明の第３の実施の形態に係る半
導体集積回路における接続配線に付加された動作試験用
回路の構成は、第２の実施の形態における動作試験用回
路の構成とほぼ同様であるが、以下の点で異なってい
る。即ち、第２の実施の形態では、各２入力ＥＸ−ＯＲ
回路２０１，２０２，２０５，２０６及び２０３，２０
４の出力側に、データ比較結果を保持するシフトレジス
タ１，２がそれぞれ配設されていた。これに対し、第３
の実施の形態では、各２入力ＥＸ−ＯＲ回路２０１，２
０２，２０５，２０６及び２０３，２０４の出力側に、
複数のデータ比較結果同士をさらに比較する４入力ＮＯ
Ｒ回路２０７及び２入力ＮＯＲ回路２０８がそれぞれ配
設されている。

【００６１】以下、本発明の第３の実施の形態に係る半
導体集積回路の動作について説明する。アドレス信号に
よる各アドレスの動作確認は、以下のように行われる。
最初にアドレスカウンタ４を初期化し、所定のアドレス
データを予めアドレスカウンタ４にセットする。そし
て、複数の外部信号入出力用パッド１０１，１０２，１
０５，１０６には、アドレスカウンタ４にセットされた
アドレスデータと同一のアドレスデータとなるアドレス
信号をそれぞれ入力する。複数の外部信号入出力用パッ
ド１０１，１０２，１０５，１０６から入力されたアド
レス信号は、配線１２１，１２２，１２５，１２６を介
してロジック部１００に入力される。入力されたアドレ
ス信号は、ロジック部１００を通過しバス配線１４１，
１４２，１４５，１４６に出力される。

【００６２】各２入力ＥＸ−ＯＲ回路２０１，２０２，
２０５，２０６の一方側入力には、バス配線１４１，１
４２，１４５，１５６に出力されたアドレス信号が配線
１５１，１５２，１５５，１５６を介して入力される。
また、クロックパッド１０８からクロック線１２８を介
してクロック信号をアドレスカウンタ４に入力すること
により、アドレスカウンタ４にセットされたアドレスデ
ータのアドレス信号がアドレスカウンタ４から出力され
る。アドレスカウンタ４から出力されたアドレス信号
は、各２入力ＥＸ−ＯＲ回路２０１，２０２，２０５，
２０６の他方側入力にそれぞれ入力される。

【００６３】バス配線１４１，１４２，１４５，１５６
からのアドレス信号とアドレスカウンタ４からのアドレ
ス信号とは、各２入力ＥＸ−ＯＲ回路２０１，２０２，
２０５，２０６によってそれぞれ比較され、さらに、そ
れらの比較結果についての比較結果信号はそれぞれ４入
力ＮＯＲ回路２０７に入力される。

【００６４】２入力ＥＸ−ＯＲ回路２０１，２０２，２
０５，２０６による総ての比較結果に誤りがない場合に
は４入力ＮＯＲ回路２０７の出力はＨｉｇｈレベルとな
り、いずれか１つでも誤りがある場合には、４入力ＮＯ
Ｒ回路２０７の出力はＬｏｗレベルとなる。

【００６５】データ信号による動作については、第２の
実施の形態と同様に、ライト動作、リード動作に分けて
動作確認を行う。

【００６６】ライト動作については、上述のアドレス信
号の場合と同様の動作原理により動作確認を行う。最初
にデータカウンタ５を初期化し、所定のライトデータを
データカウンタ５に予めセットする。そして、外部信号
入出力用パッド１０３，１０４には、データカウンタ５
にセットされたライトデータと同一のライトデータとな
るデータ信号をそれぞれ入力する。外部信号入出力用パ
ッド１０３，１０４から配線１２３，１２４を介してロ
ジック部１００を通過しバス配線１４３，１４４に出力
されたデータ信号は、配線１５３，１５４を介して２入
力ＥＸ−ＯＲ回路２０３，２０４の一方側入力にそれぞ
れ入力される。このとき、ＭＯＳトランジスタ５０３，
５０４はオンになるように制御されている。２入力ＥＸ
−ＯＲ回路２０３，２０４の他方側入力には、データカ
ウンタ５にクロックパッド１０８からクロック線１２８
を介してクロック信号を入力することによりデータカウ
ンタ５にセットされたライトデータのデータ信号がそれ
ぞれ入力される。

【００６７】バス配線１４３，１４４からのデータ信号
とデータカウンタ５からのデータ信号とは、２入力ＥＸ
−ＯＲ回路２０３，２０４によってそれぞれ比較され、
さらに、それらの比較結果についての比較結果信号はそ
れぞれ２入力ＮＯＲ回路２０８に入力される。

【００６８】２入力ＥＸ−ＯＲ回路２０３，２０４によ
る総ての比較結果に誤りがない場合には２入力ＮＯＲ回
路２０８の出力はＨｉｇｈレベルとなり、いずれか１つ
でも誤りがある場合には、２入力ＮＯＲ回路２０８の出
力はＬｏｗレベルとなる。

【００６９】リード動作については、データカウンタ５
をメモリセルの代用とすることにより動作確認を行う。
最初にデータカウンタ５を初期化し、任意のデータを予
めデータカウンタ５にセットする。その後、クロックパ
ッド１０８からクロック線１２８を介してクロック信号
をデータカウンタ５に入力することにより、予めデータ
カウンタ５にセットされたデータのデータ信号がデータ
カウンタ５から出力される。ロジック部１００は、デー
タカウンタ５から出力されたデータ信号を取り込み、パ
ッド１０３，１０４に出力する。このとき、ＭＯＳトラ
ンジスタ５０１，５０２はオンになるように制御されて
おり、ＭＯＳトランジスタ５０５，５０６もオンになる
ように制御されているので、パッド１０３，１０４に出
力されたデータ信号は、配線１５７，１５８を介して２
入力ＥＸ−ＯＲ回路２０３，２０４の一方側入力にそれ
ぞれ入力される。また、２入力ＥＸ−ＯＲ回路２０３，
２０４の他方側入力には、データカウンタ５にクロック
パッド１０８からクロック線１２８を介してクロック信
号を入力することによりデータカウンタ５にセットされ
たリードデータのデータ信号がそれぞれ入力される。

【００７０】パッド１０３，１０４に出力されたデータ
信号とデータカウンタ５からのデータ信号とは、２入力
ＥＸ−ＯＲ回路２０３，２０４によってそれぞれ比較さ
れ、さらに、それらの比較結果についての比較結果信号
はそれぞれ２入力ＮＯＲ回路２０８に入力される。

【００７１】２入力ＥＸ−ＯＲ回路２０３，２０４によ
る総ての比較結果に誤りがない場合には２入力ＮＯＲ回
路２０８の出力はＨｉｇｈレベルとなり、いずれか１つ
でも誤りがある場合には、２入力ＮＯＲ回路２０８の出
力はＬｏｗレベルとなる。

【００７２】本発明の第３の実施の形態に係る半導体集
積回路においては、データ比較回路及びその比較結果同
士をさらに比較する比較回路を用いて動作試験用回路を
構成したので、不良が存在するかどうかについての判断
が第２の実施の形態と同等の速さでデータ比較回路及び
その比較結果同士をさらに比較する比較回路により行わ
れ、また、２個のシフトレジスタを用いず、データ比較
回路の比較結果同士をさらに比較する比較回路を用いた
ので、第２の実施の形態よりも実装面積の増加を低減す
ることができる。

【００７３】図６，図７，図８は、本発明の第４，第
５，第６の実施の形態に係る半導体集積回路のブロック
図である。本発明の第４，第５，第６の実施の形態に係
る半導体集積回路の構成は、図１，図４，図５の本発明
の第１，第２，第３の実施の形態に係る半導体集積回路
の構成において、メモリ部３００と各接続配線との間
に、両者を切断するためのＭＯＳトランジスタ５１１，
５１２，５１３，５１４，５１５，５１６及び分離制御
線１３２を設けたものである。

【００７４】ＭＯＳトランジスタ５１１，５１２，５１
３，５１４，５１５，５１６がＮチャネルＭＯＳトラン
ジスタの場合、分離制御線１３２に負の電圧を印加する
ことにより、これらのＭＯＳトランジスタを非道通状態
にする。これにより、メモリ部３００の入力側でメモリ
部３００と各接続配線とが切断されるので、動作試験時
にメモリ部３００が動作して測定結果に影響を与えるこ
とを防止することができる。

【００７５】例えば、メモリ部３００内に不良があり、
バス配線が接地電位ＧＮＤに短絡していた場合、バス配
線に入力された信号は正常に転送されず、正確な試験結
果が得られなくなることがあり得る。このような場合、
メモリ部３００と各接続配線とが予め切断してあれば、
メモリ部３００による影響が測定結果に及ぶことがな
く、正確な測定結果を得ることができる。

【００７６】図９，図１０は、本発明の第７，第８の実
施の形態に係る半導体集積回路のブロック図である。本
発明の第７，第８の実施の形態に係る半導体集積回路の
構成は、図１，図７の本発明の第１，第５の実施の形態
に係る半導体集積回路の構成におけるシフトレジスタ及
びカウンタをメモリ部３００内の回路で置き換えて兼用
したものである。

【００７７】本発明の第７の実施の形態に係る半導体集
積回路の構成は、図１の本発明の第１の実施の形態に係
る半導体集積回路の構成との対応において、アドレスシ
フトレジスタ１をアドレスラッチ回路（ロウアドレスラ
ッチ回路３０５及びカラムアドレスラッチ回路３０７）
で、データシフトレジスタ２をデータラッチ回路３０６
で、カウンタ３をアドレスカウンタ３０４でそれぞれ置
き換えたものである。また、対応する信号線及びパッド
は、同一の符号で示されている。尚、図９のアドレス出
力線１２９Ｒ，１２９Ｃ及びパッド１０９Ｒ，１０９Ｃ
は、図１のアドレス出力線１２９及びパッド１０９に対
応している。

【００７８】さらに、メモリ部３００のメモリアレイ３
０１及びロウデコーダ３０２、カラムデコーダ３０３
と、ロウアドレスラッチ回路３０５及びカラムアドレス
ラッチ回路３０７，データラッチ回路３０６，アドレス
カウンタ３０４とを動作試験時に切断するためのＭＯＳ
トランジスタ５２１，５２２，５２３，５２４及び分離
制御線１３５が備えられている。

【００７９】本発明の第７の実施の形態に係る半導体集
積回路の動作は、本発明の第１の実施の形態に係る半導
体集積回路の動作と同様である。

【００８０】本発明の第８の実施の形態に係る半導体集
積回路の構成は、図７の本発明の第５の実施の形態に係
る半導体集積回路の構成との対応において、アドレスシ
フトレジスタ１をアドレスラッチ回路（ロウアドレスラ
ッチ回路３０５及びカラムアドレスラッチ回路３０７）
で、データシフトレジスタ２をデータラッチ回路３０６
で、アドレスカウンタ４及びデータカウンタ５をアドレ
スカウンタ３０４でそれぞれ置き換えたものである。ま
た、対応する信号線及びパッド、２入力ＥＸ−ＯＲ回
路、ＭＯＳトランジスタは、同一の符号で示されてい
る。尚、図９のアドレス出力線１２９Ｒ，１２９Ｃ及び
パッド１０９Ｒ，１０９Ｃは、図１のアドレス出力線１
２９及びパッド１０９に対応している。

【００８１】さらに、第７の実施の形態と同様に、メモ
リ部３００のメモリアレイ３０１及びロウデコーダ３０
２、カラムデコーダ３０３と、ロウアドレスラッチ回路
３０５及びカラムアドレスラッチ回路３０７，データラ
ッチ回路３０６，アドレスカウンタ３０４とを動作試験
時に切断するためのＭＯＳトランジスタ５２１，５２
２，５２３，５２４及び分離制御線１３５が備えられて
いる。

【００８２】尚、２入力ＥＸ−ＯＲ回路２０１〜２０
６，ＭＯＳトランジスタ５０１〜５０６，ＭＯＳトラン
ジスタ５１１〜５１６及び分離制御線１３２は、メモリ
部３００の内部に配設してもよいし、外部の接続配線中
に配設してもよい。

【００８３】本発明の第８の実施の形態に係る半導体集
積回路の動作は、本発明の第５の実施の形態に係る半導
体集積回路の動作と同様である。即ち、さらに、図４の
本発明の第２の実施の形態に係る半導体集積回路と比較
すると、メモリ部３００と各接続配線との間のＭＯＳト
ランジスタ５１１，５１２，５１３，５１４，５１５，
５１６及び分離制御線１３２の有無の相違はあるが、そ
の回路動作は同様である。

【００８４】本発明の第７，第８の実施の形態に係る半
導体集積回路のように、シフトレジスタ及びカウンタ
を、メモリ部３００内の回路で置き換えて兼用すること
により、実装面積の増加を低減しながら、第１，第２の
実施の形態の場合と同様に動作試験を行うことができ
る。

【００８５】

【発明の効果】本発明に係る半導体集積回路によれば、
メモリアレイ及びロウアドレスラッチ回路、ロウデコー
ダ、データラッチ回路、カラムアドレスラッチ回路、カ
ラムデコーダ、メモリアドレスカウンタが備えられたメ
モリ部と、メモリ部との間でデータを授受する際に使用
される所定の制御信号を生成し、所定の制御信号に応じ
たタイミングでアドレス信号及びデータ信号を入出力す
るメモリ制御回路が備えられたロジック部と、メモリ部
とロジック部とを接続する複数の接続配線と、接続配線
に接続され、ロジック部から出力されるアドレス信号又
はデータ信号を検出する信号検出手段、及び、ロジック
部に入力されるアドレス信号又はデータ信号の期待値を
発生する信号発生手段が備えられた動作試験用回路とを
備えたので、メモリ部が動作しない場合でも、ロジック
部、特にロジック部内のメモリ制御回路が正常に動作す
るかを評価することができ、ロジック部の開発に資する
ことができるので、製品開発期間を短縮することができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る半導体集積回
路のブロック図。

【図２】本発明に係る半導体集積回路に用いられるアド
レスシフトレジスタの回路構成の一例を示したブロック
図（図２（ａ））及びその動作を示すタイミングチャー
ト（図２（ｂ））。

【図３】本発明に係る半導体集積回路に用いられるカウ
ンタとしてトグルフリップフロップ回路で構成したもの
の一例を示したブロック図（図３（ａ））及びその動作
を示すタイミングチャート（図３（ｂ））。

【図４】本発明の第２の実施の形態に係る半導体集積回
路のブロック図。

【図５】本発明の第３の実施の形態に係る半導体集積回
路のブロック図。

【図６】本発明の第４の実施の形態に係る半導体集積回
路のブロック図。

【図７】本発明の第５の実施の形態に係る半導体集積回
路のブロック図。

【図８】本発明の第６の実施の形態に係る半導体集積回
路のブロック図。

【図９】本発明の第７の実施の形態に係る半導体集積回
路のブロック図。

【図１０】本発明の第８の実施の形態に係る半導体集積
回路のブロック図。

【図１１】従来のロジック混載メモリのブロック図。

【符号の説明】

１アドレスシフトレジスタ２データシフトレジスタ３カウンタ４アドレスカウンタ５データカウンタ１００ロジック部２０１，２０２，２０３，２０４，２０５，２０６２
入力ＥＸ−ＯＲ回路２０７４入力ＮＯＲ回路２０８２入力ＮＯＲ回路３００メモリ部３０１メモリアレイ３０２ロウデコーダ３０３カラムデコーダ３０４アドレスカウンタ３０５ロウアドレスラッチ回路３０６データラッチ回路３０７カラムアドレスラッチ回路

Claims

【特許請求の範囲】

【請求項１】ビット線及びワード線を駆動することによ
りデータの読出し／書込みが可能な複数のメモリセルか
らなるメモリアレイと、ロウアドレス信号をラッチする
ロウアドレスラッチ回路と、前記ロウアドレス信号に応
じて前記ワード線を選択的に駆動するロウデコーダと、
前記メモリセルの書込み／読出しデータをラッチするデ
ータラッチ回路と、カラムアドレス信号をラッチするカ
ラムアドレスラッチ回路と、前記カラムアドレス信号に
応じて前記ビット線を選択的に駆動するカラムデコーダ
と、リフレッシュモード時に動作するメモリアドレスカ
ウンタとが備えられたメモリ部と、前記メモリ部との間でデータを授受する際に使用される
所定の制御信号を生成し、前記所定の制御信号に応じた
タイミングでアドレス信号及びデータ信号を入出力する
メモリ制御回路が備えられたロジック部と、前記メモリ部と前記ロジック部とを接続する複数の接続
配線と、前記接続配線を伝播し、前記ロジック部から出力される
アドレス信号又はデータ信号を検出する信号検出手段、
及び、前記ロジック部に入力されるアドレス信号又はデ
ータ信号の期待値を発生する信号発生手段が備えられた
動作試験用回路と、を備えたことを特徴とする半導体集
積回路。
【請求項２】請求項１に記載の半導体集積回路におい
て、前記信号検出手段は、前記ロジック部と前記ロウアドレ
スラッチ回路及び前記カラムアドレスラッチ回路とを接
続する前記接続配線に前記ロジック部から出力されたア
ドレス信号を検出し保持するアドレスシフトレジスタ、
並びに、前記ロジック部と前記データラッチ回路とを接
続する前記接続配線に前記ロジック部から出力されたデ
ータ信号を検出し保持するデータシフトレジスタであ
り、前記信号発生手段は、前記ロジック部と前記データラッ
チ回路とを接続する前記接続配線にデータ信号の期待値
を出力するカウンタであることを特徴とする半導体集積
回路。
【請求項３】請求項２に記載の半導体集積回路におい
て、前記アドレスシフトレジスタは前記ロウアドレスラッチ
回路及び前記カラムアドレスラッチ回路で、前記データ
シフトレジスタは前記データラッチ回路で、前記カウン
タは前記メモリアドレスカウンタでそれぞれ兼用された
ものであり、さらに、前記メモリアレイ及び前記ロウデコーダ、前記カラムデ
コーダと、前記ロウアドレスラッチ回路及び前記カラム
アドレスラッチ回路、前記データラッチ回路、前記メモ
リアドレスカウンタとを電気的に分離する回路分離手段
を備えたことを特徴とする半導体集積回路。
【請求項４】請求項１に記載の半導体集積回路におい
て、前記信号検出手段は、前記ロジック部と前記ロウアドレ
スラッチ回路及び前記カラムアドレスラッチ回路とを接
続する前記接続配線に前記ロジック部から出力されたア
ドレス信号が一方側入力に入力される２入力アドレス比
較回路、並びに、前記ロジック部と前記データラッチ回
路とを接続する前記接続配線に前記ロジック部から出力
されたデータ信号又は前記外部信号入出力用端子に前記
ロジック部から出力されたデータ信号が一方側入力に入
力される２入力データ比較回路であり、前記信号発生手段は、前記２入力アドレス比較回路の他
方側入力にアドレス信号の期待値を出力するアドレスカ
ウンタ、並びに、前記ロジック部と前記データラッチ回
路とを接続する前記接続配線又は前記２入力データ比較
回路の他方側入力にデータ信号の期待値を出力するデー
タカウンタであることを特徴とする半導体集積回路。
【請求項５】請求項４に記載の半導体集積回路におい
て、さらに、前記２入力アドレス比較回路による比較結果を検出し保
持するアドレスシフトレジスタと、前記２入力データ比較回路による比較結果を検出し保持
するデータシフトレジスタと、を備えたことを特徴とす
る半導体集積回路。
【請求項６】請求項５に記載の半導体集積回路におい
て、前記アドレスシフトレジスタは前記ロウアドレスラッチ
回路及び前記カラムアドレスラッチ回路で、前記データ
シフトレジスタは前記データラッチ回路で、前記アドレ
スカウンタ及び前記データカウンタは前記メモリアドレ
スカウンタでそれぞれ兼用されたものであり、さらに、前記メモリアレイ及び前記ロウデコーダ、前記カラムデ
コーダと、前記ロウアドレスラッチ回路及び前記カラム
アドレスラッチ回路、前記データラッチ回路、前記メモ
リアドレスカウンタとを電気的に分離する回路分離手段
を備えたことを特徴とする半導体集積回路。
【請求項７】請求項４に記載の半導体集積回路におい
て、さらに、前記２入力アドレス比較回路による比較結果の正誤を判
定するアドレス正誤判定回路と、前記２入力データ比較回路による比較結果の正誤を判定
するデータ正誤判定回路と、を備えたことを特徴とする
半導体集積回路。
【請求項８】請求項１乃至７のいずれかに記載の半導体
集積回路において、さらに、前記メモリ部と前記接続配線とを電気的に分離するメモ
リ部分離手段を備えたことを特徴とする半導体集積回
路。
【請求項９】ビット線及びワード線を駆動することによ
りデータの読出し／書込みが可能な複数のメモリセルか
らなるメモリアレイと、ロウアドレス信号をラッチする
ロウアドレスラッチ回路と、前記ロウアドレス信号に応
じて前記ワード線を選択的に駆動するロウデコーダと、
前記メモリセルの書込み／読出しデータをラッチするデ
ータラッチ回路と、カラムアドレス信号をラッチするカ
ラムアドレスラッチ回路と、前記カラムアドレス信号に
応じて前記ビット線を選択的に駆動するカラムデコーダ
とが備えられたメモリ部と、前記メモリ部との間でデータを授受する際に使用される
所定の制御信号を生成し、前記所定の制御信号に応じた
タイミングでアドレス信号及びデータ信号を入出力する
メモリ制御回路が備えられたロジック部と、前記メモリ部と前記ロジック部とを接続する複数の接続
配線と、前記ロジック部と前記ロウアドレスラッチ回路及び前記
カラムアドレスラッチ回路とを接続する前記接続配線に
前記ロジック部から出力されたアドレス信号を検出し保
持することにより、前記ロジック部、並びに、前記ロジ
ック部と前記ロウアドレスラッチ回路及び前記カラムア
ドレスラッチ回路とを接続する前記接続配線について、
前記メモリ部から独立した良否判定を可能とするアドレ
スシフトレジスタと、前記ロジック部と前記データラッチ回路とを接続する前
記接続配線に前記ロジック部から出力されたデータ信号
を検出し保持することにより、前記ロジック部、並び
に、前記ロジック部と前記データラッチ回路とを接続す
る前記接続配線のデータ書込み動作について、前記メモ
リ部から独立した良否判定を可能とするデータシフトレ
ジスタと、前記ロジック部と前記データラッチ回路とを接続する前
記接続配線にデータ信号の期待値を出力することによ
り、前記ロジック部、並びに、前記ロジック部と前記デ
ータラッチ回路とを接続する前記接続配線のデータ読出
し動作について、前記メモリ部から独立した良否判定を
可能とするカウンタと、を備えたことを特徴とする半導
体集積回路。
【請求項１０】ビット線及びワード線を駆動することに
よりデータの読出し／書込みが可能な複数のメモリセル
からなるメモリアレイと、ロウアドレス信号をラッチす
るロウアドレスラッチ回路と、前記ロウアドレス信号に
応じて前記ワード線を選択的に駆動するロウデコーダ
と、前記メモリセルの書込み／読出しデータをラッチす
るデータラッチ回路と、カラムアドレス信号をラッチす
るカラムアドレスラッチ回路と、前記カラムアドレス信
号に応じて前記ビット線を選択的に駆動するカラムデコ
ーダとが備えられたメモリ部と、前記メモリ部との間でデータを授受する際に使用される
所定の制御信号を生成し、前記所定の制御信号に応じた
タイミングでアドレス信号及びデータ信号を入出力する
メモリ制御回路が備えられたロジック部と、前記メモリ部と前記ロジック部とを接続する複数の接続
配線と、前記ロジック部と前記ロウアドレスラッチ回路及び前記
カラムアドレスラッチ回路とを接続する前記接続配線に
前記ロジック部から出力されたアドレス信号が一方側入
力に入力される２入力アドレス比較回路、並びに、前記
ロジック部と前記データラッチ回路とを接続する前記接
続配線に前記ロジック部から出力されたデータ信号又は
前記外部信号入出力用端子に前記ロジック部から出力さ
れたデータ信号が一方側入力に入力される２入力データ
比較回路、並びに、前記２入力アドレス比較回路の他方
側入力にアドレス信号の期待値を出力するアドレスカウ
ンタ、並びに、前記ロジック部と前記データラッチ回路
とを接続する前記接続配線又は前記２入力データ比較回
路の他方側入力にデータ信号の期待値を出力するデータ
カウンタから構成され、前記ロジック部の良否判定、並
びに、前記ロジック部と前記ロウアドレスラッチ回路及
び前記カラムアドレスラッチ回路とを接続する前記接続
配線の良否判定、並びに、前記ロジック部と前記データ
ラッチ回路とを接続する前記接続配線のデータ書込み動
作及びデータ読出し動作について、前記メモリ部から独
立した良否判定を可能とする動作試験用回路と、を備え
たことを特徴とする半導体集積回路。