JP3258045B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP3258045B2 JP3258045B2 JP25576791A JP25576791A JP3258045B2 JP 3258045 B2 JP3258045 B2 JP 3258045B2 JP 25576791 A JP25576791 A JP 25576791A JP 25576791 A JP25576791 A JP 25576791A JP 3258045 B2 JP3258045 B2 JP 3258045B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- data
- latch
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路に関
し、特にテスト回路を搭載した半導体メモリ回路に関す
るものである。
し、特にテスト回路を搭載した半導体メモリ回路に関す
るものである。
【０００２】
【従来の技術】図４は従来のメモリ回路を示したもので
ある。図において、１はテストの対象となるメモリ・セ
ル・アレイ、２はこのメモリ・セル・アレイ１の入力デ
ータを保持するための入力データ・ラッチ、３はこの入
力データ・ラッチに保持すべきデータを転送するための
データ信号線、４はメモリ・セル・アレイ１に対するア
ドレス・データをデコードするアドレス・デコーダ、５
はメモリ・セル・アレイ１から読み出したデータを保持
するための出力データ・ラッチ、６はこの出力データ・
ラッチ５の出力データを転送するためのデータ信号線、
７はこれらのラッチやメモリ・セル・アレイを制御する
制御部である。
ある。図において、１はテストの対象となるメモリ・セ
ル・アレイ、２はこのメモリ・セル・アレイ１の入力デ
ータを保持するための入力データ・ラッチ、３はこの入
力データ・ラッチに保持すべきデータを転送するための
データ信号線、４はメモリ・セル・アレイ１に対するア
ドレス・データをデコードするアドレス・デコーダ、５
はメモリ・セル・アレイ１から読み出したデータを保持
するための出力データ・ラッチ、６はこの出力データ・
ラッチ５の出力データを転送するためのデータ信号線、
７はこれらのラッチやメモリ・セル・アレイを制御する
制御部である。
【０００３】次に、従来例の動作について説明する。メ
モリ・セル・アレイ１に対するテストは、まず、別途生
成されるｍビットの入力データをデータ信号線３を通し
て、入力データ・ラッチ２に伝え、そのラッチ出力をア
ドレス・デコーダ４により指定されたメモリ・セル部分
に書き込む。その後、上記入力データを書き込まれたメ
モリ・セル・アレイ１からデータを読み出し、出力デー
タ・ラッチ５に取り込んだ後、データ信号線６を経由し
て、別途用意される比較手段に伝達する。この比較手段
により、出力データと期待値データの一致が全アドレス
の全ビットについて確認された場合、このメモリ・セル
・アレイ１は良品と判定される。通常、上記入力データ
生成，アドレス生成，比較演算は高価な大型評価装置を
用いて行われる。
モリ・セル・アレイ１に対するテストは、まず、別途生
成されるｍビットの入力データをデータ信号線３を通し
て、入力データ・ラッチ２に伝え、そのラッチ出力をア
ドレス・デコーダ４により指定されたメモリ・セル部分
に書き込む。その後、上記入力データを書き込まれたメ
モリ・セル・アレイ１からデータを読み出し、出力デー
タ・ラッチ５に取り込んだ後、データ信号線６を経由し
て、別途用意される比較手段に伝達する。この比較手段
により、出力データと期待値データの一致が全アドレス
の全ビットについて確認された場合、このメモリ・セル
・アレイ１は良品と判定される。通常、上記入力データ
生成，アドレス生成，比較演算は高価な大型評価装置を
用いて行われる。
【０００４】
【発明が解決しようとする課題】従来のメモリ回路は、
以上のように構成されていたので、高価な大型評価装置
を必要とした。また、大規模ＬＳＩ中に埋め込まれたメ
モリ回路の場合、外部ピンからメモリ回路部分を可制御
／可観測にする必要があり、テスト用ゲートを付加する
必要があるが、これにより、ゲート数やチップ面積の増
加が生じてしまうという問題があった。さらに、ボード
上に実装されたメモリ回路においては大型評価装置によ
る良／不良判定は困難であり、ボード・システムの信頼
性が低下するおそれがあった。
以上のように構成されていたので、高価な大型評価装置
を必要とした。また、大規模ＬＳＩ中に埋め込まれたメ
モリ回路の場合、外部ピンからメモリ回路部分を可制御
／可観測にする必要があり、テスト用ゲートを付加する
必要があるが、これにより、ゲート数やチップ面積の増
加が生じてしまうという問題があった。さらに、ボード
上に実装されたメモリ回路においては大型評価装置によ
る良／不良判定は困難であり、ボード・システムの信頼
性が低下するおそれがあった。
【０００５】この発明は、上記のような問題点を解消す
るためになされたもので、通常のメモリ回路に少ないゲ
ート数のゲートを付加するだけで、入力データ生成機
能，出力データと期待値データとの比較機能を持たせる
ことができる、メモリ用テスト回路を有する半導体集積
回路を提供せんとするものである。
るためになされたもので、通常のメモリ回路に少ないゲ
ート数のゲートを付加するだけで、入力データ生成機
能，出力データと期待値データとの比較機能を持たせる
ことができる、メモリ用テスト回路を有する半導体集積
回路を提供せんとするものである。
【０００６】
【課題を解決するための手段】この発明に係る半導体集
積回路は、メモリ用テスト回路において、入力ラッチ回
路を構成する２個のインバータのＰチャネル・トランジ
スタのソース電極をＶDD，ＧＮＤのいずれかに接続する
ため、選択信号により選択される選択回路と、出力ラッ
チ回路内の２個のインバータ回路の出力から一方を前記
選択信号の値に応じて選択出力してビット毎の比較結果
を示すように構成し、また、これらビット毎の結果から
メモリ・セル・アレイ内に１ビットでも不良が存在した
か否かを判定する判定回路を設けたものである。
積回路は、メモリ用テスト回路において、入力ラッチ回
路を構成する２個のインバータのＰチャネル・トランジ
スタのソース電極をＶDD，ＧＮＤのいずれかに接続する
ため、選択信号により選択される選択回路と、出力ラッ
チ回路内の２個のインバータ回路の出力から一方を前記
選択信号の値に応じて選択出力してビット毎の比較結果
を示すように構成し、また、これらビット毎の結果から
メモリ・セル・アレイ内に１ビットでも不良が存在した
か否かを判定する判定回路を設けたものである。
【０００７】
【作用】この発明における半導体集積回路は、一般的な
入力ラッチ回路，出力ラッチ回路に選択回路を付加する
だけで、任意の入力パターン生成，出力正誤判定が行え
る。期待値データは選択回路の制御信号で代用でき、期
待値データの生成が不要となる。よって、従来のように
大型テスタを用いることなく、ＬＳＩ内部に埋め込まれ
たメモリ回路やシステム・ボード上に実装されたメモリ
ＬＳＩのオン・ボード上での自己テストを容易にする。
入力ラッチ回路，出力ラッチ回路に選択回路を付加する
だけで、任意の入力パターン生成，出力正誤判定が行え
る。期待値データは選択回路の制御信号で代用でき、期
待値データの生成が不要となる。よって、従来のように
大型テスタを用いることなく、ＬＳＩ内部に埋め込まれ
たメモリ回路やシステム・ボード上に実装されたメモリ
ＬＳＩのオン・ボード上での自己テストを容易にする。
【０００８】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例による半導体集積回路
を示す。図において、図４と同一符号は同一のものを示
す。１０２は通常動作時はデータ信号線３からのｍビッ
トのデータを保持し、テスト時には‘ＴＥＳＴ’，‘Ｓ
ＥＬ’信号に応じたデータを設定できるようにした入力
データ・ラッチ（入力データ保持手段）、１０４はアド
レス・データをデコードするアドレス・デコーダ回路、
１０５はメモリ・セル・アレイ１の出力データを保持す
る出力データ・ラッチ（出力データ保持手段）であり、
メモリ・セル・アレイ１の出力値とそのアドレスのビッ
ト毎の期待値データとのｍビットの比較結果を出力する
ための比較手段を含む。１０７はこれらの回路１０２〜
１０５を制御するための制御部、１１０は出力データラ
ッチ１０５の比較結果出力ｍビットを入力とし、良／不
良判定を行う判定部である。
する。図１はこの発明の一実施例による半導体集積回路
を示す。図において、図４と同一符号は同一のものを示
す。１０２は通常動作時はデータ信号線３からのｍビッ
トのデータを保持し、テスト時には‘ＴＥＳＴ’，‘Ｓ
ＥＬ’信号に応じたデータを設定できるようにした入力
データ・ラッチ（入力データ保持手段）、１０４はアド
レス・データをデコードするアドレス・デコーダ回路、
１０５はメモリ・セル・アレイ１の出力データを保持す
る出力データ・ラッチ（出力データ保持手段）であり、
メモリ・セル・アレイ１の出力値とそのアドレスのビッ
ト毎の期待値データとのｍビットの比較結果を出力する
ための比較手段を含む。１０７はこれらの回路１０２〜
１０５を制御するための制御部、１１０は出力データラ
ッチ１０５の比較結果出力ｍビットを入力とし、良／不
良判定を行う判定部である。
【０００９】図２は図１の入力データ・ラッチ１０２の
１ビット分の構成例を示したものである。図において、
２００，２０２はラッチ回路を構成するインバータ回路
のＰチャネル型トランジスタ、２０１，２０３はラッチ
回路を構成するインバータ回路のＮチャネル型トランジ
スタ、２０４はラッチ回路への入力データＤ in1 の伝播
を制御するトランスファ・ゲート（以下、ＴＧと略
す）、２０７はラッチ回路の出力データＤout1 を入力側
にフィードバックさせるためのＴＧ、２０５はクロック
信号ＣＬＫ１とテスト・モード指定信号ＴＥＳＴを入力
とするＡＮＤ回路、２０６はＡＮＤ回路２０５の出力を
入力とするインバータ回路であり、ＡＮＤ回路２０５の
出力はＴＧ２０４のゲートに接続され、インバータ回路
２０６の出力はＴＧ２０７のゲートに接続されている。
２０は選択回路であり、選択信号ＳＥＬ（２ビット）に
応じてラッチ機能を実現するインバータ回路内のＰチャ
ネル型トランジスタ２００，２０２のソース電極を高電
位（ＶDD），低電位（ＧＮＤ）のいずれかに接続する。
１ビット分の構成例を示したものである。図において、
２００，２０２はラッチ回路を構成するインバータ回路
のＰチャネル型トランジスタ、２０１，２０３はラッチ
回路を構成するインバータ回路のＮチャネル型トランジ
スタ、２０４はラッチ回路への入力データＤ in1 の伝播
を制御するトランスファ・ゲート（以下、ＴＧと略
す）、２０７はラッチ回路の出力データＤout1 を入力側
にフィードバックさせるためのＴＧ、２０５はクロック
信号ＣＬＫ１とテスト・モード指定信号ＴＥＳＴを入力
とするＡＮＤ回路、２０６はＡＮＤ回路２０５の出力を
入力とするインバータ回路であり、ＡＮＤ回路２０５の
出力はＴＧ２０４のゲートに接続され、インバータ回路
２０６の出力はＴＧ２０７のゲートに接続されている。
２０は選択回路であり、選択信号ＳＥＬ（２ビット）に
応じてラッチ機能を実現するインバータ回路内のＰチャ
ネル型トランジスタ２００，２０２のソース電極を高電
位（ＶDD），低電位（ＧＮＤ）のいずれかに接続する。
【００１０】図３は図１の出力データ・ラッチ１０５の
１ビット分の構成例を示したものである。図において、
３０３，３０４はインバータ回路、３０１は入力データ
Ｄ in2 の伝播を制御するためのＴＧ、３０２は出力デー
タＤout2 の伝播を制御するためのＴＧ、３０５はＰチャ
ネル型トランジスタからなるＴＧ、３０６はＮチャネル
型トランジスタからなるＴＧ、３００はクロック信号Ｃ
ＬＫ２を入力とするインバータ回路であり、ＣＬＫ２は
ＴＧ３０１のゲートにも接続される。インバータ３００
の出力はＴＧ３０２のゲートに接続される。ＴＧ３０
５，３０６のゲートには選択信号ＳＥＬが接続される。
ＴＧ３０５はインバータ回路３０３の出力を伝播させ、
ＴＧ３０６はインバータ回路３０４の出力を伝播させ
る。このＴＧ３０５とＴＧ３０６の出力同士は共通接続
されている。
１ビット分の構成例を示したものである。図において、
３０３，３０４はインバータ回路、３０１は入力データ
Ｄ in2 の伝播を制御するためのＴＧ、３０２は出力デー
タＤout2 の伝播を制御するためのＴＧ、３０５はＰチャ
ネル型トランジスタからなるＴＧ、３０６はＮチャネル
型トランジスタからなるＴＧ、３００はクロック信号Ｃ
ＬＫ２を入力とするインバータ回路であり、ＣＬＫ２は
ＴＧ３０１のゲートにも接続される。インバータ３００
の出力はＴＧ３０２のゲートに接続される。ＴＧ３０
５，３０６のゲートには選択信号ＳＥＬが接続される。
ＴＧ３０５はインバータ回路３０３の出力を伝播させ、
ＴＧ３０６はインバータ回路３０４の出力を伝播させ
る。このＴＧ３０５とＴＧ３０６の出力同士は共通接続
されている。
【００１１】次に上記実施例の動作について説明する。
まず、最初に、通常動作時の動作について説明する。図
２において、選択信号ＳＥＬによりＰチャネルトランジ
スタ２００，２０２の両方のソース電極にＶDDを与える
ことにより、トランジスタ２００，２０１からなる前段
インバータおよびトランジスタ２０２，２０３からなる
次段インバータの両方にＶDDを印加する。次にＴＥＳＴ
信号を‘１’とすることによりＡＮＤ回路２０５を介し
てクロックＣＬＫ１を入力する。クロックＣＬＫ１が
‘１’のとき、ＴＧ２０４がＯＮ状態となり、Ｄ in1 に
入力されたデータがＴＧ２０４および上記前段インバー
タ，次段インバータを介してＤout1 よりメモリセルアレ
イ内部に出力される。この状態で、クロックＣＬＫ１が
‘０’となると、ＴＧ２０４がＯＦＦ状態となり、ＴＧ
２０７が導通するので、上記前段インバータ，次段イン
バータ，ＴＧ２０７からなるループによりデータが保持
される。即ち、ＴＧ２０４，前段インバータ，次段イン
バータ，ＴＧ２０７によりデータ・ラッチが形成され
る。
まず、最初に、通常動作時の動作について説明する。図
２において、選択信号ＳＥＬによりＰチャネルトランジ
スタ２００，２０２の両方のソース電極にＶDDを与える
ことにより、トランジスタ２００，２０１からなる前段
インバータおよびトランジスタ２０２，２０３からなる
次段インバータの両方にＶDDを印加する。次にＴＥＳＴ
信号を‘１’とすることによりＡＮＤ回路２０５を介し
てクロックＣＬＫ１を入力する。クロックＣＬＫ１が
‘１’のとき、ＴＧ２０４がＯＮ状態となり、Ｄ in1 に
入力されたデータがＴＧ２０４および上記前段インバー
タ，次段インバータを介してＤout1 よりメモリセルアレ
イ内部に出力される。この状態で、クロックＣＬＫ１が
‘０’となると、ＴＧ２０４がＯＦＦ状態となり、ＴＧ
２０７が導通するので、上記前段インバータ，次段イン
バータ，ＴＧ２０７からなるループによりデータが保持
される。即ち、ＴＧ２０４，前段インバータ，次段イン
バータ，ＴＧ２０７によりデータ・ラッチが形成され
る。
【００１２】また、図３において、図２と同様にしてＴ
Ｇ３０１，インバータ３０３，３０４，ＴＧ３０２によ
りデータ・ラッチが形成され、図２と同様にして、メモ
リセルアレイ内部よりＤ in2 に入力されたデータが保持
される。なお、トランジスタ３０５，３０６のゲートに
は図２の選択信号ＳＥＬの一部の信号ＳＥＬ１が加わっ
ているため、常に比較結果が出力されることになるが、
通常動作時には、この比較結果は無視してよい。
Ｇ３０１，インバータ３０３，３０４，ＴＧ３０２によ
りデータ・ラッチが形成され、図２と同様にして、メモ
リセルアレイ内部よりＤ in2 に入力されたデータが保持
される。なお、トランジスタ３０５，３０６のゲートに
は図２の選択信号ＳＥＬの一部の信号ＳＥＬ１が加わっ
ているため、常に比較結果が出力されることになるが、
通常動作時には、この比較結果は無視してよい。
【００１３】次にテストモード時の動作について説明す
る。図２において、‘０’データを信号線３経由でラッ
チ１０２に与える等により入力データラッチ１０２をリ
セット状態（‘０’を保持する状態）に設定する。次
に、ＴＥＳＴ信号を‘０’にしてクロックＣＬＫ１がＡ
ＮＤ回路２０５の出力に出ないようにし、ＴＧ２０４を
ＯＦＦ状態に固定し、同時にＴＧ２０７をＯＮ状態に固
定する。選択信号ＳＥＬはこの実施例においては２ビッ
トとしており、選択信号ＳＥＬによりＰチャネルトラン
ジスタ２００，２０２のソース電極をＶDD，ＧＮＤのい
ずれに接続するかを指定する。Ｄ in1 に‘０’を与える
ことでリセットを行う場合に、ＳＥＬの値に応じてラッ
チ回路の出力Ｄout1 がどのように変化するかを
る。図２において、‘０’データを信号線３経由でラッ
チ１０２に与える等により入力データラッチ１０２をリ
セット状態（‘０’を保持する状態）に設定する。次
に、ＴＥＳＴ信号を‘０’にしてクロックＣＬＫ１がＡ
ＮＤ回路２０５の出力に出ないようにし、ＴＧ２０４を
ＯＦＦ状態に固定し、同時にＴＧ２０７をＯＮ状態に固
定する。選択信号ＳＥＬはこの実施例においては２ビッ
トとしており、選択信号ＳＥＬによりＰチャネルトラン
ジスタ２００，２０２のソース電極をＶDD，ＧＮＤのい
ずれに接続するかを指定する。Ｄ in1 に‘０’を与える
ことでリセットを行う場合に、ＳＥＬの値に応じてラッ
チ回路の出力Ｄout1 がどのように変化するかを
【００１４】
【表１】
【００１５】に示す。Ｄ in1 ＝１（セットに相当）の場
合についても参考のために表１に記している。ＳＥＬ＝
（Ａ1 ，Ａ2 ）とし、Ａ1 はＰチャネルトランジスタ２
００をＶDDかＧＮＤに接続するための選択信号、Ａ2 は
Ｐチャネルトランジスタ２０２をＶDDかＧＮＤに接続す
るための選択信号とする。Ａ1 ，Ａ2 は各々１のときＶ
DDに、０のときＧＮＤに接続するとする。（Ａ1 ，
Ａ2 ）＝（０，０）のとき、Ｄ in1 ＝０とすれば、表１
よりＤout1 ＝０となる。（Ａ1 ，Ａ2 ）＝（０，１）と
すると、トランジスタ２００，２０１からなる前段イン
バータの入力はＤout1 ＝‘０’であるから、Ｐチャネル
トランジスタ２００がＯＮして０がトランジスタ２０
２，２０３からなる次段インバータの入力となり、Ｐチ
ャネルトランジスタ２０２がＯＮしてハイレベル電位が
出力Ｄout1 に出力される。このようにＳＥＬ＝（Ａ1 ，
Ａ2 ）の値を変えることにより、任意の入力パターンを
生成できる。
合についても参考のために表１に記している。ＳＥＬ＝
（Ａ1 ，Ａ2 ）とし、Ａ1 はＰチャネルトランジスタ２
００をＶDDかＧＮＤに接続するための選択信号、Ａ2 は
Ｐチャネルトランジスタ２０２をＶDDかＧＮＤに接続す
るための選択信号とする。Ａ1 ，Ａ2 は各々１のときＶ
DDに、０のときＧＮＤに接続するとする。（Ａ1 ，
Ａ2 ）＝（０，０）のとき、Ｄ in1 ＝０とすれば、表１
よりＤout1 ＝０となる。（Ａ1 ，Ａ2 ）＝（０，１）と
すると、トランジスタ２００，２０１からなる前段イン
バータの入力はＤout1 ＝‘０’であるから、Ｐチャネル
トランジスタ２００がＯＮして０がトランジスタ２０
２，２０３からなる次段インバータの入力となり、Ｐチ
ャネルトランジスタ２０２がＯＮしてハイレベル電位が
出力Ｄout1 に出力される。このようにＳＥＬ＝（Ａ1 ，
Ａ2 ）の値を変えることにより、任意の入力パターンを
生成できる。
【００１６】生成された入力データはアドレスデータで
指定されるメモリセルに書き込まれる。書き込み動作は
全ビットに対して連続的に行ってもよいし、１ワード書
き込んだ後、同一アドレスからデータを読み出して読み
出しデータの正誤判定を行ってもよい。以下に１ワード
データを書き込んだ後、同一アドレスから読み出したデ
ータの正誤判定を行う場合の動作について説明する。
指定されるメモリセルに書き込まれる。書き込み動作は
全ビットに対して連続的に行ってもよいし、１ワード書
き込んだ後、同一アドレスからデータを読み出して読み
出しデータの正誤判定を行ってもよい。以下に１ワード
データを書き込んだ後、同一アドレスから読み出したデ
ータの正誤判定を行う場合の動作について説明する。
【００１７】読み出し時にもＳＥＬ信号の値は入力デー
タ生成時の値を保持している。メモリ・セル・アレイか
らの出力は図３のＤ in2 に接続されラッチされる。ＳＥ
Ｌ１はＳＥＬ＝（Ａ1 ，Ａ2 ）のうち、入力パターンを
０，１に設定するときに決定要因となる方、即ちこの実
施例の場合にはＡ2 に相当する。入力データが０（即ち
Ａ2 ＝０）のとき、比較結果として出力されるのは前段
インバータ３０３の出力である。Ｄ in2 （メモリ出力）
が０の場合、このインバータ出力は１であり、正常動作
が確認される。逆にＤ in2 ＝１の場合、インバータ出力
は０であり、比較結果は０、即ち誤動作が検出される。
タ生成時の値を保持している。メモリ・セル・アレイか
らの出力は図３のＤ in2 に接続されラッチされる。ＳＥ
Ｌ１はＳＥＬ＝（Ａ1 ，Ａ2 ）のうち、入力パターンを
０，１に設定するときに決定要因となる方、即ちこの実
施例の場合にはＡ2 に相当する。入力データが０（即ち
Ａ2 ＝０）のとき、比較結果として出力されるのは前段
インバータ３０３の出力である。Ｄ in2 （メモリ出力）
が０の場合、このインバータ出力は１であり、正常動作
が確認される。逆にＤ in2 ＝１の場合、インバータ出力
は０であり、比較結果は０、即ち誤動作が検出される。
【００１８】メモリセル読み出しデータとＳＥＬ１（Ａ
2 に相当）の真理値表を、
2 に相当）の真理値表を、
【００１９】
【表２】
【００２０】に示す。このように、ＳＥＬ１信号は、期
待値データとしての役割を代行しうる。従って、期待値
データを生成しておく必要はない。こうして得られたビ
ット単位の判定結果を判定回路において総合して１ビッ
トでも不良があれば、誤動作を知らせるフラグを出力す
る。
待値データとしての役割を代行しうる。従って、期待値
データを生成しておく必要はない。こうして得られたビ
ット単位の判定結果を判定回路において総合して１ビッ
トでも不良があれば、誤動作を知らせるフラグを出力す
る。
【００２１】ところで、メモリ用テストパターンとして
は、乱数，擬似乱数は必要なく、０と１が交互に並ぶ
‘チェッカーボード’、あるいは全ビット‘０’，全ビ
ット‘１’といったテストパターンが要求される。上記
実施例ではＡ1，Ａ2 の‘０’，‘１’をＶDD，ＧＮＤ
のいずれに対応させるかをあらかじめ回路的に組み込ん
でおくことにより、チェッカーボード，全ビット０（ま
たは１）といったパターンを生成することが容易に行え
る。同様に、出力ラッチ内比較回路もあらかじめＡ2 の
０（１）に対応してどちらの値を出力させるかを組み込
んでおけばよい。
は、乱数，擬似乱数は必要なく、０と１が交互に並ぶ
‘チェッカーボード’、あるいは全ビット‘０’，全ビ
ット‘１’といったテストパターンが要求される。上記
実施例ではＡ1，Ａ2 の‘０’，‘１’をＶDD，ＧＮＤ
のいずれに対応させるかをあらかじめ回路的に組み込ん
でおくことにより、チェッカーボード，全ビット０（ま
たは１）といったパターンを生成することが容易に行え
る。同様に、出力ラッチ内比較回路もあらかじめＡ2 の
０（１）に対応してどちらの値を出力させるかを組み込
んでおけばよい。
【００２２】このように、上記実施例によれば、メモリ
回路の入力データラッチ内のインバータを構成するＰチ
ャネル型トランジスタのソース電極を選択信号に応じて
高電位，低電位のいずれかに接続することにより、ラッ
チ出力を設定できるようにしたので、メモリセルテスト
パターンを予め生成する必要がなくなる。また、出力デ
ータラッチに、上記選択信号を制御信号とするセレクタ
回路のみを付加することにより、メモリセルからの読み
出しデータと期待値データとのビット毎比較と同じ機能
を実現し、このビット毎の比較結果からメモリ・セル・
アレイに不良があったか否かの判定を判定回路で行うよ
うにした。この結果、少ないテスト用付加回路により、
従来の大型評価装置に相当する機能を内蔵でき、大規模
ＬＳＩ内部に組み込まれたメモリ及びシステム・ボード
上に配置されたメモリＬＳＩを容易にテストすることが
可能となる効果がある。
回路の入力データラッチ内のインバータを構成するＰチ
ャネル型トランジスタのソース電極を選択信号に応じて
高電位，低電位のいずれかに接続することにより、ラッ
チ出力を設定できるようにしたので、メモリセルテスト
パターンを予め生成する必要がなくなる。また、出力デ
ータラッチに、上記選択信号を制御信号とするセレクタ
回路のみを付加することにより、メモリセルからの読み
出しデータと期待値データとのビット毎比較と同じ機能
を実現し、このビット毎の比較結果からメモリ・セル・
アレイに不良があったか否かの判定を判定回路で行うよ
うにした。この結果、少ないテスト用付加回路により、
従来の大型評価装置に相当する機能を内蔵でき、大規模
ＬＳＩ内部に組み込まれたメモリ及びシステム・ボード
上に配置されたメモリＬＳＩを容易にテストすることが
可能となる効果がある。
【００２３】なお、上記実施例では選択信号ＳＥＬは２
ビットとし、それぞれラッチ回路内インバータを構成す
る２個のＰチャネルトランジスタのソース電極をＶDDあ
るいはＧＮＤに接続することを独立に指定可能としてい
るが、ＳＥＬは１ビットとし、前段Ｐチャネルトランジ
スタと後段Ｐチャネルトランジスタを各々ＶDDとＧＮ
Ｄ、あるいはＧＮＤとＶDDに接続するようにしてもよ
く、上記実施例と同様の効果が得られる。
ビットとし、それぞれラッチ回路内インバータを構成す
る２個のＰチャネルトランジスタのソース電極をＶDDあ
るいはＧＮＤに接続することを独立に指定可能としてい
るが、ＳＥＬは１ビットとし、前段Ｐチャネルトランジ
スタと後段Ｐチャネルトランジスタを各々ＶDDとＧＮ
Ｄ、あるいはＧＮＤとＶDDに接続するようにしてもよ
く、上記実施例と同様の効果が得られる。
【００２４】また、ＳＥＬは３ビット以上であっても、
それは回路構成のみに依存するので、それによって本発
明の本来のメリットは損なわれるものではない。
それは回路構成のみに依存するので、それによって本発
明の本来のメリットは損なわれるものではない。
【００２５】また、上記実施例では、ラッチ回路はイン
バータ２個から構成されるものとしたが、ラッチ内容を
リセットあるいはセットするために、一方をＮＡＮＤ
（またはＡＮＤ）にしてもよいし、一方をＮＯＲ（また
はＯＲ）で構成してもよく、さらには一方をＮＡＮＤ
（またはＡＮＤ）、一方をＮＯＲ（またはＯＲ）で構成
してもこれらゲートに入るデータ線以外の制御信号（リ
セットやセット信号）をディセーブルに固定することが
できるようにしておけば、上記実施例と同様の効果が得
られる（入力，出力ラッチとも）。
バータ２個から構成されるものとしたが、ラッチ内容を
リセットあるいはセットするために、一方をＮＡＮＤ
（またはＡＮＤ）にしてもよいし、一方をＮＯＲ（また
はＯＲ）で構成してもよく、さらには一方をＮＡＮＤ
（またはＡＮＤ）、一方をＮＯＲ（またはＯＲ）で構成
してもこれらゲートに入るデータ線以外の制御信号（リ
セットやセット信号）をディセーブルに固定することが
できるようにしておけば、上記実施例と同様の効果が得
られる（入力，出力ラッチとも）。
【００２６】さらに、上記実施例では、出力ラッチ内選
択回路をＮチャネルトランジスタとＰチャネルトランジ
スタで構成したが、ＮチャネルトランジスタをＰチャネ
ルトランジスタに、ＰチャネルトランジスタをＮチャネ
ルトランジスタに置き換えても比較出力が正論理から負
論理に変わるだけで、上記実施例と同様の効果が得られ
る。
択回路をＮチャネルトランジスタとＰチャネルトランジ
スタで構成したが、ＮチャネルトランジスタをＰチャネ
ルトランジスタに、ＰチャネルトランジスタをＮチャネ
ルトランジスタに置き換えても比較出力が正論理から負
論理に変わるだけで、上記実施例と同様の効果が得られ
る。
【００２７】また、上記実施例では、出力ラッチ回路内
選択回路をＮチャネルトランジスタ，Ｐチャネルトラン
ジスタで構成したが、これらのうち、一方あるいは両方
をＣＭＯＳトランスファゲートで構成してもよく、上記
実施例と同様の効果が得られる。
選択回路をＮチャネルトランジスタ，Ｐチャネルトラン
ジスタで構成したが、これらのうち、一方あるいは両方
をＣＭＯＳトランスファゲートで構成してもよく、上記
実施例と同様の効果が得られる。
【００２８】
【発明の効果】以上のように、この発明に係る半導体集
積回路によれば、メモリ回路の入力データラッチ内のイ
ンバータを構成するＰチャネル型トランジスタのソース
電極を選択信号に応じて高電位，低電位のいずれかに接
続することにより、ラッチ出力を設定できるようにした
ので、メモリセルテストパターンを予め生成する必要が
なくなり、大規模ＬＳＩ内部に組み込まれたメモリ及び
システム・ボード上に配置されたメモリＬＳＩを容易に
テストすることが可能となる効果がある。
積回路によれば、メモリ回路の入力データラッチ内のイ
ンバータを構成するＰチャネル型トランジスタのソース
電極を選択信号に応じて高電位，低電位のいずれかに接
続することにより、ラッチ出力を設定できるようにした
ので、メモリセルテストパターンを予め生成する必要が
なくなり、大規模ＬＳＩ内部に組み込まれたメモリ及び
システム・ボード上に配置されたメモリＬＳＩを容易に
テストすることが可能となる効果がある。
【図１】この発明の一実施例による半導体集積回路のメ
モリ用テスト回路を示す回路図である。
モリ用テスト回路を示す回路図である。
【図２】この発明の一実施例における入力データラッチ
の一構成例を示す図である。
の一構成例を示す図である。
【図３】この発明の一実施例における出力データラッチ
の一構成例を示す図である。
の一構成例を示す図である。
【図４】従来のメモリ回路を示す図である。
１ メモリ・セル・アレイ １０２ 入力データラッチ １０４ アドレスデコーダ １０５ 出力データラッチ １０７ 制御部 １１０ 判定部
フロントページの続き (56)参考文献 特開 平２−276090（ＪＰ，Ａ) 特開 昭63−175289（ＪＰ，Ａ) 特開 昭63−4500（ＪＰ，Ａ) 特開 平４−318400（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G01R 31/28
Claims (1)
- 【請求項１】 メモリ用入力ビット列を選択信号の値に
より任意に設定できる機能を持った入力データラッチ
と、 メモリ・セル・アレイの所要のビットを指定するための
アドレスデータをデコードするアドレス・デコーダ回路
と、 入力データ生成に用いる選択信号を用いて生成した期待
値とメモリ・セル・アレイの出力ビットの比較機能を備
えた出力データラッチと、 前記出力データラッチ内の比較回路から出力されるビッ
ト毎の比較結果から、メモリ・セル・アレイ内の不良の
有無を判定する判定回路と、 これらを制御する制御回路とを備えたことを特徴とする
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25576791A JP3258045B2 (ja) | 1991-09-06 | 1991-09-06 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25576791A JP3258045B2 (ja) | 1991-09-06 | 1991-09-06 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0567400A JPH0567400A (ja) | 1993-03-19 |
| JP3258045B2 true JP3258045B2 (ja) | 2002-02-18 |
Family
ID=17283338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25576791A Expired - Fee Related JP3258045B2 (ja) | 1991-09-06 | 1991-09-06 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3258045B2 (ja) |
-
1991
- 1991-09-06 JP JP25576791A patent/JP3258045B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0567400A (ja) | 1993-03-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR960016427B1 (ko) | 반도체 기억장치 | |
| US6163499A (en) | Programmable impedance output buffer drivers, semiconductor devices and static random access memories provided with a programmable impedance output port | |
| JP2779538B2 (ja) | 半導体集積回路メモリのためのテスト信号発生器およびテスト方法 | |
| JP3406698B2 (ja) | 半導体装置 | |
| US5473565A (en) | Method of flash writing with small operation current and semiconductor memory circuit according to the method | |
| KR100392674B1 (ko) | 반도체 메모리 | |
| US6249468B1 (en) | Semiconductor memory device with switching element for isolating bit lines during testing | |
| JP2001028192A (ja) | フラッシュメモリ装置 | |
| US9183949B2 (en) | Semiconductor device | |
| JPH0799619B2 (ja) | 半導体記憶装置 | |
| US6546510B1 (en) | Burn-in mode detect circuit for semiconductor device | |
| US8050135B2 (en) | Semiconductor memory device | |
| US6662315B1 (en) | Parallel test in asynchronous memory with single-ended output path | |
| US6301678B1 (en) | Test circuit for reducing test time in semiconductor memory device having multiple data input/output terminals | |
| JP3258045B2 (ja) | 半導体集積回路 | |
| JP3857697B2 (ja) | 半導体集積回路、半導体記憶装置及び半導体記憶装置のテスト方法 | |
| JPH07240100A (ja) | 半導体メモリ装置の信頼性試験のためのテスト回路 | |
| US6611929B1 (en) | Test circuit for memory | |
| JPH11101858A (ja) | 半導体集積回路 | |
| US20070079201A1 (en) | Power-saving apparatus according to the operating mode of an embedded memory | |
| US6381718B1 (en) | Current controlled multi-state parallel test for semiconductor device | |
| JP3199883B2 (ja) | 半導体集積回路 | |
| JP3217548B2 (ja) | 半導体記憶装置 | |
| JP3272315B2 (ja) | テスト機能を有するメモリ・アレイ及びメモリ・アレイ・テスト方法 | |
| JP3022792B2 (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |