JPH047038B2 - - Google Patents
Info
- Publication number
- JPH047038B2 JPH047038B2 JP57233905A JP23390582A JPH047038B2 JP H047038 B2 JPH047038 B2 JP H047038B2 JP 57233905 A JP57233905 A JP 57233905A JP 23390582 A JP23390582 A JP 23390582A JP H047038 B2 JPH047038 B2 JP H047038B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- address
- scan
- channel mos
- high level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000012360 testing method Methods 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 6
- 230000015654 memory Effects 0.000 description 20
- 238000010586 diagram Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Description
【発明の詳細な説明】
(1) 技術の分野
本発明は、メモリのアドレスデコーダ回路の構
成に係り、特にスキヤン機能を内蔵したアドレス
レジスタを有するダイナミツク型デコーダ回路に
関する。
成に係り、特にスキヤン機能を内蔵したアドレス
レジスタを有するダイナミツク型デコーダ回路に
関する。
(2) 技術の背景
最近のMOS半導体技術の進歩に伴いMOS型半
導体メモリは、大規模集積化されてきた。特にラ
ンダムアクセスメモリ（RAM）は、64KのRAM
がすでに実用化され、256Kもすでに実用の域に
近づいている。このような大規模集積化されてき
たRAMは、大型コンピユータはもとよりマイク
ロコンピユータ或いはパーソナルコンピユータの
メインメモリに使用される以外に、大規模なロジ
ツクIC内にも内蔵される。このような大規模な
ロジツクICでは外部ピンの状態だけから故障を
検出するのは困難である。
導体メモリは、大規模集積化されてきた。特にラ
ンダムアクセスメモリ（RAM）は、64KのRAM
がすでに実用化され、256Kもすでに実用の域に
近づいている。このような大規模集積化されてき
たRAMは、大型コンピユータはもとよりマイク
ロコンピユータ或いはパーソナルコンピユータの
メインメモリに使用される以外に、大規模なロジ
ツクIC内にも内蔵される。このような大規模な
ロジツクICでは外部ピンの状態だけから故障を
検出するのは困難である。
そこで大規模なロジツクICでは、内部にある
レジスタを試験モードではシフトレジスタ化しシ
フト入力或いはシフト出力をそれぞれスキヤンイ
ン或いはスキヤンアウトする方法が採られてい
る。かかるスキヤンイン・アウト方式を採用する
ことによつて、任意のタイミングにおけるロジツ
クIC内部の状態を外部から観察することができ、
ロジツクIC内部の状態を外部から任意に設定し、
試験を行うことで迅速な故障検出が可能となる。
レジスタを試験モードではシフトレジスタ化しシ
フト入力或いはシフト出力をそれぞれスキヤンイ
ン或いはスキヤンアウトする方法が採られてい
る。かかるスキヤンイン・アウト方式を採用する
ことによつて、任意のタイミングにおけるロジツ
クIC内部の状態を外部から観察することができ、
ロジツクIC内部の状態を外部から任意に設定し、
試験を行うことで迅速な故障検出が可能となる。
(3) 従来技術と問題点
しかしながら、前記ロジツクIC内にメモリが
含まれ、且つそのメモリがダイナミツク型のデコ
ードを採用しているとスキヤンイン・アウトモー
ド時に次のような問題が生ずる。
含まれ、且つそのメモリがダイナミツク型のデコ
ードを採用しているとスキヤンイン・アウトモー
ド時に次のような問題が生ずる。
第１図ａは上記のスキヤンイン・アウトモード
を有するメモリのアドレスレジスタの部分を示す
図であり、第１図ｂは従来のダイナミツク型デコ
ーダの回路図である。
を有するメモリのアドレスレジスタの部分を示す
図であり、第１図ｂは従来のダイナミツク型デコ
ーダの回路図である。
第１図ａに示すアドレスレジスタ１は、スキヤ
ン機能内蔵型のアドレスレジスタであつて、通常
はメモリをアクセスするための外部からのアドレ
ス信号（A0、A1、…、An）をラツチするが、検
査時すなわちスキヤンモードにおいては、各レジ
スタF0〜Fnは直列に接続され、スキヤン入力１
１からシリアルに試験データを入力しスキヤンク
ロツク１０によつてそのシリアル情報をシフトし
てフリツプフロツプF0まで試験データがセツト
されるとスキヤン動作を停止する。このようにす
ることで、メモリが大規模論理IC内に組み込ま
れた場合でも、迅速に任意の試験データをアドレ
スレジスタにセツトできる。かかるアドレスレジ
スタの出力、即ちQ0〜Qn，0〜ｎは第１図ｂ
に示すデコーダ回路を構成するＮチヤネルMOS
トランジスタM0〜Mnのそれぞれのゲート端子に
入力される。第１図ｂのデコーダ回路のＮチヤネ
ルMOSトランジスタM0からMnまでのゲート端
子にデコードすべきアドレスに応じてQ0〜Qn，
Ｑ0〜ｎが所定の組み合せで接続されている。
ン機能内蔵型のアドレスレジスタであつて、通常
はメモリをアクセスするための外部からのアドレ
ス信号（A0、A1、…、An）をラツチするが、検
査時すなわちスキヤンモードにおいては、各レジ
スタF0〜Fnは直列に接続され、スキヤン入力１
１からシリアルに試験データを入力しスキヤンク
ロツク１０によつてそのシリアル情報をシフトし
てフリツプフロツプF0まで試験データがセツト
されるとスキヤン動作を停止する。このようにす
ることで、メモリが大規模論理IC内に組み込ま
れた場合でも、迅速に任意の試験データをアドレ
スレジスタにセツトできる。かかるアドレスレジ
スタの出力、即ちQ0〜Qn，0〜ｎは第１図ｂ
に示すデコーダ回路を構成するＮチヤネルMOS
トランジスタM0〜Mnのそれぞれのゲート端子に
入力される。第１図ｂのデコーダ回路のＮチヤネ
ルMOSトランジスタM0からMnまでのゲート端
子にデコードすべきアドレスに応じてQ0〜Qn，
Ｑ0〜ｎが所定の組み合せで接続されている。
係るダイナミツク型デコーダ回路は、通常動作
時はφがハイレベルでリードモード、ローレベル
でライトモードとなる。すなわちリードモードで
非選択の場合は出力線２６はローレベルであり、
ＰチヤンネルMOSトランジスタ２７がオンして
いるのでａ点はハイレベルに保持されている。こ
の状態でＮチヤンネルMOSトランジスタM0〜
Mnがすべてオンするようなアドレス信号が入力
されるとａ点はローレベルとなり、出力線２６に
はハイレベルの選択信号が出力されて、メモリセ
ルから情報が読出される。この非選択状態はを
ローレベルとすることによつて解除される。一
方、φをローレベルすなわちをハイレベルとし
た時にインバータ２９の入力がローレベルであれ
ば、出力線３１にハイレベルの選択信号が出力さ
れて、メモリセルへの書込みが行なわれる。
時はφがハイレベルでリードモード、ローレベル
でライトモードとなる。すなわちリードモードで
非選択の場合は出力線２６はローレベルであり、
ＰチヤンネルMOSトランジスタ２７がオンして
いるのでａ点はハイレベルに保持されている。こ
の状態でＮチヤンネルMOSトランジスタM0〜
Mnがすべてオンするようなアドレス信号が入力
されるとａ点はローレベルとなり、出力線２６に
はハイレベルの選択信号が出力されて、メモリセ
ルから情報が読出される。この非選択状態はを
ローレベルとすることによつて解除される。一
方、φをローレベルすなわちをハイレベルとし
た時にインバータ２９の入力がローレベルであれ
ば、出力線３１にハイレベルの選択信号が出力さ
れて、メモリセルへの書込みが行なわれる。
更にスキヤンモード時にはクロツクφは第２図
に示す様にハイレベルに固定される。従つてＰチ
ヤネルMOSトランジスタ２１、ＮチヤネルMOS
トランジスタ２８は共にオフしており、且つ非選
択状態であるからａ点はハイレベルでＰチヤネル
MOSトランジスタ２７はオンしており、出力線
２６にはローレベルの信号が出力されている。ま
た、はローレベルなので出力線３１にもローレ
ベルの信号が出力されている。この様な状態でＮ
チヤネルMOSトランジスタM0〜Mnが一旦オン
となるとａ点はローレベルとなり出力線２６にハ
イレベルの選択信号が出力される。スキヤンモー
ドの間はφはハイレベルに固定されているのでａ
点はローレベルの状態で保持される。アドレスレ
ジスタ１には複数のデコーダが接続されているの
で、スキヤンモード時にレジスタF0〜Fnの内容
が次々に変化していくと、複数のデコーダが上記
の様な選択状態になり、スキヤンモードが終了
し、φがローレベルとならない限り非選択状態に
復帰しない。従つてデコーダの出力を受けるメモ
リセルアレイ（図示せず）では、多重読出しの状
態となる。一方、この状態で通常モードに移行
し、φがハイレベルとなると複数のデコーダの出
力線３１がハイレベルとなり、多重書込が行なわ
れてしまい、正常な試験を行なうことができな
い。
に示す様にハイレベルに固定される。従つてＰチ
ヤネルMOSトランジスタ２１、ＮチヤネルMOS
トランジスタ２８は共にオフしており、且つ非選
択状態であるからａ点はハイレベルでＰチヤネル
MOSトランジスタ２７はオンしており、出力線
２６にはローレベルの信号が出力されている。ま
た、はローレベルなので出力線３１にもローレ
ベルの信号が出力されている。この様な状態でＮ
チヤネルMOSトランジスタM0〜Mnが一旦オン
となるとａ点はローレベルとなり出力線２６にハ
イレベルの選択信号が出力される。スキヤンモー
ドの間はφはハイレベルに固定されているのでａ
点はローレベルの状態で保持される。アドレスレ
ジスタ１には複数のデコーダが接続されているの
で、スキヤンモード時にレジスタF0〜Fnの内容
が次々に変化していくと、複数のデコーダが上記
の様な選択状態になり、スキヤンモードが終了
し、φがローレベルとならない限り非選択状態に
復帰しない。従つてデコーダの出力を受けるメモ
リセルアレイ（図示せず）では、多重読出しの状
態となる。一方、この状態で通常モードに移行
し、φがハイレベルとなると複数のデコーダの出
力線３１がハイレベルとなり、多重書込が行なわ
れてしまい、正常な試験を行なうことができな
い。
(4) 発明の目的
本発明は、このような従来のダイナミツク型デ
コーダ回路の欠点を除去しスキヤン動作中及び動
作後多重読み出し或いは多重書き込みを防止した
スキヤン機能内蔵RAMのダイナミツク型デコー
ダ回路を提供することを目的とする。
コーダ回路の欠点を除去しスキヤン動作中及び動
作後多重読み出し或いは多重書き込みを防止した
スキヤン機能内蔵RAMのダイナミツク型デコー
ダ回路を提供することを目的とする。
(5) 発明の構成
本発明の特徴とするところは、アドレス信号が
入力される複数のアドレスレジスタと、該アドレ
スレジスタの出力を受ける複数のデコーダ回路と
を備え、試験時には該アドレスレジスタを直列接
続とし、シフトレジスタとして動作させることが
可能な半導体メモリであつて、該デコーダ回路
は、デコード出力端と高電位電源間に接続され
て、所定のタイミングで該デコード出力端を高レ
ベルとする第１のトランジスタと、該第１のトラ
ンジスタと並列に接続された第２のトランジスタ
と、該デコード出力端と低電位電源間に接続さ
れ、ゲートにそれぞれ所定の上記アドレスレジス
タの出力を受ける複数のトランジスタを直列に接
続して成る直列回路と、該直列回路内に挿入され
た第３のトランジスタを具備し、該試験時には第
２、第３のトランジスタのゲートに制御信号を与
え、該第２のトランジスタを導通状態、該第３の
トランジスタを非導通状態にせしめる様にしたこ
とを特徴とする半導体メモリにある。
入力される複数のアドレスレジスタと、該アドレ
スレジスタの出力を受ける複数のデコーダ回路と
を備え、試験時には該アドレスレジスタを直列接
続とし、シフトレジスタとして動作させることが
可能な半導体メモリであつて、該デコーダ回路
は、デコード出力端と高電位電源間に接続され
て、所定のタイミングで該デコード出力端を高レ
ベルとする第１のトランジスタと、該第１のトラ
ンジスタと並列に接続された第２のトランジスタ
と、該デコード出力端と低電位電源間に接続さ
れ、ゲートにそれぞれ所定の上記アドレスレジス
タの出力を受ける複数のトランジスタを直列に接
続して成る直列回路と、該直列回路内に挿入され
た第３のトランジスタを具備し、該試験時には第
２、第３のトランジスタのゲートに制御信号を与
え、該第２のトランジスタを導通状態、該第３の
トランジスタを非導通状態にせしめる様にしたこ
とを特徴とする半導体メモリにある。
(6) 発明の実施例
次に本発明の一実施例を図面を参照して説明す
る。
る。
本発明のダイナミツク型デコーダ回路は、第３
図に示すスキヤン機能内蔵型メモリのデコーダと
して有効である。
図に示すスキヤン機能内蔵型メモリのデコーダと
して有効である。
第３図のRAMにおいてアドレスレジスタ１は
アドレス信号A0からAnまでを動作時においては
ラツチするが検査時においては、アドレス信号を
スキヤンイン入力１１からシリアルに入力しスキ
ヤンクロツク１０を入力するたびに、フリツプフ
ロツプのFnの出力QnをフリツプフロツプFo-1の
シフト入力Siにシフト入力させ、同様にFo-1の出
力Qo-1をフリツプフロツプFo-2のシフト入力に伝
え、同様にF0まで伝達することによつて、スキ
ヤン動作によつてアドレスをセツトする構成とな
つている。そして、さらにスキヤンクロツクを入
力することによつてスキヤンアウト信号１２から
いまセツトされたアドレス信号が出力されると同
時に、スキヤンイン入力１１から他のアドレス情
報をシリアル入力していく。
アドレス信号A0からAnまでを動作時においては
ラツチするが検査時においては、アドレス信号を
スキヤンイン入力１１からシリアルに入力しスキ
ヤンクロツク１０を入力するたびに、フリツプフ
ロツプのFnの出力QnをフリツプフロツプFo-1の
シフト入力Siにシフト入力させ、同様にFo-1の出
力Qo-1をフリツプフロツプFo-2のシフト入力に伝
え、同様にF0まで伝達することによつて、スキ
ヤン動作によつてアドレスをセツトする構成とな
つている。そして、さらにスキヤンクロツクを入
力することによつてスキヤンアウト信号１２から
いまセツトされたアドレス信号が出力されると同
時に、スキヤンイン入力１１から他のアドレス情
報をシリアル入力していく。
デコーダ回路２には、前記アドレスレジスタの
各フリツプフロツプF0からFnの非反転出力Qi（ｉ
＝０、…、ｎ）とQi（ｉ＝０、…、ｎ）が１００
において入力し、これがデコードされて指定され
たアドレスに対応する出力線２６或いは出力線３
１に出力され、これによつてメモリセルアレイ３
内の指定されたアドレスに対応するメモリセルか
ら情報を読み出しセンスアンプ３０を介して出力
端子O1〜O6に読み出すか、或いは入力端子i0から
inに入力された書き込みデータを書き込みアンプ
３３を有して指定されたアドレスに対応するメモ
リセルに書き込む。本発明のダイナミツクデコー
ダ回路には、スキヤンモード信号を入力を
し、この信号の論理状態によつてスキヤンモード
時においても、多重読み出し、或いは動作モード
における多重書き込みを防止できるように制御で
きるデコーダ回路を提供するものであつて、その
詳細図を第４図に示す。本発明のダイナミツク型
デコーダ回路において、従来と異なる点は、新た
にＰチヤネルMOSトランジスタT1、Ｎチヤネル
MOSトランジスタT2を図に示すように挿入して
いる点である。すなわち、ＰチヤネルMOSトラ
ンジスタT1はゲート端子が、スキヤンモード制
御信号に接続され、ソース端子は高電源２３
に接続され、ドレイン端子はＰチヤネルMOSト
ランジスタ２１のドレイン端子とともに共通的に
ａ点に接続されＮチヤネルMOSトランジスタT2
のゲート端子に前記スキヤンモード制御信号
が入力されドレイン端子が前記ａ点に接続され、
ソース端子がＮチヤネルMOSトランジスタM0の
ドレイン端子に接続されM0からMnの直列接続に
対してＮチヤネルMOSトランジスタT2も直列に
なるように接続されている。通常モードではスキ
ヤンモード制御信号はハイレベルであり、T1
はオフ、T2はオンしており、スキヤンモードで
ははローレベルとなり、T1はオン、T2はオ
フとなる。ａ点より右側の回路は、ａ点の電位を
保持してａ点の論理の反転を読み出し線２６或い
は書き込み線３１に伝達するラツチ回路である。
すなわち、ａ点がローレベルのときは反転回路２
５によつて反転され、出力線２６がハイレベルに
されこの出力線に接続されたメモリセル（図示せ
ず）の内容が読み出される。そして、出力線２６
はハイレベルなのでＰチヤネルMOSトランジス
タ２７はオフしており、ａ点の電位はローレベル
に保持される。クロツクφがローレベル、クロツ
クがハイレベルとなるとＰチヤネルMOSトラ
ンジスタ２１およびＮチヤネルMOSトランジス
タ２８がオン状態となり読み出し線２６がローレ
ベルとなつて非選択状態になる。一方、ａ点のロ
ーレベルはトランスミツシヨンゲート３２とイン
バータ２９の間に保持されているから、出力線３
１がハイレベルとなり、書込みが行なわれる。本
発明のダイナミツク型デコーダ回路においては、
新たにMOSトランジスタT1，T2を配し、そのゲ
ート端子をスキヤンモード制御信号で制御す
ることによつて、スキヤンモード時における多重
読み出し或いはスキヤンモードから通常モードに
以降したのちの書き込み動作における多重書き込
みを防止する。すなわちスキヤンモード時は第５
図に示すごとく、スキヤンモード制御信号を
ローレベルとして、ＰチヤネルMOSトランジス
タT1をオンすることによつてａ点をハイレベル
に固定し、且つＮチヤネルMOSトランジスタT2
をオフとすることによつて、ＮチヤネルMOSト
ランジスタM0〜Mnをａ点から切離している。従
つてスキヤンモード時にアドレスレジスタ２の内
容がいかなる状態に変化しようとも、第３図に示
すすべてのデコーダ回路は選択状態となることは
なく、非選択状態を維持しているので多重選択状
態となることはない。又、スキヤンモードから通
常モードに切換つた後にクロツクφがローレベル
となつてもａ点は全てのデコーダに於てハイレベ
ルに保持されたままであるから多重書込みが行な
われることもない。
各フリツプフロツプF0からFnの非反転出力Qi（ｉ
＝０、…、ｎ）とQi（ｉ＝０、…、ｎ）が１００
において入力し、これがデコードされて指定され
たアドレスに対応する出力線２６或いは出力線３
１に出力され、これによつてメモリセルアレイ３
内の指定されたアドレスに対応するメモリセルか
ら情報を読み出しセンスアンプ３０を介して出力
端子O1〜O6に読み出すか、或いは入力端子i0から
inに入力された書き込みデータを書き込みアンプ
３３を有して指定されたアドレスに対応するメモ
リセルに書き込む。本発明のダイナミツクデコー
ダ回路には、スキヤンモード信号を入力を
し、この信号の論理状態によつてスキヤンモード
時においても、多重読み出し、或いは動作モード
における多重書き込みを防止できるように制御で
きるデコーダ回路を提供するものであつて、その
詳細図を第４図に示す。本発明のダイナミツク型
デコーダ回路において、従来と異なる点は、新た
にＰチヤネルMOSトランジスタT1、Ｎチヤネル
MOSトランジスタT2を図に示すように挿入して
いる点である。すなわち、ＰチヤネルMOSトラ
ンジスタT1はゲート端子が、スキヤンモード制
御信号に接続され、ソース端子は高電源２３
に接続され、ドレイン端子はＰチヤネルMOSト
ランジスタ２１のドレイン端子とともに共通的に
ａ点に接続されＮチヤネルMOSトランジスタT2
のゲート端子に前記スキヤンモード制御信号
が入力されドレイン端子が前記ａ点に接続され、
ソース端子がＮチヤネルMOSトランジスタM0の
ドレイン端子に接続されM0からMnの直列接続に
対してＮチヤネルMOSトランジスタT2も直列に
なるように接続されている。通常モードではスキ
ヤンモード制御信号はハイレベルであり、T1
はオフ、T2はオンしており、スキヤンモードで
ははローレベルとなり、T1はオン、T2はオ
フとなる。ａ点より右側の回路は、ａ点の電位を
保持してａ点の論理の反転を読み出し線２６或い
は書き込み線３１に伝達するラツチ回路である。
すなわち、ａ点がローレベルのときは反転回路２
５によつて反転され、出力線２６がハイレベルに
されこの出力線に接続されたメモリセル（図示せ
ず）の内容が読み出される。そして、出力線２６
はハイレベルなのでＰチヤネルMOSトランジス
タ２７はオフしており、ａ点の電位はローレベル
に保持される。クロツクφがローレベル、クロツ
クがハイレベルとなるとＰチヤネルMOSトラ
ンジスタ２１およびＮチヤネルMOSトランジス
タ２８がオン状態となり読み出し線２６がローレ
ベルとなつて非選択状態になる。一方、ａ点のロ
ーレベルはトランスミツシヨンゲート３２とイン
バータ２９の間に保持されているから、出力線３
１がハイレベルとなり、書込みが行なわれる。本
発明のダイナミツク型デコーダ回路においては、
新たにMOSトランジスタT1，T2を配し、そのゲ
ート端子をスキヤンモード制御信号で制御す
ることによつて、スキヤンモード時における多重
読み出し或いはスキヤンモードから通常モードに
以降したのちの書き込み動作における多重書き込
みを防止する。すなわちスキヤンモード時は第５
図に示すごとく、スキヤンモード制御信号を
ローレベルとして、ＰチヤネルMOSトランジス
タT1をオンすることによつてａ点をハイレベル
に固定し、且つＮチヤネルMOSトランジスタT2
をオフとすることによつて、ＮチヤネルMOSト
ランジスタM0〜Mnをａ点から切離している。従
つてスキヤンモード時にアドレスレジスタ２の内
容がいかなる状態に変化しようとも、第３図に示
すすべてのデコーダ回路は選択状態となることは
なく、非選択状態を維持しているので多重選択状
態となることはない。又、スキヤンモードから通
常モードに切換つた後にクロツクφがローレベル
となつてもａ点は全てのデコーダに於てハイレベ
ルに保持されたままであるから多重書込みが行な
われることもない。
(7) 発明の効果
本発明はアドレスレジスタにスキヤン機能を有
するダイナミツク型デコーダ回路を含むメモリに
おいて、スキヤン動作中およびスキヤン動作後に
おいて、複数のアドレスの多重読み出し、或いは
多重書き込みを防止することができる。
するダイナミツク型デコーダ回路を含むメモリに
おいて、スキヤン動作中およびスキヤン動作後に
おいて、複数のアドレスの多重読み出し、或いは
多重書き込みを防止することができる。
第１図ａはアドレスレジスタの構成図、ｂは従
来のダイナミツク型デコーダ回路、第２図は第１
図のデコーダ回路のタイミングチヤート、第３図
は本発明のスキヤン機能内蔵メモリの一実施例ブ
ロツク図、第４図は本発明のダイナミツク型デコ
ーダ回路の一実施例の回路図、第５図は上記実施
例のタイミングチヤートである。 １……アドレスレジスタ、２……デコーダ、３
……メモリ・セル・アレイ、３０……センスアツ
プ、３３……ライトアンプ、２１……Ｐチヤネル
MOSトランジスタ、２７，２８……Ｎチヤネル
MOSトランジスタ、２５，２９……インバータ、
３０……2AND。
来のダイナミツク型デコーダ回路、第２図は第１
図のデコーダ回路のタイミングチヤート、第３図
は本発明のスキヤン機能内蔵メモリの一実施例ブ
ロツク図、第４図は本発明のダイナミツク型デコ
ーダ回路の一実施例の回路図、第５図は上記実施
例のタイミングチヤートである。 １……アドレスレジスタ、２……デコーダ、３
……メモリ・セル・アレイ、３０……センスアツ
プ、３３……ライトアンプ、２１……Ｐチヤネル
MOSトランジスタ、２７，２８……Ｎチヤネル
MOSトランジスタ、２５，２９……インバータ、
３０……2AND。
Claims (1)
- １ アドレス信号が入力される複数のアドレスレ
ジスタと、該アドレスレジスタの出力を受ける複
数のデコーダ回路とを備え、試験時には該アドレ
スレジスタを直列接続とし、シフトレジスタとし
て動作させることが可能な半導体メモリであつ
て、該デコーダ回路は、デコード出力端と高電位
電源間に接続されて、所定のタイミングで該デコ
ード出力端を高レベルとする第１のトランジスタ
と、該第１のトランジスタと並列に接続された第
２のトランジスタと、該デコード出力端と低電位
電源間に接続され、ゲートにそれぞれ所定の前記
アドレスレジスタの出力を受ける複数のトランジ
スタを直列に接続して成る直列回路と、該直列回
路内に挿入された第３のトランジスタを具備し、
該試験時には第２、第３のトランジスタのゲート
に制御信号を与え、該第２のトランジスタを導通
状態、該第３のトランジスタを非導通状態にせし
める様にしたことを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57233905A JPS59124091A (ja) | 1982-12-29 | 1982-12-29 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57233905A JPS59124091A (ja) | 1982-12-29 | 1982-12-29 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59124091A JPS59124091A (ja) | 1984-07-18 |
| JPH047038B2 true JPH047038B2 (ja) | 1992-02-07 |
Family
ID=16962415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57233905A Granted JPS59124091A (ja) | 1982-12-29 | 1982-12-29 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59124091A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0752414B2 (ja) * | 1985-08-13 | 1995-06-05 | 日本電気株式会社 | 半導体記憶装置 |
| JPH07120953B2 (ja) * | 1986-06-17 | 1995-12-20 | 松下電器産業株式会社 | デコード回路 |
| JPH0394350A (ja) * | 1989-09-07 | 1991-04-19 | Nec Corp | 半導体記憶装置 |
| JP6640030B2 (ja) * | 2016-06-06 | 2020-02-05 | ルネサスエレクトロニクス株式会社 | メモリマクロおよび半導体集積回路装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5522238A (en) * | 1978-07-31 | 1980-02-16 | Fujitsu Ltd | Decoder circuit |
| JPS5552587A (en) * | 1978-10-06 | 1980-04-17 | Hitachi Ltd | Static semiconductor memory circuit |
-
1982
- 1982-12-29 JP JP57233905A patent/JPS59124091A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5522238A (en) * | 1978-07-31 | 1980-02-16 | Fujitsu Ltd | Decoder circuit |
| JPS5552587A (en) * | 1978-10-06 | 1980-04-17 | Hitachi Ltd | Static semiconductor memory circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59124091A (ja) | 1984-07-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6178532B1 (en) | On-chip circuit and method for testing memory devices | |
| US5305284A (en) | Semiconductor memory device | |
| US10261127B2 (en) | Semiconductor integrated circuit | |
| JP2684365B2 (ja) | 半導体記憶装置 | |
| US4720818A (en) | Semiconductor memory device adapted to carry out operation test | |
| JPH01147385A (ja) | 集積回路の構造検査用デバイス | |
| KR0159453B1 (ko) | 반도체 기억장치 | |
| US6990038B1 (en) | Clock driver and boundary latch for a multi-port SRAM | |
| KR0180265B1 (ko) | 반도체 장치 | |
| US20020080668A1 (en) | Current controlled multi-state parallel test for semiconductor device | |
| JPH0750100A (ja) | アドレスバッファ | |
| KR960001783B1 (ko) | 반도체 기억 장치 | |
| US6249468B1 (en) | Semiconductor memory device with switching element for isolating bit lines during testing | |
| US8274854B2 (en) | Semiconductor storage device and method for producing semiconductor storage device | |
| US6301678B1 (en) | Test circuit for reducing test time in semiconductor memory device having multiple data input/output terminals | |
| KR100242453B1 (ko) | 반도체 장치 | |
| JPH047038B2 (ja) | ||
| KR19990056396A (ko) | 동시 칼럼선택라인 활성화 회로를 구비하는 반도체 메모리장치 및 칼럼 선택 라인 제어방법 | |
| US6611929B1 (en) | Test circuit for memory | |
| US6643809B2 (en) | Semiconductor device and semiconductor device testing method | |
| KR100256159B1 (ko) | 반도체 기억장치 | |
| KR960005371B1 (ko) | 반도체기억장치 | |
| JP3217548B2 (ja) | 半導体記憶装置 | |
| US6381718B1 (en) | Current controlled multi-state parallel test for semiconductor device | |
| JPH11273400A (ja) | 記憶装置 |