KR960005371B1

KR960005371B1 - 반도체기억장치

Info

Publication number: KR960005371B1
Application number: KR1019940004312A
Authority: KR
Inventors: 요우세이 나가하마; 기미마사 이마이
Original assignee: 가부시키가이샤 도시바; 사토 후미오; 도시바 마이크로일렉트로닉스 가부시키가이샤; 오카모토 세이시
Priority date: 1993-03-05
Filing date: 1994-03-05
Publication date: 1996-04-24
Also published as: JPH06259997A; JP2804212B2; US5424984A; KR940022580A

Abstract

내용 없음.

Description

반도체기억장치

제1도는 본 발명의 제1실시예의 블록도.

제2도는 한쪽의 뎨이터입력 버퍼의 상세한 구성을 나타낸 회로도.

제3도는 제1도중의 다른쪽 데이터입력 버퍼의 상세한 구성을 나타낸 회로도.

제4도는 제1실시예의 타이밍 차트.

제5도는 본 발명의 제2실시예의 블록도.

제6도는 종래회로의 블록도.

제7도는 상기 종래회로중 일부의 상세한 구성을 나타낸 회로도.

제8도는 종래회로의 타이밍 차트이다.

* 도면의 주요부분에 대한 부호의 설명

10A, 10B : 외부입력데이터 취 입회로 (데이터 입력 버퍼 DIB)

11 : 메모리셀 어레이 21 : 밸런스형 플립플롭

22, 23 : 인버터

24, 25 : 밸런스형 플립플롭의 입력노드

26, 32 : P채널 MOS트랜지스터

27, 28, 29, 30, 31, 33, 34, 35, 46, 47 : N채널 MOS트랜지스터

36, 37 : 데이터전송용 N채널 MOS트랜지스터

38, 39 : 래치회로의 입력노드 40, 41 : 래치 회로

44, 45 : 래치회로의 출력노드 48, 49 : 유지뎨이터 출력회로

52, 53 : 래치데이터 설정용 N채널 MOS트랜지스터

[산업상의 이용분야]

본 발명은 DRAM 등의 반도체기억장치에 관한 것으로, 특히 테스트를 위한 외부데이터를 내부로 거두어 들이는 외부입력데이터 취입회로가 설치된 반도체 기억장치에 관한 것이다.

[종래의 기술]

반도체기억장치, 특히 DRAM(다이나믹 랜덤 액세스 메모리)의 분야에서는 대용량, 고집적화에 수반하여, 여러품종의 다양한 제품이 생산되고 있다. 그 흐름의 하나로서, 범용품으로서의 DRAM에서는 종래에 X1비트 혹은 X4비트품이 주류를 이루고 있다. 그러나 액세스 타임(사이클 타임)이 막바지에 달한 현재, 데이터의 대량처리를 위해 각종 다비트품(多Bit品)이 필요하게 되고 있다. 이러한 상황에서 테스트시간의 단축 및 간략화를 진척시키는 것이 필요하다.

상기 다비트품의 일례로서 종래의 X4비트품의 외부입력데이터 취입회로(데이터 입력 버퍼) 부근의 구성을 제6도에 나타냈다. 동 도면에 있어서, 10은 각각 외부입력데이터 취입회로(DIB1~DIB4; 이하, 데이터입력 버퍼라 칭한다)이다. 이들 4개의 데이터입력 버퍼(10)은 모두 동일하게 구성되어 있고, 각각 테스트 모드시에는 외부데이터를 거두어 들여서 메모리셀 어레이(11)에 공급하고, 통상의 동작모드시에는 메모리셀 어레이(11)의 사이에서 기록 및 독출용 데이터를 주고 받는다.

상기 메모리셀 어레이(11)는 복수의 DRAM메모리셀로 이루어지는데, 테스트 모드시에는 상기 각 데이터입력 버퍼(10)로 거두어 들여져서 기록된 데이터가 그후에 독출되어 기록전의 데이터와 비교됨으로써, 메모리셀의 양부판정(良否判定) 등의 테스트가 실행된다.

제7도는 상기 제6도중 뎨이터입력 버퍼(10)의 상세한 구성을 나타낸 것이다. 도면중 21은 데이터의 검출을 행하는 밸런스형 플립플롭회로이다. 이 플립플롭회로(21)는 각각 P채널 및 N채널 MOS트랜지스터로 이루어진 2개의 인버터(22, 23)의 입출력단자간을 역병렬접속하여 구성되는 바, 제어신호 BWLTC에 의해 활성화제어된다. 그리고 양 인버터(23, 22)의 입력단자는 1쌍의 입력노드(24, 25)에 접속되어 있다.

상기 플립플롭회로(21)의 한쪽 입력노드(24)와 전원전위간에는 게이트가 접지전위에 접속된 P채널 MOS트랜지스터(26)가 삽입되어 있다. 또한, 상기 노드(24)와 접지 전위간에는 게이트에 제어신호 WACP가 공급되는 N채널 MOS트랜지스터(27)가 삽입되어 있다. 더욱이, 상기 노드(24)와 접지전위간에는 상기N채널 MOS트랜지스터(27)에 대해 직렬로 N채널 MOS트랜지스터(28)가 삽입되어 있다.

29는 게이트에 제어신호 TEST가 공급되고 테스트 모드시에 외부데이터(DIN)를 선택하는 N채널 MOS트랜지스터이고, 30은 게이트에 제어신호 BTEST (신호 BTEST는 신호 TEST의 반전신호라는 뜻임)가 공급되고 통상의 동작모드시에 기록/독출뎨이터 I/O를 선택하는 N채널 MOS트랜지스터이다. 상기 양 N채널 MOS트랜지스터(29, 30)의 각 일단은 공통으로 접속되고, 그 공통접속노드는 게이트에 제어신호 BWHLD가 공급되는 N채널 MOS트랜지스터(31)를 매개하여 상기 N채널 MOS트랜지스터(28)의 게이트에 접속되어 있다.

상기 플립플롭회로(21)의 다른쪽 입력노드(25)와 전원전위간에는 게이트가 접지전위에 접속된 P채널 MOS트랜지스터(32)가 삽입되어 있다. 또한, 상기 노드(25)와 접지전위간에는 게이트에 제어신호 WACP가 공급되는 N채널 MOS트랜지스터(33)가 삽입되어 있다. 또한 상기 노드(25)와 접지전위간에는 상기 N채널 MOS트랜지스터(33)에 대해 N채널 MOS트랜지스터(34)가 직렬로 삽입되어 있다.

35는 게이트에 제어신호 BWHLD가 공급되고 일단에 기준전위 VREF가 공급되는 N채널 MOS트랜지스터이고, 이 MOS트랜지스터(35)의 타단은 상기 N채널 MOS트랜지스터(34)의 게이트에 접속되어 있다.

상기 플립플롭회로(21)의 한쪽 및 다른쪽 입력노드(24, 25)는 게이트에 제어신호 BWTRS가 공급되는 뎨이터전송용 N채널 MOS트랜지스터(36, 37)각각을 매개하여 노드(38, 39)에 접속되어 있다.

상기 양 노드(38, 39)에는 래치회로(40, 41)가 접속되어 있다. 이 양 래치 회로(40, 41)는 동일하게 구성되어 있는 바, 각각 입력단자가 역병렬접속된 2개의 인버터(42, 43)로 이루어지고, 양 래치회로(40, 41)의 출력노드(44, 45)는 각각 제6도중의 메모리셀 어레이(11)에 접속되어 있다. 또한, 상기 출력노드(44, 45)와 접지전위간에는 N채널 MOS트랜지스터(46, 47)가 접속되어 있고, 각각의 게이트는 그것을 접속되어 있는 쪽과는 반대쪽의 출력노드에 접속되어 있다.

제8도는 상기 제7도의 데이터입력 버퍼의 동작의 일례를 나타낸 타이밍 차트이다. 이하, 이 제8도를 이용하여 뎨이터입력 버퍼의 동작을 설명한다.

테스트 모드시에서는 전원 투입시에 제어신호 TEST가 "H"레벨(일반적으로는 +5V의 전원전위), 제어신호 BTEST는 L레벨(일반적으로는 0V의 접지전위)로 되어 N채널 MOS트랜지스터(29)가 온됨으로써 입력데이터의 취입구는 외부데이터 DIN으로 된다.

DRAM의 기록동작이 시작되면, 제어신호 BWHLD가 "L"레벨로 되고 N채널 MOS트랜지스터(31, 35)가 오프되어, DIN 및 VREF가 N채널 MOS트랜지스터(28, 34)의 게이트에 가두어진다. 이때, 제어신호 WACP가 "L"레벨로 되고 N채널 MOS트랜지스터(27, 33)가 온되어 DIN 및 VREF에 따른 전위가 플립플롭회로(21)의 입력노드(24, 25)에 부여된다. 그후, 제어신호 BWLTC가 "L"레벨로 됨으로써 플립플롭회로(21)가 동작하여 DIN 및 VREF에 따른 전위가 플립플롭회로(21)에 의해 비교되며, 노드(24, 25)의 전위차가 확대된다. 상기 양 노드(24, 25)의 신호는 각각 N채널 MOS트랜지스터(36, 37)를 매개하여 노드(38, 39)에 전달된다.

그후, 제어신호 BWTRS가 "L"레벨로 되어 N채널 MOS트랜지스터(36, 37)가 오프되면 노드(38, 39)의 신호가 래치회로(40, 41)에 의해 래치되며, 그 래치데이터가 노드(44, 45)로 출력된다. 그후, 제어신호 BWLTC가 "H"레벨로 되어 플립플롭회로(21)에서의 전위비교동작은 종료된다. 그리고 래치회로(40, 41)에 의해 래치된 데이터는 외부어드레스에 따라 메모리셀 어레이(11)내의 소정의 메모리셀에 기록된다.

그런데, X4비트 구성처럼 작은 비트수의 다비트품에 있어서, 테스트 모드시에 통상동작모드와 동일하게 데이터를 기록하는 경우, X1비트 구성과 동일한 회로구성의 데이터입력 버퍼를 비트수만큼 설치하고, 1비트마다 뎨이터를 독립적으로 기록하는 때에 문제는 생기지 않는다. 또한, 테스트이 간략화 등의 요구 때문에 1개의 I/O(DIN)로부터 모든 뎨이터입력 버퍼에 공통의 뎨이터를 기록하는 것과 같은 경우에도 상기한 것처럼 X4비트 구성과 같은 작은 비트수의 다비트품에서는 문제가 생기지 않는다. 그러나 그 이상의 다비트품이 되면, 입력용량의 증대가 매우 큰 문제로 된다. 즉, 1개의 외부데이터입력패드에 다수의 데이터입력 버퍼의 DIN단자가 접속되기 때문에, 이 패드에 대한 입력용량이 증대된다. 그리고 이 입력용량의 증대는 기록데이터의 설정시간을 길게 하여 테스트 시간의 증대를 초래한다.

또한, 저전압품, 예컨대 전원전압 3.3V판이 금후 주류를 이룰 것으로 예상된다. 그러나 종래에는 테스트 모드시의 입력전환을 위해 N채널 MOS트랜지스터(29, 30)가 설치되어 있기 때문에, 통상의 데이터기록시에도 데이터를 2개의 N채널 MOS트랜지스터(30, 31)를 매개하여 N채널 MOS트랜지스터(28)의 게이트에 전송해야만 한다. 그리고 전원전압 3.3V판 등의 저전압품에서는 상기 양 MOS트랜지스터(30, 31)가 충분히 온되도록 게이트전위가 부여되지 않고, 기록데이터의 전위는 2개의 N채널 MOS트랜지스터의 문턱치전압분만큼 저하할 가능성이 있다. 그러나 이와 비교되는 기준전위 VREF는 1개의 N채널 MOS트랜지스터(35)만을 매개하여 N채널 MOS트랜지스터(34)의 게이트로 전송되기 때문에, 이 기준전위 VREF는 1개의 N채널 MOS트랜지스터의 문턱치전압분밖에 저하되지 않는다. 따라서, 조건에 따라서는 메모리셀 어레이에 정규의 데이터와는 반대인 데이터가 기록될 가능성이 생긴다.

[발명이 해결하려고 하는 과제]

이와 같이, 외부입력데이터 취입회로가 설치된 종래의 반도체기억장치에서는 테스트시간이 증대된다는 결점이 있고, 또한 저전원전압하에서 데이터의 오기록이 발생한다는 결점이 있다.

본 발명은 상기한 사정을 고려하여 이루어진 것으로, 제1목적은 테스트시간의단축을 도모할 수 있는 반도체기억장치를 제공하는 것에 있다.

또한, 본 발명의 제2목적은 저전원전압하에서 데이터의 오기록을 방지할 수 있는 반도체기억장치를 제공하는 것에 있다.

[과제를 해결하기 위한 수단]

본 발명의 반도체기억장치는, 각각 외부입력데이터를 기준전위와 비쿄함으로써 검출하는 복수의 데이터 검출수단과, 상기 복수의 각 데이터 검출수단에서 검출된 데이터가 각각 전송되고, 이들 각 데이터를 보존유지하는 복수의 데이터 유지수단, 상기 복수의 데이터 유지수단중 특정의 데이터 유지수단에서 유지된 데이터를 제어신호에 따라 출력하는 유지데이터 출력수단, 상기 복수의 데이터 유지수단중 상기 특정의 데이터 유지수단 이외의 각 데이터 유지수단의 데이터를 상기 유지데이터 출력수단의 출력에 따라 설정하는 데이터 설정수단을 구비한 것을 특징으로 한다.

(작용)

특정 데이터 유지수단에서 보존유지된 데이터가 다른 데이터 유지수단에 공급되고, 이 공급데이터에 따라 특정 데이터 유지수단 이외의 다른 데이터 유지수단에서의 데이터가 설정된다. 이로써 동일 데이터를 모든 데이터 유지수단에서 보존유지시킬 때에 외부입력데이터는 특정 데이터 유지수단에만 공급되면 된다.

[실시예]

이하, 도면을 참조하여 본 발명을 실시예에 의거해 설명한다.

제1도는 본 발명에 관한 반도체기억장치의 제1실시예인 DRAM의 구성을 나타낸 블록도이다. 이 실시예의 DRAM에서는 복수개의 외부입력데이터 취입회로(DIB: 데이터 입력 버퍼)가 설치되어 있고, 이들 복수개의 데이터입력 버퍼는 더욱이 특정의 1개의 데이터입력 버퍼(10A)와 나머지 데이터입력 버퍼(10B)로 이루어진 2종류의 것으로 구성되어 있다.

상기 1개의 데이터입력 버퍼(10A)는 테스트 모드시에 외부데이터를 거두어 들여서 메모리셀 어레이(11)에 공급하고, 통상의 동작모드시에는 메모리셀 어레이(11)와의 사이에서 기록 및 독출용 데이터를 주고 받는다. 또한, 나머지 데이터입력 버퍼(10B)에는 각각 테스트 모드시에 상기 데이터입력 버퍼(10A)에 거두어 들여진 데이터가 공통으로 공급되코, 각 데이터입력 버퍼(10B)는 각각 이 데이터를 보존유지하여 상기 메모리셀 어레이(11)에 공급함과 더불어 통상의 동작모드시에는 데이터입력 버퍼(10A)의 경우와 마찬가지로 메모리셀 어레이(11)와의 사이에서 기록 및 독출용 데이터를 주고 받는다.

상기 메모리셀 어레이(11)는 복수의 DRAM메모리셀로 이루어지고, 테스트 모드시에 상기 데이터입력 버퍼(10A, 10B)에 각각 거두어 들여져 기록된 데이터가 그후에 독출되어 기록전의 데이터와 비교됨으로써, 메모리셀의 양부판정(良否判定) 등의 테스트가 행하여진다.

제2도는 상기 제1도중의 한쪽 뎨이터입력 버퍼(10A)의 상세한 구성을 나타낸 것이다. 상기 제7도에 나타낸 종래의 데이터입력 버퍼와 대응되는 장소에는 동일한 부호를 붙여서 그에 대한 설명은 생략하고, 종래와 다른 점에 대해서만 설명한다.

이 데이터입력 버퍼(10A)에서는 제7도의 MOS트랜지스터(29, 30)가 생략되고 N채널 MOS트랜지스터(31)의 일단이 기록/독출데이터(I/O)의 단자에 직접 접속되어 있다.

또한, 상기 래치회로(40, 41}의 출력노드(44, 45)에는 유지데이터 출력회로(48, 49)가 접속되어 있다. 상기 양 유지데이터 출력회로(48, 49)는 동일하게 구성되어 있는 바, 각각 래치회로(40, 41)의 출력노드(44, 45)의 신호 및 제어신호 TEST가 공급되는 NAND게이트회로(50)와, 이 NAND게이트회(50)의 출력을 반전시키는 인버터(51)로 구성되어 있다. 그리고 상기 유지데이터 출력회로(48, 49)의 출력신호 TD, BTD는 제1도중의 다른쪽 각 데이터입력 버퍼(10B)에 병렬로 공급된다.

제3도는 상기 제1도중의 다른쪽 데이터입력 버퍼(10B)의 상세한 구성을 나타낸 것인데, 이 경우에도 상기 제7도에 나타낸 종래의 데이터입력 버퍼와 대웅되는 장소에는 동일한 부호를 붙여서 그 설명은 생략하고, 종래와 다른 점에 대해서만 설명한다.

이 데이터입력 버퍼(10B)의 경우도 제7도의 MOS트랜지스터(29, 30)가 생략되고, N채널 MOS트랜지스터(31)의 일단이 기록/독출뎨이터(I/O)의 단자에 직렬로 접속되어 있다.

또한, 래치회로(40, 41)의 각 입력노드(38, 39)와 접지전위간에는 래치데이터 설정용 N채널 MOS트랜지스터(52, 53)가 접속되어 있다. 그리고 래치회로(40)측 설치된 N채널 MOS트랜지스터(52)의 게이트에는 상기 데이터입력 버퍼(10A)의 출력신호 TD가 공급되고, 래치회로(41)측에 설치된 N채널 MOS트랜지스터(53)의 게이트에는 상기 데이터입력 버퍼(10A)의 출력신호 BTD가 공급된다.

다음에는 상기 실시예의 DRAM에서의 테스트 모드시 동작을 제4도의 타이밍 차트를 이용하여 설명한다. 이 테스트 모드시에 전원전압을 투입하면, 제어신호 TEST는 "H"레벨로 되고, 기준전워 VREF는 약 1.6V로 설정된다. 이때, 데이터입력 버퍼(10A)의 I/O단자에만 외부데이터 입력 패드를 접속하여 외부데이터를 기록한다. 지금, 외부데이터로서 예컨대 "1"이 기륵된다고 하자. 이때, 데이터입력 버퍼(10B)의 I/O단자는 모두 외부데이터입력 패드에는 접속되지 않고, 각각 부유상태(Floating 狀態)가 된다. 결국, 데이터입력 버퍼(10A)만이 올바른 외부데이더를 거두어 들이게 된다.

DRAM의 기록동작이 개시되면, 데이터입력 버퍼(10A)에 있어서 제어신호 BWHLD가 "L"레벨이 되고 N채널 MOS트랜지스터(31, 35)가 오프되어, I/O 및 VREF가 N채널 MOS트랜지스터(28, 34)의 게이트에 가두어진다. 이때, 제어신호 WACP가 "H"레벨로 되어 N채널 MOS트랜지스터(27, 33)가 온됨으로써 I/O 및 VREF에 따른 전위가 플립플롭회로(21)의 입력노드(24, 25)에 부여된다. 그후, 제어신호 BWLTC가 "L"레벨로 됨으로써 플립풀롭회로(21)가 동작하고, I/O 및 VREF에 따른 전위가 플립플롭회로(21)에 의해 비교되어, 노드(24, 25)의 전위차가 확대된다. 그후, 상기 양 노드(24, 25)의 신호는 제어신호 BWTRS가 "H"레벨인 기간비 각각 N채널 MOS트랜지스터(36, 37)를 매개하여 래치회로(40, 41)의 입력노드(38, 39)로 전달된다.

그후, 제어신호 BWTRS가 "L"레벨로 되고, N채널 MOS트랜지스터(36, 37)가 오프되면, 노드(38, 39)의 신호가 래치회로(40, 41)에 의해 래치되고, 그 래치 데이터가 노드(44, 45)로 출력된다. 그후 제어신호 BWLTC가 "H"레벨로 되어, 플립플롭회로(21)에서의 전위비교동작이 종료된다.

이 테스트 모드시, 제어신호 TEST는 "H"레벨로 되어 있으므로, 데이터입력 버퍼(10A)의 유지데이터 출력회로(48, 49)내의 각 NAND게이트회로(50)에서 상기 각 래치회로(40, 41)의 출력신호가 반전되고, 더욱이 각 인버터(51)에서 각 NAND게이트회로(50)의 출력신호가 반전되어, 신호 TD, BTD로서 출력된다. 여기에서, 상기한 것처럼 데이터입력 버퍼(10A)의 I/O의 단자에 "1"의 외부데이터가 공급된 경우, 유지데이터 출력회로(48)의 출력신호 TD는 "H"레벨, 다른쪽 출력신호 BTD는 "L"레벨로 된다.

이 시점까지, 나머지 각 데이터 버퍼(10B)는 I/O단자가 부유상태이기 때문에, 불확정 데이터를 각각의 각 래치회로(40, 41)에서 래치하려고 한다. 그러나 상기한 것처럼 유지데이터 출력회로(48)의 출력신호 TD가 "H"레벨, BTD가 "L"레벨로 각각 확정되면, 각 래치회로(40)의 입력노드(38)에 접속된 N채널 MOS트랜지스터(52)가 온상태로 되기 때문에 이들 각 래치회로(40)의 입력노드(38)가 강제적으로 접지전위로 되어, 각 래치회로(40)의 입력노드(38)가 "L"레벨, 출력노드(44)가 "H"레벨로 되도록데이터의 래치를 행한다.

한편, 각 데이터입력 버퍼(10B)내의 각 래치회로(41)의 입력노드(39)에 접속된 N채널 MOS트랜지스터 (53)는 오프상태로 되고, 이들 각 래치회로(41)의 입력노드(39)는 불확정인채로 있다. 그러나 래치회로 (40)의 출력노드(44)가 "H"레벨로 확정되었으므로 N채널 MOS트랜지스터(47)가 온되어, 래치회로(41)의 노드(45)는 접지전위로 된다. 이 때문에 각 래치회로(41)는 출력노드(45)가 "L"레벨, 입력노드(39)가 "H"레벨로 되도록 데이터를 래치한다.

따라서 1개의 I/O단자로부터 기록된 "1"데이터가 모든 데이터입력 버퍼에 공통으로 기록되게 된다. 그리고 그후에는 외부어드레스에 따라 메모리셀 어레이(11)내의 소정의 메모리셀에 데이터가 기록된다.

이와 같이 테스트 모드시에 모든 데이터입력 버퍼에 공통데이터를 기록하는 경우, 1개의 데이터입력 버퍼(10A)에만 데이터를 공급하면 되므로, 종래처럼 외부뎨이터 입력 패드의 입력용량이 증대될 우려는 없다. 그 결과, 기록데이터의 설정시간 단축을 꾀할 수 있고, 테스트시간의 증대를 방지할 수 있다.

한편, 상기 실시예의 DRAM에 있어서, 통상의 동작모드시에는 제어신호 TEST가 "L"레벨로 된다. 이때, 데이터 입력 버퍼(10A)내의 유지데이터 출력회로(48, 49)에서는 NAND게이트회로(50)의 출력신호가 "H"레벨, 이에 이어지는 인버터(51)의 출력신호, 즉 신호 TD, BTD가 공히 "L"레벨로 되고, 이 양 신호 TD, BTD가 공급되는 데이터입력 버퍼(10B)내의 N채널 MOS트랜지스터(52, 53)는 모두 오프상태로 된다. 이때문에 각 데이터입력 버퍼(10B)내의 래치회로(40, 41)는 각각의 입력노드(38, 39)의 신호를 래치한다. 그리고 이 통상의 동작모드시, 기록데이터와 기준전위 VREF는 각각 1개의 N채널 MOS트랜지스터(31, 35) 각각을 매개하여 N채널 MOS트랜지스터(28, 34)의 각 게이트에 공급된다. 이때문에 전원전압이 5V보다도 낮은 저전압품인 경우에 기록데이터의 전위저하는 기준 전위 VREF에 생기는 경우와 마찬가지로 N채널 MOS트랜지스터 1개분으로 되어, 종래처럼 메모리셀어레이에 정규 데이터와는 반대인 데이터가 기록될 가능성은 존재하지 않게 되므로, 저전원전압하에서의 데이터의 오기록을 방지할 수 있다.

제5도는 본 발명에 관한 반도체기억장치의 제2 실시예인 DRAM의 구성을 나타낸 블록도이다. 상기 제1실시예의 DRAM은 테스트 모드시에 복수개의 데이터입력 버퍼중 1개의 뎨이터입력 버퍼(10A)에 기록된 데이터를 나머지 모든 데이터 입력 버퍼(10B)에 기록하는 경우의 것이다. 이에 대해 이 제2실시예의 DRAM에서는 데이터입려 버퍼(10)를 복수의 블록으로 나누고, 각 블록마다 외부데이터 입력패드로부터 직접 외부데이터가 기록되는 데이터입력 버퍼(10A)와 이들 각 데이터 입력 버퍼(10A)에 기록된 데이터를 보존유지하는 데이터입력 버퍼(10B)를 설치함으로써 데이터입력 버퍼 복수개를 단위로 동일한 데이터의 기록을 가능하게 한 것이다.

한편, 본 명세서의 특허청구의 범위의 각 구성요소에 병기한 도면참조부호는 본원발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적인 범위를 도면에 도시한 실시예에만 한정할 의도로 병기한 것은 아니다.

[발명의 효과]

이상에서 설명한 바와 같이 본 발명에 의하면, 테스트시간의 단축을 꾀할수 있고, 또한 저전원전압하에서의 데이터의 오기록을 방지할 수 있다.

Claims

외부입력데이터를 기준전위와 비교함으로써 검출하는 데이터 검출수단(21)과, 상기 데이터 검출수단(21)에서 검출된 데이터를 보존유지하는 데이터 유지수단(40, 41)으로 이루어진 외부입력데이터 취 입회로(DIB; 10A, 10B)를 복수개 구비한 반도체기억장치에 있어서, 1개의 외부입력데이터 취입회로 (10A)의 데이터 검출수단(21)에서 검출된 데이터를 그 외부입력데이터 취입회로(10A)를 포함하는 복수의 외부입력데이터 취입회로(10B)의 데이더 유지수단{40, 41)에서 보존유지하도록 구성할 것을 특징으로 하는 반도체기억장치.
각각 외부입력데이터(1/O1~1/On)를 기준전위(VREF)와 비교함으로써 검출하는 복수의 데이터 검출수단(21)과, 상기 복수의 각 데이터 검출수단(21)에서 검출된 데이터가 각각 전송되고, 이들 각 데이터를 보존유지하는 복수의 데이터 유지수단(40, 41), 상기 복수의 데이터 유지수단(40, 41)중 특정의 데이터 유지수단(40, 41)에서 유지된 데이터를 제어신호(TEST)에 따라 출력하는 유지데이터 출력수단(48, 49), 상기 복수의 데이터 유지수단(40, 41)중 상기 특정의 데이터 유지수단(40, 41) 이외의 각 데이터 유지수단(40, 41}의 데이터를 상기 유지데이터 출력수단(48, 49}의 출력 (TD, BTD)에 따라 설정하는 데이터 설정수단(52, 53)을 구비하는 것을 특징으로 하는 반도체기억장치.
제2항에 있어서, 상기 복수의 데이터 유지수단(40, 41)의 각각이, 상기 데이터 검출수단(21)에서 검출된 데이터가 공급되는 데이터 입력노드(38, 39)에 입력단자가 접속된 제1신호반전회로(42)와, 상기 제1신호반전회로(42)의 출력단자에 입력단자가 접속되고 제1신호반전회로(42)의 입력단자에 출력단자가 접속된 제2신호반전회로(43)로 이루어진 래치회로(40, 41)로 구성되어 있는 것을 특징으로 하는 반도체기억장치.
제2항에 있어서, 상기 유지데이터 출력수단(48, 49)이, 상기 데이터 유지수단(40, 41)의 유지데이터와 제어신호(TEST)가 입력되는 게이트회로(48, 49)로 구성되어 있는 것을 특징으로 하는 반도체기억장치.
제2항에 있어서, 상기 데이터 설정수단(52, 53)이, 상기 데이터 유지수단(40, 41}의 데이터 입력노드(38, 39)와 제1전위간에 삽입되어, 상기 유지데이터 출력수단(48, 49)의 출력데이터(TD, BTD)에 따라 도통 제어되는 스위치수단(52. 53)으로 구성되어 있는 것을 특징으로 하는 반도체기억장치.
각각 1쌍의 입력노드(I/O1~I/On. VREF)를 갖춘 복수의 데이터 검출수단(21)과, 상기 복수의 각 데이터 검출수단(21)의 한쪽 입력노드와 데이터입력노드(I/O1~I/On)간에 각각 삽입된 EP이터 입력제어용 제1스위치수단(31), 상기 복수의 각 데이터 검출수단(21)의 다른쪽 입력노드와 기준전위 입력노드 (VREF)간에 각각 삽입된 기준전위 입력제어용 제2스위치수단(35), 상기 복수의 각 데이터 검출수단(21) 에서 검출된 데이터가 각각 전송되고, 이들 각 데이터를 보존유지하는 복수의 데이터 유지수단(40, 41), 상기 복수의 데이터 유지수단(40, 41)중 특정 데이터 유지수단(40, 41)에서 보존 유지된 데이터를 제어신호 (TEST)에 따라 출력하는 유지데이터 출력수단(48, 49), 상기 복수의 데이터 유지수단(40, 41)중 상기 특정 데이터 유지수단(40, 41) 이외의 각 데이터 유지수단(40, 41)의 데이터를 상기 유지데이터 출력수단(48, 49)의 출력(TD, BTD)에 따라 설정하는 데이터 설정수단(52, 53)을 구비하는 것을 특징으로 하는 반도체기억장치.
제6항에 있어서, 상기 복수의 데이터 유지수단(40, 41)의 각각이, 상기 데이터 검출(21)에서 검출된 데이터가 공급되는 데이터 입력노드(38, 39)에 입력단자가 접속된 제1신호반전회로(42)와, 상기 제1신호반전회로(42)의 출력단자에 입력단자가 접속되고 제1신호반전회로(42)의 입력단자에 출력단자가 접속된 제2신호반전회로(43)로 이루어진 래치회로(40, 41)로 구성되어 있는 것을 특징으로 하는 반도체기억장치.
제6장에 있어서, 상기 유지데이터 출력수단(48, 49)이, 상기 데이터 유지수단(40, 41)의 유지데이터와 제어신호(TEST)가 입력되는 게이트회로(48, 49)로 구성되는 것을 특징으로 하는 반도체기억장치.
제6장에 있어서, 상기 데이터 설정수단(52, 53)이, 상기 데이터 유지수단(40, 41)의 데이터 입력노드(38, 39)와 소정 전위간에 삽입되어 상기 유지데이터 출력수단(48, 49)의 출력데이터(TD, BTD)에 따라 도통제어되는 스위치수단(52, 53)으로 구성되어 있는 것을 특징으로 하는 반도체기억장치.