JPH0562470A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0562470A JPH0562470A JP3244399A JP24439991A JPH0562470A JP H0562470 A JPH0562470 A JP H0562470A JP 3244399 A JP3244399 A JP 3244399A JP 24439991 A JP24439991 A JP 24439991A JP H0562470 A JPH0562470 A JP H0562470A
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- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Abstract
(57)【要約】
【目的】 本発明の目的はライトパービット機能を有す
るランダムアクセスメモリのライトパービット回路の信
号線数、面積を少なくすることである。 【構成】 データイン回路１００は出力信号を共通線１
０２でライトバッファ回路１０３に送り、ライトパービ
ット判定回路１０１は出力信号を同じ共通信号線１０２
でライトバッファ回路に送る。 【効果】 データイン回路からの出力信号とライトパー
ビット判定回路からの出力信号が共有線で送られるの
で、少ない信号線で回路構成することができる。
るランダムアクセスメモリのライトパービット回路の信
号線数、面積を少なくすることである。 【構成】 データイン回路１００は出力信号を共通線１
０２でライトバッファ回路１０３に送り、ライトパービ
ット判定回路１０１は出力信号を同じ共通信号線１０２
でライトバッファ回路に送る。 【効果】 データイン回路からの出力信号とライトパー
ビット判定回路からの出力信号が共有線で送られるの
で、少ない信号線で回路構成することができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に、ライトパービット機能を備えたダイナミックラン
ダムアクセスメモリ装置に関する。
特に、ライトパービット機能を備えたダイナミックラン
ダムアクセスメモリ装置に関する。
【０００２】
【従来の技術】従来、ライトパービット機能を備えたダ
イナミックランダムアクセスメモリ装置では、データイ
ン回路と、複数のデータ入出力線のうち選択されたデー
タ入出力線を書き込み可能にするライトパービット判定
回路を備えている。かかるライトパービット機能を備え
たダイナミックランダムアクセスメモリ装置は、図５に
示されているようにデータ入出力端子Ｉ／Ｏと、ライト
イネーブル信号ＷＥ(オーハ゛ーライン)とが並列に供給されるデ
ータイン回路４００及び行アドレスストローブ信号ＲＡ
Ｓ(オーハ゛ーライン)が供給されるライトパービット判定回路４
０１と、データイン回路４００からの入力データＲＷＢ
Ｓを、ライトパービット判定回路４０１の制御信号ＷＨ
ＳＫでセル４０２に書き込むライトバッファ回路４０３
を有する。
イナミックランダムアクセスメモリ装置では、データイ
ン回路と、複数のデータ入出力線のうち選択されたデー
タ入出力線を書き込み可能にするライトパービット判定
回路を備えている。かかるライトパービット機能を備え
たダイナミックランダムアクセスメモリ装置は、図５に
示されているようにデータ入出力端子Ｉ／Ｏと、ライト
イネーブル信号ＷＥ(オーハ゛ーライン)とが並列に供給されるデ
ータイン回路４００及び行アドレスストローブ信号ＲＡ
Ｓ(オーハ゛ーライン)が供給されるライトパービット判定回路４
０１と、データイン回路４００からの入力データＲＷＢ
Ｓを、ライトパービット判定回路４０１の制御信号ＷＨ
ＳＫでセル４０２に書き込むライトバッファ回路４０３
を有する。
【０００３】従来のダイナミックランダムアクセスメモ
リ装置は、図６のタイミングチャートに示されているよ
うに、行アドレスストローブ信号ＲＡＳ(オーハ゛ーライン)の立
ち下がり時に、ライトイネーブル信号ＷＥ(オーハ゛ーライン)が
ロウレベルならライトパービット機能モードに入る。こ
の時、どのデータ入出力端子に対してライト動作を行う
かは、行アドレスストローブ信号ＲＡＳ(オーハ゛ーライン)の立
ち下がり時にデータ入出力端子Ｉ／Ｏの入力レベルがハ
イレベルならば（例えばＩ／Ｏｍ）ライト動作可能であ
り、データ入出力端子Ｉ／Ｏがロウレベル（例えばＩ／
Ｏｎ）ならライト動作禁止となり、必要なデータ入出力
端子Ｉ／Ｏにデータを書き込むことができる。
リ装置は、図６のタイミングチャートに示されているよ
うに、行アドレスストローブ信号ＲＡＳ(オーハ゛ーライン)の立
ち下がり時に、ライトイネーブル信号ＷＥ(オーハ゛ーライン)が
ロウレベルならライトパービット機能モードに入る。こ
の時、どのデータ入出力端子に対してライト動作を行う
かは、行アドレスストローブ信号ＲＡＳ(オーハ゛ーライン)の立
ち下がり時にデータ入出力端子Ｉ／Ｏの入力レベルがハ
イレベルならば（例えばＩ／Ｏｍ）ライト動作可能であ
り、データ入出力端子Ｉ／Ｏがロウレベル（例えばＩ／
Ｏｎ）ならライト動作禁止となり、必要なデータ入出力
端子Ｉ／Ｏにデータを書き込むことができる。
【０００４】
【発明が解決しようとする課題】この従来のライトパー
ビット機能を備えたランダムアクセスメモリ装置では、
データイン回路４００からの出力信号ＲＷＢＳと、ライ
トパービット判定回路４０１からの制御信号ＷＨＳＫ
を、ライトバッファ回路４０３に供給する必要があった
ため、多数のデータ入出力端子Ｉ／Ｏを備えたダイナミ
ックランダムアクセスメモリ装置では信号線数が増加
し、チップの面積も増大するという問題点があった。
ビット機能を備えたランダムアクセスメモリ装置では、
データイン回路４００からの出力信号ＲＷＢＳと、ライ
トパービット判定回路４０１からの制御信号ＷＨＳＫ
を、ライトバッファ回路４０３に供給する必要があった
ため、多数のデータ入出力端子Ｉ／Ｏを備えたダイナミ
ックランダムアクセスメモリ装置では信号線数が増加
し、チップの面積も増大するという問題点があった。
【０００５】
【課題を解決するための手段】本発明の要旨は複数個の
データ入出力端子を有し、ライトパービット機能を有す
る半導体記憶装置において、データイン回路からの出力
信号とライトパービット判定回路からの出力信号を共有
の信号線でライトバッファ回路に供給することである。
データ入出力端子を有し、ライトパービット機能を有す
る半導体記憶装置において、データイン回路からの出力
信号とライトパービット判定回路からの出力信号を共有
の信号線でライトバッファ回路に供給することである。
【０００６】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の一実施例を示すブロック図で
あり、一実施例に係るダイナミックランダムアクセスメ
モリ装置は、複数のデータ入出力端子Ｉ／Ｏとライトイ
ネーブル信号端子ＷＥに接続されたデータイン回路１０
０と、上記２種の端子Ｉ／Ｏ，ＷＥのほかに行アドレス
ストローブ信号端子ＲＡＳにも接続されたライトパービ
ット判定回路１０１と、共通信号バス１０２でデータイ
ン回路１００とライトパービット判定回路１０１に接続
されたライトバッファ回路１０３と、ライトバッファ回
路１０３からデータを書き込まれるメモリセル１０４を
備えている。
説明する。図１は本発明の一実施例を示すブロック図で
あり、一実施例に係るダイナミックランダムアクセスメ
モリ装置は、複数のデータ入出力端子Ｉ／Ｏとライトイ
ネーブル信号端子ＷＥに接続されたデータイン回路１０
０と、上記２種の端子Ｉ／Ｏ，ＷＥのほかに行アドレス
ストローブ信号端子ＲＡＳにも接続されたライトパービ
ット判定回路１０１と、共通信号バス１０２でデータイ
ン回路１００とライトパービット判定回路１０１に接続
されたライトバッファ回路１０３と、ライトバッファ回
路１０３からデータを書き込まれるメモリセル１０４を
備えている。
【０００７】図２はデータイン回路１００とライトパー
ビット判定回路１０１の回路図であり、図３はライトバ
ッファ回路１０３の回路図である。図２〜図３及びタイ
ミングチャート（図４）を参照して一実施例の動作を説
明する。図４のＴ1はライトパービットモードと、デー
タ入出力線Ｉ／Ｏによるデータの選択と禁止を決定する
タイミングである。ライトパービットモードは、行アド
レスストローブ信号ＲＡＳ(オーハ゛ーライン)の立ち下がり時
に、ライトイネーブル信号ＷＥ(オーハ゛ーライン)がロウレベル
の場合に、ライトパービットモードに入る。この時のデ
ータ入出力線Ｉ／Ｏのデータがハイレベルならデータ選
択（書き込み可能）、データ入出力線Ｉ／Ｏがロウレベ
ルならデータ非選択（書き込み禁止）となる。以下の説
明ではデータ入出力線Ｉ／Ｏｍがハイレベルであり、デ
ータ入出力線Ｉ／Ｏｎがロウレベルであるとする。
ビット判定回路１０１の回路図であり、図３はライトバ
ッファ回路１０３の回路図である。図２〜図３及びタイ
ミングチャート（図４）を参照して一実施例の動作を説
明する。図４のＴ1はライトパービットモードと、デー
タ入出力線Ｉ／Ｏによるデータの選択と禁止を決定する
タイミングである。ライトパービットモードは、行アド
レスストローブ信号ＲＡＳ(オーハ゛ーライン)の立ち下がり時
に、ライトイネーブル信号ＷＥ(オーハ゛ーライン)がロウレベル
の場合に、ライトパービットモードに入る。この時のデ
ータ入出力線Ｉ／Ｏのデータがハイレベルならデータ選
択（書き込み可能）、データ入出力線Ｉ／Ｏがロウレベ
ルならデータ非選択（書き込み禁止）となる。以下の説
明ではデータ入出力線Ｉ／Ｏｍがハイレベルであり、デ
ータ入出力線Ｉ／Ｏｎがロウレベルであるとする。
【０００８】まず、データ入出力線Ｉ／Ｏｍがハイレベ
ルの時には、行アドレスストローブ信号ＲＡＳ(オーハ゛ーライ
ン)がロウレベルになるとＲＡＳ２Ｂ（節点Ａ2）もロウ
レベルになり、節点Ａ6がハイレベルになり、データ入
出力Ｉ／Ｏｍ上のデータをラッチする。トランジスタＱ
1，Ｑ2はオンしているので、節点Ａ9，Ａ11はハイレベ
ルになり、入出力データ線上のデータを保持するフリッ
プフロップ２００でデータを保持する。
ルの時には、行アドレスストローブ信号ＲＡＳ(オーハ゛ーライ
ン)がロウレベルになるとＲＡＳ２Ｂ（節点Ａ2）もロウ
レベルになり、節点Ａ6がハイレベルになり、データ入
出力Ｉ／Ｏｍ上のデータをラッチする。トランジスタＱ
1，Ｑ2はオンしているので、節点Ａ9，Ａ11はハイレベ
ルになり、入出力データ線上のデータを保持するフリッ
プフロップ２００でデータを保持する。
【０００９】次に、ＷＰＢＧ（節点Ａ4）、ＲＷＰＢ
（節点Ａ5）がロウレベルになると、節点Ａ13がハイレ
ベルになり、Ａ12のロウレベルデータをラッチし、ＲＷ
ＢＳ（節点Ａ28）のデータはロウレベル状態のままでＹ
Ｅ1（節点Ａ3，Ａ29）はハイレベルなので、禁止データ
保持用のフリップフロップ３００の節点Ａ32はハイレベ
ルデータを保持する。
（節点Ａ5）がロウレベルになると、節点Ａ13がハイレ
ベルになり、Ａ12のロウレベルデータをラッチし、ＲＷ
ＢＳ（節点Ａ28）のデータはロウレベル状態のままでＹ
Ｅ1（節点Ａ3，Ａ29）はハイレベルなので、禁止データ
保持用のフリップフロップ３００の節点Ａ32はハイレベ
ルデータを保持する。
【００１０】次にＹＥ1（節点Ａ3，Ａ29）がロウレベル
になると節点Ａ6はロウレベルになり、データ入出力線
Ｉ／Ｏが変化しても節点Ａ9以降の回路は動作しない。
また、トランジスタＱ9がオフするので、フリップフロ
ップ３００のデータは保持され、ＲＷＢＳ（節点Ａ28）
の影響を受けない。
になると節点Ａ6はロウレベルになり、データ入出力線
Ｉ／Ｏが変化しても節点Ａ9以降の回路は動作しない。
また、トランジスタＱ9がオフするので、フリップフロ
ップ３００のデータは保持され、ＲＷＢＳ（節点Ａ28）
の影響を受けない。
【００１１】次にデータ入出力Ｉ／Ｏｎがロウレベルの
時には、上述のデータ入出力線Ｉ／Ｏｍと同様に節点Ａ
6がハイレベルになったときのみデータ入出力線のロウ
レベルをラッチし、節点Ａ9，Ａ11はロウレベル、Ａ12
はハイレベル、ＲＷＢＳ（節点Ａ28）のデータはハイレ
ベルになり、フリップフロップ３００の節点Ａ32はロウ
データになり、その後ＹＥ1（節点Ａ3，Ａ29）がロウレ
ベルになることによりデータを保持する。
時には、上述のデータ入出力線Ｉ／Ｏｍと同様に節点Ａ
6がハイレベルになったときのみデータ入出力線のロウ
レベルをラッチし、節点Ａ9，Ａ11はロウレベル、Ａ12
はハイレベル、ＲＷＢＳ（節点Ａ28）のデータはハイレ
ベルになり、フリップフロップ３００の節点Ａ32はロウ
データになり、その後ＹＥ1（節点Ａ3，Ａ29）がロウレ
ベルになることによりデータを保持する。
【００１２】図４中のタイミングＴ2は、通常のダイナ
ミックランダムアクセスメモリのライト動作であり、行
アドレスストローブ信号ＲＡＳ(オーハ゛ーライン)がロウレベル
で、列アドレスストローブ信号ＣＡＳ(オーハ゛ーライン)ととラ
イトイネーブル信号、ＷＥ(オーハ゛ーライン)が共にロウレベル
になったとき、データ入出力線Ｉ／Ｏのハイレベルおよ
びロウレベルのデータをセルに書き込む。
ミックランダムアクセスメモリのライト動作であり、行
アドレスストローブ信号ＲＡＳ(オーハ゛ーライン)がロウレベル
で、列アドレスストローブ信号ＣＡＳ(オーハ゛ーライン)ととラ
イトイネーブル信号、ＷＥ(オーハ゛ーライン)が共にロウレベル
になったとき、データ入出力線Ｉ／Ｏのハイレベルおよ
びロウレベルのデータをセルに書き込む。
【００１３】図２のデータイン回路１００において、ラ
イトイネーブル信号ＷＥ(オーハ゛ーライン)がロウレベルになる
と、Ｗ0（節点Ａ17）がハイレベルになり、節点Ａ22も
ハイレベルになり、データ入出力線Ｉ／Ｏのデータ（節
点Ａ16）をラッチする。最初はＷ1（節点Ａ18）がロウ
レベルなので、トランジスタＱ5，Ｑ6はオンしており、
入出力データ線上のデータ保持用フリップフロップ２０
１にデータを保持する。次にＷ1（節点Ａ18）がロウレ
ベルからハイレベルになると、トランジスタＱ7，Ｑ8が
オンしてデータ入出力線Ｉ／Ｏの逆データをＲＷＢＳ
（節点Ａ26）に伝達する。逆にトランジスタＱ5，Ｑ6は
オフし、データ入出力線Ｉ／Ｏに影響されなくなる。
イトイネーブル信号ＷＥ(オーハ゛ーライン)がロウレベルになる
と、Ｗ0（節点Ａ17）がハイレベルになり、節点Ａ22も
ハイレベルになり、データ入出力線Ｉ／Ｏのデータ（節
点Ａ16）をラッチする。最初はＷ1（節点Ａ18）がロウ
レベルなので、トランジスタＱ5，Ｑ6はオンしており、
入出力データ線上のデータ保持用フリップフロップ２０
１にデータを保持する。次にＷ1（節点Ａ18）がロウレ
ベルからハイレベルになると、トランジスタＱ7，Ｑ8が
オンしてデータ入出力線Ｉ／Ｏの逆データをＲＷＢＳ
（節点Ａ26）に伝達する。逆にトランジスタＱ5，Ｑ6は
オフし、データ入出力線Ｉ／Ｏに影響されなくなる。
【００１４】ここで、ライトパービット時にはフリップ
フロップ３００の保持データ（節点Ａ32）のレベルがハ
イレベルの場合には、書き込み可能で、節点Ａ32がロウ
レベルの場合には書き込み禁止となる。節点Ａ32がハイ
レベルを保持している時に、Ｗ2（節点Ａ30）がハイレ
ベルになると節点Ａ34もハイレベルになり、ＲＷＢＳ
（節点Ａ28）がハイレベル，ロウレベルになっているた
め、節点Ａ35，Ａ36のどちらか一方は必ずロウレベルに
なる。さらに、ＷＳ（節点Ａ27）がハイレベルになる
と、トランジスタＱ10，Ｑ12がオンし、ＩO（節点Ａ3
7），ＩOB（節点Ａ38）はそれぞれハイレベル及びロウ
レベルになり、データ入出力（Ｉ／Ｏ線）のデータがメ
モリセル１０４に書き込まれる。
フロップ３００の保持データ（節点Ａ32）のレベルがハ
イレベルの場合には、書き込み可能で、節点Ａ32がロウ
レベルの場合には書き込み禁止となる。節点Ａ32がハイ
レベルを保持している時に、Ｗ2（節点Ａ30）がハイレ
ベルになると節点Ａ34もハイレベルになり、ＲＷＢＳ
（節点Ａ28）がハイレベル，ロウレベルになっているた
め、節点Ａ35，Ａ36のどちらか一方は必ずロウレベルに
なる。さらに、ＷＳ（節点Ａ27）がハイレベルになる
と、トランジスタＱ10，Ｑ12がオンし、ＩO（節点Ａ3
7），ＩOB（節点Ａ38）はそれぞれハイレベル及びロウ
レベルになり、データ入出力（Ｉ／Ｏ線）のデータがメ
モリセル１０４に書き込まれる。
【００１５】次に、節点Ａ32がロウレベルを保持してい
る場合は、Ｗ2（節点Ａ30）のレベルに関係なく節点Ａ3
4はロウレベルなので、ＲＷＢＳ（節点Ａ28）の信号が
到着しても節点Ａ35，Ａ36は共にハイレベル状態であ
り、ＷＳ（節点Ａ27）がハイレベルになってトランジス
タＱ10，Ｑ12がオンしても、ＩO（節点Ａ37）、ＩOB
（節点Ａ38）は共にハイ状態のままであり、データ入出
力線Ｉ／Ｏのデータをメモリセルに書き込むことができ
ない。
る場合は、Ｗ2（節点Ａ30）のレベルに関係なく節点Ａ3
4はロウレベルなので、ＲＷＢＳ（節点Ａ28）の信号が
到着しても節点Ａ35，Ａ36は共にハイレベル状態であ
り、ＷＳ（節点Ａ27）がハイレベルになってトランジス
タＱ10，Ｑ12がオンしても、ＩO（節点Ａ37）、ＩOB
（節点Ａ38）は共にハイ状態のままであり、データ入出
力線Ｉ／Ｏのデータをメモリセルに書き込むことができ
ない。
【００１６】以上説明したように、データイン回路１０
０とライトパービット判定回路１０１の機能を１本の信
号線１０２で実現することができる。
０とライトパービット判定回路１０１の機能を１本の信
号線１０２で実現することができる。
【００１７】
【発明の効果】以上説明してきたように、本発明による
とデータイン回路の出力線とライトパービット判定回路
の出力線を共通化できるので、信号線数を減少させ、チ
ップ面積も減少できるという効果を得られる。
とデータイン回路の出力線とライトパービット判定回路
の出力線を共通化できるので、信号線数を減少させ、チ
ップ面積も減少できるという効果を得られる。
【図１】本発明の一実施例を示すブロック図である。
【図２】一実施例のデータイン回路とライトパービット
判定回路を示す回路図である。
判定回路を示す回路図である。
【図３】一実施例のライトバッファ回路を示す回路図で
ある。
ある。
【図４】一実施例のタイミングチャートである。
【図５】従来例のブロック図である。
【図６】従来例のタイミング図である。
Ａ1〜Ａ38 節点 Ｑ1〜Ｑ13 トランジスタ １００ データイン回路 １０１ ライトパービット判定回路 １０２ 共通信号線 １０３ ライトバッファ回路 １０４ メモリセル ２００ ライトパービット判定回路の入出力データ（Ｉ
／Ｏ線）保持用フリップフロップ ２０１ データイン回路の入出力データ（Ｉ／Ｏ線）保
持用フリップフロップ ３００ ライトパービット禁止データ保持用フリップフ
ロップ
／Ｏ線）保持用フリップフロップ ２０１ データイン回路の入出力データ（Ｉ／Ｏ線）保
持用フリップフロップ ３００ ライトパービット禁止データ保持用フリップフ
ロップ
Claims (1)
- 【請求項１】 複数個のデータ入出力端子を有し、ライ
トパービット機能を有する半導体記憶装置において、デ
ータイン回路からの出力信号とライトパービット判定回
路からの出力信号を共有の信号線でライトバッファ回路
に供給することを特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3244399A JPH0562470A (ja) | 1991-08-29 | 1991-08-29 | 半導体記憶装置 |
| US07/937,387 US5323346A (en) | 1991-08-29 | 1992-08-31 | Semiconductor memory device with write-per-bit function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3244399A JPH0562470A (ja) | 1991-08-29 | 1991-08-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0562470A true JPH0562470A (ja) | 1993-03-12 |
Family
ID=17118096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3244399A Pending JPH0562470A (ja) | 1991-08-29 | 1991-08-29 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5323346A (ja) |
| JP (1) | JPH0562470A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2804212B2 (ja) * | 1993-03-05 | 1998-09-24 | 株式会社東芝 | 半導体記憶装置 |
| KR960001863B1 (ko) * | 1993-04-08 | 1996-02-06 | 삼성전자주식회사 | 반도체 메모리장치의 라이트신호 입력버퍼 |
| US5511025A (en) * | 1993-10-18 | 1996-04-23 | Texas Instruments Incorporated | Write per bit with write mask information carried on the data path past the input data latch |
| US5900887A (en) * | 1997-05-05 | 1999-05-04 | Neomagic Corp. | Multiplexed wide interface to SGRAM on a graphics controller for complex-pattern fills without color and mask registers |
| US6011744A (en) * | 1997-07-16 | 2000-01-04 | Altera Corporation | Programmable logic device with multi-port memory |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5124584A (en) * | 1990-10-22 | 1992-06-23 | Sgs-Thomson Microelectronics, Inc. | Address buffer circuit with transition-based latching |
-
1991
- 1991-08-29 JP JP3244399A patent/JPH0562470A/ja active Pending
-
1992
- 1992-08-31 US US07/937,387 patent/US5323346A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5323346A (en) | 1994-06-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Effective date: 20051220 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090209 |
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| A02 | Decision of refusal |
Effective date: 20090707 Free format text: JAPANESE INTERMEDIATE CODE: A02 |