KR100321952B1 - 반도체 기억 장치 - Google Patents

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Abstract

기록 시간의 고속화를 도모하고, 안정하게 동작할 수 있는 반도체 기억 장치를 제공한다.
밸런스 제어 신호 PIO를 라이트 앰프(12)와 Y 스위치(YSW)간의 W버스선 쌍(111b)에 설치된 트랜지스터에 인가하여 W버스선 쌍(111b)을 밸런스한다. Y 스위치(YSW) 및 기록 데이터의 전환 시에 밸런스 처리를 행함으로써, 전의 데이터를 잘못하여 기록하는 것을 방지할 수 있으며, 또한 기록 처리의 고속화를 도모할 수 있다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은, 반도체 기억 장치에 관한 것으로서, 특히 외부 입력되는 클록 신호에 동기하여 동작하고, 기록 속도의 안정과 고속화를 도모하는 반도체 기억 장치에 관한 것이다.
종래로부터, 전자 회로를 사용한 시스템의 고속화에 수반하여, 반도체 기억 장치의 고속화가 요구되고 있다. 이 요구에 대응하는 수단 중의 하나로서, 외부 입력되는 클록 신호에 동기하여 동작하는 동기식 반도체 기억 장치가 제안되고 있다. 이러한 반도체 장치는, 외부 입력되는 클록 신호에 동기하여 기억 동작을 시키는 것으로서, 가장 많이 이용되고 있는 반도체 기억 장치로서, 다이나믹 랜덤 액세스 메모리(DRAM)의 일종인 SDRAM이 많이 사용되고 있다.
도 5는 종래의 반도체 장치인 SDRAM의 회로 구성을 도시한다. 이 SDRAM은 클록 신호 발생 회로(101), 코맨드 디코더(102), 모드 레지스터(103), 행 어드레스 버퍼(104), 열 어드레스 버퍼(105), 제어 회로(106), 메모리 셀(107), 행 디코더(108), 열 디코더(109), 센스 앰프(110), 버스선 쌍(111), 데이터 제어 회로(112), 데이터 버스(113), 래치 회로(114), 및 입출력 버퍼(115)로 구성되어 있다. 행 어드레스 버퍼(104)에는, 리프레시 카운터 회로 (도시 생략)가, 열 어드레스 버퍼 회로(105)에는, 버스트 카운터 회로 (도시 생략)가 내장되어 있다.
다음으로, 도 5에 도시한 종래의 반도체 장치인 SDRAM의 기본적인 동작에 대해 설명한다. SDRAM의 내부 동작은, 외부로부터 입력되는 클록 신호 CLK에 동기하여 행해진다. 즉, 외부 입력되는 클록 신호 CLK의 상승 시에, 그 외의 외부 입력 신호 (예를 들면, CSB 입력, RASB 입력, CASB 입력, WEB 입력 등)의 전기적 레벨이, 하이(H) 레벨인지, 로우(L) 레벨인지의 조합에 의해, 열 어드레스 제어 동작, 행 어드레스 제어 동작, 기록 동작, 또는 판독 동작 등의 동작 내용이 결정된다.이들 외부 입력 신호의 조합을 코맨드라고 한다. 상술한 외부 입력 신호는 코맨드 디코더(102)에 입력되며, 코맨드 디코더(102)로부터 내부 동작 제어 신호가 제어 회로(105)에 출력된다.
데이터의 기록을 행할 때에는, 우선 최초에 외부 입력 신호로서 액티브 코맨드가 입력되며, 외부 입력된 어드레스 신호를 행 어드레스 버퍼(104)에서 행 어드레스로서 래치하고, 행 디코더(108)에서 디코드하여 행 어드레스를 결정하여, 메모리 셀(107)의 워드선 (도시 생략)을 선택한다. 다음으로, 외부 입력으로서 라이트 코맨드를 입력하고, 외부 입력되는 어드레스 신호를 열 어드레스 버퍼(105)에서 열 어드레스로서 래치하고, 열 디코더(109)에서 디코드하여 열 어드레스를 결정하여, 메모리 셀(107)의 Y 스위치 (도시 생략)를 선택하고, 외부 입력되는 기록 데이터를 메모리 셀(107)에 기록한다. 마지막으로, 외부 입력 신호로서 프리차지 코맨드를 입력하고, 액티브 코맨드로 선택된 워드선을 비선택 상태로 하여, 회로 동작을 스탠바이 상태로 한다. 데이터의 판독을 행할 때에는, 액티브 코맨드를 입력하여 행 어드레스를 결정한 후, 외부 입력 신호로서 리드 코맨드를 입력한다. 이후의 동작은 기록 시와 동일하게 행해진다.
도 6은 도 5의 센스 앰프(110) 및 데이터 제어 회로(112)를 도시한다. 데이터 제어 회로(112)와 센스 앰프(110)는 디지트선 쌍(47), 판독용 버스선 쌍 (R버스선 쌍)(111a), 및 기록용 버스선 쌍 (W버스선 쌍)(111b)에서 접속되며, 열 어드레스 선택 신호 Y 스위치(YSW)를 게이트 입력으로 하는 트랜지스터 N41, N42가 디지트선 쌍(47)에 설치되며, 판독 시에 하이 레벨이 되는 Φ2 신호를 게이트 입력으로 하는 트랜스퍼 게이트 트랜지스터 N43, N44가 R버스선 쌍(111a)에 설치되고, 기록 시에 하이 레벨이 되는 Φ3 신호를 게이트 입력으로 하는 트랜스퍼 게이트 트랜지스터 N45, N46이 W버스선 쌍(111b)에 설치되어 있다.
데이터 제어 회로(112)는, P형 트랜지스터 P41, 데이터 앰프(41), 라이트 앰프(42), 리드 라이트 버스쌍(43), 및 데이터 선택 회로(44)를 구비하고 있다. P형 트랜지스터 P41은 L 레벨의 밸런스 제어 신호 PIO에 의해 온되고, R버스선 쌍(111a)의 True와 Not의 역 데이터 T/N을 같게 하는 밸런스 동작을 행한다.
여기서, R버스선 쌍(111a) 및 W버스선 쌍(111b)으로 버스선 쌍(111) (도 5 참조)을 구성하고 있다. 또한, 데이터 선택 회로(44)는 다수의 버스선 쌍(111)으로부터 소정의 버스선 쌍(111)을 선택하는 것이며, 데이터 버스(113)를 거쳐 래치 회로(114) (도 5 참조)와 접속되어 있다.
도 7은 도 6에 도시한 구성에서의 기록 동작의 타이밍 차트를 도시한다. 우선, 시각 t1에서, 전술한 액티브 코맨드를 입력한다. 액티브 코맨드는, RASB 입력과 CSB 입력 (도시 생략)을 L 레벨로 하는 조합의 신호이다. 이 때, ADD 신호의 XA1에 의해 행 어드레스가 결정되고 있다. 라이트 코맨드는, CASB 입력과 WEB 입력을 L 레벨로 하는 조합의 신호이다. 시각 t2에서, 라이트 코맨드가 입력되면, 이것을 받아 Φ3 신호가 H 레벨이 된다. 이 때에 열 어드레스도 동시에 입력된다. 이 어드레스는 ADD 신호의 YA1에 상당하며, 시각 t2의 CLK의 상승 시에 래치된다. YA2, YA3, …은 열 어드레스 버퍼(105) (도 5 참조) 내의 어드레스 버스트 카운터로부터 출력된 어드레스이며, CLK의 상승 시마다 열어드레스 버퍼(105)에 래치된다. 시각 t3에서, 기록 동작이 종료되었을 때에는, 전술한 프리차지 코맨드 (RASB, WEB, CSB = L 레벨)를 입력한다. 이것을 받아, Φ3 신호는 L 레벨이 된다.
이하, YA2의 열 어드레스에 의해 Y 스위치(YSW) (도 6 참조)가 선택된 것으로 가정한다. 물론, YA1 및 YA3의 열 어드레스에 의해 도 6 이외의 디지트선 쌍이 선택되고 있다. 도 5 및 도 6에서, 기록되는 데이터는 DQ (데이터큐)로부터 입력되며, 입출력 버퍼(115)를 거쳐 래치 회로(114)에서 래치된다. 그 후, 데이터 선택 회로(44) 및 라이트 앰프(42)를 경유하여, W버스선 쌍(111b)으로부터, 선택된 Y 스위치(YSW)가 접속되어 있는 트랜지스터 N41 또는 N42를 거쳐, 디지트선 쌍(47)에 데이터가 기록된다. 이 때, Φ3 신호는 H 레벨, Φ2 신호는 L 레벨로 되어 있으므로, PIO 신호에 의해 밸런스 동작이 있어도 W버스선 쌍(111b)에 영향을 미치지 않는다. 이 때, W버스선 쌍(111b)에는, YA1의 열 어드레스에 의해 선택된 다른 디지트선 쌍을 거쳐 메모리 셀(107)에 기록된 L 레벨의 데이터가 남아 있다.
이상과 같은 기록 동작에서, YA2 어드레스에 의해 선택된 디지트선 쌍(47)의 동작은, 대응하는 메모리 셀(107)에 기억되어 있는 전 데이터 A, 다음의 기록 데이터 B, 및 W버스선 쌍(111b)에 남아 있는 데이터 C에 의해 결정된다. 도 7은 메모리 셀(107)에 기억되어 있는 전 데이터 A가 HIGH (하이) 데이터, 다음의 기록 데이터 B가 HIGH 데이터, W버스선 쌍(111b)에 남아 있는 데이터가 LOW (로우) 데이터인 것을 도시하고 있다.
도 7에서, 전술한 바와 같이, 시각 t1에서 액티브 코맨드가 입력된다. 이 때, 행 어드레스 XA1이 입력되며, 행 어드레스 버퍼(104)에서 래치된다. 이에 의해, 행 디코더(108)로부터 메모리 셀(107)의 워드선 (도시 생략)을 선택한다. 이것을 받아 D/DB선 쌍(47)에는 그것까지 메모리 셀(107)에 기억되어 있던 데이터 A가 출력되며, 센스 앰프(110)에서 증폭된다. 따라서, 열 어드레스 YA2에 의해 선택된 Y 스위치(YSW)가 H 레벨이 되었을 때, D/DB는 셀 데이터가 증폭된 값이 되어 있고, 그 값은 H 레벨이 된다.
이 상태일 때에 H데이터를 기록하면 디지트선 쌍(47)은 다음과 같이 동작한다. Y 스위치(YSW)가 HIGH 레벨이 되었을 때, 동시에 리드 라이트 버스쌍 (이하, 'RWBS'라 함)(43)의 데이터도 전환하는 타이밍이 되어 있으며, 열 어드레스 YA1에서 선택되는 메모리 셀(107)에 기록된 데이터 C' (LOW 데이터)로부터, 열 어드레스 YA2에서 선택되는 메모리 셀(107)에 기록할 데이터 B' (HIGH 데이터)로 전환된다. 여기서, RWBS(43)의 데이터를 너무 빨리 전환하면 전의 Y 스위치(YSW)로 선택되어 있는 메모리 셀(107)에 다음의 데이터 B, B'를 기록해 버릴 가능성이 있으므로, Y 스위치(YSW)가 HIGH 레벨이 되는 타이밍과 동시에 전환되도록 설정되어 있다.
여기서, W버스선 쌍(111b)은 메모리 셀(107)의 영역에서 다수의 디지트선 쌍(47)과 접속되어 있기 때문에 배선 부하가 크다. 따라서, RWBS(43)의 데이터가 전환되고나서 소정의 시간 지연하여 W버스선 쌍(111b)의 데이터가 전환된다. 이 때문에, 열 어드레스 YA2에 의해 선택된 Y 스위치(YSW)가 HIGH 레벨이 되었을 때, W버스선 쌍(111b)은 아직 전의 기록 데이터 C (여기서는 LOW 데이터)가 남아 있는 상태로 되어 있다. 이 때, 디지트선 쌍(47)에는, W버스선 쌍(111b)에 남아 있는 LOW 데이터가 전달되므로, H 레벨로부터 L 레벨로 변화한다. 그 후, 지정된 기록 데이터 (여기서는 HIGH 데이터)로 전환되므로, 다시 H 레벨로 변화한다. 도 7에서, 시각 t2a의 CLK로부터 기록 완료 시간 tw을 설정함으로써, 디지트선 쌍(47)에 본래 기록되지 않는 역 데이터 (LOW 데이터)가 기록되는 것을 방지하고 있다.
도 8은 메모리 셀(107)에 기억되어 있던 전 데이터 A가 LOW 데이터인 경우를 도시한다. Y 스위치(YSW), RWBS(43), 및 W버스선 쌍(111b)의 데이터 전환 타이밍은 도 7과 동일하다. 여기서, 도 7과 다른 점은, 디지트선 쌍(47)의 전 데이터 A가 LOW 데이터라는 점이며, 이 때의 기록 완료 시간 tw는, 시각 t2a의 CLK로부터, W버스선 쌍(111b)의 데이터 B가 전해져 디지트선 쌍(47)이 L 레벨로부터 H 레벨로 변할 때까지이다.
그러나, 본래의 반도체 기억 장치에 의하면, 메모리 셀에 기억되어 있는 데이터의 레벨에 관계없이, 다른 메모리 셀에 기록한 후 W버스선 쌍에 남아 있는 데이터와 반대의 데이터를 기록하고자 할 때, Y 스위치가 온되고나서 소정의 시간만큼 지체되어 W버스선 쌍 상의 데이터가 남아 있던 데이터로부터 기록하고자 하는 데이터로 전환되므로, 기록 완료 시간이 길어지며, 기록 동작의 안정화와 고속화를 저해하고 있었다.
따라서, 본 발명의 목적은 기록 시간의 고속화를 도모하고, 안정하게 동작할 수 있는 반도체 기억 장치를 제공하는 것이다.
본 발명은, 이러한 목적을 실현하기 위해, 기록용 버스선 쌍으로부터 디지트선 쌍에 공급된 데이터를 메모리 셀에 기록하는 반도체 기억 장치에 있어서: 기록용 버스선 쌍의 각 선간을 접속하여 각 선의 레벨을 같게 하는 밸런스 수단; 및 밸런스 수단에 밸런스 신호를 공급하여 밸런스 수단을 동작시키는 제어 수단을 구비한 것을 특징으로 하는 반도체 기억 장치를 제공한다.
또, 상기한 목적을 실현하기 위해, 기록용 버스선 쌍으로부터 디지트선 쌍에 공급된 데이터를 메모리 셀에 기록하고, 메모리 셀로부터 판독한 데이터를 디지트선 쌍으로부터 판독용 버스선 쌍에 출력하는 반도체 기억 장치에 있어서: 기록용 버스선 쌍의 각 선간을 접속하여 각 선의 레벨을 같게 하는 제1 밸런스 수단; 판독용 버스선 쌍의 각 선을 접속하여 각 선의 레벨을 같게 하는 제2 밸런스 수단; 및 제1 및 제2 밸런스 수단에 밸런스 신호를 공급하여 제1 및 제2 밸런스 수단을 동작시키는 제어 수단을 구비한 것을 특징으로 하는 반도체 기억 장치를 제공한다.
또한, 상기한 목적을 실현하기 위해, 기록용 버스선 쌍으로부터 디지트선 쌍에 공급된 데이터를 메모리 셀에 기록하고, 메모리 셀로부터 판독한 데이터를 디지트선 쌍으로부터 판독용 버스선 쌍에 출력하는 반도체 기억 장치에 있어서: 기록용 버스선 쌍 및 판독용 버스선 쌍을 병렬로 하여 디지트선 쌍에 접속하는 공통의 스위치 수단; 공통의 스위치 수단, 및 기록용 버스선 쌍과 판독용 버스선 쌍의 공통 접속점을 접속하는 선 쌍의 각 선간을 접속하여 각각의 버스선 쌍의 각 선의 레벨을 같게 하는 공통의 밸런스 수단; 및 공통의 밸런스 수단에 밸런스 신호를 공급하여 공통의 밸런스 수단을 동작시키는 제어 수단을 구비한 것을 특징으로 하는 반도체 기억 장치를 제공한다.
도 1은 본 발명에 따른 반도체 기억 장치의 일 실시예를 도시한 블록도.
도 2는 본 발명의 반도체 기억 장치의 동작을 도시한 타이밍 차트.
도 3은 본 발명의 반도체 기억 장치의 동작을 도시한 타이밍 차트.
도 4는 본 발명의 반도체 기억 장치의 다른 실시예를 도시한 블록도.
도 5는 종래의 반도체 기억 장치를 도시한 블록도.
도 6은 종래의 반도체 기억 장치의 센스 앰프, 및 데이터 제어 회로를 도시한 블록도.
도 7은 종래의 반도체 기억 장치의 동작을 도시한 타이밍 차트.
도 8은 종래의 반도체 기억 장치의 동작을 도시한 타이밍 차트.
<도면의 주요 부분에 대한 부호의 설명>
13, 43 : 리드 라이트 버스
17, 47 : 디지트선 쌍
101 : 클록 신호 발생 회로
102 : 코맨드 디코더
103 : 모드 레지스터
104 : 행 어드레스 버퍼
105 : 열 어드레스 버퍼
106 : 제어 회로
107 : 메모리 셀
108 : 행 디코더
109 : 열 디코더
110 : 센스 앰프
111 : 버스선 쌍
111a : 판독용 버스선 쌍
111b : 기록용 버스선 쌍
112 : 데이터 제어 회로
113 : 데이터 버스
114 : 래치 회로
115 : 입출력 버퍼
N11∼16, N41∼46 : 트랜스퍼 게이트 트랜지스터
P11, P12, P41 : P형 트랜지스터
이하, 본 발명의 반도체 기억 장치를 상세히 설명한다.
도 1은 본 발명의 반도체 기억 장치의 센스 앰프(110) 및 데이터 제어 회로(112)를 도시한다. 데이터 제어 회로(112)와 센스 앰프(110)는 디지트선 쌍(17), R버스선 쌍(111a), 및 W버스선 쌍(111b)으로 접속되며, 열 어드레스 선택 신호 Y 스위치(YSW)를 게이트 입력으로 하는 트랜지스터 N11, N12가 디지트선 쌍(17)에 설치되며, 판독 시에 하이 레벨이 되는 Φ2 신호를 게이트 입력으로 하는 트랜스퍼 게이트 트랜지스터 N13, N14가 R버스선 쌍(111a)에 설치되며, 기록 시에 하이 레벨이 되는 Φ3 신호를 게이트 입력으로 하는 트랜스퍼 게이트 트랜지스터 N15, N16이 W버스선 쌍(111b)에 설치되어 있다.
데이터 제어 회로(112)는 P형 트랜지스터 P11, P12, 데이터 앰프(11), 라이트 앰프(12), 리드 라이트 버스쌍(13), 및 데이터 선택 회로(14)를 구비하고 있다.
P형 트랜지스터 P11은 밸런스 제어 신호 PIO에 의해 R버스선 쌍(111a)을 밸런스하고, P형 트랜지스터 P12는 밸런스 제어 신호 PIO에 의해 W버스선 쌍(111b)을 밸런스한다.
도 2는 본 발명의 반도체 기억 장치의 기록 동작의 타이밍 차트를 도시한다. 도 2에서, CLK 신호로부터 Φ3 신호 및 RWBS (리드 라이트 버스) T/N까지의 신호 동작은 종래와 동일하다. PIO 신호는 버스선 쌍(111a, 111b)을 밸런스 동작시키는 신호이고, CLK 신호와 동기하여 발생하며, 쇼트형 신호가 출력된다. 본 발명에서는, PIO 신호가 LOW 기간 중에 버스선 쌍(111a, 111b)을 밸런스하도록 하고 있다. 여기서, 밸런스 동작이란, 역 데이터의 쌍을 이루는 TRUE선과 NOT선을 접속시켜 동일한 레벨로 만드는 것을 말한다. 이에 의해, R버스선 쌍(111a), W버스선 쌍(111b) 상의 데이터의 전환이 확실히 행해진다.
도 2에서, Φ3 신호의 상승에 동기하여 PIO 신호가 LOW 레벨이 되며, 트랜지스터 P12의 온에 의해 W버스선 쌍(111b)을 밸런스한다. 다음으로, 어드레스 신호 XA1와 YA1에 의해 다른 메모리 셀이 액세스되며, LOW 레벨의 데이터가 기록된다. 그 데이터는 RWBS선 쌍(13) 상에 C'로서, 또한 W버스선 쌍(111b) 상에 C로서 남아 있다. 이 후, PIO 신호가 LOW 레벨이 되어 트랜지스터 P12를 온하고, W버스선 쌍(111b)을 밸런스한다. 그 결과, W버스선 쌍(111b)으로부터 LOW 레벨의 데이터 C가 소실된다. 다음으로, 어드레스 신호 XA1과 YA2에 의해 해당 메모리 셀이 액세스되며, RWBS선 쌍(13)으로부터 HIGH 레벨의 데이터 B'가 전달되며, 지연 시간 td을 두고 W버스선 쌍(111b) 상에 HIGH 레벨의 데이터 B가 공급된다. 이것보다 앞서, YSW 신호가 HIGH가 되어, 트랜지스터 N11, N12가 온된다. 트랜지스터 N11, N12가 온되어도, W버스선 쌍(111b)으로부터 데이터 C가 소실되므로, 디지트선 쌍(17)은 메모리 셀이 전부터 기억하고 있는 HIGH 레벨의 데이터 A를 유지한다. W버스선 쌍(111b) 상의 HIGH 레벨의 데이터 B는 트랜지스터 N15, N16을 경유하여 디지트선 쌍(17)에 전달되며, 센스 앰프(110)에서 증폭되어 해당 메모리 셀에 기록된다. 이 때, 종래의 기록 완료 시간 tw를 전혀 설정할 필요가 없다.
도 3은 도 2와 동일하지만, 해당 메모리 셀이 기억하고 있던 데이터가 LOW 레벨이며, 따라서 디지트선 쌍(17) 상에 LOW 레벨의 데이터 A가 존재하고 있다는 점에서 다르다. 디지트선 쌍(17) 상의 LOW 레벨의 데이터 A는 지연 시간 td를 두고 W버스선 쌍(111b) 상에 나타나는 HIGH 레벨의 데이터 B에 의해 소실되어, 단시간 tws에서 HIGH 레벨의 데이터가 된다. 따라서, 기록 완료 시간 tw를 단축시킬 수 있다.
도 4는 본 발명의 다른 실시예를 도시하며, 도 1과 동일한 부분은 동일한 참조 부호로 도시하여 중복 설명을 생략한다. R버스선 쌍(111a) 및 W버스선 쌍(111b)이 공통의 P형 트랜지스터 P11에 의해 밸런스되는 구성을 가진다. 기록 동작은 도 2 및 도 3과 동일하지만, 구성의 간략화에 의해 비용 절감을 도모할 수 있다.
도 2 및 도 3으로부터 알 수 있듯이, W버스선 쌍(111b)은 LOW 레벨로부터 밸런스 레벨 (전원 레벨의 약 절반 정도)로 변화되며, 그것부터 HIGH 레벨로 변화된다. 본래 발생하는 지연 시간 td를 이용하여 밸런스 동작을 행하고 있으므로, 밸런스 동작을 위해 특별한 시간을 요하지 않는다. 다른 메모리 셀에 LOW 레벨의 데이터를 기록한 후, 해당 메모리 셀에 HIGH 레벨의 데이터를 기록할 때는, W버스선 쌍(111b)을 LOW 레벨로부터가 아니라, 밸런스 레벨로부터 HIGH 레벨로 만들면 되므로, 소요 시간을 약 1/2로 할 수 있다.
도 4에서, P형 트랜지스터 P11을 N형 트랜지스터 N13으로 치환하면, 본 발명의 제3 실시예를 얻을 수 있다.
이 제3 실시예에서, 도 2 혹은 도 3의 PIO 신호를 도시되어 있는 것과 역상으로 하면, 도 2 혹은 도 3과 동일한 동작을 얻을 수 있다.
이상 설명한 바와 같이, 본 발명의 반도체 기억 장치에 의하면, 디지트선 쌍에 기록용 버스선 쌍을 트랜스퍼 게이트의 도통에 의해 접속할 때, 기록용 버스선 쌍을 밸런스하고나서 도통하도록 하였기 때문에, 기록용 버스선 쌍을 단시간에 기록용 데이터의 레벨로 만들 수 있어, 기록 속도의 안정화와 고속화를 도모할 수 있다.

Claims (8)

  1. 라이트 앰프에 입력된 기록용 데이터를 상기 라이트 앰프에 접속된 기록용 버스선 쌍으로부터 디지트선 쌍에 공급하여 메모리 셀에 기록하고, 상기 메모리 셀로부터 판독한 데이터를 상기 디지트선 쌍으로부터 판독용 버스선 쌍에 출력하는 반도체 기억 장치에 있어서,
    상기 기록용 버스선 쌍과 상기 판독용 버스선 쌍을 상기 디지트선 쌍과 접속하는 스위치 수단,
    상기 기록용 버스선 쌍의 각 선간을 접속하여 각 선의 레벨을 같게 하는 밸런스 수단, 및
    상기 밸런스 수단에 밸런스 신호를 공급하여 상기 밸런스 수단을 동작시키는 제어 수단을 구비하되,
    상기 제어 수단은 상기 밸런스 신호를 상기 스위치 수단이 온되기 직전에 상기 밸런스 수단에 공급하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 라이트 앰프에 입력된 상기 기록용 데이터가 상기 기록용 버스선 쌍에 나타나기까지의 기간을 이용하여 상기 밸런스 수단이 동작을 행하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서, 상기 제어 수단은 기록 동작 중에 걸쳐 클록 신호에 동기하여 상기 밸런스 수단을 동작시키도록 구성되는 반도체 기억 장치.
  4. 제1항에 있어서, 상기 밸런스 수단은 상기 기록용 버스선 쌍의 각 선간에 삽입된 트랜지스터이며,
    상기 제어 수단은 상기 트랜지스터의 게이트에 상기 밸런스 신호를 공급하도록 구성되는 반도체 기억 장치.
  5. 제4항에 있어서, 상기 트랜지스터는 P-MOS 트랜지스터이며,
    상기 제어 수단은 LOW 레벨의 상기 밸런스 신호를 출력하도록 구성되는 반도체 기억 장치.
  6. 라이트 앰프에 입력된 기록용 데이터를 상기 라이트 앰프에 접속된 기록용 버스선 쌍으로부터 디지트선 쌍에 공급하여 메모리 셀에 기록하고, 상기 메모리 셀로부터 판독한 데이터를 상기 디지트선 쌍으로부터 판독용 버스선 쌍에 출력하는 반도체 기억 장치에 있어서,상기 기록용 버스선 쌍과 상기 판독용 버스선 쌍을 상기 디지트선 쌍에 접속하는 스위치 수단,
    상기 기록용 버스선 쌍의 각 선간을 접속하여 각 선의 레벨을 같게 하는 제1 밸런스 수단,
    상기 판독용 버스선 쌍의 각 선을 접속하여 각 선의 레벨을 같게 하는 제2 밸런스 수단,
    상기 제1 및 제2 밸런스 수단에 공통 밸런스 신호를 공급하여 상기 제1 및 제2 밸런스 수단을 동작시키는 제어 수단을 구비하되,
    상기 제어 수단은 상기 밸런스 신호를 상기 스위치 수단이 온되기 직전에 상기 밸런스 수단에 공급하는 것을 특징으로 하는 반도체 기억 장치.
  7. 라이트 앰프에 입력된 기록용 데이터를 상기 라이트 앰프에 접속된 기록용 버스선 쌍으로부터 디지트선 쌍에 공급하여 메모리 셀에 기록하고, 상기 메모리 셀로부터 판독한 데이터를 상기 디지트선 쌍으로부터 판독용 버스선 쌍에 출력하는 반도체 기억 장치에 있어서,
    상기 기록용 버스선 쌍과 상기 판독용 버스선 쌍을 병렬로 하여 상기 디지트선 쌍에 접속하는 공통의 스위치 수단,
    상기 공통의 스위치 수단 및 상기 기록용 버스선 쌍과 상기 판독용 버스선 쌍의 공통 접속점을 접속하는 선 쌍의 각 선간을 접속하여 각선의 레벨을 동일하게 하는 공통의 밸런스 수단 및,
    상기 밸런스 수단에 밸런스 신호를 공급하여 상기 공통의 밸런스 수단을 동작시킨는 제어 수단을 구비하되,
    상기 제어 수단은 상기 밸런스 신호를 상기 공통의 스위치 수단이 온되기 직전에 상기 공통의 밸런스 수단에 공급하는 것을 특징으로 하는 반도체 기억 장치.
  8. 제6항 또는 제7항에 있어서, 상기 라이트 앰프에 입력된 상기 기록용 데이터가 상기 기록용 버스선 쌍에 나타기까지의 기간을 이용하여 상기 밸런스 수단이 동작을 행하는 것을 특징으로 하는 반도체 기억 장치.
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