KR950030152A - 반도체 기억장치 - Google Patents

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KR950030152A
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Abstract

본 발명은 데이터랫치 부착 DRAM에 있어서, 워드선에 접속되어 있는 메모리셀의 전하전송용 MOS트랜지스터의 게이트절연막에 워드선 승압전위가 인가되는 듀티비를 종래보다도 작게 하고, 게이트절연막의 장기적 신뢰성의 확보, 게이트절연막의 스쿨링테스트를 행하는 경우의 테스트의 절감을 도모한다.DRAM셀어레이(10)로부터의 독출데이터를 감지하는 감지증폭기(14)의 다음단에 전송게이트(15)를 매개로 설치된 데이터랫치회로(16)을 갖추고, 데이터랫치회로와 데이터버스(DQ, /DQ)와의 사이에 세 데이터전송을 행하는 데이터랫치부착 DRAM에 있어서, 행디코더(12)가 선택한 워드선(WL)을 활성상태로 설정하는 시간을 일정 시간 이하로 제어하는 행계 제어회로(23b)를 구비하는 것을 특징으로 한다.

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예를 도시한 데이터랫치 부착 DRAM의 일부를 도시한 도면, 제2도는 제1도중의 셀어레이의 1열분에 대응하는 회로와 데이터버스 부하회로의 일예를 도시한 회로도, 제3도는 제1도중의 행계(行係)제어회로의 일예를 도시한 블록도.

Claims (11)

  1. 정보기억용 캐패시터 및 전하전송게이트용 MOS트랜지스터를 갖추는 다이나믹형 메모리셀이 행렬상으로 배열된 메모리셀 어레이(10)와, 이 메모리셀 어레이(10)중의 동일 행의 메모리셀에 접속된 워드선(WL), 이 메모리셀 어레이(10)중의 임의의 행의 워드선을 지정하기 위한 행어드레스신호를 디코드하는 행디커더(12), 상기 메모리셀 어레이(10)의 열수와 동일한 수가 설치되고, 상기 행디코더(12)에 의해 행의 메모리셀로부터 독출된 데이터를 감지하여 일시적으로 유지하는 감지증폭기(14), 이 복수의 감지증폭기(14)에 각각 대응하여 접속된 데이터선(DL, /DL), 이 복수의 데이터선(DL, /DL)에 각각 대응하여 접속되고, 이 데이터선(DL, /DL)의 데이터를 각각 랫치하기 위한 데이터랫치회로(16), 이 복수의 데이터랫치회로(16)와 상기 복수의 감지증폭기(14)의 사이에서 상기 데이터선(DL, /DL)에 각각 대응하여 삽입된 전송게이트(15), 이 복수의 전송게이트(15)의 상기 데이터랫치회로(16)측의 데이터선에 각각 대응하여 삽입되고, 상기 복수의 데이터랫치회로중 적어도 하나를 선택하기 위한 열선택게이트(19), 상기 메모리셀 어레이(10)중의 임의의 열을 지정하기 위한 열어드레스신호를 디코드하고, 상기 열선택케이트(19)를 스위치제어하는 열디코더(18) 및, 상기 행디코더(12)가 선택한 워드선을 활성상태로 설정하는 시간을 일정시간 이하로 제어하는 행계 제어회로(23, 23a, 23b, 23c)를 구비하여 구성된 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 열선택게이트(19)에 의해 선택된 데이터랫치회로의 사이에서 입/출력데이터의 교환을 수행하는 입/출력버퍼(20)와, 이 입출력버퍼(20)와 상기 열 선택게이트(19)를 접속하기 위한 데이터버스(DQ, /DQ) 및, 이 데이터버스(DQ, /DQ) 또는 상기 데이터랫치회로(16)에 접속되어 있는 데이터선의 적어도 한쪽과 전원노드간에 접속된 부하회로(21)를 더 구비하여 구성된 것을 특징으로 하는 반도체기억장치.
  3. 제3항에 있어서, 상기 행계 제어회로(23)는 상기 행디코더(12)가 선택한 워드선을 활성상태로 설정한 후, 소정의 제1시간의 경과후에 자동적으로 상기 워드선(WL)을 비활성상태로 설정하도록 상기 행디코더(12)를 제어하고, 상기 감지증폭기(14)는, 상기 워드선(WL)이 활성상태로 설정된 후에 감지동작을 개시하도록 제어되어, 상기 워드선(WL)이 비활성상태로 설정된 후에도 외부로부터 프리차지상태로 설정되기까지는 감지출력데이터를 유지하는 것을 특징으로 하는 반도체 기억장치.
  4. 제1항에 있어서, 상기 행계 제어회로(23)는 상기 행디코더(12)가 선택한 워드선을 활성상태로 설정한 후, 소정의 제1시간이 경과하기 전에 상기 감지증폭기(14)로 부터 상기 데이터랫치회로(16)로의 데이터전송이 종료된 후에 자동적으로 상기 워드선(WL)을 비활성상태로 설정하도록 상기 행디코더(12)를 제어하는 것을 특징으로 하는 반도체 기억장치.
  5. 제1항에 있어서, 상기 행계 제어회로(23)는 상기 행디코더(12)가 선택한 워드선을 활성상태로 설정된 후, 소정제1시간이 경과하기 전에 상기 감지증폭기(14)로부터 상기 데이터랫치회로(16)로의 데이터전송이 종료하였는가에 따라 워드선(WL)을 비활성상태로 설정하는 타이밍을 달리 되도록 제어하는 것을 특징으로 하는 반도체 기억장치.
  6. 제5항에 있어서, 상기 행계 제어회로(23)는 상기 행디코더(12)가 선택한 워드선(WL)을 활성상태로 설정한 후, 상기 제1시간이 경과하기 전에 상기 감지증폭기(14)로 부터 상기 데이터랫치회로(16)로의 데이터전송이 종료되지 않은 경우에는 상기 제1시간의 경과 후에 자동적으로 상기 워드선(WL)을 비활성상태로 설정하도록 상기 행디코더(12)를 제어하고, 상기 제1시간이 경과하기 전에 감지증폭기(14)로 부터 상기 데이터랫치회로(16)로의 데이터전송이 종료된 경우에는 상기 제1시간의 경과전에 자동적으로 상기 워드선(WL)을 비활성상태로 설정하도록 상기 행디코더(12)를 제어하는 것을 특징으로 하는 반도체 기억장치.
  7. 제5항 또는 제6항에 있어서, 상기 행계 제어회로(23)는 상기 제1시간의 경과전에 자동적으로 상기 워드선(WL)을 비활성상태로 제어하는 타이밍을 상기 전송게이트(15)가 오프상태로 된 후, 소정 제2시간의 경과후에 설정하는 것을 특징으로 하는 반도체 기억장치.
  8. 제6항에 있어서, 상기 열계 제어회로(23b, 23c)는 /RAS신호가 입력되고, 이 /RAS신호의 펄스의 전연에 동기해서, RAS신호의 펄스폭 보다 짧은 소정 소정의 시간(TWD1)만큼 활성상태로 되는 신호를 출력하는 타이머회로(30)와, 상기 워드선(WL)이 활성상태로 설정된 후, 상기 제1시간이 경과하기 전에 상기 전송게이트(15)가 온상태로 제어되었는가의 여부를 검지하는 검지회로(53, 84) 및, 이 검지회로(53, 84)의 출력상태에 따라 상기 타이머회로(30)의 출력신호와 마찬가지의 타이밍을 갖추고, 또는 상기 타이머회로(30)의 출력신호에 비해 비활성화 타이밍이 시간적으로 단축된 제어신호를 출력하여, 상기 행디코더(12)를 제어하는 회로(54, 55, 56, 85, 86, 87)를 구비하여 구성된 것을 특징으로 하는 반도체 기억장치.
  9. 제6항에 있어서, 상기 행계 제어회로(23b, 23c)는, RAS신호가 입력되고, 이 /RAS신호의 펄스의 전연에 동기해서 /RAS신호의 펄스폭 보다 짧은 소정의 시간(TWD1)만큼 활성상태로 되는 신호를 출력하는 타이머회로(30)와, 전송게이트 제어신호가 입력되고, 그 후연을 소정의 제3시간(T3;＞T2) 지연시키는 하강지연회로(51, 81), 이 하강지연회로(51, 81)의 출력 및 상기 타이머회로(30)의 출력이 입력되고, 양 입력의 논리합을 취하는 제1논리회로(52, 83), 상기 전송게이트 제어신호가 입력되고, 상기 제1논리회로(52, 83)의 출력신호에 의해 활성화 제어 되며, 전송게이트 제어신호의 하강엣지를 검출하는 하강엣지검출회로(53, 84), 이 하강검출회로(53, 84)의 출력신호가 입력되고, 그 전연을 소정의 제2시간(T2) 지연되는 상승지연회로(54, 85) 및, 이 상승지연회로(54, 85)의 출력을 이용해서 상기 제1논리회로(52, 83)의 출력의 통과를 제어하는 제2논리회로(56, 87)를 구비하여 구성된 것을 특징으로 하는 반도체 기억장치.
  10. 제1항에 있어서, 열신호계와 전송게이트 신호전달계가 각각 외부로 부터의 클럭신호에 동기해서 파이프 라인동작을 수행하는 방식을 갖추고, 상기 전송게이트신호 전달계가 복수의 스테이지로 분할되며, 상기 행계제어회로(23c)가 상기 전송게이트신호 전달계의 복수의 스테이지의 제어신호에 의해 제어되는 것을 특징으로 하는 반도체 기억장치.
  11. 제2항에 있어서, 전송게이트 제어신호가 입력되고, 상기 행계 제어회로(23c) 및 전송게이트를 제어하는 신호를 출력하는 전송게이트 버퍼회로(22, 221)와, 열 어드레스신호가 입력되고, 상기 열디코더(18)에 열 어드레스신호를 출력하는 열 어드레스 버퍼회로를 더 구비하고, 상기 전송게이트 버퍼회로(22, 221)와, 열 어드레스 버퍼회로(17), 행계 제어회로(23c), 열디코더(18) 및 상기 입/출력버퍼(20)는 외부로부터의 클럭신호에 동기해서 파이프라인동작을 수행하는 복수의 스테이지로 분할되고, 상기 전송게이트버퍼회로(22, 221)는 상기 행계 제어회로(23c)를 제어하는 제1스테이지 및 상기 전송게이트(15)를 직접적으로 제어함과 더불어 상기 행계 제어회로(23c)를 제어하는 제2스테이지를 포함하는 복수의 스테이지로 분할되어 있으며, 상기 행계 제어회로(23c)는 상기 행디코더(12)가 선택한 워드선(WL)을 활성상태로 설정한 후, 소정의 제1시간이 경과하기 전에 상기 제2스테이지에 있어서 제어신호가 일시적으로 활성화된 후, 소정의 제2시간의 경과후에 자동적으로 상기 워드선(WL)을 비활성상태로 설정하도록 상기 행디코더(12)를 제어하는 것을 특징으로 하는 반도체 기억장치
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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