KR960012013A - 동기형 반도체 기억 장치 - Google Patents

동기형 반도체 기억 장치 Download PDF

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KR960012013A KR1019950034048A KR19950034048A KR960012013A KR 960012013 A KR960012013 A KR 960012013A KR 1019950034048 A KR1019950034048 A KR 1019950034048A KR 19950034048 A KR19950034048 A KR 19950034048A KR 960012013 A KR960012013 A KR 960012013A
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닛폰 덴키 가부시끼가이샤
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Abstract

〈목적〉 동기형 반도체 기억 장치의 스탠바이 전류를 삭감한다. 〈구성〉 본 발명의 기억장치는, 어드레스 ADD의 입력에 대응하는 입력회로(1)와, 행 어드레스 선택/읽어내기/기입을 제어하는 커맨드 신호 입력에 대응하는 입력 회로(21)와, 외부의 클럭 입력에 대응하는 입력 회로(34), 데이터 출력에 대응하는 출력 회로(20),와 데이터 입력에 대응하는 입력 회로(32)와, 래치 회로(2,5,19,22 및 31)와, 열 어드레스 버퍼(3)와, 열 데코더(4)와, 행 어드레스 바퍼(7)와, 행 데코더(8)와, 메모리 셀 어레이(10)와, 열 어드레스 제어 회로(11)와, 행 어드레스 제어 회로(13)와, 센스 앰프(16)와, 데이터 앰프(18)와, 읽어내기 제어회로(27)와, 데이터 앰프(18)와, 기입 제어 회로(26)와, 읽어내기 제어회로(27)와, 모드 설정 회로(33)와, 내부 클럭 신호 발생 회로(35)와, 논리 회로(37,43 및 45)와, 지연 회로(39)를 갖추어 구성된다.

Description

동기형 반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 한 실시예의 구성을 나타낸 블럭도이다,
제2도는 전기 실시예의 논리 회로 및 지연 회로의 구성을 도시한 블럭도이다,
제3도는 전기 실시예의 프리차지 커맨드 입력시에 있어서의 신호파형도이다.

Claims (2)

  1. 다이나믹형 랜덤 엑세스 메모리를 형성하는 메모리 셀 어레이와, 외부에서 입력되는 행 어드레스/열 어드레스를 포함하는 어드레스 신호를 받아서 입력하는 어드레스 입력 수단과, 상기 어드레스 입력 수단을 통해서얻어진 어드레스 정보를 받아서, 상기 메모리 셀 어레이에 대한 메모리 셀 선택 및 신호를 생성하여 출력하는 어드레스 설정 수단과, 외부로부텅의 행 어드레스 선택 제어/읽어내기 제어/기입 제어를 포함하는 커맨드 신호를 받아 입력하는 커맨드 입력 수단과, 상기 커맨드 입력 수단을 통해서 얻어진 커맨드 정보를 받아서 상기 메모리 셀 어레이에 대응하는 데이터의 읽어내기 동작 및 데이터의 기입 동작을 제어하는 데이터 읽어내기 제어 수단과, 상기 데이터 읽고 쓰기 제어 수단에 의한 제어 동작을 통해서 상기 메모리 셀 어레이에서 읽어내어진 데이터를 출력하는 데이터 출력 수단과, 상기 메모리 셀 어레이에 기입하기 위한 데이터를 입력하는 데이터 입력 수단과, 외부로부터의 클럭 신호를 받아서 입력하는 클럭 입력 수단과, 상기 클럭 입력 수단을 통해서 얻어진 클럭 정보를 받아 소정의 기준 내부 클럭 신호를 생성하여 출력하는 내부 클럭 생성 수단과, 상기 기준 내부 클럭 신호를 받아 타이밍이 다른 내부 클럭 신호를 생성해서, 상기 어드레스 입력 수단, 상기 어드레스 설정 수단, 상기 커맨드 입력 수단, 상기 데이터 읽기쓰기 제어수단, 상기 데이터 출력 수단 및 상기 데이터 입력 수단에 대한 타이밍 제어용의 클럭 신호로서 출력하는 내부 클럭 타이밍 제어 수단을 갖춘 동기형 반도체 기억 장치에 있어서, 상기 내부 클럭 생성 수단에서 출력된 기준 내부 클럭 신호, 모드 레지스터 셋트 사이클에 대응해서 설정된 복수의 레벨 신호 및 복수의 행 어드레스 허가 신호를 입력해서, 상기 데이터 읽기쓰기 제어 수단에 대한 타이밍 제어용의 내부 클럭 신호를 적어도 생성해서 출력하는 제1의 회로 수단과, 상기 내부 클럭 생성 수단에서 출력된 기준 내부 클럭 신호 및 상기 복수의 행 어드레스 허가 신호를 입력해서, 상기 데이터 입력 수단에 대한 타이밍 제어용 내부 클럭 신호를 생성하여 출력하는 제2의 회로 수단을, 적어도 상기 내부 클럭 타이밍 제어 수단내에 구비하는 것을 특징으로 하는 동기형 반도체 기억 장치.
  2. 제1항에 있어서, 상기 제1회로 수단이, A뱅크 행 어드레스 허가 신호와 B뱅크 행 어드레스 허가 신호의 논리함을 취해서 출력하는 OR회로와, 해당 OR회로의 출력과 상기 기준 내부 클럭 신호와의 논리적을 취해서 출력하는 제1의 AND회로와, "CAS LATENCY 3"에 있어서의 레벨 신호를 반전하여 출력하는 제1 및 제2의 인버터와, 상기 제1의 AND회로의 출력과 상기 제1의 인버터의 출력과의 논리적을 취해서 출력하는 제2의 AND회로와, 상기 제1의 AND회로의 출력과 상기 제2의 인버터의 출력과의 논리적을 취해서 출력하는 제3의 AND회로와, 상기 제1의 AND회로의 출력과 "CAS LATENCY 1"에 있어서의 레벨 신호의 논리적을 취해서 출력하는 제4의 AND회로와, 상기 "CAS LATENCY 1"에 있어서의 레벨 신호, 상기 제2의 AND회로의 출력 및 "CAS LATENCY 2"에 있어서의 레벨 신호를 입력해서 지연해서 출력하는 제1의 지연 회로와, 상기 "CAS LANTENCY 2"에 있어서의 레벨 신호, 상기 제3의 AND회로의 출력 및 상기 "CAS LATENCY 1"에 있어서의 레벨 신호를 입력해서 지연해의 출력하는 제2의 지연 회로와, 상기 제4의 AND회로의 출력을 입력해서 지연해서 출력하는 제3의 지연회로를 구비하여 구성되고, 상기 제2의 회로 수단이, 상기 A뱅크 행 어드래스 허가 신호와 B 뱅크 행 어드레스 신호의 논리합을 취해서 출력하는 OR회로와, 해당 OR회로의 출력과 상기 기준 내부 클럭 신호와의 논리적을 취해서 출력하는 AND회로를 구비하여 구성된 것을 특징으로 하는 특징으로 하는 동기형 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950034048A 1994-09-30 1995-09-30 동기형 반도체 기억장치 KR0184914B1 (ko)

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