KR100392046B1

KR100392046B1 - 반도체 장치

Info

Publication number: KR100392046B1
Application number: KR10-1999-0018988A
Authority: KR
Inventors: 시노자키나오하루
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 1998-05-27
Filing date: 1999-05-26
Publication date: 2003-07-22
Also published as: JPH11339471A; TW413926B; US20020027451A1; JP4036531B2; KR19990088556A; US6480033B2

Abstract

본 발명은 내부 클록에 동기시켜 각종 커맨드 신호 상태를 판정하는 회로를 구비한 반도체 장치에 관한 것으로, 커맨드 신호 상태를 판정할 때에 커맨드 신호의 스큐(skew)에 의한 다중 선택을 방지하여 고속화를 도모하는 것을 목적으로 한다.

각종 커맨드 신호를 내부 클록에 동기시켜 디코드하여 커맨드 신호 상태를 판정하는 커맨드 디코더부를 갖고, 커맨드 신호 상태의 판정 타이밍보다도 빠르게 동작하는 내부 신호에 의해 커맨드 디코더부를 비활성화하도록 구성된다. 커맨드 신호 상태의 판정 타이밍보다도 빠르게 동작하는 내부 신호로서 내부 클록보다도 빠른 위상을 갖는 클록에 동기한 DLL 회로로부터 생성되는 신호를 사용함으로써 반도체 장치의 동작 마진의 향상을 도모할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은 각종 커맨드를 표시하는 커맨드 신호를 내부 클록에 동기시켜 디코드하고, 이들 커맨드 신호 상태를 판정하는 기능을 갖는 커맨드 디코더 등의 회로를 구비한 반도체 장치에 관한 것이다.

이러한 커맨드 디코더 등의 회로에서는, 통상 각종 커맨드 신호의 신호 패턴의 상태를 판정함으로써 내부 클록에 동기한 커맨드 판정 신호(통상, 클록된 판정 신호로 칭함)를 생성하여 출력측의 각각의 커맨드 핀으로부터 출력하도록 하고 있다.

근래, 상기의 커맨드 디코더 등의 회로를 포함하는 반도체 장치를 내장한 반도체 집적 회로인 다이나믹 랜덤 액세스 메모리(이후, DRAM으로 약기함)에 대해서는 점점 더 고속화가 요구되는 경향이 있다.

그렇지만, 각 커맨드 핀으로부터 출력되는 클록된 판정 신호가 2개 이상 동시에 선택되는 것과 같은 다중 선택을 억제하려고 한 경우, SDRAM의 고속화를 희생해야 하거나, 커맨드 신호의 타이밍의 격차에 상당하는 스큐를 완전히 억제할 필요가 생긴다. 본 발명은 SDRAM의 고속화의 요구에 부응하면서 클록된 판정 신호의 다중 선택이나 커맨드 신호의 스큐 등에 대처하기 위한 한 방책에 대하여 언급하는 것이다.

통상, DRAM에서는 외부에서의 입력 신호로서 데이터가 입력되고, 이 입력된 데이터에 대하여 커맨드 신호의 신호 패턴의 상태를 판정하여 얻어지는 클록된 판정 신호에 따른 처리 동작이 행해져 원하는 데이터가 출력된다. 특히, 고속의 데이터 전송을 가능하게 하는 싱크로너스 DRAM(통상, SDRAM으로 약기됨) 등의 새로운 DRAM에서는, 예컨대 100 ㎒ 이상에서의 데이터 전송 속도를 가능하게 하기 위해서, 외부에서 공급되는 고속의 외부 클록에 대하여 항상 소정의 정확한 위상으로써 데이터의 입출력이나 커맨드 신호 상태의 판정을 행하는 것이 필요하다. 즉, 상기 SDRAM에서는 원하는 데이터를 고속으로, 또한 안정적으로 출력하기 위해서 커맨드 디코더 등의 커맨드 핀으로부터 클록된 판정 신호가 어떠한 타이밍으로 출력되는지가 중요하다.

도 16은 상기와 같은 커맨드 신호 상태 판정 기능을 갖는 종래의 제1예의 반도체 장치의 개략적 구성을 나타내는 회로 블록도이고, 도 17은 도 16에 나타낸 종래의 제1예의 반도체 장치의 동작을 설명하기 위한 타이밍 챠트이다.

도 16에 도시한 것과 같은 종래의 제1예의 반도체 장치에 있어서는, 외부 제어핀으로부터 입력되는 각종 커맨드 신호, 예컨대 로우 어드레스 스트로브 신호 /RAS, 칼럼 어드레스 스트로브 신호 /CAS 및 라이트 인에이블 신호 /WE를 소정 레벨까지 증폭하여 상기 커맨드 신호의 출력 레벨을 확정하기 위한 제1 전류 미러 회로(310), 제2 전류 미러 회로(320) 및 제3 전류 미러 회로(330)가 설치되어 있다. 여기에서는, 제1∼제3 전류 미러 회로에 의해 로우 어드레스 스트로브 신호 /RAS, 칼럼 어드레스 스트로브 신호 /CAS 및 라이트 인에이블 신호 /WE를 증폭함으로써, H 레벨(고전압 레벨) 또는 L 레벨(저전압 레벨)의 커맨드 확정 신호 rasz, casz 및 wez가 생성된다.

더욱이, 도 16에서는 제1∼제3 전류 미러 회로로부터의 커맨드 확정 신호 rasz, casz 및 wez를 각각 유지하는 제1 래치 회로(410), 제2 래치 회로(420) 및 제3 래치 회로(430)가 설치되어 있다. 여기에서는, 제1∼제3 래치 회로의 각각은 세트 플립플롭(통상, SFF로 약기됨)에 의해 구성되고, 외부 클록(CLK) 입력용의 클록핀으로부터 클록용 전류 미러 회로(500)를 통해 입력되는 클록(즉, 내부 클록 clkz)에 동기시켜 커맨드 신호의 정보(즉, 커맨드 확정 신호 rasz, casz 및 wez)를 래치하도록 하고 있다. 상기 제1∼제3 래치 회로는, 입력된 커맨드 확정 신호와 동상의 커맨드 정보 래치 신호 rascz, cascz 및 wecz를 각각 출력함과 함께, 상기 커맨드 확정 신호와 역상의 커맨드 래치 신호 rascx, cascx 및 wecx를 각각 출력한다. 여기서, 클록용 전류 미러 회로(500)는 외부클록 CLK의 레벨을 변환하여 내부 클록 clkz를 생성하기 위한 입력 버퍼로서 기능한다.

더욱이, 도 16에 있어서는 제1∼제3 래치 회로에서 출력되는 커맨드 정보 래치 신호에 대한 디코드 동작을 행하여, 로우 어드레스 스트로브 신호 /RAS, 칼럼 어드레스 스트로브 신호 /CAS 및 라이트 인에이블 신호 /WE 등의 커맨드 신호 상태를 각각 판정하기 위한 커맨드 디코더(100)가 설치되어 있다. 이 커맨드 디코더(100)에서는, 내부 클록 clkz에 동기한 채로 제1∼제3 래치 회로에 래치된 커맨드 정보 신호에 기초하여, SDRAM 등이 어떠한 동작을 하는가를 나타내는 커맨드 신호 상태를 판정하도록 하고 있다. 더욱이, 커맨드 디코더(100)에 의한 커맨드 신호 상태의 판정 결과가 대응하는 노드(예컨대, 노드(n01, n11))로부터 인버터(예컨대, 인버터(110, 120))를 통해 H 레벨 또는 L 레벨의 클록된 판정 신호(예컨대, 클록된 판정 신호 AZ, BZ)로서 출력된다.

상기의 전류 미러 회로, 래치 회로 및 커맨드 디코더가 구체적인 회로 구성에 관해서는 후술한 [발명의 실시 형태]의 항에서 설명하는 것으로 한다.

이어서, 이들 전류 미러 회로, 래치 회로 및 커맨드 디코더를 포함하는 종래의 제2예의 반도체 장치의 동작을 명확히 하기 위해서, 상기의 전류 미러 회로, 래치 회로 및 커맨드 디코더의 각부의 입력측과 출력측의 신호 파형을 도 17에 나타낸다. 단지, 여기에서는 설명을 간단히 하기 위해서 복수의 전류 미러 회로 및 래치 회로의 각부의 신호 파형으로서, 제1 전류 미러 회로(310) 및 제2 전류 미러 회로(320)의 입력측과 출력측의 신호 파형 및 제1 래치 회로(410) 및 제2 래치 회로(420)의 입력측과 출력측의 신호 파형을 대표하여 나타내는 것으로 한다.

도 17에 있어서, 제1 및 제2 전류 미러 회로(310, 320)의 출력측에는 외부제어핀으로부터 입력되는 로우 어드레스 스트로브 신호 /RAS 및 칼럼 어드레스 스트로브 신호 /CAS에 각각 동기한 상태에서 또한 동상 신호가 전달된다(도 17의 커맨드 확정 신호 rasz 및 casz). 한편, 클록용 전류 미러 회로(500)의 출력측에는 클록핀으로부터 입력되는 클록 CLK(즉, 외부 클록)으로 동상의 내부 클록 clkz가 전달된다. 이 경우, 커맨드 확정 신호 rasz 및 casz와, 내부 클록 clkz는 거의 동시에 L 레벨에서 H 레벨로 변이하거나 또는 H 레벨로부터 L 레벨로 변이하고 있다.

제1 및 제2 전류 미러 회로(310, 320)에 의해서 동일 전류 미러 회로에서 출력되는 데이터(커맨드 확정 신호 rasz 및 casz)이 확정된 후, 내부 클록 clkz에 의해서 각각의 데이터의 상태가 제1 및 제2 래치 회로(410, 420)에 래치된다. 이들 제1 및 제2 래치 회로(410, 420)는 입력 신호 inz(커맨드 확정 신호 rasz 및 casz)로 동상의 신호로서 커맨드 정보 래치 신호 rascz 및 cascz(출력신호 outz2)를 출력하고, 역상의 신호로서 커맨드 정보 래치 신호 rascx 및 cascx(출력 신호 outx2)를 출력한다.

여기서, 제1 래치 회로(또는 제2 래치 회로)의 특성에 의해서는, 제1 래치 회로(또는 제2 래치 회로)의 신호 inz가 L 레벨에서 H 레벨로 변화할 때의 응답성과, H 레벨에서 L 레벨로 변화할 때의 응답성이 서로 다른 경우가 존재한다. 더욱이, 입력 신호 inz와 동상의 출력 신호 outz2와 역상의 출력 신호 outx2가 동시에 변화하지 않는 경우도 존재한다. 이 이유로는, 입력 신호가 L 레벨에서 H 레벨로 변화할 때에 동작하는 N 채널형 MOS 트랜지스터(NMOS 트랜지스터)의 응답 속도가, 입력 신호가 H 레벨에서 L 레벨로 변화할 때에 동작하는 P 채널형 MOS트랜지스터(PMOS 트랜지스터)의 응답 속도보다도 압도적으로 빠른 것을 들 수 있다. 전술한 종래의 제1예의 반도체 장치에서는, 입력 신호 inz가 L 레벨에서 H 레벨로 변화하는 경우(즉, 비선택 상태에서 선택 상태로 변화하는 경우)에 조금 빠르게 출력 신호 outz2 및 outx2가 출력되고, H 레벨에서 L 레벨(즉, 선택 상태에서 비선택 상태로 변화하는 경우)로 변화하는 경우에 조금 느리게 출력 신호 outz2 및 outx2가 출력되는 케이스를 예로 들어 설명한다.

이러한 조건 하에서, 커맨드 디코더(100)에 의한 단순한 디코드 동작의 논리에 의해서만 커맨드 신호 상태를 판정하고자 하면, 커맨드 신호의 스큐가 발생함으로써 선택 상태 또는 비선택 상태에의 전환시에 다중 선택이 생길 가능성이 있다. 이러한 다중 선택을 방지하기 위해서, 종래의 제1 반도체 장치에서는 비선택 상태에서 선택 상태로 변화하는 경우의 비율(즉, 회로의 구동력)을 약하게 하여 비교적 느린 응답성을 나타내도록 하고, 선택 상태에서 비선택 상태로 변화하는 경우의 비율을 강하게 하여 비교적 빠른 응답성을 나타내도록 하여 커맨드 디코더(100)의 디멘션(dimension) 설정을 행하였다.

커맨드 디코더(100)로부터 출력되는 클록된 판정 신호 AZ 및 BZ는 선택 상태가 되었을 때에 H 레벨로 변화하는 커맨드 판정 신호이다. 따라서, 커맨드 디코더(100)에 입력되는 신호가 모두 H 레벨이 되었을 때에, 출력측의 신호가 H 레벨이 되어 선택되게 된다.

더욱 자세히 설명하면, 커맨드 디코더(100)에서는 초단의 NAND 회로의 PMOS 트랜지스터의 비율을 NMOS 트랜지스터의 비율에 비해서 극단적으로 강하게 함과 함께 출력단의 인버터는 그 반대로 하고 있다. 여기서는, 도 17의 신호 파형으로부터 명백하듯이 출력단의 인버터(110)(또는 인버터 120)의 입력측의 노드(n01)(또는 노드 (n11))는 H 레벨이 되기 쉽고, 또한 인버터(110)(또는 인버터(120))의 출력측의 노드도 L 레벨이 되기 쉽다고 하는 것과 같이, 선택 상태에서 비선택 상태로의 전환 동작시에 응답성이 빠르게 되는 디멘션 설정으로 되어 있다.

종래의 제1예의 반도체 장치에서는, 도 17에 도시하는 바와 같이 커맨드 정보 래치 신호 rascz와 커맨드 정보 래치 신호 cascx가 H 레벨이 되고, 노드(n01)가 L 레벨이 되기 때문에 클록된 판정 신호 AZ가 선택되어 원하는 동작이 행해지지만, 스큐에 의해서 커맨드 정보 래치 신호 rascz와 커맨드 정보 래치 신호 cascz와의 입력 논리도 약간 선택될 듯이 되어, 노드(n11)가 L 레벨이 될 수 없지만, 상기와 같은 디멘션 설정으로 되어 있기 때문에 클록된 판정 신호 BZ가 선택되는 일은 없어, 정상 동작이 가능하게 된다.

도 18은 커맨드 신호 상태 판정 기능을 갖는 종래의 제2예의 반도체 장치의 개략적 구성을 나타내는 회로 블록도이고, 도 19는 도 18에 나타내는 종래의 제2예의 반도체 장치의 동작을 설명하기 위한 타이밍 챠트이다.

도 18에 도시하는 것과 같은 종래의 제2예의 반도체 장치에서는, 전술한 제1예의 전류 미러 회로, 래치 회로 및 커맨드 디코더에 부가하여, 래치 회로가 가장 느리게 동작하는 상태를 감시하는 더미 래치 회로(600)가 설치되어 있다. 종래의 제2예의 반도체 장치는 더미 래치 회로(600)에 의해 생성되는 더미 래치 신호 dsffz를 제1 래치 회로(440), 제2 래치 회로(450) 및 제3 래치 회로(460)에 동시에공급함으로써, 각 래치 회로의 출력 신호 변이의 타이밍을 일정하게 함으로써 스큐를 개선하고자 하는 것이다. 상기의 더미 래치 회로 및 래치 회로가 구체적인 회로 구성에 관해서는, 후술한 [발명의 실시 형태]의 항으로 설명하는 것으로 한다.

이 경우, 제1∼제3 전류 미러 회로(310∼330) 및 커맨드 디코더(100)의 구성은 전술한 제1예의 구성과 동일하다. 따라서, 여기에서는 제1∼제3 전류 미러 회로 및 커맨드 디코더에 관한 상세한 설명을 생략하는 것으로 한다.

도 18에 나타낸 더미 래치 회로(600)는 통상 사용하는 래치 회로에 입력되는 입력 신호 inz를 L 레벨에 고정하고, 출력되는 신호(즉, 더미 래치 신호 dsffz)를 펄스화한 것이다. 종래의 제2예의 반도체 장치에서는, 입력되는 신호가 L이었을 때에 응답성이 가장 나쁘기 때문에 상기 더미 래치 회로에서 펄스형의 출력 신호가 발생하는 시점에서는 반드시 모든 SFF 회로에서의 데이터 래치가 완료하고 있을 터이다. 그러므로, 이러한 출력 신호가 발생하는 타이밍으로써 각 래치 회로에서 출력 신호 outz2를 발생시키면 상기의 동작이 가능하게 된다.

더욱 자세히 설명하면, 도 18의 종래의 제2예의 반도체 장치는 각 래치 회로의 출력측의 노드에 트랜스퍼 게이트를 설치하고, 더미 래치 회로로부터의 출력 신호인 더미 래치 신호 dsffz에 의해서 상기 트랜스퍼 게이트의 온/오프 동작을 행한다고 한 것이다. 즉, 더미 래치 신호 dsffz가 출력되는 타이밍에 있어서는 각 래치 회로의 출력측의 2개의 노드(a, b)에 각 제어핀의 상태가 래치되어 있을 터이고, 이후에 인버터 1단을 계산함과 함께 트랜스퍼 게이트를 온 상태로 하는 데 1단으로 계산하면, 2단분의 논리 지연 후에 각 래치 회로의 출력이 생성되는 것이다.

이어서, 종래의 제2예의 반도체 장치의 동작을 명확하게 하기 위해서, 상기의 전류 미러 회로, 더미 래치 회로, 래치 회로 및 커맨드 디코더의 각 부의 입력측과 출력측의 신호 파형을 도 19에 나타낸다. 단지, 여기에서는 설명을 간단히 하기 위해서 복수의 전류 미러 회로 및 래치 회로의 각 부의 신호 파형으로서, 제1 전류 미러 회로(310) 및 제2 전류 미러 회로(320)의 입력측과 출력측의 신호 파형 및 제1 래치 회로(440) 및 제2 래치 회로(450)의 입력측과 출력측의 신호 파형을 대표하여 나타내는 것으로 한다.

도 19에 있어서도, 전술한 도 17의 경우와 마찬가지로 제1 및 제2 전류 미러 회로(310, 320)의 출력측에는 외부 제어핀으로부터 입력되는 로우 어드레스 스트로브 신호 /RAS 및 칼럼 어드레스 스트로브 신호 /CAS에 각각 동기한 상태에서, 또한 동상의 신호가 전달된다(도 18의 커맨드 확정 신호 rasz 및 casz). 한편, 클록용 전류 미러 회로(500)의 출력측에는, 클록핀으로부터 입력되는 클록 CLK과 동상의 내부 클록 clkz가 전달된다. 이 경우, 커맨드 확정 신호 rasz 및 casz와, 내부 클록 clkz는 거의 동시에 L 레벨에서 H 레벨로 변이하거나 또는 H 레벨에서 L 레벨로 변이한다고 한다.

더욱이 도 19로부터 명백하듯이, 더미 래치 신호 dsffz는 래치 회로의 출력측의 노드(a, b)가 가장 느리게 결정되는 타이밍에 의해 생성되어 있고, 상기의 더미 래치 신호 dsffz가 각 래치 회로의 트랜스퍼 게이트를 온 상태로 하기까지의 2단분을 동작 마진으로 하여, 각 래치 회로의 출력 신호(예컨대, 커맨드 정보 래치 신호 rascz, rascx, cascz 및 rascx)의 레벨을 동시에 변화시키고 있다.

더욱이 도 19에 있어서도, 전술한 도 17의 경우와 같이 커맨드 정보 래치 신호 rascz와 커맨드 정보 래치 신호 cascx가 H 레벨이 되어, 노드(n01)가 L 레벨이 되므로 클록된 판정 신호 AZ가 선택된다. 단지 이 경우, 스큐에 의해서 커맨드 정보 래치 신호 rascz와 커맨드 정보 래치 신호 cascz의 입력 논리도 약간 선택될 듯이 되어, 노드(n11)가 L 레벨이 될 수 없지만 상기와 같은 디멘션 설정으로 되어 있기 때문에 클록된 판정 신호 BZ가 선택되는 일은 없어 정상 동작이 가능하게 된다.

상기의 더미 래치 신호 dsffz를 사용함으로써 스큐에 의한 커맨드 신호의 다중 선택의 위험성은 꽤 감소되리라 생각되지만, 커맨드 디코더의 비율은 전술한 제1예의 경우와 마찬가지로 비선택 상태에서 선택 상태로 변화하는 경우의 비율을 약하게 하고, 선택 상태에서 비선택 상태로 변화하는 경우의 비율을 강하게 하여 커맨드 디코더의 디멘션 설정을 행해야 한다. 이 이유로는, 비선택 상태에서 선택 상태로 변화하는 경우의 비율을 강하게 설정하면 입력되어 온신호가 모두 동시이기 때문에 다중 선택이 될 우려가 생기는 것을 들 수 있다.

상기와 같이 도 16 및 도 18에 도시한 것과 같은 종래의 반도체 장치 중 어느 하나에 있어서도, 스큐에 의한 커맨드 신호의 다중 선택의 발생을 방지하기 위해서 비선택 상태에서 선택 상태로 변화하는 경우의 비율을 약하게 하고, 또한 선택 상태에서 비선택 상태로 변화하는 경우의 비율을 강하게 하도록 커맨드 디코더의 디멘션을 조정하는 것이 필요하였다.

그렇지만, 이러한 커맨드 디코더의 디멘션 조정을 하더라도, 스큐에 의한 다중 선택을 완전히 방지하는 것은 곤란하다. 한편, 종래의 반도체 장치는 상기의 디멘션 조정에 의해서 SDRAM 등의 고속화를 희생함으로써 원하는 동작을 행하게 된다. 이 때문에, SDRAM 등의 고속화의 요구에 충분히 대응할 수 없다고 하는 문제가 생긴다. 이 결과, 반도체 장치의 액세스 마진이나 동작 마진이 악화하여, 더욱 고속화된 디바이스의 개발에는 큰 애로가 될 지도 모른다.

본 발명은 상기 문제점을 고려하여 행해진 것으로서, 각종 커맨드 신호 상태를 판정할 때에 커맨드 신호의 스큐에 의한 다중 선택의 발생을 완전히 방지함과 함께 고속 동작을 가능하게 하는 반도체 장치를 제공하는 것을 목적으로 하는 것이다.

도 1은 본 발명의 원리 구성을 나타내는 블록도.

도 2는 본 발명의 반도체 장치가 적용되는 싱크로너스 DRAM의 개략적 구성을 나타내는 블록도.

도 3은 도 2의 싱크로너스 DRAM의 동작을 설명하기 위한 타이밍 챠트.

도 4는 본 발명의 제1 실시예의 개략적 구성을 나타내는 회로 블록도.

도 5는 도 4의 전류 미러 회로의 구체적 구성을 나타내는 회로도.

도 6은 도 4의 래치 회로의 구체적 구성을 나타내는 회로도.

도 7은 도 4의 더미 래치 회로의 구체적 구성을 나타내는 회로도.

도 8은 도 4의 커맨드 디코더 제어 회로의 구체적 구성을 나타내는 회로도.

도 9는 도 4의 커맨드 디코더의 구체적 구성을 나타내는 회로도.

도 10은 종래의 제2예의 반도체 장치에 사용되는 래치 회로의 일구성예를 나타내는 회로도.

도 11은 종래의 반도체 장치에 사용되는 커맨드 디코더의 일구성예를 나타내는 회로도.

도 12는 본 발명의 제1 실시예에 따른 반도체 장치의 동작을 설명하기 위한 타이밍 챠트.

도 13은 본 발명의 제2 실시예의 구성을 나타내는 회로 블록도.

도 14는 본 발명의 제2 실시예에 적용되는 DLL 회로의 일구성예를 나타내는 회로 블록도.

도 15는 도 14의 DLL 회로의 동작을 설명하기 위한 타이밍 챠트.

도 16은 커맨드 신호 상태 판정 기능을 갖는 종래의 제1예의 반도체 장치의 개략적 구성을 나타내는 회로 블록도.

도 17은 도 16에 나타낸 종래의 제1예의 반도체 장치의 동작을 설명하기 위한 타이밍 챠트.

도 18은 커맨드 신호 상태 판정 기능을 갖는 종래의 제2예의 반도체 장치의 개략적 구성을 나타내는 회로 블록도.

도 19는 도 18에 나타낸 종래의 제2예의 반도체 장치의 동작을 설명하기 위한 타이밍 챠트.

〈도면의 주요 부분에 대한 부호의 설명〉

1: 커맨드 디코더부

2: 커맨드 디코더 제어부

3: 커맨드 신호 입력 회로

4: 커맨드 신호 유지 회로

5: 클록 입력 회로

6: 더미 래치 회로

9: DLL 회로

10: 커맨드 디코더

11a: 인버터

11b, 11c: NMOS 트랜지스터

12, 13: PMOS 트랜지스터

14: 클록된 판정 신호 출력용 인버터

15a: 인버터

15b, 15c: NMOS 트랜지스터

16, 17: PMOS 트랜지스터

18: 클록된 판정 신호 출력용 인버터

20, 20a: 커맨드 디코더 제어 회로

21a∼21c: 인버터

22: 제1 내부 신호 생성용 NAND 게이트

23: 제1 내부 신호 출력용 인버터

24a∼24d: 인버터

25: 제2 내부 신호 생성용 NOR 게이트

26: 커맨드 디코더 제어 신호 생성용 NAND 게이트

30-1∼30-3: 제1∼제3 전류 미러 회로

31, 33: PMOS 트랜지스터

32, 34, 35: NMOS 트랜지스터

36∼38: 인버터

40-1∼40-3: 제1∼제3 래치 회로

41b, 42b: 입력 정보 래치용 NMOS 트랜지스터

50: 클록용 전류 미러 회로

52: 입력 버퍼

60: 트랜스퍼 게이트

64b, 65b: 더미 래치용 NMOS 트랜지스터

74, 75: 출력 신호 래치용 인버터

83a, 83b: 더미 래치 신호 출력용 인버터

도 1은 본 발명의 원리 구성을 나타내는 블록도이다. 단지, 여기에서는 커맨드 신호 상태 판정 기능을 갖는 반도체 장치의 구성을 간략화하여 나타내는 것으로 한다.

상기 문제점을 해결하기 위해서, 본 발명은 도 1에 도시하는 바와 같이 각종 커맨드를 표시하는 커맨드 신호 Sa1∼San을 내부 클록 CLK1에 동기시켜 디코드하고, 상기 커맨드 신호 상태를 판정하는 커맨드 디코더부(1)를 갖는 반도체 장치에 있어서, 이 커맨드 디코더부(1)에 의한 상기 커맨드 신호 상태의 판정 타이밍보다도 빠르게 동작하는 내부 신호 Sdc에 의해 상기 커맨드 디코더부(1)를 비활성화하도록 구성된다.

더욱이, 도 1의 반도체 장치에 있어서는 외부 클록 CLK의 레벨을 변환하여 내부 클록 CLK1을 생성하기 위한 클록 입력 회로(5)가 설치되어 있다. 이 클록 입력 회로(5)는 종래의 반도체 장치의 클록용 전류 미러 회로(500)(도 16및 도 18 참조)와 거의 같이 외부 클록 CLK의 입력 버퍼로서 기능한다. 한편, 각종 커맨드 신호 Sa1∼San의 H 레벨 또는 L 레벨을 각각 확정하여 커맨드 확정 신호 Sb1∼Sbn을 생성하기 위한 커맨드 신호 입력 회로(3)가 설치되어 있다.

더욱이, 도 1의 반도체 장치에 있어서는 내부 클록 CLK1에 동기시킨 상태에서 커맨드 신호 입력 회로(3)로부터 출력되는 커맨드 확정 신호 Sb1∼Sbn을 유지하는 커맨드 신호 유지 회로(4)가 설치되어 있다. 이 커맨드 신호 유지 회로(4)는 종래의 반도체 장치의 복수의 래치 회로(도 16 및 도 18 참조)와 거의 마찬가지로 복수의 세트 플립플롭 등에 의해 구성되어 커맨드 확정 신호 Sb1∼Sbn에 각각 대응하는 커맨드 정보 래치 신호 Sb1∼Sbn이 생성된다. 커맨드 디코더부(1)는 상술한 바와 같이 이들 커맨드 정보 래치 신호 Sb1∼Sbn에 기초하여 내부 클록 CLK1에 동기한 상태에서 각종 커맨드 신호 상태를 판정하고, 각각 대응하는 커맨드 판정 신호 So1∼Son을 출력한다.

바람직하게는, 본 발명의 반도체 장치에서는 커맨드 디코더부(1)에 의한 커맨드 신호 상태의 판정 타이밍보다도 빠르게 동작하는 내부 신호 Sdc로서 상기 내부 클록보다도 빠른 위상을 갖는 클록에 동기한 DLL(Delayed Lock Loop) 회로에서 생성되는 신호를 사용함으로써 상기 반도체 장치의 동작 마진을 향상시키는 것이 가능하게 된다.

한편, 본 발명은 각종 커맨드를 표시하는 커맨드 신호를 외부 클록에 동기시켜 디코드하고, 상기 커맨드 신호 상태를 판정하는 커맨드 디코더부(1)를 갖는 반도체 장치에 있어서, 이 커맨드 디코더부(1)에 의한 상기 커맨드 신호 상태의 판정 타이밍보다도 빠르게 동작하는 제1 내부 신호에 의해 상기 커맨드 디코더부(1)를 비활성화하고 나서, 상기 커맨드 디코더부(1)에 입력되는 상기 커맨드 신호 상태가 확정된 후에 발생하는 제2 내부 신호에 의해 상기 커맨드 디코더부(1)를 활성화하도록 구성된다.

바람직하게는, 본 발명의 반도체 장치에서는 제1 내부 신호로서 상기 내부 클록보다도 빠른 위상을 갖는 클록에 동기한 DLL 회로로부터 생성되는 신호를 사용함으로써 상기 반도체 장치의 동작 마진을 향상시키는 것이 가능하게 된다.

바람직하게는, 본 발명의 반도체 장치에서는 상기 제2 내부 신호로서 상기 커맨드 신호 상태를 유지하기 위한 커맨드 신호 유지 회로(4)가 가장 느리게 동작하는 상태를 감시하는 더미 래치 회로에 의해 생성되는 신호를 사용하도록 하고 있다.

더욱이, 본 발명의 적합한 제1 실시 태양은 각종 커맨드를 표시하는 커맨드 신호를 외부 클록에 동기시켜 디코드하고, 이 커맨드 신호 상태를 판정하는 커맨드 디코더부(1)를 갖는 반도체 장치에 있어서, 이 커맨드 디코더부(1)에 의한 상기 커맨드 신호 상태의 판정 타이밍보다도 빠르게 동작하는 내부 신호에 기초하여 상기 커맨드 디코더부(1)를 비활성화하기 위한 커맨드 디코더 제어 신호 Sdc를 제1 상태로 하여 생성하고, 상기 커맨드 디코더부(1)에 공급하는 커맨드 디코더 제어부(2)를 구비하고 있다.

바람직하게는, 본 발명의 적합한 제2 실시 태양에서는 각종 커맨드를 표시하는 커맨드 신호를 외부 클록에 동기시켜 디코드하고, 이 커맨드 신호 상태를 판정하는 커맨드 디코더부(1)를 갖는 반도체 장치에 있어서, 이 커맨드 디코더부(1)에 의한 상기 커맨드 신호 상태의 판정 타이밍보다도 빠르게 동작하는 제1 내부 신호에 기초하여 상기 커맨드 디코더부(1)를 비활성화하기 위한 커맨드 디코더 제어 신호를 제1 상태로 하여 생성하여 상기 커맨드 디코더부에 공급하는 커맨드 디코더 제어부(2)를 구비하고 있고, 상기 커맨드 디코더 제어 신호에 의해 상기 커맨드 디코더부(1)를 비활성화하고 나서, 상기 커맨드 디코더부(1)에 입력되는 상기 커맨드 신호 상태가 확정된 후에 발생하는 제2 내부 신호에 의해 상기 커맨드 디코더부(1)를 활성화할 때에 상기 커맨드 디코더 제어 신호를 상기 제1 상태로부터 제2 상태로 변화시키도록 구성된다.

바람직하게는 본 발명의 적합한 제1 및 제2 적합한 실시 태양 중 어느 쪽에 있어서도, 상기 커맨드 디코더부(1)를 구성하는 트랜지스터가 비선택 상태에서 선택 상태로 변화하는 경우에 빠른 응답성을 나타내고, 상기 트랜지스터가 선택 상태에서 비선택 상태로 변화하는 경우에 느린 응답성을 나타내는 것과 같은 비율로 되어 있는 경우에도 상기 커맨드 신호의 타이밍의 격차에 의해서 2개 이상의 커맨드 신호가 동시에 선택되는 것이 방지되고, 또한 고속 동작이 가능하게 된다.

요약하면, 본 발명의 반도체 장치에 있어서는 외부 제어핀으로부터 입력되어 유지되는 커맨드 신호의 위상보다도 빠른 DLL 신호등의 내부 신호, 즉, 커맨드 디코더부의 각각의 커맨드 핀의 판정 타이밍보다도 빠르게 동작하는 내부 신호에 의해 커맨드 디코더부를 비활성화하도록 되어 있다. 더욱이, 상기 내부 신호에 의해 커맨드 디코더부를 비활성화하여 각 커맨드핀의 정보가 확정된 후에 커맨드 디코더부를 활성화하여 각종 커맨드 신호 상태를 판정하도록 하고 있기 때문에 상기 커맨드 신호의 스큐에 의해서 2개 이상의 커맨드 신호가 동시에 선택될 우려가 없어진다.

이렇게 해서 본 발명에서는 각종 커맨드 신호 상태를 판정할 때에 스큐에 의한 커맨드 신호의 다중 선택의 발생을 완전히 방지하는 것이 가능하게 된다. 더욱이 본 발명에서는, 커맨드 신호의 스큐에 의한 영향을 고려하여 커맨드 디코더부의 디멘션을 조정할 필요가 없기 때문에 SDRAM 등의 고속 동작을 실현하는 것이 가능하게 된다.본 발명에 따른 반도체 장치는 커맨드 디코더부가 커맨드 신호들을 수신하기 전에 상기 커맨드 디코더부를 비활성화시키고, 커맨드 신호들이 모두 상기 커맨드 디코더부에 입력된 후 상기 커맨드 디코더부를 활성화시키는 커맨드 디코더 제어부의 동작을 보장하기 위하여, 클록 신호에 응답하여 외부로부터의 커맨드 신호들을 일단 래치시키고 상기 커맨드 신호들을 상기 커맨드 디코더부에 공급하기 위한 커맨드 래치 회로와, 상기 커맨드 래치 회로의 동작을 시뮬레이션하기 위한 더미 래치 회로를 포함하고, 모든 커맨드 신호가 커맨드 디코더부에 입력된 후에, 상기 더미 래치 회로의 출력 신호에 응답하여 커맨드 디코더 제어부에서 제어 신호가 발생하게 된다.또한, 본 발명에 따른 반도체 장치는 상기 커맨드 디코더부를 비활성화시키기 위하여 상기 클록 신호에 응답하여 상기 제어 신호가 발생한다.또한, 본 발명에 따른 반도체 장치는 상기 커맨드 디코더부가 정지 상태일 때, 상기 제어 신호에 응답하여 상기 커맨드 디코더부의 내부 노드가 전원 전압으로 예비 충전된다.또한, 본 발명에 따른 반도체 장치는 상기 커맨드 디코더부가 활동 중일 때, 상기 내부 노드가 상기 커맨드 신호에 응답하여 방전되거나 방전되지 않는다.또한, 본 발명에 따른 반도체 장치는 상기 클록 신호를 수신하여 동위상으로 조절되는 클록 신호를 출력하기 위한 DLL 회로를 더 포함하고, 상기 커맨드 디코더부를 비활성화시키기 위하여 상기 조절된 클록 신호에 응답하여 상기 제어 신호가 발생한다.또한, 본 발명에 따른 반도체 장치에서 상기 커맨드 디코더부는, 전원과 내부 노드 사이에 병렬로 결합되는 제1, 제2 및 제3 PMOS 트랜지스터 - 상기 제1 PMOS 트랜지스터의 게이트는 상기 제어 신호에 의해서 제어되고, 상기 제2 및 제3 PMOS 트랜지스터의 게이트는 각각 상기 커맨드 신호들에 의해서 제어됨 - 와, 상기 내부 노드와 기준 전압 사이에 직렬로 결합되는 제1, 제2 및 제3 NMOS 트랜지스터를 포함한다.

〔발명의 실시 형태〕

이하, 첨부 도면(도 2∼도 15)을 참조하며, 본 발명의 바람직한 실시형태(이후, 실시예라고 부르기로 함)를 설명한다.

단지, 여기에서는 본 발명의 바람직한 실시예의 구성 및 특징을 용이하게 이해할 수 있도록 본 발명의 실시예가 적용되는 SDRAM의 구성 및 그 동작을 먼저 설명하기로 한다.

도 2는 본 발명의 반도체 장치가 적용되는 싱크로너스 DRAM의 개략적 구성을 나타내는 블록도이고, 도 3은 도 2의 싱크로너스 DRAM의 동작을 설명하기 위한 타이밍 챠트이다.

도 2에 도시하는 싱크로너스 DRAM(SDRAM)으로 이루어지는 반도체 칩은 칩내의 메모리 영역을 구성하기 위한 복수의 뱅크(예컨대, 뱅크 No.0, No.1)를 갖는 2048비트×2048비트의 DRAM 코어(108a, 108b)와, 이들 DRAM 코어(108a, 108b)에 공급해야 할 각종의 제어 신호(로우 어드레스 제어 신호 RAS, 칼럼 어드레스 제어 신호 CAS 및 라이트 인에이블 신호 WE)를 유지하는 제어 신호 래치(105a, 105b)와, SDRAM의 동작 모드를 특정하기 위한 모드 레지스터(106)와, 칼럼 어드레스를 카운트하여 데이터를 액세스하기 위한 칼럼 어드레스 카운터(107a, 107b)를 구비하고 있다.

더욱이 도 2에 도시하는 반도체 칩은 클록 인에이블 신호 CKE에 기초하여, 싱크로너스 DRAM을 동작시키기 위한 기준이 되는 클록(즉, 외부 클록) CLK을 유지하여 다른 입력 회로부나 반도체 칩 내의 복수의 블록에 공급하기 위한 클록 버퍼(101)와, 외부 클록 CLK의 위상을 조정하여 상기 외부 클록 CLK에 대하여 소정의 위상을 갖는 내부 클록을 생성하는 DLL 회로(109)를 구비하고 있다. 더욱이, 상기 반도체 칩은 각종 커맨드 신호(칩 선택 신호 /CS, 로우 어드레스 스트로브 신호 /RAS, 칼럼 칼럼 어드레스 스트로브 신호 /CAS 및 라이트 인에이블 신호/WE 등)를 디코드하여 상기 제어 신호 래치(105a, 105b) 및 모드 레지스터(106)에 공급하는 커맨드 디코더 회로(102)와, 로우 어드레스 및 칼럼 어드레스를 포함하는 메모리 어드레스 신호 A0∼A10 및 뱅크 어드레스 신호 A11을 유지하여 모드 레지스터(106), 칼럼 어드레스 카운터(107a, 107b) 및 DRAM 코어(108a, 108b)에 공급하는 어드레스 버퍼/레지스터 및 뱅크 선택기(103)와, 각종의 데이터DQ(DQ0∼DQ7, DQM)를 유지하여 DRAM 코어의 I/O 부에 공급하는 I/O 데이터 버퍼/레지스터(104)를 구비하고 있다. 여기서, 상기 커맨드 디코더 회로(102)는 대표적으로 전술한 도 1에 도시한 것과 같은 커맨드 디코더부(1), 커맨드 디코더 제어부(2), 커맨드 신호 입력 회로(3) 및 커맨드 신호 유지 회로(4)를 포함한다.

더욱이 도 2에 있어서, 칩 선택 신호 /CS, 로우 어드레스 스트로브 신호 /RAS, 칼럼 어드레스 스트로브 신호 /CAS 및 라이트 인에이블 신호 /WE 등의 커맨드 신호는 그 조합에 의하여 각종 커맨드를 입력함으로써 동작 모드가 결정되게 되어 있다. 이들 각종 커맨드는 커맨드 디코더 회로(102)에 의해 해독되어 동작 모드에 따라서 각 회로를 제어하게 된다. 한편, 상기 칩 선택 신호 /CS, 로우 어드레스 스트로브 신호 /RAS, 칼럼 어드레스 스트로브 신호 /CAS 및 라이트 인에이블 신호 /WE는 제어 신호 래치(105a, 105b)에도 입력되어, 다음 커맨드가 입력될 때까지 현재의 커맨드 신호 상태가 래치된다.

더욱이 도 2에 있어서, 메모리 어드레스 신호 A0∼A10 및 뱅크 어드레스 신호 A11은 어드레스 버퍼/레지스터 및 뱅크 선택기(103)에 의해 증폭되어 각 뱅크의 로드 어드레스로서 사용됨과 함께, 칼럼 어드레스 카운터(107a, 107b)의 초기값으로서 사용된다. DRAM 코어(108a, 108b)에서 독출된 신호는 입출력 데이터 버퍼/레지스터(104)에 의해 증폭되어, 외부에서 입력되는 외부 클록 CLK의 상승에 동기하여 출력된다. 데이터 입력에 대해서도 동일 동작이 행하여져, I/0 데이터 버퍼/레지스터(104)에 입력된 데이터가 DRAM 코어(108a, 108b)에 기록된다.

도 3에 나타낸 타이밍 챠트에 있어서는, (a)부의 외부 클록 CLK의 상승에 동기하여 각종 제어 신호가 DRAM 코어에 입력되고((b)부에 나타냄), 이 DRAM 코어 내의 데이터가 독출된다. 이 경우, 우선 처음에 DRAM 코어 내의 메모리 매트릭스의 로우 어드레스(Row Address)가 선택되어, 소정의 지연 시간(후술하는 지연 시간 tRCD에 해당함)이 경과한 후에 칼럼 어드레스(Column Address)가 선택되어 데이터 독출 동작이 개시된다.

더욱 자세히 설명하면, SDRAM에서 데이터를 독출하는 경우에 전술한 각종 커맨드 신호의 조합으로부터 활동적(ACT) 커맨드를 커맨드 단자에 입력하여, 어드레스 단자에는 로우 어드레스 신호를 입력한다. 이러한 커맨드 및 입력 어드레스가 입력되면, SDRAM은 활성화 상태가 되어 로우 어드레스에 따른 워드선을 선택하고, 이 선택된 워드선 상의 셀 정보를 비트선에 출력한 후에 센스 증폭기로써 증폭한다. 한편, 상기 로우 어드레스의 액세스에 관계한 부분의 동작 시간(지연 시간 tRCD)이 경과한 후에 리드 커맨드(READ) 및 칼럼 어드레스를 입력한다. 이 칼럼 어드레스에 따라서 선택된 센스 증폭기의 데이터를 데이터 버스선에 출력한 후에, 데이터 버스 증폭기로써 증폭하여 출력 버퍼에 의해 더욱 증폭함으로써 출력 단자에 데이터 DQ가 출력된다((c)부에 나타냄).

이들 일련의 동작은 범용 DRAM의 동작과 완전히 동일하지만, SDRAM의 경우에 칼럼 어드레스에 관계하는 회로가 파이프 라인 동작을 하게 되어 있고, 독출된 리드 데이터는 매 사이클 연속하여 출력되게 된다. 이에 따라, 데이터 전송 주기는 외부 클록 CLK의 주기와 같게 된다.

SDRAM에서의 액세스 시간에는 3종류가 있고, 어느 것이나 외부 클록 CLK의상승 시점을 기준으로 하여 정의된다. 도 3에 있어서, tRAC는 로우 어드레스의 액세스에 관계된 부분의 동작 시간을 나타내는 로우 어드레스 액세스 시간, tCAC는 칼럼 어드레스의 액세스에 관계한 부분의 동작 시간을 나타내는 칼럼 어드레스 액세스 시간, tAC은 외부 클록 CLK에서 데이터 출력까지의 시간 지연을 나타내는 클록 액세스 시간을 나타내고 있다. 상기 SDRAM을 고속의 메모리 시스템으로써 사용하는 경우, 커맨드를 입력하고 나서 최초에 데이터를 얻을 수 있기까지의 시간을 나타내는 tRAC나 tCAC도 중요하지만, 데이터의 전송 속도를 높인 후에는 클록 액세스 시간 tAC도 중요하다.

더욱이 도 3에 있어서, tOH는 이전 사이클 또는 다음 사이클에의 출력 데이터 유지 시간을 나타내고 있다. SDRAM의 특성의 격차, 온도 의존성 및 전원 전압 의존성을 생각하면 tAC과 tOH와는 일치하지 않고, 어느 정도의 시간폭을 가지게 된다. 이 때 사이폭에 해당하는 시간에서는 출력 단자로부터 출력되어야 할 데이터가 불확정으로 되어 있다. 이와 같이 데이터가 불확정으로 되어 있는 시간, 즉, 데이터 불확정 시간은 어떠한 데이터가 출력될지 모르는 시간을 의미하고 있어, 메모리 시스템으로서는 사용할 수 없는 시간이다.

상기 데이터 불확정 시간은 SRAM의 특성의 격차나, 온도 및 전원 전압 등의 변화에 의해 변동하는 경향이 있다. 이러한 경우라도 정확한 타이밍으로써 데이터를 오류 없이 출력하기 위해서는 외부 클록 CLK에 대하여 데이터가 항상 소정의 위상으로 출력될 것, 즉, 클록 액세스 시간 tAC가 항상 일정할 것이 요구된다. 예컨대, 데이터의 출력이 내부 클록 신호의 상승에 동기하여 행하여지는 것이 바람직한경우에 외부 클록 CLK과 내부 클록의 위상차가 항상 소정의 주기분, 예컨대, 360도로 유지되도록 DLL회로(109)의 가변 지연 회로의 지연량을 설정하는 것이 필요하다.

도 4는 본 발명의 제1 실시예의 개략적 구성을 나타내는 회로 블록도이다. 또, 이후 전술한 구성 요소와 같은 것에 대해서는 동일한 참조 번호를 붙여 표시하기로 한다.

대체로 말하면, 도 4에 나타낸 제1 실시예는 종래의 제2예의 반도체 장치(도 18참조)의 커맨드 디코더의 입력측에 본 발명의 커맨드 디코더 제어부(2)(도 1 참조)의 기능을 갖는 커맨드 디코더 제어 회로(20)를 설치한 것이다. 이 커맨드 디코더 제어 회로(20)는 커맨드 디코더에 의한 각종 커맨드 신호 상태의 판정 타이밍보다도 빠르게 동작하여 상기 커맨드 디코더를 비활성화하기 위해서 내부 클록 clkz(도 1의 내부 클록 CLK1에 대응)에 기초하여 생성되는 커맨드 디코더 제어 신호 ctlz를 상기 커맨드 디코더에 공급하는 것이다.

더욱 자세히 설명하면, 도 4에 있어서는 도 1에 나타낸 커맨드 신호 입력 회로(3)로서 외부 제어핀으로부터 입력되는 각종 커맨드 신호, 예컨대, 로우 어드레스 스트로브 신호 /RAS, 칼럼 어드레스 스트로브 신호 /CAS 및 라이트 인에이블 신호 /WE를 소정의 레벨에까지 증폭하여 상기 커맨드 신호의 출력 레벨을 확정하기 위한 제1 전류 미러 회로(30-1), 제2 전류 미러 회로(30-2) 및 제3 전류 미러 회로(30-3)가 설치되어 있다. 이것들의 제1∼제3 전류 미러 회로(30-1∼30-3)에서는 종래의 제1∼제3 전류 미러 회로(310-1∼330)(예컨대, 도 18 참조)와 거의 같은 기능을 갖고 있고, 로우 어드레스 스트로브 신호 /RAS 칼럼 어드레스 스트로브 신호 /CAS 및 라이트 인에이블 신호 /WE를 증폭함으로써 H 레벨 또는 L 레벨의 커맨드 확정 신호 rasz, casz 및 wez를 생성한다.

더욱이 도 4에 있어서는, 도 1에 나타낸 커맨드 신호 유지 회로(4)로서 제1∼제3 전류 미러 회로(30-1∼30-3)로부터의 커맨드 확정 신호 rasz, casz 및 wez를 각각 유지하는 제1 래치 회로(40-1), 제2 래치 회로(40-2) 및 제3 래치 회로(40-3)가 설치되어 있다. 이것들의 제1∼제3 래치 회로(40-1∼40-3)는 종래의 제1∼제3 래치 회로(440∼460)(예컨대, 도 18 참조)와 거의 같이 세트 플립플롭(SFF)에 의해 구성되어, 클록용 전류 미러 회로(50)로부터 출력되는 내부 클록 clkz에 동기시켜 커맨드 확정 신호 rasz, casz 및 wez를 래치한다. 여기에서, 상기 제1∼제3 래치 회로(40-1∼40-3)는 입력된 커맨드 확정 신호와 동상의 커맨드 정보 래치 신호 rascz, cascz 및 wecz를 각각 출력하는 동시에, 상기 커맨드 확정 신호와 역상의 커맨드 정보 래치 신호 rascx, cascx 및 wecx를 각각 출력한다. 여기서, 클록용 전류 미러 회로(50)는 종래의 클록용 전류 미러 회로(500)와 거의 마찬가지로 외부 클록 CLK의 레벨을 변환하여 내부 클록 clkz를 생성하기 위한 입력 버퍼로서 기능한다.

더욱이 도 4에서는, 도 1에 나타낸 커맨드 디코더(1)로서 제1∼제3 래치 회로(40-1∼40-3)로부터 출력되는 커맨드 정보 래치 신호에 대하는 디코드 동작을 행하여, 로우 어드레스 스트로브 신호 /RAS, 칼럼 칼럼 어드레스 스트로브 신호 /CAS 및 라이트 인에이블 신호 /WE 등의 커맨드 신호 상태를 각각 판정하기 위한 커맨드디코더(10)가 설치되어 있다. 이 커맨드 디코더(10)에서는, 내부 클록 clkz에 동기한 채로 제1∼제3 래치 회로(40-1∼40-3)에 래치된 커맨드 정보 신호에 기초하여, SDRAM 등이 어떠한 동작을 하는가를 나타내는 커맨드 신호 상태를 판정하도록 하고 있다. 더욱이, 커맨드 디코더(10)에 의한 커맨드 신호 상태의 판정 결과가 H 레벨 또는 L 레벨의 클록된 판정 신호 AZ, BZ로서 출력된다. 상기의 커맨드 디코더(10)의 구성은 종래의 커맨드 디코더(100)(도 18 참조)의 구성과 대체로 동일하지만, 커맨드 디코더 제어 회로(20)로부터 커맨드 디코더 제어 신호 ctlz가 공급되는 점이 종래의 커맨드 디코더(100)의 경우와 다르다.

더욱이 도 4에서는, 커맨드 디코더 제어 회로(20)의 입력측에 더미 래치 회로(6)가 설치되어 있다. 이 더미 래치 회로(6)는 종래의 더미 래치 회로(600, 도 18 참조)으로 거의 같은 구성을 갖지만, 이 종래의 더미 래치 회로와는 다른 기능을 갖는 것이다. 보다 자세히 말하면, 도 4에 나타낸 더미 래치 회로(6)는 각종 커맨드 신호 상태를 유지하기 위한 복수의 래치 회로(예컨대, 제1∼제3 래치 회로(40-1∼40-3)의 안에서 가장 느리게 동작하는 래치 회로를 감시하여, 그 래치 회로가 동작하는 타이밍에 맞추어 더미 래치 신호 dsffz를 생성하여 커맨드 디코더 제어 회로(20)에 공급하는 것이다.

도 4에 나타낸 제1 실시예에서는, 상술한 바와 같이 새롭게 설치된 커맨드 디코더 제어 회로(20)에 의해 커맨드 디코더(10)에 의한 각종 커맨드 신호 상태의 판정 타이밍보다도 빠르게 동작하는 커맨드 디코더 제어 신호 ctlz 등의 제어 신호를 생성하여, 커맨드 디코더(10)에 입력하여 상기 커맨드 디코더(10)를 비활성화하도록 하고 있다. 이러한 제어 신호는 바람직하게는, 내부 클록 clkz보다도 빠른 위상을 갖는 클록, 예컨대, 외부 클록 CLK에 동기한 클록을 출력하는 기능을 갖는 DLL 회로를 사용하여 생성함으로써 반도체 장치의 동작 마진의 향상을 도모하는 것이 가능하게 된다.

바꾸어 말하면, 제1 실시예의 커맨드 디코더 제어 회로(20) 및 커맨드 디코더(10)는 다음과 같은 흐름에 기초하여 동작함으로써 커맨드 신호의 스큐에 의한 다중 선택의 발생을 완전히 방지함과 함께, 반도체 장치의 고속화를 실현하도록 하고 있다.

(1) 커맨드 디코더 제어 회로는 각 제어핀으로부터 입력되어 제1∼제3 래치 회로에 래치되는 신호의 전달 속도보다도 빠른 신호(예컨대, 커맨드 디코더 제어 신호 ctlz)에 의해 커맨드 디코더를 리셋하여 비활성화한다.

(2) 한편, 각 제어핀으로부터 입력된 커맨드 신호가 제1∼제3 래치 회로에 래치된다.

(3) 커맨드 디코더는 커맨드 디코더 제어 신호 ctlz에 의해 일단 비활성화된 후에 더미 래치 신호 dsffz 등에 의해 활성화되어 제1∼제3 래치 회로에 래치된 커맨드 신호 상태를 판정함으로써 각 커맨드핀으로부터 각종 커맨드의 상태에 대응하는 클록된 판정 신호를 발생한다.

이어서, 도 4의 제1 실시예에 있어서의 각 부의 회로의 구체적 구성에 대하여 설명한다. 이 경우, 도 4의 커맨드 디코더 제어 회로(20) 및 커맨드 디코더(10) 이외의 회로 구성은 종래의 회로 구성과 실질적으로 동일하기 때문에 간단히 설명하는 것으로 한다.

도 5는 도 4의 전류 미러 회로의 구체적 구성을 나타내는 회로도이다. 여기서, 도 4에 나타낸 제1∼제3의 제1∼제3 전류 미러 회로(30-1∼30-3)의 각각은 동일한 회로 구성을 갖고 있기 때문에 여기에서는 그 중 하나의 구체적인 회로 구성을 대표적으로 나타내기로 한다.

도 5에 나타낸 전류 미러 회로는 1 조(組)의 NMOS 트랜지스터(32, 34)를 주된 요소로 하는 차동 증폭기를 구성한다. 한쪽의 NMOS 트랜지스터(32)의 드레인은 PMOS 트랜지스터(31)를 통해 고전압측의 전원(예컨대, 고전압 레벨의 전원 Vcc)에 접속되고, 동일 NMOS 트랜지스터(32)의 소스는 NMOS 트랜지스터(35)를 통해 저전압측의 전원(예컨대, 그랜드 레벨의 전원 Vss)에 접속된다. 한편, 다른쪽 NMOS 트랜지스터(34)의 드레인은 PMOS 트랜지스터(33)를 통해 고전압측의 전원에 접속되고, 동일 NMOS 트랜지스터(34)의 소스는 상기의 NMOS 트랜지스터(35)를 통해 저전압측의 전원에 접속된다.

더욱이, 도 5에 있어서는 다른쪽 NMOS 트랜지스터(34)의 게이트에 입력되는 기준 전압 Vref에 기초하여 한쪽 NMOS 트랜지스터(32)의 게이트에 입력되는 입력 신호 inz1(예컨대, 로우 어드레스 스트로브 신호 /RAS, 칼럼 어드레스 스트로브 신호 /CAS 및 라이트 인에이블 신호 /WE 등의 커맨드 신호)의 레벨을 변환함으로써 입력 신호 inz1의 출력 레벨(H 레벨 또는 L 레벨)이 확정된다. 이렇게 하여 출력 레벨이 확정된 신호는 3가지의 인버터(36∼38)를 통해 출력 신호 outz1(예컨대, 커맨드 확정 신호 rasz)으로 하여 출력된다.

도 6은 도 4의 래치 회로의 구체적 구성을 나타내는 회로도이다. 여기서, 도 4에 나타낸 제1∼제3 래치 회로(40-1∼40-3)의 각각은 동일한 회로 구성을 갖고 있기 때문에, 여기에서는 그 중의 하나의 구체적인 회로 구성을 대표하여 나타내는 것으로 한다.

도 6에 나타낸 래치 회로는 차동 트랜지스터를 구성하는 한 쌍의 NMOS 트랜지스터(41c)와, 한 쌍의 NMOS 트랜지스터(42c)를 구비하고 있다. 이것들의 NMOS 트랜지스터(41c, 42c)에는 입력 정보(예컨대, 입력 신호 inz2 즉, 전류 미러 회로의 출력 신호 outz1)가 입력된다.

더욱이, 도 6에 나타낸 래치 회로는 내부 클록 clkz에 동기하여 입력 정보(예컨대, 입력 신호 inz2의 H 레벨 또는 L 레벨의 상태)를 래치하는 래치부를 구성하기 위한 입력 정보 래치용 NMOS 트랜지스터(41b, 42b)와, 한 쌍의 입력 정보 래치용 PMOS 트랜지스터(41a)와, 한 쌍의 입력 정보 래치용 PMOS 트랜지스터(42a)를 구비하고 있다.

상기 래치 회로에서는, 입력되는 입력 정보의 레벨차를 NMOS 트랜지스터(41c, 42c)에 의해 부여하고, 입력 정보 래치용 NMOS 트랜지스터(41b, 42b)를 통해 전류차를 붙여, 그것에 의하여 입력 정보를 래치하도록 하고 있다. 즉, 상기 래치 회로는 NMOS 트랜지스터(41c, 42c) 및 입력 정보 래치용 트랜지스터(41b, 42b)를 주된 구성 요소로 하는 세트 플립플롭(SFF)을 구성한다.

더욱이 도 6에 있어서는, 한쪽 입력 정보 래치용 NMOS 트랜지스터(41b)의 드레인은 한 쌍의 입력 정보 래치용 PMOS 트랜지스터(41a)를 통해 고전압측의 전원에접속됨과 함께, 다른쪽의 입력 정보 래치용 NMOS 트랜지스터(42b)의 게이트에 접속된다. 한편, 다른쪽 NMOS 트랜지스터(42b)의 드레인은 한 쌍의 입력 정보 래치용 PMOS 트랜지스터(42a)를 통해 고전압측의 전원에 접속됨과 함께, 한쪽 입력 정보 래치용 NMOS 트랜지스터(41b)의 게이트에 접속된다. 더욱이, 2개의 입력 정보 래치용 NMOS 트랜지스터(41b, 42b)의 소스는, 한 쌍의 NMOS 트랜지스터(41c)와 한 쌍의 NMOS 트랜지스터(42c)를 각각 통해 NMOS 트랜지스터(43)의 드레인에 접속된다. 이 NMOS 트랜지스터(43)의 소스는 저전압측의 전원에 접속된다.

더욱 자세히 설명하면, 한 쌍의 NMOS 트랜지스터(41c)에는 전류 미러 회로의 출력 신호 outz1(예컨대, 커맨드 확정 신호 rasz)와 동상의 입력 신호 inz2가 입력되고, 다른쪽의 한 쌍의 NMOS 트랜지스터(42c)에는 인버터(44)를 통해 상기 출력 신호 outz1와 역상의 입력 신호 inz2가 입력된다. 더욱이, NMOS 트랜지스터(43)의 게이트에는 상기 입력 신호 inz2와 동기를 취하기 위한 내부 클록 clkz가 입력된다. 이러한 회로 구성에 의해 내부 클록 clkz에 동기한 상태로 입력 신호 inz2(즉, 커맨드의 정보)가 래치되어 2개의 입력 정보 래치용 NMOS 트랜지스터(41b, 42b)의 드레인으로부터 커맨드 신호와 역상 및 동상의 래치 신호가 각각 출력된다.

더욱이 도 6에 있어서, 한쪽 입력 정보 래치용 NMOS 트랜지스터(41b)에서의 래치 신호(커맨드 신호와 역상의 신호)는 래치 신호 버퍼용의 인버터(45) 및 PMOS 트랜지스터(72) 및 NMOS 트랜지스터(73)로 이루어지는 래치 신호 구동용 인버터를 통과하여, 커맨드 신호와 역상의 출력 신호 outx2(예컨대, 커맨드 래치 정보 래치 신호 rascx)로서 출력된다. 한편, 다른쪽의 입력 정보 래치용 NMOS트랜지스터(42b)로부터의 래치 신호(커맨드 신호와 동상의 신호)는 래치 신호 버퍼용의 인버터(46) 및 PMOS 트랜지스터(70) 및 NMOS 트랜지스터(71)로 이루어지는 래치 신호 구동용 인버터를 통과하여, 커맨드 신호와 동상의 출력 신호 outz2(예컨대, 커맨드 정보 래치 신호 rascz)로서 출력된다. 이들 커맨드 정보 래치 신호 rascz, rascx의 각각의 노드는 서로 역의 극성으로써 병렬로 접속된 출력 신호 래치용 인버터(74, 75)를 통해 접속된다.

도 7은 도 4의 더미 래치 회로의 구체적 구성을 나타내는 회로도이다. 여기서는 도 6과 같은 통상 사용되는 래치 회로의 입력 신호가 입력되는 노드를 L 레벨(즉, 접지 레벨)에 고정하고, 더미 래치 회로(6)로부터 출력되는 신호를 펄스화하고 있다.

도 7에 있어서는, 내부 클록 clkz에 동기하여 L 레벨의 입력 신호를 래치하기 위한 한 쌍의 NMOS 트랜지스터(64c)와, 한 쌍의 NMOS 트랜지스터(65c)와, 더미 래치용 NMOS 트랜지스터(64b, 65b)를 주된 요소로 하는 SFF가 설치되어 있다.

더욱 자세히 설명하면, 도 7의 SFF는 전술한 도 6의 경우와 같이 더미 래치용 NMOS 트랜지스터(64b, 65b)와, 한 쌍의 PMOS 트랜지스터(64a) 및 한 쌍의 PMOS 트랜지스터(65a)와, 한 쌍의 NMOS 트랜지스터(64c) 및 한 쌍의 NMOS 트랜지스터(65c)와, 내부 클록 입력용의 NMOS 트랜지스터(66)와, 인버터(63)를 구비하고 있다. 따라서, 도 6의 SFF에서는 L 레벨의 입력 신호가 한 쌍의 NMOS 트랜지스터(64c)에 입력되었을 때에 한쪽 더미 래치용 NMOS 트랜지스터(64b)의 드레인으로부터 내부 클록 clkz에 동기한 H 레벨의 신호가 출력된다. 한편, H 레벨의 입력 신호가 한 쌍의 NMOS 트랜지스터(65c)에 입력되어 다른쪽 더미 래치용 NMOS 트랜지스터(65b)의 드레인으로부터 내부 클록 clkz에 동기한 L 레벨의 신호가 출력된다.

더욱이 도 7에 있어서, 한쪽 더미 래치용 NMOS 트랜지스터(64b)로부터의 더미 래치 신호는 더미 래치 신호 버퍼용의 인버터(67) 및 PMOS 트랜지스터(81 a) 및 NMOS 트랜지스터(81b)로 이루어지는 더미 래치 신호 구동용 인버터를 통과하여 펄스 신호 발생용의 NMOS 트랜지스터(82b)의 드레인으로부터 정극성의 펄스형의 신호(더미 래치 신호 dsffz 등의 출력 신호 outx3)로서 출력된다. 이 경우, 내부 클록 clkz가 트랜스퍼 게이트(60), 인버터(61) 및 NMOS 트랜지스터(62)에 의해 래치됨과 함께, 3가지의 인버터(69a∼69c)에 의해 지연된 후에 상기의 NMOS 트랜지스터(82b)의 게이트에 입력된다. 더욱이, 상기 펄스형의 신호는 인버터(86)를 통해 NAND 게이트(85)의 한쪽 단자에 입력된다. 상기의 인버터(69a∼69c)에 의해 지연이 부여된 클록에 의해서 NMOS 트랜지스터(82b)의 온/오프 동작을 제어함으로써, 소정의 펄스폭을 갖는 펄스형의 신호를 생성하는 것이 가능하게 된다.

한편, 다른쪽 입력 정보 래치용 NMOS 트랜지스터(65b)에서 출력되는 더미 래치 신호는 더미 래치 신호 버퍼용의 인버터(68) 및 PMOS 트랜지스터(80a) 및 NMOS 트랜지스터(80b)로 이루어지는 더미 래치 신호 구동용 인버터를 통과한다. 이 경우는 PMOS 트랜지스터(82a)의 드레인 및 서로 역의 극성으로써 병렬로 접속된 출력 신호 래치용 인버터(83a, 83b)를 통해 전술한 경우의 같은 정극성의 펄스형의 신호가 생성되게 된다. 여기서, 내부 클록 clkz가 상기 3단분의 인버터(69a∼69c)에 의해 지연된 후에, 인버터(84)를 통해 상기의 PMOS 트랜지스터(82a)의 게이트에 입력된다.

더욱이 도 7에 있어서는, 내부 클록 clkz가 NAND 게이트(85)의 다른쪽의 단자에 입력된다. 더욱이, 이 NAND 게이트(85)의 출력은 한 쌍의 PMOS 트랜지스터(87) 및 2개의 NMOS 트랜지스터(88, 89)에 의해 래치된다. 이것에 의해서, 적절한 펄스폭을 갖는 더미 래치 신호 dsffz 등의 출력 신호 outx3를 생성하는 것이 가능하게 된다.

요약하면, 본 발명의 제1 실시예에 있어서는 도 7에 나타낸 더미 래치 회로(6)에 입력되는 신호가 L 레벨로 되어 있을 때에 응답성이 가장 나쁘다고 하고 있다. 이 때문에, 이 더미 래치 회로의 출력측의 노드로써 펄스형의 신호가 발생하는 시점에서는 모든 래치 회로에 의한 데이터 래치가 반드시 완료하고 있는 것이다. 따라서, 더미 래치 회로에서 펄스형의 신호가 발생하는 타이밍에 기초하여 각각의 래치 회로의 출력을 발생시키는 것에 따라 각각의 래치 회로의 출력 신호 변이의 타이밍을 일정하게 하는 것이 가능하게 된다.

도 8은 도 4의 커맨드 디코더 제어 회로의 구체적 구성을 나타내는 회로도이다. 도 8에 나타낸 커맨드 디코더 제어 회로(20)는 3개의 인버터(21a∼21c), 내부 클록 clkz와, 내부 클록 clkz를 인버터(21a∼21c)에 의해 지연시킨 신호가 입력되는 제1 내부 신호 생성용 NAND 게이트(22)와, 이 제1 내부 신호생성용 NAND 게이트(22)에 의해 생성되는 제1 내부 신호의 레벨을 확정하기 위한 제1 내부 신호 출력용 인버터(23)를 구비하고 있다.

한편, 도 8의 커맨드 디코더 제어 회로(20)는 4개의 인버터(24a∼24d) 및 더미 래치 신호 dsffz 등의 제2 내부 신호와, 제2 내부 신호를 인버터(24a∼24d)에 의해 지연시킨 신호가 입력되는 제2 내부 신호 생성용 NOR 게이트(25)를 구비하고 있다. 더욱이, 제1 내부 신호 출력용 인버터(23)로부터의 제1 내부 신호와, 제2 내부 신호 생성용 NOR 게이트(25)로부터의 제2 내부 신호가 입력되는 커맨드 디코더 제어 신호 생성용 NAND 게이트(26)가 설치되어 있다. 이 커맨드 디코더 제어 신호 생성용 NAND 게이트(26)의 출력측의 노드로부터 커맨드 디코더 제어 신호 ctlz가 출력되어 커맨드 디코더(10)(도 4 참조)에 공급된다.

여기서, 도 8의 커맨드 디코더 제어 회로(20)에 입력되는 내부 클록 clkz가 전달되는 스피드는 복수의 래치 회로의 출력 레벨이 결정되는 스피드와 비교하여 충분히 빠른 것으로 한다.

도 8에 있어서, 내부 클록 clkz가 L 레벨에서 H 레벨로 변화하면 제1 내부 신호 생성용 NAND 게이트(22) 및 제1 내부 신호 생성용 인버터(23)를 통과하여 커맨드 디코더 제어 신호 생성용 NAND 게이트(26)의 출력 단자로부터 출력되는 커맨드 디코더 제어 신호 ctlz가 L 레벨이 된다. 이 때에, 커맨드 디코더(10)가 리셋(비활성화)된다.

그 후, 더미 래치 신호 dsffz가 L 레벨에서 H 레벨로 변화하면 커맨드 디코더 제어 신호 생성용 NAND 게이트(26)의 출력 단자로부터 출력되는 커맨드 디코더 제어 신호 ctlz가 H 레벨이 된다. 이 때에, 커맨드 디코더(10)가 세트(활성화)된다.

도 8의 커맨드 디코더 제어 회로(20)에서는, 커맨드 디코더(10)에 의한 각종 커맨드 신호 상태의 판정 타이밍보다도 빠르게 동작하는 커맨드 디코더 제어 신호 ctlz를 생성하고, 커맨드 디코더(10)에 입력하여 상기 커맨드 디코더(10)를 비활성화하도록 하고 있다. 그 후, 상기 커맨드 신호 상태가 확정하고 나서 더미 래치 신호 dsffz에 의해 커맨드 디코더(10)를 활성화하도록 하고 있기 때문에, 커맨드 신호의 스큐에 의해서 2개 이상의 커맨드 신호가 동시에 선택되는 것을 방지하는 것이 가능하게 된다.

도 9는 도 4의 커맨드 디코더의 구체적 구성을 나타내는 회로도이다. 도 9에 나타낸 커맨드 디코더(10)는 종래의 커맨드 디코더(후술한 도 11 참조)와 마찬가지로 제1∼제3 래치 회로(40-1∼40-3)(도 4 참조)에 래치된 커맨드 정보 래치 신호 rascz 및 cascz(입력 신호와 동상의 출력 신호 outz)와, 역상의 신호로서 커맨드 정보 래치 신호 rascx 및 cascx(입력 신호와 역상의 출력 신호 outx)로부터 SDRAM 등이 어떠한 동작을 하는가를 판정하기 위한 디코드 동작을 한다. 단지, 도 9의 커맨드 디코더(10)에서는 커맨드 디코더 제어 회로(20)로부터의 제어 신호의 입력 회로로서 커맨드 디코더 제어 신호 ctlz의 논리가 추가되어 있고, 또한 커맨드 디코더 제어 신호 ctlz에 의해 커맨드 디코더(10)를 세트하는 측의 비율(NMOS 트랜지스터가 온 상태가 되는 경우의 비율)이 유리하게 되어 있는 점이 종래의 커맨드 디코더와 다르다.

더욱 자세히 설명하면, 도 9의 커맨드 디코더(10)는 서로 직렬로 접속된 PMOS 트랜지스터 및 NMOS 트랜지스터로 이루어지는 커맨드 디코더 제어 신호 ctlz입력용의 인버터(11a)와, 커맨드 정보 래치 신호 rascz 및 커맨드 정보 래치 신호 cascx가 각각 입력되는 NMOS 트랜지스터(11b, 11c)를 구비하고 있다. 더욱이, NMOS 트랜지스터(11b)의 게이트에는 PMOS 트랜지스터(12)의 게이트가 접속되어 인버터가 구성된다. 한편, NMOS 트랜지스터(11c)의 게이트에는 PMOS 트랜지스터(13)의 게이트가 접속되어 인버터가 구성된다. 상기의 인버터(11a), NMOS 트랜지스터(11b)와 PMOS 트랜지스터(12)로 이루어지는 인버터 및 NMOS 트랜지스터(11c)와 PMOS 트랜지스터(13)로 이루어지는 인버터는 커맨드 디코더 제어 신호 ctlz, 커맨드 정보 래치 신호 rascz 및 커맨드 정보 래치 신호 cascx를 입력 신호로 하는 NAND 회로를 구성한다. 더욱이, 이 NAND 회로의 출력측의 노드(n01)에는 서로 직렬로 접속된 PMOS 트랜지스터 및 NMOS 트랜지스터로 이루어지는 클록된 판정 신호 출력용 인버터(14)가 접속된다. 이 클록된 판정 신호 출력용 인버터(14)로부터 상기의 모든 입력 신호가 선택된 상태가 되었을 때에 H 레벨이 되는 클록된 판정 신호 AZ가 출력된다.

더욱이, 도 9의 커맨드 디코더(10)는 서로 직렬로 접속된 PMOS 트랜지스터 및 NMOS 트랜지스터로 이루어지는 커맨드 데이터 제어 신호 ctlz 입력용의 인버터(15a)와, 커맨드 정보 래치 신호 rascz 및 커맨드 정보 래치 신호 cascz가 각각 입력되는 NMOS 트랜지스터(15b, 15c)를 구비하고 있다. 더욱이, NMOS 트랜지스터(15b)의 게이트에는 PMOS 트랜지스터(16)의 게이트가 접속되어 인버터가 구성된다. 한편, NMOS 트랜지스터(15c)의 게이트에는 PMOS 트랜지스터(17)의 게이트가 접속되어 인버터가 구성된다. 상기의 인버터(15a), NMOS 트랜지스터(15b)와 PMOS 트랜지스터(16)로 이루어지는 인버터 및 NMOS 트랜지스터(15c)와 PMOS트랜지스터(17)로 이루어지는 인버터는 커맨드 디코더 제어 신호 ctlz, 커맨드 정보 래치 신호 rascz 및 커맨드 정보 래치 신호 cascz를 입력 신호로 하는 NAND 회로를 구성한다. 더욱이, 이 NAND 회로의 출력측의 노드(n11)에는 서로 직렬로 접속된 PMOS 트랜지스터 및 NMOS 트랜지스터로 이루어지는 클록된 판정 신호 출력용 인버터(18)가 접속된다. 이 클록된 판정 신호 출력용 인버터(18)로부터 상기의 모든 입력 신호가 선택 상태가 되었을 때에 H 레벨이 되는 클록된 판정 신호 BZ가 출력된다.

도 9에 있어서는, 입력되는 모든 커맨드 정보 래치 신호 rascz, cascz 및 cascx의 상태가 결정될 때까지 커맨드 디코더 제어 신호 ctlz가 L 레벨이 되는 것으로 모든 클록된 판정 신호 AZ, BZ가 비선택 상태(L 레벨)가 된다. 더욱이, 모든 커맨드 정보 래치 신호 rascz, cascz 및 cascx의 상태가 결정된 후에, 커맨드 디코더 제어 신호 ctlz가 H 레벨이 되어 원하는 클록된 판정 신호가 선택된 상태(H 레벨)가 되는 것과 같은 타이밍으로써 커맨드 디코더 내의 논리 회로가 동작한다. 따라서, 도 9의 커맨드 디코더(10)에서는 커맨드 신호의 스큐에 의해 다중 선택이 발생할 우려는 완전히 없어진다. 더욱이, 커맨드 디코더를 세트하는 측의 비율을 유리하게 하더라도 어떠한 문제도 발생하지 않으므로, 반도체 장치의 고속화가 가능하게 된다.

바꾸어 말하면, 상기 커맨드 디코더를 구성하는 트랜지스터가 비선택 상태에서 선택 상태로 변화하는 경우에 빠른 응답성을 나타내고, 상기 트랜지스터가 선택 상태에서 비선택 상태로 변화하는 경우에 느린 응답성을 나타내는 것과 같은 비율로 되어 있는 경우에도, 커맨드 신호의 스큐에 의해서 2개 이상의 커맨드 신호가 동시에 선택되는 일은 없어진다.

여기서, 본 발명의 반도체 장치와 종래의 반도체 장치의 차이를 보다 명확히 하기 위해서, 도 10 및 도 11을 참조하면서 종래의 반도체 장치의 래치 회로나 커맨드 디코더의 구체적인 회로 구성에 대하여 간단히 설명한다.

도 10은 종래의 제2예의 반도체 장치에 사용되는 래치 회로의 일구성예를 나타내는 회로도이다. 도 10에 나타낸 래치 회로는 종래의 제1예의 래치 회로(예컨대, 도 6 참조)의 출력측의 노드에 2개의 트랜스퍼 게이트(481, 482), 인버터(483, 484) 및 신호 래치용 인버터(485, 486)를 설치한 것이다. 이들 회로 소자 이외의 회로 구성은 전술한 도 6의 경우와 같기 때문에 여기서는 상기의 회로 소자 이외의 상세한 설명을 생략한다.

도 10에 있어서, 트랜스퍼 게이트(481, 482)의 각각의 입력측에 있어서의 한쪽 게이트에는 더미 래치 회로로부터의 더미 래치 신호 dsffz가 인버터(483)를 통해 입력된다. 각 트랜스퍼 게이트의 입력측의 다른쪽 게이트에는 더미 래치 회로로부터의 더미 래치 신호 dsffz가 2개의 인버터(483, 484)를 통해 입력된다. 상기의 각 트랜스퍼 게이트의 온/오프는 더미 래치 신호 dsffz에 의해서 행하여진다. 즉, 더미 래치 신호 dsffz가 출력되는 타이밍에 있어서는 래치 회로의 출력측의 노드(a, b)에는 각 커맨드 신호 상태가 이미 래치되어 있는 것이고, 트랜스퍼 게이트를 온 상태로 하기 위해서 1단을 계산하면 이 1단분의 논리 지연후에 각각의 래치 회로의 출력 신호 outz4, outx4(예컨대, 커맨드 정보 래치 신호 rascz, rascx,cascz 및 rascx)가 생성되게 된다. 또, 출력 신호 outz4, outx4의 상태를 확정하기 위해서, 2개의 트랜스퍼 게이트(481, 482)의 출력 단자 사이에 신호 래치용 인버터(485, 486)가 접속되어 있다.

도 19의 타이밍 챠트로써 기술한 바와 같이, 더미 래치 신호 dsffz는 래치 회로의 출력측의 노드(a, b)가 가장 느리게 결정되는 타이밍에 의해 생성되어 있고, 상기의 더미 래치 신호 dsffz가 각 래치 회로의 트랜스퍼 게이트를 온 상태로 하기까지의 1단분을 동작 마진으로 하고, 각 래치 회로의 출력 신호의 레벨을 동시에 변화시키고 있다.

여기에서는 더미 래치 신호 dsffz를 사용함으로써, 스큐에 의한 커맨드 신호의 다중 선택의 위험성은 꽤 감소되리라 생각되지만, 커맨드 디코더의 비율은 비선택 상태에서 선택 상태로 변화하는 경우의 비율을 약하게 하여, 선택 상태에서 비선택 상태로 변화하는 경우의 비율을 강하게 하여 커맨드 디코더의 디멘션 설정을 할 필요가 있다.

도 11은 종래의 반도체 장치에 사용되는 커맨드 디코더의 일구성예를 나타내는 회로도이다.

도 11에 도시된 커맨드 디코더(100)는 서로 직렬로 접속된 PMOS 트랜지스터 및 NMOS 트랜지스터로 이루어지는 커맨드 정보 래치 신호(rascz) 입력용의 인버터(151)를 구비하고 있다. 더욱이, 커맨드 정보 래치 신호(cascx)가 입력되는 NMOS 트랜지스터(152)의 게이트를 PMOS 트랜지스터(153)의 게이트에 접속함으로써 다른 인버터가 구성된다. 상기의 인버터(151) 및 NMOS 트랜지스터(152)와 PMOS 트랜지스터(153)로 이루어지는 인버터는 커맨드 정보 래치 신호(rascz) 및 커맨드 정보 래치 신호(cascx)를 입력 신호로 하는 NAND 회로를 구성한다. 더욱이, 상기 NAND 회로의 출력측의 노드(n01)에는 서로 직렬로 접속된 PMOS 트랜지스터 및 NMOS 트랜지스터로 이루어지는 클록된 판정 신호 출력용 인버터(154)가 접속된다. 상기 클록된 판정 신호 출력용 인버터(154)로부터 상기 2개의 입력 신호가 선택된 상태가 된 때에 "H" 레벨이 되는 클록된 판정 신호(AZ)가 출력된다.

더욱이, 도 11의 커맨드 디코더(100)는 서로 직렬로 접속된 PMOS 트랜지스터 및 NMOS 트랜지스터로 이루어지는 커맨드 정보 래치 신호(rascz) 입력용의 인버터(155)를 구비하고 있다. 더욱이, 커맨드 정보 래치 신호(cascz)가 입력되는 NMOS 트랜지스터(156)의 게이트를 PMOS 트랜지스터(157)의 게이트에 접속함으로써 다른 인버터가 구성된다. 상기의 인버터(155) 및 NMOS 트랜지스터(156)와 PMOS 트랜지스터(157)로 이루어지는 인버터는 커맨드 정보 래치 신호(rascz) 및 커맨드 정보 래치 신호(cascz)를 입력 신호로 하는 NAND 회로를 구성한다. 더욱이, 상기 NAND 회로의 출력측의 노드(n11)에는 서로 직렬로 접속된 PMOS 트랜지스터 및 NMOS 트랜지스터로 이루어지는 클록된 판정 신호 출력용 인버터(158)가 접속된다. 상기 클록된 판정 신호 출력용 인버터(158)로부터 상기의 모든 입력 신호가 선택 상태가 되었을 때에 "H" 레벨이 되는 클록된 판정 신호(BZ)가 출력된다.

상기와 같은 구성의 커맨드 디코더(100)에 의한 단순한 디코드 동작의 논리에 의해서만 커맨드 신호 상태를 판정하고자 하면, 상기 커맨드 신호의 스큐가 발생함으로써 선택 상태 또는 비선택 상태로의 전환시에 다중 선택이 생길 가능성이있다. 이와 같은 다중 선택을 방지하기 위해서, 도 11의 커맨드 디코더에서는 비선택 상태에서 선택 상태로 변화하는 경우의 비율을 약하게 하여 비교적 느린 응답성을 나타내도록 하고, 상기 선택 상태에서 비선택 상태로 변화하는 경우의 비율을 강하게 하여 비교적 빠른 응답성을 나타내도록 하여 커맨드 디코더의 디멘션 설정을 행하는 것이 필요하였다.

더욱 자세히 설명하면, 도 11의 커맨드 디코더에서는 초단의 NAND 회로의 PMOS 트랜지스터의 비율을 NMOS 트랜지스터의 비율에 비해서 극단적으로 강하게 함과 더불어, 출력단의 인버터는 그 반대로 하고 있다. 여기에서는 상기한 도 17의 신호 파형으로부터 명백해지듯이 상기 출력단의 인버터(154 또는 158)의 입력측의 노드(n01 또는 n11)는 "H" 레벨이 되기 쉽고, 또한 상기 인버터(154)의 출력측의 노드도 "L" 레벨이 되기 쉽다고 하는 것과 같이, 상기 선택 상태에서 비선택 상태로의 전환 동작시에 응답성이 빠르게 되는 것 같은 디멘션 설정으로 하는 것이 필요하였다.

도 12는 본 발명의 제1 실시예에 관한 반도체 장치의 동작을 설명하기 위한 타이밍 챠트이다. 도 12에 도시된 타이밍 챠트에 있어서, 우선 클록된 판정 신호(BZ)가 선택되어 있고, 그 때에 별도의 클록된 판정 신호(AZ)를 선택하는 것과 같은 커맨드가 투입된 경우를 상정하고 있다.

도 12에 있어서 제1 및 제2 전류 미러 회로(30-1, 30-2 : 도 4 참조)의 출력측에는 외부 제어핀으로부터 입력되는 로우 어드레스 스트로브 신호 /RAS 및 칼럼 어드레스 스트로브 신호 /CAS에 각각 동기한 상태에서 동시에 동위상의 신호가 전달된다(도 12의 커맨드 확정 신호(rasz 및 casz)). 한편, 클록용 전류 미러 회로(50)의 출력측에는 클록핀으로부터 입력되는 외부 클록(CLK)과 동위상의 내부 클록(clkz)이 전달된다. 이 경우, 커맨드 확정 신호(rasz 및 casz)와 내부 클록(clkz)은 거의 동시에 "L" 레벨에서 "H" 레벨로 변이하거나 또는 "H" 레벨에서 "L" 레벨로 변이하고 있다.

상기 제1 및 제2 전류 미러 회로(30-1, 30-2)에 의해서 동일 전류 미러 회로에서 출력되는 데이터(커맨드 확정 신호(rasz 및 casz))가 확정된 후, 상기 내부 클록(clkz)에 의해서 각각의 데이터의 상태가 제1 및 제2 래치 회로(40-1, 40-2 : 도 4 참조)에 래치된다. 이들 제1 및 제2 래치 회로(40-1, 40-2)는 커맨드 확정 신호(rasz 및 casz)와 동위상의 신호로서 커맨드 정보 래치 신호(rascz 및 cascz)를 출력하고, 역상의 신호로서 커맨드 정보 래치 신호(rascx 및 cascx)를 출력한다.

전술한 바와 같이, 본 발명의 제1 실시예에서는 각각의 래치 회로의 출력 신호(예컨대, 커맨드 정보 래치 신호(rasz, casz, rascx 및 cascx))의 상태가 결정되기 전, 내부 클록(clkz)이 "H" 레벨로 되어 커맨드 디코더 제어 신호(ct1z)가 "L" 레벨이 된다. 이 때, 상기 노드(n11)로부터 출력되는 클록된 판정 신호(BZ)가 비선택이 되어 각각의 래치 회로의 출력 신호가 결정된 후, 더미 래치 신호(dsffz)가 "H" 레벨이 되고 상기 커맨드 디코더 제어 신호(ctlz)도 "H" 레벨이 된다. 이 때에 상기 커맨드 디코더가 활성화되고 노드(n01)로부터 출력되는 클록된 판정 신호(AZ)가 선택된다. 따라서, 커맨드 신호의 스큐에 의해 2개 이상의 신호가 동시에 선택되는 다중 선택은 완전히 억제된다. 더욱이, 상기 커맨드 디코더의 디멘션 조정을할 필요가 없기 때문에, 반도체 장치의 고속화를 실현할 수가 있게 되어 액세스 마진을 향상시키는 것이 가능하게 된다.

그러나, 상기와 같은 동작을 오류 없이 실현하기 위해서는 래치 회로에서의 출력 신호보다도 충분히 빠르게 동작하는 신호가 필요한 것이므로, 래치 회로가 비교적 고속인 것이었다고 하면 내부 클록(clkz)을 그대로 사용하는 것만으로는 약간 마진이 부족하다는 것을 생각할 수 있다.

도 13은 상기의 점을 고려하여 도출된 본 발명의 제2 실시예의 구성을 나타내는 회로 블록도이다. 도 13에 도시된 본 발명의 제2 실시예는 도 4에 도시된 본 발명의 제1 실시예의 구성에 DLL 회로(9)를 부가한 것이다.

상기 DLL 회로는 통상 어떤 일정한 위상으로 데이터에 대한 액세스를 행하기 위해서 외부 클록(CLK)에 대하여 소정의 위상(예컨대, 0도)이 되도록 내부 클록(clk)의 위상을 조정하는 기능을 갖는다. 즉, 상기 DLL 회로는 내부 클록(clk)의 위상보다도 빠른 위상을 갖는 클록 신호(clkdz)를 생성할 수 있다. 이렇게 하여 생성된 클록 신호(clkdz)를 커맨드 디코더 제어 회로(20a)에 공급함으로써, 상기 외부 클록(CLK)의 0도의 위상에 동기함과 동시에 각각의 래치 회로의 커맨드 정보 래치 신호의 상태가 확정하는 타이밍보다도 충분히 빠르게 동작하는 커맨드 디코더 제어 신호(ctlz)를 생성하는 것이 가능하게 된다.

도 14는 본 발명의 제2 실시예에 적용되는 DLL 회로의 일구성예를 나타내는 회로 블록도이고, 도 15는 도 14의 DLL 회로의 동작을 설명하기 위한 타이밍 챠트이다.

도 14에 도시된 DLL 회로(9)는 외부에서 입력 버퍼(52)를 통해 입력되는 외부 클록(CLK)의 지연량을 변화시킴으로써 소정의 위상만큼 지연시킨 내부 클록 (clkz : 리얼 클록 RECLK)을 생성하기 위한 제1 가변 지연 회로(91) 및 제2 가변 지연 회로(92)와, 상기 외부 클록(CLK)의 위상과, 상기 제2 가변 지연 회로(92)로부터 더미 데이터 출력 버퍼(93) 및 더미 입력 버퍼(94)를 통해 입력되는 신호의 위상을 비교하는 위상 비교 회로(95)와, 상기 위상 비교 회로부(95)에 의한 위상 비교 결과에 기초하여 상기 제1 및 제2 가변 지연 회로(91, 92)의 지연량을 선택하는 지연 제어 회로(96)를 구비하고 있다.

더욱 자세히 설명하면, 상기 외부 클록(CLK)은 입력 버퍼(52)에 의해 소정의 레벨이 될 때까지 증폭된 후 상기 제1 가변 지연 회로(91) 및 제2 가변 지연 회로(92)에 공급됨과 더불어, 위상 비교 회로(95)에 제1 입력 신호로서 공급된다.

이 경우, 상기 위상 비교 회로(95)의 입력측에 있어서 입력 버퍼(52)에 의한 외부 클록(CLK)의 위상 지연을 상쇄하기 위해서 더미 입력 버퍼(94)가 설치되어 있다. 더욱이, 상기 제1 가변 지연 회로(91)에 의해 생성된 내부 클록(clkz)에 동기하여 데이터(DATA)를 받아들여 출력하는 데이터 출력 버퍼(54)에 의한 외부 클록(CLK)의 위상 지연을 상쇄하기 위해서, 더미 데이터 출력 버퍼(93)가 설치되어 있다. 따라서, 상기 제2 가변 지연 회로(92)에 입력된 내부 클록(clkz)은 더미 데이터 출력 버퍼(93) 및 더미 입력 버퍼(94)를 통해 위상 비교 회로(95)에 제2 입력 신호로서 공급된다.

상기 위상 비교 회로(95)는 상기 제1 입력 신호의 위상과 제2 입력 신호의위상을 비교하여 이들 2개의 입력 신호의 위상의 비교 결과를 지연 제어 회로(96)에 입력한다. 상기 지연 제어 회로(96)는 외부 클록(CLK)과 내부 클록(clkz)과의 위상차가 소정의 주기분, 예컨대 1 주기분(360도 즉 0도)이 되도록 상기 제1 및 제2 가변 지연 회로(91, 92)의 지연량을 선택하여 조정한다. 이 결과, 상기 제1 가변 지연 회로(91)에 입력된 외부 클록(CLK)은 지연 제어 회로(96)에 의해서 조정된 지연량을 부여된 후, 데이터 출력 버퍼(54)에 공급된다. 상기 데이터 출력 버퍼(54)는 제1 가변 지연 회로(91)로부터 공급된 클록 신호(clkdz : DLL 클록 DLLCLK)에 동기하여 데이터(DATA)를 받아들이고, 출력 신호(OUT : DQ)로서 외부에 출력한다.

여기서 주의해야 할 것은 상기 지연 제어 회로(96)는 데이터 출력 버퍼(54)에 의한 외부 클록(CLK)의 위상 지연을 예측하여 내부 클록(clkz)의 위상을 진행시켜 놓도록 상기 제1 및 제2 가변 지연 회로(91, 92)의 지연량을 조정하는(실제로는 1 주기 만큼 늦추는 것이지만 외견상 위상이 진행된다) 기능을 갖는 것이다. 이 때문에, 상기 내부 클록 clkz보다도 충분히 빠른 위상을 갖는 클록 신호 clkdz를 상기 DLL 회로(9)로부터 출력하고, 상기 클록 신호 clkdz를 바탕으로 각각의 래치 회로의 커맨드 정보 래치 신호의 상태가 확정하는 타이밍보다도 충분히 빠르게 동작하는 커맨드 디코더 제어 신호 ctlz를 생성하는 것이 가능하게 된다.

도 15의 타이밍 챠트에 도시된 바와 같이 도 14의 DLL 회로에서는 외부 클록 CLK보다도 빠른 위상을 갖는 클록 신호 clkdz가 생성되고, 상기 클록 신호 clkdz에 동기한 데이터 DQ가 항상 일정한 타이밍으로써 데이터 출력 버퍼(54)에서 출력된다. 이와 같이 빠른 위상을 갖는 클록 신호 clkdz가 "H" 레벨이 된 때 상기 커맨드 디코더 제어 신호 ctlz가 "L" 레벨이 되어, 상기 커맨드 디코더를 비활성화하는 타이밍에 충분한 마진이 생기게 된다.

이상에서 설명한 바와 같이, 본 발명의 반도체 장치에 따르면 첫째, 커맨드 디코더부에 의한 각종 커맨드 신호 상태의 판정 타이밍보다도 빠르게 동작하는 신호에 의해 상기 커맨드 디코더부가 비활성화되기 때문에, 각종 커맨드 신호의 상태를 판정할 때, 스큐에 의한 커맨드 신호의 다중 선택의 발생을 완전히 방지하는 것이 가능하게 된다.

더욱이, 본 발명의 반도체 장치에 따르면 둘째, 상기 커맨드 디코더부에 의한 커맨드 신호 상태의 판정 타이밍보다도 빠르게 동작하는 신호로서, DLL 회로에서 생성되는 신호를 사용하고 있기 때문에, 반도체 장치의 동작 마진이나 액세스 마진을 향상시키는 것이 가능하게 된다.

더욱이, 본 발명의 반도체 장치에 따르면 셋째, 상기 커맨드 신호 상태의 판정 타이밍보다도 빠르게 동작하는 신호에 의해 상기 커맨드 디코더부를 비활성화한 후, 상기 커맨드 신호 상태가 확정된 후에 발생하는 신호에 의해 상기 커맨드 디코더부를 활성화하고 있기 때문에, 스큐에 의한 커맨드 신호의 다중 선택의 발생이 완전히 방지됨과 동시에, 반도체 장치의 고속 동작이 가능하게 된다.

더욱이, 본 발명의 반도체 장치에 따르면 네째, 상기 커맨드 신호 상태가 확정된 후에 커맨드 디코더부를 활성화하는 신호로서, 커맨드 신호용의 래치 회로등이 가장 느리게 동작하는 상태를 감시하는 더미 래치 회로에 의해 생성되는 신호를 사용하도록 하고 있기 때문에, 스큐에 의한 커맨드 신호의 다중 선택의 발생이 완전히 방지됨과 동시에, 반도체 장치의 고속 동작이 가능하게 된다.

더욱이, 본 발명의 반도체 장치에 따르면 다섯째, 간단한 논리 회로로 구성되는 커맨드 디코더 제어부에 의해 상기 커맨드 신호 상태의 판정 타이밍보다도 빠르게 동작하는 신호에 기초하여, 커맨드 디코더 회로를 비활성화하기 위한 제어 신호를 생성하여 상기 커맨드 디코더부에 공급하고 있기 때문에, 간단한 회로 구성으로 스큐에 의한 커맨드 신호의 다중 선택의 발생을 완전히 방지하는 것이 가능하게 된다.

더욱이, 본 발명의 반도체 장치에 의하면 여섯째, 상기 커맨드 신호 상태의 판정 타이밍보다도 빠르게 동작하는 신호에 기초하여, 상기 커맨드 디코더 회로를 비활성화하기 위한 제어 신호를 생성하여 커맨드 디코더부에 공급하고, 또한 상기 제어 신호에 의해 커맨드 디코더부를 비활성화하여 상기 커맨드 신호 상태가 확정된 후, 상기 제어 신호의 상태를 변화시켜 커맨드 디코더부가 활성화되도록 하고 있기 때문에, 상기 제어 신호의 상태를 변화를 능숙하게 이용하여 스큐에 의한 커맨드 신호의 다중 선택의 발생을 확실히 방지함과 동시에, 반도체 장치의 고속화를 실현하는 것이 가능하게 된다.

더욱이, 본 발명의 반도체 장치에 따르면 일곱째로, 상기 커맨드 디코더부를 구성하는 트랜지스터가 비선택 상태에서 선택 상태로 변화하는 경우에 빠른 응답성을 나타내고, 상기 트랜지스터가 선택 상태에서 비선택 상태로 변화하는 경우에 느린 응답성을 나타내는 것과 같은 레시오가 되어 있는 경우에도, 스큐에 의한 커맨드 신호의 다중 선택의 발생이 확실히 방지됨과 동시에, 반도체 장치의 고속 동작이 가능하게 된다.

Claims

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커맨드 디코더부가 커맨드 신호들을 수신하기 전에 상기 커맨드 디코더부를 비활성화시키고, 커맨드 신호들이 모두 상기 커맨드 디코더부에 입력된 후 상기 커맨드 디코더부를 활성화시키는 커맨드 디코더 제어부의 동작을 보장하기 위하여, 클록 신호에 응답하여 외부로부터의 커맨드 신호들을 일단 래치시키고 상기 커맨드 신호들을 상기 커맨드 디코더부에 공급하기 위한 커맨드 래치 회로와, 상기 커맨드 래치 회로의 동작을 시뮬레이션하기 위한 더미 래치 회로를 포함하고, 모든 커맨드 신호가 커맨드 디코더부에 입력된 후에, 상기 더미 래치 회로의 출력 신호에 응답하여 커맨드 디코더 제어부에서 제어 신호가 발생하는 것인 반도체 장치.
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제13항에 있어서,

상기 커맨드 디코더부를 비활성화시키기 위하여 상기 클록 신호에 응답하여 상기 제어 신호가 발생하는 반도체 장치.
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제13항에 있어서,

상기 커맨드 디코더부가 정지 상태일 때, 상기 제어 신호에 응답하여 상기 커맨드 디코더부의 내부 노드가 전원 전압으로 예비 충전되는 반도체 장치.
제17항에 있어서,

상기 커맨드 디코더부가 활동 중일 때, 상기 내부 노드가 상기 커맨드 신호에 응답하여 방전되거나 방전되지 않는 반도체 장치.
제13항에 있어서,

상기 클록 신호를 수신하여 동위상으로 조절되는 클록 신호를 출력하기 위한 DLL 회로를 더 포함하고, 상기 커맨드 디코더부를 비활성화시키기 위하여 상기 조절된 클록 신호에 응답하여 상기 제어 신호가 발생하는 반도체 장치.
제13항에 있어서, 상기 커맨드 디코더부는,

전원과 내부 노드 사이에 병렬로 결합되는 제1, 제2 및 제3 PMOS 트랜지스터 - 상기 제1 PMOS 트랜지스터의 게이트는 상기 제어 신호에 의해서 제어되고, 상기 제2 및 제3 PMOS 트랜지스터의 게이트는 각각 상기 커맨드 신호들에 의해서 제어됨 - 와,

상기 내부 노드와 기준 전압 사이에 직렬로 결합되는 제1, 제2 및 제3 NMOS 트랜지스터를 포함하는 반도체 장치.