JP2002042498A - 半導体記憶装置、補助装置および試験装置 - Google Patents

半導体記憶装置、補助装置および試験装置

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JP2002042498A
JP2002042498A JP2000222041A JP2000222041A JP2002042498A JP 2002042498 A JP2002042498 A JP 2002042498A JP 2000222041 A JP2000222041 A JP 2000222041A JP 2000222041 A JP2000222041 A JP 2000222041A JP 2002042498 A JP2002042498 A JP 2002042498A
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transmission gate
signal
output
circuit
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JP2000222041A
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Mitsuhiro Hamada
光洋 浜田
Kenichi Yasuda
憲一 安田
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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Publication date
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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  • Dram (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

(57)【要約】 【課題】 ストローブ信号ＤＱＳとデータ信号ＤＱとの
間の相関関係を規定したｔＤＱＳＱ規格を満足するか否
かの試験を容易に行なうことが可能なＤＤＲ ＳＤＲＡ
Ｍを提供する。 【解決手段】 メモリ回路から出力されるデータ信号Ｉ
ＮＤを遅延させる遅延回路４２とストローブ信号ＩＮＳ
を遅延させる遅延回路４４とを設け、遅延回路４２およ
び４４の出力に応じてデータをラッチするラッチ回路４
６，５０をテスト回路としてＤＤＲ ＳＤＲＡＭ内部に
設ける。テスタは、ラッチ回路のラッチした結果を観測
することができ、データ信号とストローブ信号とが規格
に適合した相関関係を有するか否かを判定することが容
易となる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
および半導体記憶装置のテスト方法に関し、より特定的
には、ダブルデータレートシンクロナスダイナミックラ
ンダムアクセスメモリ（ＤＤＲ ＳＤＲＡＭ）とそのテ
スト方法に関する。
【０００２】
【従来の技術】半導体記憶装置は、生産工程の最終段階
において、テスタと呼ばれる試験装置によって動作確認
が行なわれる。
【０００３】図１５は、従来のテスタによる動作確認の
説明をするための図である。図１５を参照して、テスタ
２０２は、被試験対象であるメモリデバイス２０４に対
して制御信号／ＲＡＳ，／ＣＡＳ，／ＷＥ，アドレス信
号ＡＤＤ，データ入力信号ＤＩＮを与え、メモリデバイ
ス２０４が出力するデータ出力信号ＤＯＵＴを観測す
る。
【０００４】テスタ２０２は、試験のタイミング基準信
号を発生するタイミング発生器２０６と、タイミング発
生器２０６の出力に応じて制御信号、アドレス信号およ
びデータ入力信号を出力する信号発生器２０８と、タイ
ミング発生器２０６の出力を時刻の基準としてメモリデ
バイス２０４の出力するデータ出力信号ＤＯＵＴを観測
して正常な動作をメモリデバイス２０４が行なっている
か否かを判定する判定部２１０とを含む。
【０００５】図１６は、従来の半導体記憶装置の動作確
認試験を説明するための動作波形図である。
【０００６】図１５、図１６を参照して、時刻ｔ１にお
いて、テスタ２０２によって制御信号／ＲＡＳが立下げ
られ、メモリデバイス２０４は行アドレス信号Ｘを内部
に取込む。そしてテスタ２０２によって制御信号／ＷＥ
はＬレベルに設定されデータ入力信号ＤＩＮによって書
込むデータＤＡＴＡが与えられる。
【０００７】時刻ｔ２において制御信号／ＣＡＳが立下
げられ、これに応じてメモリデバイス２０４は列アドレ
スＹを内部に取込む。そして、メモリデバイス２０４は
行アドレスと列アドレスとによって指定されたメモリセ
ルに書込データＤＡＴＡを書込む。
【０００８】このような書込サイクルがメモリ容量に対
応する回数繰返される。続いてデータの読出を行なう読
出サイクルについて説明する。データの書込が終了する
と、時刻ｔ３において制御信号／ＲＡＳが立下げられ、
行アドレスＹがメモリデバイス２０４の内部に取込まれ
る。続いて制御信号／ＷＥがＨレベルに設定されメモリ
デバイス２０４にデータの読出が指定される。
【０００９】時刻ｔ４において、制御信号／ＣＡＳが立
下げられ、列アドレスＹがメモリデバイス２０４の内部
に取込まれる。
【００１０】応じて、時刻ｔ５において行アドレスＸお
よび列アドレスＹによって指定されたメモリセルから読
出データＤＡＴＡがデータ出力信号としてメモリデバイ
ス２０４からテスタ２０２へと伝達される。この出力さ
れたデータが、書込を行なったデータと一致するか否か
を判定部２１０が判定する。このようにして、メモリデ
バイス２０４が良品であるか不良品であるかが判別され
る。
【００１１】近年、半導体記憶装置の高速化に伴い、ク
ロック信号に同期してデータ入出力制御が行なわれる同
期型半導体記憶装置、すなわちシンクロナスダイナミッ
クランダムアクセスメモリ（ＳＤＲＡＭ）が登場し、さ
らに、クロック信号の立上がりおよび立下がりの両エッ
ジに相当するデータレートでデータの伝達を行なう、よ
り高速なＤＤＲ ＳＤＲＡＭが登場した。
【００１２】図１７は、ＤＤＲ ＳＤＲＡＭの規格の１
つを説明するための波形図である。図１７を参照して、
ＤＤＲ ＳＤＲＡＭは、データ信号ＤＱを出力するとと
もに、ストローブ信号ＤＱＳもデータ信号ＤＱに同期し
て出力する。ストローブ信号ＤＱＳは、メモリデバイス
が出力するデータを受取るメモリコントローラ等によっ
てデータ信号ＤＱの取込基準信号として用いられる。
【００１３】このストローブ信号ＤＱＳは、クロック信
号とデータ信号との間のスキューに対する解決策として
用いられる信号である。データ信号ＤＱとストローブ信
号ＤＱＳとは信号の伝達方向が同じであるので、スキュ
ーが軽減される。より効果的には、プリント配線基板上
でのデータ信号ＤＱとストローブ信号ＤＱＳの伝達経路
は、ほぼ等しい長さにされる。
【００１４】ＤＤＲ ＳＤＲＡＭより出力されるストロ
ーブ信号ＤＱＳの立上がりおよび立下がりのタイミング
を基点として、同じくＤＤＲ ＳＤＲＡＭが出力するデ
ータ信号ＤＱの出力タイミングが規定されている。この
規格の１つにｔＤＱＳＱ規格と呼ばれるものがある。
【００１５】たとえば、図１７では、４つのデータＤ１
〜Ｄ４が、連続してＤＤＲ ＳＤＲＡＭから出力される
場合が示されている。この連続してデータが出力される
際にデータＤ１からデータＤ２に遷移する時刻とストロ
ーブ信号ＤＱＳとの時間差がｔＤＱＳＱ規格によって規
定されている。時間ｔＤＱＳＱｍａｘは、ストローブ信
号ＤＱＳの立上がり時点に対してデータＤ１の確定時刻
が遅れる場合の最大許容時間を示す。すなわち、データ
Ｄ１はストローブ信号ＤＱＳの立上がり時刻に対してｔ
ＤＱＳＱｍａｘで示される時間以内に確定しなければな
らず、同様に、データＤ２は、ストローブ信号ＤＱＳの
立下がり時刻からｔＤＱＳＱｍａｘ以内に確定しなけれ
ばならないことを示す。
【００１６】一方ストローブ信号ＤＱＳのエッジに対し
てデータ信号ＤＱの出力が時間的に早い場合もある。そ
の場合には、データＤ３の出力される時刻がｔＤＱＳＱ
ｍｉｎで示される時間よりストローブ信号ＤＱＳのエッ
ジより手前であってはならない。
【００１７】
【発明が解決しようとする課題】ｔＤＱＳＱ規格は、メ
モリデバイスからデータが出力されるすべてのデータ出
力サイクルにおいて満たされていなければならない。た
とえば、８ｂｉｔ構成の２５６メガビットのＤＤＲ Ｓ
ＤＲＡＭの場合には、各端子に対応するメモリセルの数
に相当する３２メガサイクル（正確には３３，５５４，
４３２サイクル）の各サイクルで規格を満足することが
要求される。
【００１８】この規格に対し、製造されたデバイスが規
格どおりに仕上がっているかどうかを検査する必要があ
る。しかし、ＤＤＲ ＳＤＲＡＭの場合には、出力され
るストローブ信号ＤＱＳと出力されるデータ信号ＤＱと
の間の相対的な時間差を確認しなければならない。この
判断の基準時刻を与えるストローブ信号ＤＱＳはＤＤＲ
ＳＤＲＡＭに与えられるクロック信号に対してジッタ
成分を持つ。このため、クロック信号に対してストロー
ブ信号ＤＱＳは常に一定のタイミングで出力されている
とは言えない。このため、テスタでは、ストローブ信号
ＤＱＳの立上がりないし立下がり時点と、データ信号Ｄ
Ｑが変化する時点とを同時に計測し、２つの時刻の差を
求めることによってｔＤＱＳＱ規格を検査する必要があ
る。
【００１９】しかしながら、図１４において説明したよ
うに、通常の従来のテスタでは、タイミング発生器１２
６に応じて判定基準時刻が設定され、その判定基準時刻
においてデータ信号ＤＱが所望のデータすなわちＨレベ
ルまたはＬレベルがメモリデバイスから出力されている
か否かを確認する。そして、テスタは、その結果をＰＡ
ＳＳ／ＦＡＩＬとして表示するシステムであるため、先
に説明したストローブ信号ＤＱＳのような各サイクルご
とに変化するジッタ成分を持つ信号を基点にデータ信号
の変化点を測定することは困難である。
【００２０】また、半導体記憶装置は、年々高速化が進
み、データレートも高くなってきている。近年では、高
速にデータを転送する必要上、ストローブ信号とデータ
とのタイミング規格に要求される精度も厳しくなってき
ている。たとえば、従来は、ナノ秒（ｎｓ）オーダであ
ったが、近年、ＤＤＲ ＳＤＲＡＭでは、ピコ秒（ｐ
ｓ）の精度が要求される。前述のｔＤＱＳＱ規格もたと
えば７５０ｐｓ以内という精度が要求される。したがっ
て、半導体メーカは、さらにテストマージンを考慮した
厳しい検査を行なって規格を保証する必要がある。
【００２１】すなわち、通常のテスタでは、ＤＤＲ Ｓ
ＤＲＡＭのｔＤＱＳＱ規格の測定をすることは、かなり
高性能なテスタでなければ不可能であった。しかし、規
格で規定されている以上は、デバイスがその規格を満足
する動作をするかどうかを測定する必要がある。
【００２２】この発明の目的は、ＤＤＲ ＳＤＲＡＭの
ｔＤＱＳＱ規格に対する動作試験を容易に実施すること
が可能な半導体記憶装置および半導体記憶装置の試験方
法を提供することである。
【００２３】
【課題を解決するための手段】請求項１に記載の半導体
記憶装置は、複数のメモリセルを含み、複数のメモリセ
ルに保持したデータを直列的に出力し、かつ、信号波形
の立上りエッジと立下りエッジとが直列的に出力される
データに同期するストローブ信号を出力する記憶部と、
ストローブ信号に応じてデータを取込むテスト回路とを
備え、テスト回路は、ストローブ信号に応じて導通し、
データを伝達するための第１のトランスミッションゲー
ト部と、第１のトランスミッションゲート部によって伝
達されるデータを保持する第１の保持部とを含む。
【００２４】請求項２に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、テスト回
路は、ストローブ信号を受けて遅延させて第１のトラン
スミッションゲート部に与える第１の遅延回路をさらに
含む。
【００２５】請求項３に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置の構成において、第１の遅
延回路は、第１の遅延制御信号に応じて遅延時間が変化
する。
【００２６】請求項４に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置の構成に加えて、第１の遅
延回路は、ストローブ信号を受けて遅延させる直列に接
続された複数の遅延素子と、ストローブ信号を出力信号
として第１の遅延回路の出力ノードに与えるための第１
のスイッチと、複数の遅延素子の出力をそれぞれ出力信
号として出力ノードに与えるための複数の第２のスイッ
チとを含み、第１のスイッチおよび複数の第２のスイッ
チのうちのいずれかひとつは、第１の遅延制御信号に応
じて選択的に導通状態に設定される。
【００２７】請求項５に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、テスト回
路は、データを記憶部から受けて遅延させて第１のトラ
ンスミッションゲート部に与える第２の遅延回路をさら
に含む。
【００２８】請求項６に記載の半導体記憶装置は、請求
項５に記載の半導体記憶装置の構成において、第２の遅
延回路は、第２の遅延制御信号に応じて遅延時間が変化
する。
【００２９】請求項７に記載の半導体記憶装置は、請求
項５に記載の半導体記憶装置の構成に加えて、第２の遅
延回路は、データを受けて遅延させる直列に接続された
複数の遅延素子と、データを出力信号として第２の遅延
回路の出力ノードに与えるための第３のスイッチと、複
数の遅延素子の出力をそれぞれ出力信号として出力ノー
ドに与えるための複数の第４のスイッチとを含み、第３
のスイッチおよび複数の第４のスイッチのうちのいずれ
かひとつは、第２の遅延制御信号に応じて選択的に導通
状態に設定される。
【００３０】請求項８に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、テスト回
路は、ストローブ信号に応じて第１のトランスミッショ
ンゲート部と相補的に導通し、データを伝達するための
第２のトランスミッションゲート部と、第２のトランス
ミッションゲート部によって伝達されるデータを保持す
る第２の保持部と、第１のトランスミッションゲート部
と相補的に導通し、第１の保持部の出力を外部に伝達す
るための第３のトランスミッションゲート部と、第３の
トランスミッションゲート部と相補的に導通し、第２の
保持部の出力を外部に伝達するための第４のトランスミ
ッションゲート部とをさらに含む。
【００３１】請求項９に記載の補助装置は、複数のメモ
リセルを含み、複数のメモリセルに保持したデータを直
列的に出力し、かつ、信号波形の立上りエッジと立下り
エッジとが直列的に出力されるデータに同期するストロ
ーブ信号を出力する半導体記憶装置を試験装置と接続す
るための補助装置であって、半導体記憶装置からデータ
およびストローブ信号をそれぞれ受けとるための第１、
第２の端子と、第２の端子を介して与えられるストロー
ブ信号に応じて第１の端子を介して与えられるデータを
取込むテスト回路をさらに備え、テスト回路は、ストロ
ーブ信号に応じて導通し、データを伝達するための第１
のトランスミッションゲート部と、第１のトランスミッ
ションゲート部によって伝達されるデータを保持する第
１の保持部とを含み、第１の保持部の出力を試験装置に
伝達するための第３の端子をさらに備える。
【００３２】請求項１０に記載の補助装置は、請求項９
に記載の補助装置の構成に加えて、テスト回路は、スト
ローブ信号を受けて遅延させて第１のトランスミッショ
ンゲート部に与える第１の遅延回路をさらに含む。
【００３３】請求項１１に記載の補助装置は、請求項１
０に記載の補助装置の構成において、第１の遅延回路
は、第１の遅延制御信号に応じて遅延時間が変化する。
【００３４】請求項１２に記載の補助装置は、請求項９
に記載の補助装置の構成に加えて、テスト回路は、デー
タを記憶部から受けて遅延させて第１のトランスミッシ
ョンゲート部に与える第２の遅延回路をさらに含む。
【００３５】請求項１３に記載の補助装置は、請求項１
２に記載の補助装置の構成において、第２の遅延回路
は、第２の遅延制御信号に応じて遅延時間が変化する。
【００３６】請求項１４に記載の補助装置は、請求項９
に記載の補助装置の構成に加えて、テスト回路は、スト
ローブ信号に応じて第１のトランスミッションゲート部
と相補的に導通し、データを伝達するための第２のトラ
ンスミッションゲート部と、第２のトランスミッション
ゲート部によって伝達されるデータを保持する第２の保
持部と、第１のトランスミッションゲート部と相補的に
導通し、第１の保持部の出力を外部に伝達するための第
３のトランスミッションゲート部と、第３のトランスミ
ッションゲート部と相補的に導通し、第２の保持部の出
力を外部に伝達するための第４のトランスミッションゲ
ート部とをさらに含む。
【００３７】請求項１５に記載の試験装置は、複数のメ
モリセルを含み、複数のメモリセルに保持したデータを
直列的に出力し、かつ、信号波形の立上りエッジと立下
りエッジとが直列的に出力されるデータに同期するスト
ローブ信号を出力する半導体記憶装置を試験するための
試験装置であって、試験のタイミング基準を出力するタ
イミング発生器と、タイミング発生器の出力に応じて半
導体記憶装置に与える制御信号および記憶させるデータ
を出力する信号発生器と、ストローブ信号に応じてデー
タを取込むテスト回路とを備え、テスト回路は、ストロ
ーブ信号に応じて導通し、データを伝達するための第１
のトランスミッションゲート部と、第１のトランスミッ
ションゲート部によって伝達されるデータを保持する第
１の保持部とを含み、第１の保持部の出力が期待値と一
致するか否かを判定する判定部をさらに備える。
【００３８】請求項１６に記載の試験装置は、請求項１
５に記載の試験装置の構成に加えて、テスト回路は、ス
トローブ信号を受けて遅延させて第１のトランスミッシ
ョンゲート部に与える第１の遅延回路をさらに含む。
【００３９】請求項１７に記載の試験装置は、請求項１
６に記載の試験装置の構成において、第１の遅延回路
は、第１の遅延制御信号に応じて遅延時間が変化する。
【００４０】請求項１８に記載の試験装置は、請求項１
５に記載の試験装置の構成に加えて、テスト回路は、デ
ータを記憶部から受けて遅延させて第１のトランスミッ
ションゲート部に与える第２の遅延回路をさらに含む。
【００４１】請求項１９に記載の試験装置は、請求項１
８に記載の試験装置の構成において、第２の遅延回路
は、第２の遅延制御信号に応じて遅延時間が変化する。
【００４２】請求項２０に記載の試験装置は、請求項１
５に記載の試験装置の構成に加えて、テスト回路は、ス
トローブ信号に応じて第１のトランスミッションゲート
部と相補的に導通し、データを伝達するための第２のト
ランスミッションゲート部と、第２のトランスミッショ
ンゲート部によって伝達されるデータを保持する第２の
保持部と、第１のトランスミッションゲート部と相補的
に導通し、第１の保持部の出力を外部に伝達するための
第３のトランスミッションゲート部と、第３のトランス
ミッションゲート部と相補的に導通し、第２の保持部の
出力を外部に伝達するための第４のトランスミッション
ゲート部とをさらに含む。
【００４３】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。
【００４４】［実施の形態１］図１は、本発明の実施の
形態１の半導体記憶装置１の構成を説明するための概略
ブロック図である。
【００４５】図１を参照して、半導体記憶装置１は、半
導体記憶装置としての記憶動作を行なうメモリ回路２
と、テストを容易にするためのテスト回路３とを含む。
テスト回路３は、外部から制御信号ＴＤ１，ＴＤ２を受
け、ストローブ信号ＤＱＳ，データ信号ＤＱ０〜ＤＱ
３，アドレス信号ＴＡｎを外部とやり取りし、ストロー
ブ信号ＩＤＱＳ，データ信号ＩＤＱ０〜ＩＤＱ３をメモ
リ回路２とやり取りする。また、テスト回路３は、アド
レス信号Ａｎをメモリ回路２に対して与える。メモリ回
路２は、内部からアドレス信号Ａ０〜Ａｎ−１と、制御
信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥと、クロック
信号ＣＬＫと、クロックイネーブル信号ＣＫＥとを受け
る。
【００４６】図２は、図１におけるメモリ回路２の構成
を示す概略ブロック図である。図２を参照して、メモリ
回路２は、各々が行列状に配列される複数のメモリセル
を有するメモリアレイバンク１４＃０〜１４＃３と、ア
ドレス信号Ａ０〜Ａｎをクロック信号ＣＬＫＩに同期し
て取込み、内部行アドレスＸ、内部列アドレスＹを出力
するアドレスバッファ５と、外部からクロック信号ＣＬ
Ｋおよびクロックイネーブル信号ＣＫＥを受けてメモリ
回路２の内部で用いられるクロック信号ＣＬＫＩ、ＣＬ
ＫＱを出力するクロックバッファ４と、制御信号／Ｃ
Ｓ、／ＲＡＳ、／ＣＡＳ、／ＷＥをクロック信号ＣＬＫ
Ｉに同期して取込む制御信号入力バッファ６とを含む。
【００４７】メモリアレイバンク１４＃０〜１４＃３の
各々は、行列状に配置されたメモリセルＭＣと、メモリ
セルＭＣの行に対応して設けられる複数のワード線ＷＬ
と、メモリセルＭＣの列に対応して設けられるビット線
対ＢＬＰとを含む。図２では、各１つのメモリセルＭ
Ｃ、ワード線ＷＬおよびビット線対ＢＬＰが代表的に示
される。
【００４８】メモリ回路２は、さらに、アドレスバッフ
ァ５から内部アドレス信号を受け、かつ、制御信号入力
バッファ６からクロック信号に同期化された制御信号ｉ
ｎｔ．ＲＡＳ、ｉｎｔ．ＣＡＳ、ｉｎｔ．ＷＥを受けて
クロック信号ＣＬＫＩに同期して各ブロックに制御信号
を出力するコントロール回路と、コントロール回路で認
識された動作モードを保持するモードレジスタとを含
む。図２においては、コントロール回路とモードレジス
タとを１つのブロック８で示す。
【００４９】コントロール回路は、アドレス信号からバ
ンク指定を行なうバンクデコーダと、制御信号ｉｎｔ．
ＲＡＳ、ｉｎｔ．ＣＡＳ、ｉｎｔ．ＷＥを受けてデコー
ドするコマンドデコーダとを含んでいる。
【００５０】メモリ回路２は、さらに、メモリアレイバ
ンク１４＃０〜１４＃３にそれぞれ対応して設けられ、
アドレスバッファ５から与えられた行アドレス信号Ｘを
デコードする行デコーダと、これらの行デコーダの出力
信号に従ってメモリアレイバンク１４＃０〜１４＃３の
内部のアドレス指定された行（ワード線）を選択状態へ
駆動するためのワードドライバとを含む。図２では、行
デコーダとワードドライバをまとめてブロック１０＃０
〜１０＃３として示す。
【００５１】メモリ回路２は、さらに、アドレスバッフ
ァ５から与えられた内部列アドレス信号Ｙをデコードし
て列選択信号を発生する列デコーダ１２＃０〜１２＃３
と、メモリアレイバンク１４＃０〜１４＃３の選択行に
接続されるメモリセルのデータの検知および増幅を行な
うセンスアンプ１６＃０〜１６＃３とを含む。
【００５２】メモリ回路２は、さらに、外部から書込デ
ータを受けて内部書込データを生成する入力バッファ２
２と、入力バッファ２２からの内部書込データを増幅し
て選択メモリセルへ伝達するライトドライバと、選択メ
モリセルから読出されたデータを増幅するプリアンプ
と、このプリアンプからのデータをさらにバッファ処理
して外部に出力する出力バッファ２０とを含む。
【００５３】プリアンプおよびライトドライバはメモリ
アレイバンク１４＃０〜１４＃３に対応してそれぞれ設
けられている。図２では、プリアンプとライトドライバ
は１つのブロックとしてブロック１８＃０〜１８＃３と
して示される。
【００５４】入力バッファ２２は、外部から端子に与え
られるデータＤＱ０〜ＤＱ１５を互いに相補なストロー
ブ信号ＳＴＲＢ１、ＳＴＲＢ２に応じて内部に取込む。
このストローブ信号ＳＴＲＢ１、ＳＴＲＢ２は、メモリ
回路２に対してデータを出力する他の半導体装置等が、
データと同期して出力するデータの取込時刻の基準とな
る信号である。メモリ回路２は、外部からデータと並行
して伝達され、２つの端子にそれぞれ与えられるストロ
ーブ信号ＳＴＲＢ１、ＳＴＲＢ２を受けとり、データ信
号の取込基準とする。
【００５５】出力バッファ２０は、メモリ回路２が外部
にデータを出力するときには、クロック信号ＣＬＫＱに
同期してデータＤＱ０〜ＤＱ１５を出力するとともに、
このデータ信号を他の半導体装置が取込むためのストロ
ーブ信号ＳＴＲＢ１、ＳＴＲＢ２を外部に出力する。
【００５６】図３は、図１におけるテスト回路３の構成
を説明するためのブロック図である。
【００５７】図３を参照して、テスト回路３は、テスト
時においてデータのラッチを行なうデータラッチ回路３
２と、スイッチ回路ＳＷ１〜ＳＷ４とを含む。
【００５８】データラッチ回路３２は、ストローブ信号
ＩＮＳに応じてデータ信号ＩＮＤを取込みその結果をラ
ッチして出力信号ＤＯＵＴとして出力する。また、デー
タラッチ回路３２には、後に説明するストローブ信号お
よびデータ信号の遅延時間量を制御する制御信号ＴＤ
１，ＴＤ２が与えられ、データラッチ回路の検査時に用
いられる縮退した判定結果信号ＴＤＯＵＴがデータラッ
チ回路３２から出力される。
【００５９】スイッチ回路ＳＷ２は、ストローブ信号Ｉ
ＤＱＳ，ＤＱＳ，ＩＮＳをそれぞれ伝達する３つの信号
線に対して接続される。スイッチ回路ＳＷ３は、データ
信号ＩＤＱ０〜ＩＤＱ３が伝達される信号線Ｌ１２と、
データ信号ＩＮＤが伝達される信号線Ｌ１３と、信号線
Ｌ１１とに接続される。スイッチ回路ＳＷ１は、信号線
Ｌ１１と、データ出力信号ＤＯＵＴを伝達する信号線Ｌ
２３と、データ信号ＤＱ０〜ＤＱ３を伝達する信号線Ｌ
２２とに接続される。スイッチ回路ＳＷ４は、判定結果
信号ＴＤＯＵＴが伝達される信号線Ｌ３３とアドレス信
号ＴＡｎが伝達される信号線Ｌ３１とアドレス信号Ａｎ
が伝達される信号線Ｌ３２とに接続される。
【００６０】図４は、図３におけるスイッチ回路ＳＷ２
の構成を示した回路図である。図４を参照して、スイッ
チ回路ＳＷ２は、信号線Ｌ１と信号線Ｌ２との間に接続
されゲートに信号Ｔ１２を受けるＭＯＳトランジスタ３
４と、信号線Ｌ２と信号線Ｌ３との間に接続されゲート
に信号Ｔ２３を受けるＭＯＳトランジスタ３６と、信号
線Ｌ１と信号線Ｌ３との間に接続されゲートに信号Ｔ１
３を受けるＭＯＳトランジスタ３８とを含む。
【００６１】図４では、３つのＭＯＳトランジスタから
構成されるスイッチ回路の例を示したが、信号線Ｌ１，
Ｌ２，Ｌ３のうちの２つを選択して接続することが可能
な構成であれば、他の構成でも構わない。
【００６２】また、図３におけるスイッチ回路ＳＷ１，
ＳＷ３，ＳＷ４は、図４で示したスイッチ回路ＳＷ２と
同様な構成またはスイッチ回路ＳＷ２を複数ビット並列
的に設けた構成を有しており、説明は繰返さない。
【００６３】図５は、図３におけるデータラッチ回路３
２の構成を示した回路図である。図５を参照して、デー
タラッチ回路３２は、制御信号ＴＤ２によって遅延量が
設定されデータ信号ＩＮＤを遅延させて出力する遅延回
路４２と、制御信号ＴＤ１によって遅延量が設定されス
トローブ信号ＩＮＳを遅延させて出力する遅延回路４４
とを含む。
【００６４】データラッチ回路３２は、さらに、遅延回
路４２の出力を遅延回路４４の出力に応じて内部にラッ
チするラッチ回路４６♯０〜４６♯３と、遅延回路４４
の出力に応じてラッチ回路４６♯０〜４６♯３の出力を
それぞれデータ出力信号ＤＯＵＴとして出力するトラン
スミッションゲート４８♯０〜４８♯３とを含む。
【００６５】データラッチ回路３２は、さらに、遅延回
路４２の出力を遅延回路４４の出力に応じてラッチする
ラッチ回路５０♯０〜５０♯３と、遅延回路４４の出力
に応じてラッチ回路５０♯０〜５０♯３の出力をデータ
出力信号ＤＯＵＴとしてそれぞれ出力するトランスミッ
ションゲート５２♯０〜５２♯３と、データ出力信号Ｄ
ＯＵＴに含まれる４ビットを縮退して判定結果信号ＴＤ
ＯＵＴとして出力するゲート回路５４とを含む。
【００６６】トランスミッションゲート４８♯０〜４８
♯３は、遅延回路４４の出力がＬレベルのときに導通す
るＰチャネルＭＯＳトランジスタによって構成されてい
る。また、トランスミッションゲート５２♯０〜５２♯
３は、遅延回路４４の出力がＨレベルのときに導通する
ＮチャネルＭＯＳトランジスタによって構成されてい
る。
【００６７】ラッチ回路４６♯０は、遅延回路４４の出
力に応じて導通して遅延回路４２の出力をノードＮ１に
伝達するＮチャネルＭＯＳトランジスタ６２と、ノード
Ｎ１が入力に接続され出力にノードＮ２が接続されるバ
ッファ回路６６と、ノードＮ２が入力に接続され出力が
ノードＮ１に接続されるバッファ回路６４とを含む。ラ
ッチ回路４６♯１〜４６♯３は、ラッチ回路４６♯０と
同様な構成を有しており説明は繰返さない。
【００６８】ラッチ回路５０♯０は、遅延回路４４の出
力に応じて導通し遅延回路４２の出力をノードＮ３に伝
達するトランスミッションゲート６８と、ノードＮ３が
入力に接続され出力にノードＮ４が接続されるバッファ
回路７０と、ノードＮ４が入力に接続され出力にノード
Ｎ３が接続されるバッファ回路７２とを含む。ラッチ回
路５０♯１〜５０♯３は、ラッチ回路５０♯０と同様な
構成を有しており説明は繰返さない。
【００６９】なお、データラッチ回路３２において、ノ
ードＮ２からはラッチ回路４６♯０の出力信号が出力さ
れる。また、ラッチ回路５０♯０の出力信号はノードＮ
４から出力される。
【００７０】このデータラッチ回路３２は、４ビット出
力を有するＤＤＲ ＳＤＲＡＭに対応した回路例であ
り、遅延回路４４およびゲート回路５４以外はＤＤＲ
ＳＤＲＡＭの出力ビットに対応してそれぞれ４組ずつ設
けられている。なお、ラッチ回路４６，５０およびトラ
ンスミッションゲート４８，５２は、ＤＤＲ ＳＤＲＡ
Ｍがｎビットの出力を有する場合には、ｎ組設けられ
る。
【００７１】図６は、図５に示した遅延回路４４の構成
を説明するための回路図である。図６を参照して、遅延
回路４４は、ノードＮ５に与えられる入力信号ＩＮを受
ける直列に接続された遅延素子８２〜８４と、ノードＮ
５と出力信号ＯＵＴが出力されるノードＮ９との間に接
続され制御信号Ｓ０に応じて導通するスイッチ８８と、
遅延素子８２の出力が与えられるノードＮ６とノードＮ
９との間に接続され制御信号Ｓ１に応じて導通するスイ
ッチ９０と、遅延素子８４の出力が与えられるノードＮ
７とノードＮ９との間に接続され制御信号Ｓ２に応じて
導通するスイッチ９２と、遅延素子８６の出力が与えら
れるノードＮ８とノードＮ９との間に接続され制御信号
Ｓｎに応じて導通するスイッチ９４とを含む。
【００７２】遅延素子８２〜８６の各々は、遇数段の直
列に接続されたインバータを含む。また、制御信号Ｓ０
〜Ｓｎは、制御信号ＴＤ１に含まれる制御信号である。
【００７３】図７は、データラッチ回路３２の基本的な
動作を説明するための図である。図８は、ｔＤＱＳＱ規
格のうちｔＤＱＳＱｍａｘの確認を行なうテストの説明
をするための波形図である。
【００７４】図７、図８を参照して、ＤＤＲ ＳＤＲＡ
ＭからはデータＤ１〜Ｄ４が連続して出力され、それに
同期したストローブ信号ＤＱＳが出力される。
【００７５】時刻ｔ１においてストローブ信号ＤＱＳが
ＬレベルからＨレベルへと立上がりそれに遅れた時刻ｔ
２においてストローブ信号の立上がりに同期したデータ
Ｄ３が出力される場合について述べる。
【００７６】図８では、ｔＤＱＳＱｍａｘを満たす限界
点にデータＤ２からデータＤ３に遷移する切換わり点が
ある場合が示されている。したがって、ｔＤＱＳＱｍａ
ｘを満足するには、ストローブ信号ＤＱＳの立上がりエ
ッジが入力される時刻ｔ１から時間ｔＤＱＳＱｍａｘ後
の時刻ｔ２までの間にデータＤ２からデータＤ３に遷移
する切換わり点が存在する必要がある。つまり、データ
Ｄ２として“Ｈ”が出力され、データＤ３として“Ｌ”
が出力される場合には、時刻ｔ１においてデータ信号Ｄ
ＱがＨレベルであり、時刻ｔ２においてデータ信号ＤＱ
がＬレベルであればｔＤＱＳＱｍａｘの規格を満足して
いるといえる。逆に、時刻ｔ２においてデータ信号ＤＱ
がＨレベルであれば、そのデバイスは時間ｔＤＱＳＱｍ
ａｘの規格を満足していない。したがって、図７の遅延
回路４２は遅延をさせない状態として、遅延回路４４を
遅延量を指定する制御信号ＴＤ１によってｔＤＱＳＱｍ
ａｘだけ遅延させるように設定すれば、時刻ｔ３におい
てトランスミッションゲート６８が非導通状態となり、
ラッチ回路５０のデータが確定し、テスタに出力される
ことになる。なお、テスタへの出力は、実際には、図５
においてラッチ回路５０の出力部に設けられるトランス
ミッションゲート５２によって遅延回路４４の出力がＨ
レベルのときに選択的にテスタに与えられることにな
る。
【００７７】したがって、ストローブ信号ＤＱＳをｔＤ
ＱＳＱｍａｘだけ遅延させラッチ回路５０によってデー
タ保持を行なわせることによって期待されるデータＤ３
の“Ｌ”をラッチ回路が保持するかそれとも規格を満た
さない場合にデータＤ２の内容である“Ｈ”をラッチ回
路５０が保持するかをテスタによって判断することによ
ってｔＤＱＳＱｍａｘの規格を満足しているか否かを判
定することができる。
【００７８】なお、以上の説明においては、タイミング
規定は、すべて振幅の５０％の点とした。
【００７９】次にｔＤＱＳＱ規格のうちｔＤＱＳＱｍｉ
ｎの場合について説明する。図９は、ｔＤＱＳＱｍｉｎ
の規格を満足するか否かを判定するテストについて説明
するための波形図である。
【００８０】図７、図９を参照して、ストローブ信号Ｄ
ＱＳに対して実線で示されるようにデータ信号ＤＱが手
前に出力される場合を考える。図では、ｔＤＱＳＱｍｉ
ｎを満足する限界の位置にデータＤ２とデータＤ３の遷
移する点があるときを示す。
【００８１】すなわち、ｔＤＱＳＱｍｉｎの規格を満足
するには、ストローブ信号ＤＱＳの立上がる時刻ｔ１に
対して時間ｔＤＱＳＱｍｉｎだけ前の時刻をｔ２とする
と、時刻ｔ２から時刻ｔ１の間にデータＤ２とＤ３の遷
移する点が存在する必要がある。
【００８２】たとえば、データＤ２として“Ｈ”が出力
され、データＤ３として“Ｌ”が出力される場合には、
時刻ｔ１においてデータ信号ＤＱがＬレベルであって、
かつ、時刻ｔ２においてデータ信号ＤＱがＨレベルであ
ればｔＤＱＳＱｍｉｎの規格を満足しているといえる。
逆に、時刻ｔ２において既にデータ信号ＤＱがＬレベル
であれば、そのデバイスは、時間ｔＤＱＳＱｍｉｎの規
格を満足していない。
【００８３】このことを確認するには、たとえば、図７
の遅延回路４４の遅延量をゼロに設定し、遅延回路４２
によってデータ信号ＤＱを時間ｔＤＱＳＱｍｉｎだけ遅
延させてラッチ回路５０の保持データを観測すればよ
い。その結果、ストローブ信号ＤＱＳの時刻ｔ１におけ
る立上がりエッジにおいてトランスミッションゲート６
８が非導通状態になりラッチ回路５０のデータが確定し
たときにデータＤ２の内容である“Ｈ”が保持されるこ
とが確認できればｔＤＱＳＱｍｉｎの規格を満足してい
ることになる。
【００８４】なお、以上の説明においてデータＤ２、デ
ータＤ３として“Ｈ”，“Ｌ”がそれぞれ出力される場
合について説明したが、この状態を実現するためには、
予めメモリアレイにデータ書込を行ない、データＤ２に
期待値として“Ｈ”が出力されデータＤ３に期待値とし
て“Ｌ”が出力されるような読出制御を行なう必要があ
る。
【００８５】以上ラッチ回路によるｔＤＱＳＱ規格を満
足するか否かの確認テストについて説明したが、半導体
記憶装置にこのラッチ回路を含むテスト回路を内蔵した
場合には、予めラッチ回路部分の動作確認を行なってお
く必要がある。
【００８６】図１０は、テスト回路の動作確認試験につ
いて説明するためのフローチャートである。
【００８７】図３、図１０を参照して、ステップＳ１に
おいてテストが開始される。ステップＳ２においてテス
ト回路チェック用に内部スイッチの切換が行なわれる。
具体的には、スイッチ回路ＳＷ２においては、信号線Ｌ
１と信号線Ｌ３が接続され、信号線Ｌ２は切り離され
る。スイッチ回路ＳＷ１においては、信号線Ｌ１１と信
号線Ｌ２２とが接続され、信号線Ｌ２３は切り離され
る。スイッチ回路ＳＷ３においては、信号線Ｌ１１と信
号線Ｌ１３とが接続され、信号線Ｌ１２は切り離され
る。スイッチ回路ＳＷ４においては、信号線Ｌ３３と信
号線Ｌ３１とが接続され信号線Ｌ３２は切り離される。
そして制御信号ＴＤ１，ＴＤ２は初期値に設定される。
【００８８】続いて、ステップＳ３においてテスト回路
チェック用に信号が入力される。すなわち、テスタから
入力されたストローブ信号ＤＱＳはストローブ信号ＩＮ
Ｓとしてデータラッチ回路３２に与えられる。また、テ
スタから与えられたデータ信号ＤＱ０〜ＤＱ３は、デー
タラッチ回路にデータ信号ＩＮＤとして与えられる。そ
して、データラッチ回路３２は判定結果信号ＴＤＯＵＴ
を出力し、この出力はアドレスピンの１つから出力信号
ＴＡｎとして出力されることになる。そして、ステップ
Ｓ４においてテスタにて期待値と信号ＴＡｎが一致する
か否かが判定され、ステップＳ５に進む。ステップＳ５
においてテスト回路の動作確認の終了がまだされていな
い場合には、ステップＳ６に進み、制御信号ＴＤ１，Ｔ
Ｄ２によって遅延量の変更指示を行なうことになる。そ
してステップＳ３，Ｓ４，Ｓ５が繰返される。
【００８９】ステップＳ５においてテスト回路の動作確
認終了がされた場合においては、ステップＳ７に進み、
メモリ回路チェック用に内部スイッチの切換が行なわれ
る。すなわち、スイッチ回路ＳＷ２においては信号線Ｌ
２と信号線Ｌ３とが接続される。したがって、メモリ回
路が出力するストローブ信号ＩＤＱＳがストローブ信号
ＩＮＳとしてデータラッチ回路３２に与えられる。スイ
ッチ回路ＳＷ３においては、信号線Ｌ１２と信号線Ｌ１
３とが接続され信号線Ｌ１１は切り離される。したがっ
て、メモリ回路が出力するデータ信号ＩＤＱ０〜ＩＤＱ
３はデータ信号ＩＮＤとしてデータラッチ回路３２に与
えられる。
【００９０】スイッチ回路ＳＷ１においては、信号線Ｌ
２３と信号線Ｌ２２とが接続され、データラッチ回路が
出力するデータ出力信号ＤＯＵＴはテスタに対してデー
タ信号ＤＱ０〜ＤＱ３として出力される。スイッチ回路
ＳＷ４においては、信号線Ｌ３２と信号線Ｌ３１とが接
続され信号線Ｌ３３は切り離される。したがって、テス
タから与えられるアドレス信号ＴＡｎがメモリ回路へア
ドレス信号Ａｎとして与えられる。
【００９１】続いてステップＳ８において図８、図９で
説明したテスト回路によるＤＱ信号のラッチテストが行
なわれる。このラッチテストによって正しい期待値がｔ
ＤＱＳＱｍａｘ，ｔＤＱＳＱｍｉｎのいずれの場合にも
得られた場合にはｔＤＱＳＱ規格を満足していると言え
る。なお、好ましくは、遅延回路の遅延がゼロである状
態においてラッチ回路が期待値を正しく保持することを
確認した後にｔＤＱＳＱｍａｘ，ｔＤＱＳＱｍｉｎにつ
いて対応する遅延を与えた試験を行なうとよい。
【００９２】図１１は、図１０においてステップＳ３〜
Ｓ６の動作を説明するための波形図である。
【００９３】まずＡ部においては、テスタから与えられ
たストローブ信号ＤＱＳを内部の遅延回路によって時刻
ｔ１からｔ２まで遅延させる。すると、ラッチ回路は時
刻ｔ２において図７のトランスミッションゲート６８が
閉じラッチ回路が確定してテスタに出力信号ＤＯＵＴと
して“Ｈ”が出力される。そしてこの遅延量を変化させ
ていき、Ｂ部に示したようにラッチ回路に与えられるス
トローブ信号とデータ信号の遅延回路をいずれも遅延量
をゼロに設定した場合の波形を与え、さらに遅延量を変
化させ、Ｃ部に示すように今度はストローブ信号に対し
てデータ信号ＤＱを遅延回路４２によって遅延させる制
御を行なう。すると、時刻ｔ４においてストローブ信号
ＤＱＳと同期して変化するように入力されたデータ信号
ＤＱはその遷移点が時刻ｔ４から時刻ｔ５に移動してラ
ッチ回路に与えられることになる。すると、ラッチ回路
においては、時刻ｔ４におけるストローブ信号ＤＱＳの
立上がりに応じてデータが確定し、データの出力信号Ｄ
ＯＵＴとして“Ｌ”が出力されることになる。このよう
にデータの遅延量を徐々に変化させていき、Ｂ部分で示
した状態の前後において出力信号ＤＯＵＴが反転すれば
テスト回路は正常に動作していることがわかる。
【００９４】以上説明したように、メモリデバイスのス
トローブ信号ＤＱＳをトリガとしてデータ信号ＤＱをラ
ッチし、そのラッチした信号をテスタに送信し判定させ
るテスト回路を内蔵することにより、デバイスがｔＤＱ
ＳＱ規格を満足するかどうかを試験することが可能とな
る。
【００９５】［実施の形態２］実施の形態１では、テス
ト回路を半導体記憶装置の内部に備えるように構成した
が、他の構成も考えられる。
【００９６】図１２は、メモリデバイスとテスタの間の
接続を説明するための概念図である。
【００９７】図１２を参照して、テスタ１０６とメモリ
デバイス１０２とは通常は、テスタ治具１０４によって
接続される。テスタ治具１０４は、半導体記憶装置の品
種ごとによって作製される場合が多い。たとえば、半導
体記憶装置は、ピン数やパッケージの形状がさまざまで
あるため、その形状に対応したソケット等がテスタ治具
には搭載される。このテスタ治具に実施の形態１で説明
したようなテスト回路１０８を搭載すればよい。
【００９８】図１３は、テスタ治具１０４の構成を示し
た図である。図１３を参照して、テスタ治具１０４は、
メモリデバイス１０２の形状に対応したソケット１１０
と、テスト回路１０８とを含む。ソケット１１０は、メ
モリデバイス１０２の端子に対応するように接続端子１
１２が設けられている。ソケット１１０とテスト回路１
０８とはデータ信号ＤＱ０〜ＤＱ３とストローブ信号Ｄ
ＱＳとがそれらの間でやり取りされる。ソケット１１０
には、テスタから制御信号／ＲＡＳ，／ＣＡＳなどが与
えられる端子群Ｐ１と、データ信号ＤＱ０〜ＤＱ３およ
びストローブ信号ＤＱＳが与えられる端子群Ｐ２と、テ
スト回路１０８の遅延量を指定する制御信号ＴＤ１，Ｔ
Ｄ２が与えられる端子群Ｐ３とが設けられる。テスト回
路１０８の構成は、図３に示したテスト回路３と同様で
あり、説明は繰返さない。ただし、テスタ治具上にこの
テスト回路を設ける場合には、その都度データラッチ回
路の検査をする必要がないので、アドレス信号の一部に
データラッチ回路の検査結果を示す判定結果信号ＴＤＯ
ＵＴを出力するための構成は不要となる。
【００９９】以上説明したように、テスタ治具上にテス
ト回路を設け、テスト回路のラッチ結果をテスタで判定
することにより、実施の形態１と同様な効果が得られ
る。
【０１００】［実施の形態３］実施の形態１では半導体
記憶装置にテスト回路を内蔵し、実施の形態２ではテス
タ治具上にテスト回路を内蔵する場合を示した。他の部
分にテスト回路を設けることも可能である。
【０１０１】図１４は、実施の形態３に係る発明を説明
するためのブロック図である。図１４を参照して、実施
の形態３においてはテスト回路はテスタ１２２の内部に
設けられる。テスタ１２２は、クロック信号等のタイミ
ング基準を発生するタイミング発生器１２６と、タイミ
ング発生器１２６の出力に応じてアドレス信号Ａ０〜Ａ
ｎ，制御信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ，ク
ロック信号ＣＬＫおよびクロックイネーブル信号ＣＫＥ
を出力する信号発生器１２８と、メモリデバイス１２４
からデータ信号ＤＱとストローブ信号ＤＱＳとを受ける
テスト回路１３２と、テスト回路１３２が出力するラッ
チ結果を判定する判定部１３０とを含む。
【０１０２】このように、テスタ１２２の内部にテスト
回路を設けることで実施の形態１および実施の形態２と
同様な効果が得られる。
【０１０３】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１０４】
【発明の効果】請求項１に記載の半導体記憶装置は、実
際にテスト回路でデータをラッチさせることにより、ス
トローブ信号とデータとが所定の相対的な時間関係にあ
るかについて試験装置での確認が容易となる。
【０１０５】請求項２〜４に記載の半導体記憶装置は、
請求項１に記載の半導体記憶装置の奏する効果に加え
て、ストローブ信号を可変的に遅延させるので、ｔＤＱ
ＳＱｍａｘの規格について確認することが可能となる。
【０１０６】請求項５〜７に記載の半導体記憶装置は、
請求項１に記載の半導体記憶装置の奏する効果に加え
て、データを可変的に遅延させるので、ｔＤＱＳＱｍｉ
ｎの規格について確認することが可能となる。
【０１０７】請求項８に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の奏する効果に加えて、テ
スト回路は相補的にラッチを行なう２つの保持部を有す
るので、ＤＤＲ ＳＤＲＡＭに対応することができる。
【０１０８】請求項９に記載の補助装置は、実際にテス
ト回路でデータをラッチさせることにより、ストローブ
信号とデータとが所定の相対的な時間関係にあるかにつ
いて試験装置での確認が容易となる。
【０１０９】請求項１０〜１１に記載の補助装置は、請
求項９に記載の補助装置の奏する効果に加えて、ストロ
ーブ信号を可変的に遅延させるので、ｔＤＱＳＱｍａｘ
の規格について確認することが可能となる。
【０１１０】請求項１２〜１３に記載の補助装置は、請
求項９に記載の補助装置の奏する効果に加えて、データ
を可変的に遅延させるので、ｔＤＱＳＱｍｉｎの規格に
ついて確認することが可能となる。
【０１１１】請求項１４に記載の補助装置は、請求項９
に記載の補助装置の奏する効果に加えて、テスト回路は
相補的にラッチを行なう２つの保持部を有するので、Ｄ
ＤＲＳＤＲＡＭに対応することができる。
【０１１２】請求項１５に記載の試験装置は、実際にテ
スト回路でデータをラッチさせることにより、ストロー
ブ信号とデータとが所定の相対的な時間関係にあるかに
ついて試験装置での確認が容易となる。
【０１１３】請求項１６〜１７に記載の試験装置は、請
求項１５に記載の試験装置の奏する効果に加えて、スト
ローブ信号を可変的に遅延させるので、ｔＤＱＳＱｍａ
ｘの規格について確認することが可能となる。
【０１１４】請求項１８〜１９に記載の試験装置は、請
求項１５に記載の試験装置の奏する効果に加えて、デー
タを可変的に遅延させるので、ｔＤＱＳＱｍｉｎの規格
について確認することが可能となる。
【０１１５】請求項２０に記載の試験装置は、請求項１
５に記載の試験装置の奏する効果に加えて、テスト回路
は相補的にラッチを行なう２つの保持部を有するので、
ＤＤＲ ＳＤＲＡＭに対応することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の半導体記憶装置１の
構成を説明するための概略ブロック図である。
【図２】 図１におけるメモリ回路２の構成を示す概略
ブロック図である。
【図３】 図１におけるテスト回路３の構成を説明する
ためのブロック図である。
【図４】 図３におけるスイッチ回路ＳＷ２の構成を示
した回路図である。
【図５】 図３におけるデータラッチ回路３２の構成を
示した回路図である。
【図６】 図５に示した遅延回路４４の構成を説明する
ための回路図である。
【図７】 データラッチ回路３２の基本的な動作を説明
するための図である。
【図８】 ストローブ信号ＤＱＳに対してデータ信号Ｄ
Ｑの出力が遅れる場合の動作を説明するための波形図で
ある。
【図９】 ｔＤＱＳＱｍｉｎの規格を満足するか否かを
判定するテストについて説明するための波形図である。
【図１０】 テスト回路の動作確認試験について説明す
るためのフローチャートである。
【図１１】 図１０においてステップＳ３〜Ｓ６の動作
を説明するための波形図である。
【図１２】 メモリデバイスとテスタの間の接続を説明
するための概念図である。
【図１３】 テスタ治具１０４の構成を示した図であ
る。
【図１４】 実施の形態３に係る発明を説明するための
ブロック図である。
【図１５】 従来のテスタによる動作確認の説明をする
ための図である。
【図１６】 従来の半導体記憶装置の動作確認試験を説
明するための動作波形図である。
【図１７】 ＤＤＲ ＳＤＲＡＭの規格の１つを説明す
るための波形図である。
【符号の説明】
１ 半導体記憶装置、２ メモリ回路、３ テスト回
路、４ クロックバッファ、５ アドレスバッファ、６
制御信号入力バッファ、８，１０，１８ ブロック、
１２ 列デコーダ、１４ メモリアレイバンク、１６
センスアンプ、２０ 出力バッファ、２２ 入力バッフ
ァ、３２ データラッチ回路、３４，３６，３８，６２
トランジスタ、４２，４４ 遅延回路、４６，５０
ラッチ回路、４８，５２，６８ トランスミッションゲ
ート、５４ ゲート回路、６４，６６，７０，７２ バ
ッファ回路、８２，８４，８６ 遅延素子、８８，９
０，９２，９４ スイッチ、１０２ メモリデバイス、
１０４ テスタ治具、１０６，１２２，２０２ テス
タ、１０８，１３２ テスト回路、１１０ ソケット、
１１２ 接続ピン、１２４ メモリデバイス、１２６，
２０６ タイミング発生器、１２８，２０８ 信号発生
器、１３０，２１０ 判定部、２０４ メモリデバイ
ス、ＢＬＰ ビット線対、Ｌ１〜Ｌ３３ 信号線、ＭＣ
メモリセル、Ｐ１〜Ｐ３ 端子群、ＳＷ１〜ＳＷ４
スイッチ回路、ＷＬ ワード線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/401 Ｇ１１Ｃ 11/34 ３６２Ｓ ３７１Ａ Ｆターム(参考） 2G032 AA07 AD06 AE07 AE11 AG07 AH04 AK11 5B018 GA03 HA33 JA30 NA02 QA13 5B024 AA15 BA21 BA23 BA29 CA07 CA27 EA03 EA04 5L106 AA01 DD11 DD22 EE03 GG03

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 複数のメモリセルを含み、前記複数のメ
    モリセルに保持したデータを直列的に出力し、かつ、信
    号波形の立上りエッジと立下りエッジとが直列的に出力
    される前記データに同期するストローブ信号を出力する
    記憶部と、 前記ストローブ信号に応じて前記データを取込むテスト
    回路とを備え、 前記テスト回路は、 前記ストローブ信号に応じて導通し、前記データを伝達
    するための第１のトランスミッションゲート部と、 前記第１のトランスミッションゲート部によって伝達さ
    れる前記データを保持する第１の保持部とを含む、半導
    体記憶装置。
  2. 【請求項２】 前記テスト回路は、 前記ストローブ信号を受けて遅延させて前記第１のトラ
    ンスミッションゲート部に与える第１の遅延回路をさら
    に含む、請求項１に記載の半導体記憶装置。
  3. 【請求項３】 前記第１の遅延回路は、第１の遅延制御
    信号に応じて遅延時間が変化する、請求項２に記載の半
    導体記憶装置。
  4. 【請求項４】 前記第１の遅延回路は、 前記ストローブ信号を受けて遅延させる直列に接続され
    た複数の遅延素子と、 前記ストローブ信号を出力信号として前記第１の遅延回
    路の出力ノードに与えるための第１のスイッチと、 前記複数の遅延素子の出力をそれぞれ出力信号として前
    記出力ノードに与えるための複数の第２のスイッチとを
    含み、 前記第１のスイッチおよび前記複数の第２のスイッチの
    うちのいずれかひとつは、第１の遅延制御信号に応じて
    選択的に導通状態に設定される、請求項２に記載の半導
    体記憶装置。
  5. 【請求項５】 前記テスト回路は、 前記データを前記記憶部から受けて遅延させて前記第１
    のトランスミッションゲート部に与える第２の遅延回路
    をさらに含む、請求項１に記載の半導体記憶装置。
  6. 【請求項６】 前記第２の遅延回路は、第２の遅延制御
    信号に応じて遅延時間が変化する、請求項５に記載の半
    導体記憶装置。
  7. 【請求項７】 前記第２の遅延回路は、 前記データを受けて遅延させる直列に接続された複数の
    遅延素子と、 前記データを出力信号として前記第２の遅延回路の出力
    ノードに与えるための第３のスイッチと、 前記複数の遅延素子の出力をそれぞれ出力信号として前
    記出力ノードに与えるための複数の第４のスイッチとを
    含み、 前記第３のスイッチおよび前記複数の第４のスイッチの
    うちのいずれかひとつは、第２の遅延制御信号に応じて
    選択的に導通状態に設定される、請求項５に記載の半導
    体記憶装置。
  8. 【請求項８】 前記テスト回路は、 前記ストローブ信号に応じて前記第１のトランスミッシ
    ョンゲート部と相補的に導通し、前記データを伝達する
    ための第２のトランスミッションゲート部と、 前記第２のトランスミッションゲート部によって伝達さ
    れる前記データを保持する第２の保持部と、 前記第１のトランスミッションゲート部と相補的に導通
    し、前記第１の保持部の出力を外部に伝達するための第
    ３のトランスミッションゲート部と、 前記第３のトランスミッションゲート部と相補的に導通
    し、前記第２の保持部の出力を外部に伝達するための第
    ４のトランスミッションゲート部とをさらに含む、請求
    項１に記載の半導体記憶装置。
  9. 【請求項９】 複数のメモリセルを含み、前記複数のメ
    モリセルに保持したデータを直列的に出力し、かつ、信
    号波形の立上りエッジと立下りエッジとが直列的に出力
    される前記データに同期するストローブ信号を出力する
    半導体記憶装置を試験装置と接続するための補助装置で
    あって、 前記半導体記憶装置から前記データおよび前記ストロー
    ブ信号をそれぞれ受けとるための第１、第２の端子と、 前記第２の端子を介して与えられる前記ストローブ信号
    に応じて前記第１の端子を介して与えられる前記データ
    を取込むテスト回路をさらに備え、 前記テスト回路は、 前記ストローブ信号に応じて導通し、前記データを伝達
    するための第１のトランスミッションゲート部と、 前記第１のトランスミッションゲート部によって伝達さ
    れる前記データを保持する第１の保持部とを含み、 前記第１の保持部の出力を前記試験装置に伝達するため
    の第３の端子をさらに備える、補助装置。
  10. 【請求項１０】 前記テスト回路は、 前記ストローブ信号を受けて遅延させて前記第１のトラ
    ンスミッションゲート部に与える第１の遅延回路をさら
    に含む、請求項９に記載の補助装置。
  11. 【請求項１１】 前記第１の遅延回路は、第１の遅延制
    御信号に応じて遅延時間が変化する、請求項１０に記載
    の補助装置。
  12. 【請求項１２】 前記テスト回路は、 前記データを前記記憶部から受けて遅延させて前記第１
    のトランスミッションゲート部に与える第２の遅延回路
    をさらに含む、請求項９に記載の補助装置。
  13. 【請求項１３】 前記第２の遅延回路は、第２の遅延制
    御信号に応じて遅延時間が変化する、請求項１２に記載
    の補助装置。
  14. 【請求項１４】 前記テスト回路は、 前記ストローブ信号に応じて前記第１のトランスミッシ
    ョンゲート部と相補的に導通し、前記データを伝達する
    ための第２のトランスミッションゲート部と、 前記第２のトランスミッションゲート部によって伝達さ
    れる前記データを保持する第２の保持部と、 前記第１のトランスミッションゲート部と相補的に導通
    し、前記第１の保持部の出力を外部に伝達するための第
    ３のトランスミッションゲート部と、 前記第３のトランスミッションゲート部と相補的に導通
    し、前記第２の保持部の出力を外部に伝達するための第
    ４のトランスミッションゲート部とをさらに含む、請求
    項９に記載の補助装置。
  15. 【請求項１５】 複数のメモリセルを含み、前記複数の
    メモリセルに保持したデータを直列的に出力し、かつ、
    信号波形の立上りエッジと立下りエッジとが直列的に出
    力される前記データに同期するストローブ信号を出力す
    る半導体記憶装置を試験するための試験装置であって、 試験のタイミング基準を出力するタイミング発生器と、 前記タイミング発生器の出力に応じて前記半導体記憶装
    置に与える制御信号および記憶させる前記データを出力
    する信号発生器と、 前記ストローブ信号に応じて前記データを取込むテスト
    回路とを備え、 前記テスト回路は、 前記ストローブ信号に応じて導通し、前記データを伝達
    するための第１のトランスミッションゲート部と、 前記第１のトランスミッションゲート部によって伝達さ
    れる前記データを保持する第１の保持部とを含み、 前記第１の保持部の出力が期待値と一致するか否かを判
    定する判定部をさらに備える、試験装置。
  16. 【請求項１６】 前記テスト回路は、 前記ストローブ信号を受けて遅延させて前記第１のトラ
    ンスミッションゲート部に与える第１の遅延回路をさら
    に含む、請求項１５に記載の試験装置。
  17. 【請求項１７】 前記第１の遅延回路は、第１の遅延制
    御信号に応じて遅延時間が変化する、請求項１６に記載
    の試験装置。
  18. 【請求項１８】 前記テスト回路は、 前記データを前記記憶部から受けて遅延させて前記第１
    のトランスミッションゲート部に与える第２の遅延回路
    をさらに含む、請求項１５に記載の試験装置。
  19. 【請求項１９】 前記第２の遅延回路は、第２の遅延制
    御信号に応じて遅延時間が変化する、請求項１８に記載
    の試験装置。
  20. 【請求項２０】 前記テスト回路は、 前記ストローブ信号に応じて前記第１のトランスミッシ
    ョンゲート部と相補的に導通し、前記データを伝達する
    ための第２のトランスミッションゲート部と、 前記第２のトランスミッションゲート部によって伝達さ
    れる前記データを保持する第２の保持部と、 前記第１のトランスミッションゲート部と相補的に導通
    し、前記第１の保持部の出力を外部に伝達するための第
    ３のトランスミッションゲート部と、 前記第３のトランスミッションゲート部と相補的に導通
    し、前記第２の保持部の出力を外部に伝達するための第
    ４のトランスミッションゲート部とをさらに含む、請求
    項１５に記載の試験装置。
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