JP2001184898A - 半導体集積回路 - Google Patents

半導体集積回路

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JP2001184898A
JP2001184898A JP37003999A JP37003999A JP2001184898A JP 2001184898 A JP2001184898 A JP 2001184898A JP 37003999 A JP37003999 A JP 37003999A JP 37003999 A JP37003999 A JP 37003999A JP 2001184898 A JP2001184898 A JP 2001184898A
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memory cell
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和彦 ▲高▼見
Kazuhiko Takami
Goro Hayakawa
吾郎 早川
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 ノイズが厳しい状態でテストすることができ
る半導体集積回路を提供する。 【解決手段】 本発明の実施の形態による半導体集積回
路は、メモリセルアレイ、メモリアレイから読出した複
数の読出データの一致／不一致を検出する回路１１、１
２、および１３、入力アドレスの下位ビットＸ０、Ｙ０
に基づきＨ／Ｌの信号を出力するＥＸＯＲ回路１４、Ｏ
Ｒ回路１３の出力を出力ノードに転送するためのゲート
１７、およびＯＲ回路１３の出力を反転するインバータ
１６の出力を出力ノードに転送するためのゲート１８を
含む。アドレス信号に応じてゲート１７、１８を切替え
ると、Ｈレベル／Ｌレベルの信号が交互に出力ノードか
ら出力されるため、ノイズが厳しい状態でテストするこ
とができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
に関し、特にノイズマージンをテストするための構成に
関するものである。
【０００２】
【従来の技術】従来より、半導体集積回路の性能を検査
するためのテストとして、ノイズマージンを調べるテス
トがある。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
半導体集積回路では、たとえば、マルチビットテスト
（Multi bit test）においては、テストパス時（読出デ
ータがすべて一致する時）にＨレベルの出力しかでき
ず、ノイズが厳しい状態（信号が安定して入力・出力で
きない状態）でテストすることができないという問題が
あった。
【０００４】また、マルチビットテストでは、読出した
データの一致／不一致を判定するのみであって、入力ア
ドレスに誤りがあってもこれを検出できないという問題
があった。
【０００５】さらに、従来の半導体集積回路では、読出
データのオーバーシュート／アンダーシュートを調整し
てテストすることができなかった。さらに、従来の高速
ページアクセスを行なう半導体集積回路においては、コ
ラムアドレスストローブ信号／ＣＡＳが立上がると出力
データがハイインピーダンス状態にリセットされるた
め、出力データの切替わり時にノイズを厳しくしてテス
トすることができなかった。
【０００６】したがって、本発明はかかる問題を解決す
るためになされたものであり、その目的は、より厳しい
ノイズ状態でテストすることができる半導体集積回路を
提供することにある。
【０００７】
【課題を解決するための手段】この発明の一つの局面に
よる半導体集積回路は、行列状に配置される複数のメモ
リセルを含むメモリセルアレイと、メモリセルアレイの
動作を制御するための制御回路と、制御回路の制御に応
じて、メモリセルアレイにデータを書込むための書込回
路と、制御回路の制御に応じて、選択されたメモリセル
のデータを読出す読出回路と、テストモードにおいて、
メモリセルアレイから同時に読出された複数のデータの
一致／不一致を検出して出力するテストモード出力回路
とを備え、テストモード出力回路は、同時に読出された
複数のデータの一致／不一致を検出する検出回路と、一
致／不一致の結果を出力するための出力ノードと、検出
回路の出力を受けて、同時に読出されるメモリセルのア
ドレスに従って、出力ノードの電圧を所定のパターンで
Ｈレベル／Ｌレベルに切替えるための切替制御回路とを
含む。
【０００８】好ましくは、切替回制御路は、検出回路の
出力を前記出力ノードに転送するための第１ゲートと、
検出回路の出力を反転するインバータと、インバータの
出力を出力ノードに転送するための第２ゲートとを含
む。
【０００９】特に、切替制御回路は、アドレスに応じ
て、交互にゲート制御信号をＨレベルとＬレベルとに切
替えるゲート制御回路をさらに含み、第１ゲートおよび
第２ゲートは、ゲート制御信号に応答して、互いに異な
るタイミングでオンする。
【００１０】この発明のさらなる局面による半導体集積
回路は、行列状に配置される複数のメモリセルを含むメ
モリセルアレイと、メモリセルアレイの動作を制御する
ための制御回路と、制御回路の制御に応じて、メモリセ
ルアレイにデータを書込むための書込回路と、制御回路
の制御に応じて、選択されたメモリセルのデータを読出
す読出回路と、テストモードにおいて、メモリセルアレ
イから同時に読出された複数のデータの一致／不一致を
検出して出力するテストモード出力回路とを備え、テス
トモード出力回路は、同時に読出された複数のデータの
一致／不一致を検出する検出回路と、同時に読出される
メモリセルのアドレスに基づき期待値を生成する生成回
路と、検出回路の出力と期待値との関係に応じて、一致
／不一致の結果を示す信号を出力する回路とを含む。
【００１１】好ましくは、生成回路は、ＨレベルとＬレ
ベルとを所定のパターンで繰返すように期待値を生成す
る。特に、生成回路は、アドレスを受けるＥＸＯＲ回路
で構成される。
【００１２】この発明のさらなる局面による半導体集積
回路は、行列状に配置される複数のメモリセルを含むメ
モリセルアレイと、メモリセルアレイの動作を制御する
ための制御回路と、制御回路の制御に応じて、選択され
たメモリセルからデータを読出す読出回路と、テストモ
ードにおいて、読出回路から出力される読出データのオ
ーバーシュート／アンダーシュートを調整するテストモ
ード出力回路とを備える。
【００１３】好ましくは、テストモード出力回路は、互
いに動作特性の異なる複数のインバータと、複数のイン
バータのそれぞれに対応して設けられ、読出データを対
応するインバータに選択的に入力させる複数のスイッチ
回路とを含む。特に、複数のインバータのそれぞれは、
互いにサイズの異なるトランジスタで構成される。
【００１４】この発明のさらなる局面による半導体集積
回路は、高速ページモードアクセスを行なう半導体集積
回路であって、行列状に配置される複数のメモリセルを
含むメモリセルアレイと、メモリセルアレイの動作を制
御するための制御回路と、制御回路の制御に応じて、選
択されたメモリセルからデータを読出す読出回路と、テ
ストモードにおいて、読出回路から出力される読出デー
タのデータ保持期間を調整するテストモード出力回路と
を備える。好ましくは、保持回路における読出データを
保持する期間を決定するラッチ信号を発生する回路をさ
らに備え、テストモード出力回路は、ラッチ信号に応じ
て、読出データの状態を保持する保持回路を含む。特
に、保持回路は、コラムアドレスストローブ信号が活性
化した後、次のコラムアドレスストローブ信号が活性化
するまで読出データの状態を保持する。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。なお、図中同一
または相当部分には同一符号を付してその説明は繰返さ
ない。
【００１６】［実施の形態１］本発明の実施の形態１に
よる半導体集積回路１０００について、図１を用いて説
明する。半導体集積回路１０００は、図１に示されるよ
うに、行列状に配置される複数のメモリセルＭ、行に対
応するワード線ＷＬおよび列に対応するビット線ＢＬを
含むメモリセルアレイ１、／ＲＡＳピンから入力される
ロウアドレスストローブ信号および／ＣＡＳピンから入
力されるコラムアドレスストローブ信号を受けて、内部
動作を制御する信号を発生するクロック発生回路２、ク
ロック発生回路２の出力と書込動作を指定する書込指定
信号／Ｗとを受ける論理回路３、クロック発生回路２の
制御に基づき、アドレスピンＡ０〜Ａ９から入力される
アドレスを取込みロウアドレス信号およびコラムアドレ
ス信号を出力するアドレスバッファ４、クロック発生回
路２の制御に基づき、アドレスバッファ４の出力をデコ
ードして、メモリセルアレイ１の行（ロウ）方向を選択
制御する行デコーダ５、クロック発生回路２の制御に基
づき、アドレスバッファ４の出力をデコードして、メモ
リセルアレイ１の列（コレム）方向を選択するための列
選択信号を出力する列デコーダ６、メモリセルアレイ１
の選択された行に接続されるメモリセルのデータを検知
し増幅するセンスアンプ、ならびに列選択信号に応じ
て、メモリセルアレイ１の選択された列をデータバスに
接続するＩＯゲートを備える。なお、図１においては、
センスアンプとＩＯゲートとを１つのブロック７で表わ
している。
【００１７】半導体集積回路１０００はさらに、論理回
路３の出力に基づき、データ入出力ピンＤＱ１〜ＤＱ４
からデータを取込み、データバスに伝送する入力バッフ
ァ８、クロック発生回路２の出力および論理回路３の出
力に基づき、データバスから受けるデータを取込む出力
バッファ９、アウトプットイネーブルピン／ＯＥを介し
て受けるＯＥＭ信号に基づき、出力バッファ９のデータ
をデータ入出力ピンＤＱ１〜ＤＱ４に出力するための出
力回路１０ならびにテストモードを検出するテスト回路
９０を備える。テスト回路９０は、マルチビットテスト
を検出する。マルチビットテストにおいては、後述する
図２に示す回路が動作し、テスト結果を出力する。
【００１８】次に、本発明の実施の形態１による出力バ
ッファ９について、図２を用いて説明する。本発明の実
施の形態１による半導体集積回路１０００は、出力バッ
ファ９に含まれる図２に示される回路により、マルチビ
ットテストの結果を出力する。図２に示される回路は、
論理回路１１、ＡＮＤ回路１２、ＯＲ回路１３、ＥＸＯ
Ｒ回路１４、インバータ１５および１６、トランジスタ
Ｔ１およびＴ２で構成されるトランスファゲート１７、
ならびにトランジスタＴ３およびＴ４で構成されるトラ
ンスファゲート１８を含む。トランジスタＴ１およびＴ
３は、ＮＭＯＳトランジスタであり、トランジスタＴ２
およびＴ４は、ＰＭＯＳトランジスタである。
【００１９】論理回路１１は、メモリセルアレイ１から
読出した読出データＤＱ０、ＤＱ１、ＤＱ２およびＤＱ
３を入力に受け、これらすべてがＬレベルの場合（一
致：パス）にＨレベルの信号を出力する。ＡＮＤ回路１
２は、データＤＱ０、ＤＱ１、ＤＱ２およびＤＱ３を入
力に受け、これらすべてがＨレベルの場合（一致：パ
ス）にＨレベルの信号を出力する。ＯＲ回路１３は、論
理回路１１の出力とＡＮＤ回路１２の出力とを受ける。
【００２０】ＥＸＯＲ回路１４は、アドレスバッファ４
から出力されるロウアドレス信号の最下位ビットの信号
Ｘ０およびコラムアドレス信号の最下位ビットの信号Ｙ
０を受ける。ＥＸＯＲ回路１４は、信号Ｘ０および信号
Ｙ０が一致するとＬレベルの信号を、不一致の場合には
Ｈレベルの信号を出力する。
【００２１】インバータ１５は、ＥＸＯＲ回路１４の出
力を反転する。インバータ１６は、ＯＲ回路１３の出力
を反転する。
【００２２】トランスファゲート１７は、ＯＲ回路１３
の出力ノードと出力ノードＤＯＵＴとの間に設けられ
る。トランスファゲート１７は、ＥＸＯＲ回路１４の出
力（および、これを反転するインバータ１５の出力）に
基づき、ＯＲ回路１３の出力ノードと出力ノードＤＯＵ
Ｔとを電気的に接続する。トランスファゲート１８は、
ＥＸＯＲ回路１４の出力（および、これを反転するイン
バータ１５の出力）に基づき、ＯＲ回路１３の出力を反
転するインバータ１６の出力ノードと出力ノードＤＯＵ
Ｔとを電気的に接続する。図１に示される出力回路１０
は、出力ノードＤＯＵＴの信号を受けて、データ入出力
ピンに出力する。
【００２３】次に、本発明の実施の形態１による半導体
集積回路１０００に対するマルチビットテスト時の動作
について、図３を用いて説明する。なお、メモリセルア
レイのアドレス空間をアドレス（Ｘ、Ｙ）で表現する。
Ｘ＝０〜ＮＸ、Ｙ＝０〜ＮＹ、ＮＸは、Ｘアドレスの最
大値、ＮＹは、Ｙアドレスの最大値とする。
【００２４】テストモードに入ると（ステップＳ１）、
（Ｘ、Ｙ）＝（０、０）〜（ＮＸ、ＮＹ）の間で、ロウ
ストライプライトを行なう（ステップＳ２）。これによ
り、アドレスが同じライン上にあるメモリセルには同じ
データＤが書込まれ、隣接するラインには、データＤを
反転したデータ／Ｄが書込まれる。一例としては、Ｘア
ドレスが奇数のメモリセルには、“Ｈレベル”のデータ
Ｄを、Ｘアドレスが偶数のメモリセルには、“Ｌレベ
ル”のデータ／Ｄを書込む。
【００２５】続いて、１６μｓの期間、（Ｘ、Ｙ）＝
（Ｋ、０）〜（Ｋ、ＮＹ）のデータを繰返し読出す（ダ
ミーリード）。この際、テスタを用いた判定は行なわな
い（ステップＳ３）。なお、Ｋの初期値は、Ｘアドレス
の最小値０である。
【００２６】続いて、１６μｓの期間、（Ｘ、Ｙ）＝
（０、０）〜（ＮＸ、０）のデータを繰返し読出す（ダ
ミーリード動作）。なお、テスタを用いた判定は行なわ
ない（ステップＳ４）。
【００２７】Ｘアドレスの値Ｋをインクリメントする
（ステップＳ５）。Ｘアドレスの値Ｋが、ＮＸになるま
で（ステップＳ６）、ステップＳ３およびＳ４の動作を
繰返す。
【００２８】そして、チェッカーリードを行なう（ステ
ップＳ７）。メモリセルのアドレスを入力する。入力し
たアドレスに応じて、ＯＲ回路１３から一致／不一致
（パス、フェイル）を示す信号が出力される。読出デー
タが一致していると、ＯＲ回路１３は、Ｈレベルの信号
を、インバータ１６は、Ｌレベルの信号を出力する。
【００２９】入力したアドレス信号の最下位ビットの信
号Ｘ０、Ｙ０によって、ＥＸＯＲ回路１４からＨレベル
またはＬレベルの信号が出力される。これにより、トラ
ンスファゲート１７または１８のいずれか一方がオンす
る。
【００３０】従来の構成と本発明の実施の形態１による
構成とを比較する。従来の出力バッファは、図４に示さ
れる回路を含む。図４に示される回路は、メモリセルア
レイからの４ビットの読出データＤＱ０、ＤＱ１、ＤＱ
２およびＤＱ３を受け、これらすべてがＬレベルの場合
（パス）にＨレベルの信号を出力する論理回路９１、デ
ータＤＱ０、ＤＱ１、ＤＱ２およびＤＱ３を受け、これ
らすべてがＨレベルの場合（パス）にＨレベルの信号を
出力するＡＮＤ回路９２、ならびに論理回路９１の出力
とＡＮＤ回路９２の出力とを受けるＯＲ回路９３で構成
されている。
【００３１】当該回路によれば、メモリセルのデータに
かかわらず、読出データＤＱ０〜ＤＱ３が一致（パス）
すると、Ｈレベルの信号のみが出力される。したがっ
て、ノイズが厳しい状態でテストすることができない。
【００３２】これに対し、本発明の実施の形態１による
構成によれば、入力したアドレス信号に応じてトランス
ファゲート１７および１８を交互にオンさせることがで
きる。これにより、読出データＤＱ０〜ＤＱ３が一致す
ると（パス）、Ｈ→Ｌ→Ｈ→…の信号を出力させること
ができる。したがって、バックパターンに依存せず、ノ
イズが厳しい状態でテストすることができ、ノイズマー
ジンの無いデバイスチップを選別する（リジェクトす
る）ことができる。
【００３３】また、出力をＨ→Ｌ→Ｈ→…と、交互にレ
ベルを変えさせることにより発熱量が多くなるため、温
度マージンの無いデバイスを検出し、選別することがで
きる。
【００３４】なお、４×ＤＱ構成を対象とした回路を用
いて説明を行なったがこれに限定されず、他のＤＱ構成
であっても同等の効果が得られる。
【００３５】［実施の形態２］本発明の実施の形態２に
よる半導体集積回路２０００について説明する本発明の
実施の形態２による半導体集積回路２０００は、図２に
示す回路に代わって、図５に示す回路を含む出力バッフ
ァ１９を備える。本発明の実施の形態２による半導体集
積回路２０００は、出力バッファ１９に含まれる図５に
示される回路により、マルチビットテストの結果を出力
する。
【００３６】図５に示される回路は、読出データＤＱ
０、ＤＱ１、ＤＱ２およびＤＱ３を受ける論理回路１
１、読出データＤＱ０、ＤＱ１、ＤＱ２およびＤＱ３を
受けるＡＮＤ回路１２、論理回路１１の出力とＡＮＤ回
路１２の出力とを受けるＯＲ回路１３、ロウアドレス信
号の最下位ビットの信号Ｘ０およびコラムアドレス信号
の最下位ビットの信号Ｙ０を受けるＥＸＯＲ回路１４、
ＯＲ回路３の出力およびＥＸＯＲ回路１４の出力を受け
るＥＸＯＲ回路２１、ならびに出力ノードＤＯＵＴとＥ
ＸＯＲ回路２１との間に接続され、ＥＸＯＲ回路２１の
出力を反転するインバータ２２を含む。
【００３７】ＯＲ回路１３は、読出データがすべて一致
（パス）していればＨレベルの信号を出力する。ＥＸＯ
Ｒ回路１４は、信号Ｘ０および信号Ｙ０を受ける。ＥＸ
ＯＲ回路２１は、ＯＲ回路１３の出力とＥＸＯＲ回路１
４の出力とが一致するとＬレベルの信号を、不一致の場
合にはＨレベルの信号を出力する。
【００３８】次に、本発明の実施の形態２によるマルチ
ビットテスト時の動作について、図６（Ａ）、（Ｂ）を
用いて説明する。図６（Ａ）は、図５に示される回路構
成におけるパス時の出力データＤＯＵＴを、図６（Ｂ）
は、図４に示される従来の回路構成におけるパス時の出
力データＤＯＵＴをそれぞれ示している。
【００３９】図において、Ｘ１は、最下位ビットＸ０の
１ビット上位の信号を、Ｙ１は、最下位ビットＹ０の１
ビット上位の信号を表わしている。簡単のため、２×２
ビットのアドレス空間で説明する。
【００４０】図６（Ｂ）に示されるように、従来の回路
構成であれば、アドレスにかかわらず（アドレスが間違
っていても）、読出データが一致していれば、Ｈレベル
の信号が出力される。
【００４１】これに対し、図６（Ａ）に示されるよう
に、本発明の実施の形態２による構成であれば、読出デ
ータが一致し、かつ入力するアドレスが正しければ、出
力はチェッカー状になる。このように、本発明の実施の
形態２によれば、出力データＤＯＵＴの期待値をチェッ
カー状にすることができるため、メモリセルのアドレス
番地が間違ったときに、１／２の確率でフェイル判定す
ることができる。したがって、従来検出できなかったア
ドレスの間違いを１／２の確率で検出することができ
る。
【００４２】なお、上述した回路では、最下位ビットＸ
０、Ｙ０を用いてチェッカを生成したが、これに限定さ
れず、他のアドレス信号を使用しても同等の効果が得ら
れる。なお、最下位ビットＸ０、Ｙ０を用いた場合、上
述した効果に加え、実施の形態１と同等の効果も得られ
る。
【００４３】なお、４×ＤＱ構成を対象とした回路を用
いて説明を行なったがこれに限定されず、他のＤＱ構成
であっても同等の効果が得られる。
【００４４】［実施の形態３］本発明の実施の形態３に
よる半導体集積回路３０００について、図７を用いて説
明する。本発明の実施の形態３による半導体集積回路３
０００は、図７に示される回路を含む出力回路３０を備
える。
【００４５】図７に示される回路は、出力対象となるデ
ータＤＡＴＡとアウトプットイネーブル信号ＯＥＭとを
受けるＮＡＮＤ回路３１、出力データＤＡＴＡを反転し
たデータ／ＤＡＴＡとアウトプットイネーブル信号ＯＥ
Ｍとを受ける論理回路３２、Ｔｒセレクト回路３３、Ｔ
ｆセレクト回路３４、データ処理回路３５、ならびにＮ
ＭＯＳトランジスタＴＧおよびＴＨを含む。
【００４６】トランジスタＴＧとＴＨとの接続ノードＺ
０の信号ＤＡＴＡ０は、データ入出力ピンを介して外部
に出力される。
【００４７】Ｔｒセレクト回路３３は、ＮＭＯＳトラン
ジスタＴＡ〜ＴＣおよびインバータ３６Ａ〜３６Ｃを含
む。トランジスタＴＡは、Ｔｒセレクト信号ＳＡに応じ
て導通し、インバータ３６ＡとＮＡＮＤ回路３１とを電
気的に接続する。トランジスタＴＢは、Ｔｒセレクト信
号ＳＢに応じて導通し、インバータ３６ＢとＮＡＮＤ回
路３１とを電気的に接続する。トランジスタＴＣは、Ｔ
ｒセレクト信号ＳＣに応じて導通し、インバータ３６Ｃ
とＮＡＮＤ回路３１とを電気的に接続する。インバータ
３６Ａ〜３６Ｃの出力は、ノードＮＡに出力される。イ
ンバータ３６Ａ〜３６Ｃのそれぞれは、構成要素である
トランジスタサイズが互いに異なる。
【００４８】Ｔｆセレクト回路３４は、ＮＭＯＳトラン
ジスタＴＤ〜ＴＦおよびインバータ３６Ｄ〜３６Ｆを含
む。トランジスタＴＤは、Ｔｆセレクト信号ＳＤに応じ
て導通し、インバータ３６Ｄと論理回路３２とを電気的
に接続する。トランジスタＴＥは、Ｔｆセレクト信号Ｓ
Ｅに応じて導通し、インバータ３６Ｅと論理回路３２と
を電気的に接続する。トランジスタＴＦは、Ｔｆセレク
ト信号ＳＦに応じて導通し、インバータ３６Ｆと論理回
路３２とを電気的に接続する。インバータ３６Ｄ〜３６
Ｆのそれぞれは、構成要素であるトランジスタサイズが
互いに異なる。
【００４９】トランジスタＴＨは、インバータ３６Ｄ〜
３６Ｆの出力に応じて、ノードＺ０と接地電圧を受ける
ノードとを電気的に接続状態にする。
【００５０】データ処理回路３５は、ＮＭＯＳトランジ
スタＴ１０、Ｔ１１およびＴ１２、インバータ３７およ
び３８、ならびに容量素子３９を含む。トランジスタＴ
１０およびＴ１２のそれぞれのゲートには、電源電圧が
供給される。トランジスタＴ１０およびＴ１１は、ノー
ドＮＡとトランジスタＴＧのゲートとの間に接続され
る。インバータ３７は、ノードＮＡの信号を反転する。
インバータ３８は、インバータ３７の出力を反転する。
トランジスタＴ１２は、インバータ３７の出力ノードと
トラジスタＴ１１のゲートとの間に接続される。容量素
子３９は、トランジスタＴＧのゲートとインバータ３８
の出力ノードとの間に接続される。
【００５１】Ｔｒセレクト信号ＳＡ〜ＳＣ、Ｔｆセレク
ト信号ＳＤ〜ＳＦは、図８に示されるように、テスト回
路７０から出力される。テスト回路７０は、テストモー
ドに入ると、アドレス信号等に基づき、セレクト信号Ｓ
Ａ〜ＳＦを出力する。
【００５２】図７を参照して、Ｔｒセレクト回路３３
（Ｔｆセレクト回路３４）を用いて、セレクト信号ＳＡ
〜ＳＣ（ＳＤ〜ＳＦ）により、サイズの異なるインバー
タ３６Ａ〜３６Ｃ（３６Ｄ〜３６Ｆ）のいずれか１つを
選択する。
【００５３】たとえば、インバータ３６Ａ、３６Ｂ、３
６Ｃの順にトランジスタサイズが大きく、インバータ３
６Ｄ、３６Ｅ、３６Ｆの順にトランジスタサイズが大き
いものとする。
【００５４】出力回路３０の動作を、図９を用いて説明
する。図９は、出力回路３０の出力信号ＤＡＴＡ０のア
ンダーシュート波形について説明するための図である。
図８において、ｗ１は、インバータ３６Ｆを選択した
（トランジスタＴＦをオンさせた）場合、ｗ２は、イン
バータ３６Ｅを選択した（トランジスタＴＥをオンさせ
た）場合、ｗ３は、インバータ３６Ｄを選択した（トラ
ンジスタＴＤをオンさせた）場合の信号ＤＡＴＡ０の振
幅を表わしている。
【００５５】インバータ３６Ｆを選択した場合、大きな
アンダーシュートは発生しないが、インバータ３６Ｄ、
３６Ｅを選択すると、より大きなアンダーシュートを発
生させることができる。
【００５６】同様に、トランジスタＴＡ〜ＴＣのいずれ
かを選択的にオンさせることにより、オーバーシュート
の状況が変化する。
【００５７】このように、本発明の実施の形態３による
構成によれば、アンダーシュート、オーバーシュートを
調整して、ノイズが厳しい状態でテストすることができ
る。
【００５８】なお、図７に示されるトランジスタＴＧお
よびＴＨのそれぞれを、互いに異なるサイズのトランジ
スタから選択できるように構成すれば、上述した効果と
同等の効果が得られる。
【００５９】［実施の形態４］本発明の実施の形態４で
は、高速ページモードアクセスを行なう半導体集積回路
を対象とする。本発明の実施の形態４による半導体集積
回路４０００は、図１０に示される回路を含む出力バッ
ファ４０を備える。
【００６０】図１０に示される回路は、インバータ４３
Ａおよび４３Ｂで構成されるラッチ回路６０、インバー
タ４４Ａおよび４４Ｂで構成されるラッチ回路６１、ト
ランジスタＴ１４およびＴ１５で構成されるトランスフ
ァゲート６２、トランジスタＴ１６およびＴ１７で構成
されるトランスファゲート６３、インバータ４１、４
２、４５〜４９、論理回路６４ならびにＮＯＲ回路６５
を含む。
【００６１】図１０に示される回路は、読出データとし
て、相補データ（データＤＡＴＡとデータ／ＤＡＴＡ
と）を受ける。
【００６２】インバータ４１は、データ／ＤＡＴＡを受
ける。インバータ４２は、データＤＡＴＡを受ける。ラ
ッチ回路６０は、インバータ４１の出力をラッチする。
ラッチ回路６１は、インバータ４２の出力をラッチす
る。トランスファゲート６２は、ラッチ回路６０とイン
バータ４５の出力ノードとの間に接続され、後述する出
力ラッチ信号Ｒ（および出力ラッチ信号Ｒをインバータ
４９で反転した信号）により、オンする。トランスファ
ゲート６３は、ラッチ回路６１とインバータ４６の出力
ノードとの間に接続され、後述する出力ラッチ信号Ｒ
（およびインバータ４９の出力）により、オンする。
【００６３】論理回路６４は、インバータ４５の出力と
ＮＯＲ回路６５の出力とを受け、ともにＬレベルの場合
にＨレベルの信号を出力する。インバータ４５は、論理
回路６４の出力を反転する。ＮＯＲ回路６５は、論理回
路６４の出力とインバータ４６の出力とを受ける。イン
バータ４６は、ＮＯＲ回路６５の出力を反転する。
【００６４】インバータ４７は、論理回路６４の出力を
反転して、データ／ＤＡＴＡ０を出力する。インバータ
４８は、ＮＯＲ回路６５の出力を反転して、データＤＡ
ＴＡ０を出力する。
【００６５】出力ラッチ信号Ｒは、図１１に示されるよ
うに、テスト回路８０から出力される。テスト回路８０
は、アドレス信号等によりテストモードに入ると、Ｈレ
ベルの出力ラッチ信号Ｒを出力する。出力ラッチ信号Ｒ
のレベルは、各種信号に基づき、変更可能である。
【００６６】図１０に示される回路の動作を、図１２を
用いて説明する。図１２を参照して、従来の出力バッフ
ァについては、コラムアドレスストローブ信号／ＣＡＳ
が立下がると（活性化すると）、データが出力される。
そして、コラムアドレスストローブ信号／ＣＡＳが非活
性化すると、出力データはハイインピーダンス状態にリ
セットされる。
【００６７】これに対して、本発明の実施の形態４によ
る構成を用いた場合、出力ラッチ信号Ｒのレベルを制御
することにより、コラムアドレスストローブ信号／ＣＡ
Ｓが非活性化されても出力データはリセットされず、次
のコラムアドレスストローブ信号／ＣＡＳの立下がりま
でデータを保持することができる。
【００６８】すなわち、従来の構成では、データ出力時
には、あまりノイズが厳しくない状態でテストを行なう
ことになるが、本発明の実施の形態４による構成では、
データ切替わり時に信号がフルスイングするため、ノイ
ズが厳しい状態でテストすることが可能になる。
【００６９】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は、上記した実施の形態の説明では
なくて特許請求の範囲によって示され、特許請求の範囲
と均等の意味および範囲内でのすべての変更が含まれる
ことが意図される。
【００７０】
【発明の効果】請求項１、２および３に係る半導体集積
回路によれば、マルチビットテストにおいて、一致／不
一致の結果を示す出力データをＨ／Ｌに交互に切替える
ことができる。これにより、ノイズが厳しい状態でテス
トすることができ、ノイズマージンの無いデバイスチッ
プを選別する（リジェクトする）ことができる。また、
Ｈ→Ｌ→Ｈ→…と交互にレベルを変えさせることによっ
て発熱量が多くなるため、温度マージンの無いデバイス
を検出し、選別することができる。
【００７１】請求項４、５および６に係る半導体集積回
路によれば、一致／不一致の結果と入力アドレスとに基
づきテスト結果を出力することができる。これにより、
入力アドレスが間違った場合に、検出することができ
る。
【００７２】請求項７、８および９に係る半導体集積回
路によれば、オーバーシュート／アンダーシュートを調
整することができる。これにより、ノイズが厳しい状態
でテストすることができる。
【００７３】請求項１０、１１および１２に係る半導体
集積回路によれば、高速ページモードアクセスを行なう
半導体集積回路において、テストモード時にデータの状
態を所望の期間保持することができる。したがって、デ
ータ切替わり時に信号をフルスイングすることができる
ため、ノイズが厳しい状態でテストすることが可能にな
る。
【図面の簡単な説明】
【図１】 本発明の実施の形態１による半導体集積回路
１０００の全体構成の概要を示すブロック図である。
【図２】 本発明の実施の形態１による出力バッファ９
の主要部の構成を示す回路図である。
【図３】 本発明の実施の形態１による半導体集積回路
１０００に対するマルチビットテスト時の動作について
説明するためのフローチャートである。
【図４】 従来の出力バッファの主要部の構成を示す回
路図である。
【図５】 本発明の実施の形態２による出力バッファ１
９の主要部の構成を示す回路図である。
【図６】 （Ａ）、（Ｂ）はそれぞれ本発明の実施の形
態２および従来のマルチビットテスト時の動作について
説明するための図である。
【図７】 本発明の実施の形態３による出力回路３０の
主要部の構成を示す回路図である。
【図８】 本発明の実施の形態３による半導体集積回路
３０００の全体構成の概要を示すブロック図である。
【図９】 本発明の実施の形態３による出力回路３０の
動作を示す図である。
【図１０】 本発明の実施の形態４による出力バッファ
４０の主要部の構成を示す回路図である。
【図１１】 本発明の実施の形態４による半導体集積回
路４０００の全体構成の概要を示すブロック図である。
【図１２】 本発明の実施の形態４による出力バッファ
４０の動作について説明するためのタイミングチャート
である。
【符号の説明】
１ メモリセルアレイ、４ アドレスバッファ、５ 行
デコーダ、６ 列デコーダ、７ センスアンプ／ＩＯゲ
ート、８ 入力バッファ、９，４０ 出力バッファ、１
０，３０ 出力回路、７０，８０，９０ テスト回路、
ＴＡ〜ＴＨ トランジスタ、３６Ａ〜３６Ｆ インバー
タ、１０００，２０００，３０００，４０００ 半導体
集積回路。
フロントページの続き Ｆターム(参考） 5B024 AA15 BA21 BA29 CA07 CA27 EA01 5L106 AA01 AA15 DD00 DD02 DD03 DD06 DD22

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 行列状に配置される複数のメモリセルを
    含むメモリセルアレイと、 前記メモリセルアレイの動作を制御するための制御回路
    と、 前記制御回路の制御に応じて、前記メモリセルアレイに
    データを書込むための書込回路と、 前記制御回路の制御に応じて、選択されたメモリセルの
    データを読出す読出回路と、 テストモードにおいて、前記メモリセルアレイから同時
    に読出された複数のデータの一致／不一致を検出して出
    力するテストモード出力回路とを備え、 前記テストモード出力回路は、 前記同時に読出された複数のデータの一致／不一致を検
    出する検出回路と、 前記一致／不一致の結果を出力するための出力ノード
    と、 前記検出回路の出力を受けて、前記同時に読出されるメ
    モリセルのアドレスに従って、前記出力ノードの電圧を
    所定のパターンでＨレベル／Ｌレベルに切替えるための
    切替制御回路とを含む、半導体集積回路。
  2. 【請求項２】 前記切替制御回路は、 前記検出回路の出力を前記出力ノードに転送するための
    第１ゲートと、 前記検出回路の出力を反転するインバータと、 前記インバータの出力を前記出力ノードに転送するため
    の第２ゲートとを含む、請求項１に記載の半導体集積回
    路。
  3. 【請求項３】 前記切替制御回路は、 前記アドレスに応じて、交互にゲート制御信号をＨレベ
    ルとＬレベルとに切替えるゲート制御回路をさらに含
    み、 前記第１ゲートおよび前記第２ゲートは、前記ゲート制
    御信号に応答して、互いに異なるタイミングでオンす
    る、請求項２に記載の半導体集積回路。
  4. 【請求項４】 行列状に配置される複数のメモリセルを
    含むメモリセルアレイと、 前記メモリセルアレイの動作を制御するための制御回路
    と、 前記制御回路の制御に応じて、前記メモリセルアレイに
    データを書込むための書込回路と、 前記制御回路の制御に応じて、選択されたメモリセルの
    データを読出す読出回路と、 テストモードにおいて、前記メモリセルアレイから同時
    に読出された複数のデータの一致／不一致を検出して出
    力するテストモード出力回路とを備え、 前記テストモード出力回路は、 前記同時に読出された複数のデータの一致／不一致を検
    出する検出回路と、 前記同時に読出されるメモリセルのアドレスに基づき期
    待値を生成する生成回路と、 前記検出回路の出力と前記期待値との関係に応じて、前
    記一致／不一致の結果を示す信号を出力する回路とを含
    む、半導体集積回路。
  5. 【請求項５】 前記生成回路は、 ＨレベルとＬレベルとを所定のパターンで繰返すように
    前記期待値を生成する、請求項４に記載の半導体集積回
    路。
  6. 【請求項６】 前記生成回路は、 前記アドレスを受けるＥＸＯＲ回路で構成される、請求
    項５に記載の半導体集積回路。
  7. 【請求項７】 行列状に配置される複数のメモリセルを
    含むメモリセルアレイと、 前記メモリセルアレイの動作を制御するための制御回路
    と、 前記制御回路の制御に応じて、選択されたメモリセルか
    らデータを読出す読出回路と、 テストモードにおいて、前記読出回路から出力される読
    出データのオーバーシュート／アンダーシュートを調整
    するテストモード出力回路とを備える、半導体集積回
    路。
  8. 【請求項８】 前記テストモード出力回路は、 互いに動作特性の異なる複数のインバータと、 前記複数のインバータのそれぞれに対応して設けられ、
    前記読出データを対応するインバータに選択的に入力さ
    せる複数のスイッチ回路とを含む、請求項７に記載の半
    導体集積回路。
  9. 【請求項９】 前記複数のインバータのそれぞれは、 互いにサイズの異なるトランジスタで構成される、請求
    項８に記載の半導体集積回路。
  10. 【請求項１０】 高速ページモードアクセスを行なう半
    導体集積回路であって、 行列状に配置される複数のメモリセルを含むメモリセル
    アレイと、 前記メモリセルアレイの動作を制御するための制御回路
    と、 前記制御回路の制御に応じて、選択されたメモリセルか
    らデータを読出す読出回路と、 テストモードにおいて、前記読出回路から出力される読
    出データのデータ保持期間を調整するテストモード出力
    回路とを備える、半導体集積回路。
  11. 【請求項１１】 前記読出データを保持する期間を決定
    するラッチ信号を発生する回路をさらに備え、 前記テストモード出力回路は、 前記ラッチ信号に応じて、前記読出データの状態を保持
    する保持回路を含む、請求項１０に記載の半導体集積回
    路。
  12. 【請求項１２】 前記保持回路は、 コラムアドレスストローブ信号が活性化した後、次のコ
    ラムアドレスストローブ信号が活性化するまで前記読出
    データの状態を保持する、請求項１１に記載の半導体集
    積回路。
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