JPH1196798A

JPH1196798A - 半導体記憶装置

Info

Publication number: JPH1196798A
Application number: JP9262325A
Authority: JP
Inventors: Minoru Yamawaki; 実山脇
Original assignee: Mitsubishi Electric Engineering Co Ltd; Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Engineering Co Ltd; Mitsubishi Electric Corp
Priority date: 1997-09-26
Filing date: 1997-09-26
Publication date: 1999-04-09

Abstract

(57)【要約】【課題】テスト効率を向上し、かつ多様なパターンの
テストを行なうことができる半導体記憶装置を提供す
る。【解決手段】テストモード検出回路２は、特定の動作
（テスト）モードが設定されたことを検出する。制御信
号発生回路１は、テストモード制御信号ＴＭＳを出力す
る。入力データユニット８は、制御信号発生回路１およ
びテストモード検出回路２からの出力に応答して、デー
タ入出力ピンｅｘ. ＤＱ０から入力した信号に基づき、
全てのデータ入出力ピンｅｘ. ＤＱ０、…、ｅｘ. ＤＱ
ｍに対応する入力信号を生成して保持する。入力制御回
路６は、特定のテストモード時においては、この保持し
た信号またはこれを反転した信号を受けて、メモリセル
アレイ６００へ書込データＤＢを出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、多数のデータ入出力ピンを持つ半導体記憶
装置のテストを高速に行なうための構成に関する。

【０００２】

【従来の技術】従来より、半導体記憶装置のテストにお
いては、１台のテスト装置で同時に多数の半導体記憶装
置を同時にテストする。この場合、同時に測定できる半
導体記憶装置の個数は、１個の半導体記憶装置の備える
ピン数に依存する。

【０００３】たとえば、同時に測定できる１６Ｉ／Ｏ構
成の半導体記憶装置の個数は、同時に測定できる８Ｉ／
Ｏ構成の半導体記憶装置の個数の２分の１になる。

【０００４】そこで、複数のデータ入出力ピンを備える
半導体記憶装置に対しては、テスト効率を挙げるため、
Ｉ／Ｏ縮退回路が設けられている。このＩ／Ｏ縮退回路
を設けることにより、より少ないデータ入出力ピンを用
いてテストすることが可能となる。

【０００５】ここで、このようなＩ／Ｏ縮退回路を備え
る半導体記憶装置の構成について説明する。

【０００６】図１６は、従来のＩ／Ｏ縮退回路を備える
半導体記憶装置５０００の主要部の構成を示す概略ブロ
ック図である。図１６において、従来の半導体記憶装置
５０００は、メモリセルアレイ６００、テストモード検
出回路５０４、および入出力ブロック５０２を備える。

【０００７】メモリセルアレイ６００は、行列状に配置
される複数の図示しないメモリセルを含む。

【０００８】テストモード検出回路５０４は、外部制御
信号（たとえば、外部ロウアドレスストローブ信号／Ｒ
ＡＳ、外部コラムアドレスストローブ信号／ＣＡＳ、お
よび外部ライトイネーブル信号／ＷＥ）とアドレス信号
Ａ０、…、Ａｎ（図１６においては、Ａｉと記す。ただ
し、ｉ＝０、１、…、ｎ）とに基づき、特定の動作、た
とえばテストモードが設定されたことを検出して、テス
トモード活性化信号ＴＭを出力する。

【０００９】入出力ブロック５０２は、入出力回路５０
６、入力制御回路５０８および出力制御回路５１０を備
える。

【００１０】入出力回路５０６は、信号線ａ１を介し
て、データ入出力ピンｅｘ. ＤＱ０、…、ｅｘ. ＤＱｍ
（図１６においては、ｅｘ. ＤＱｊと記す。ただし、ｊ
＝０、…、ｍ）との間で、データＤＱ０、…、ＤＱｍ
（図１６においては、ＤＱｊと記す。ただし、ｊ＝０、
…、ｍ）のやり取りを行なう。

【００１１】入出力回路５０６は、データＤＩ０、…、
ＤＩｍ（図１６においては、ＤＩｊと記す。ただし、ｊ
＝０、…、ｍ）を入力制御回路５０８に出力する。

【００１２】入力制御回路５０８は、データ線ａ０を介
して、メモリセルアレイ６００に書込データＤＢ０、
…、ＤＢｍ（図１６においては、ＤＢｊと記す。ただ
し、ｊ＝０、…、ｍ）を送る。一方、出力制御回路５１
０は、データ線ａ０を介して、メモリセルアレイ６００
から読出された読出データＤＢ０、…、ＤＢｍを受け
る。

【００１３】出力制御回路５１０は、データＤＯＨ０、
…、ＤＯＨｍおよびＤＯＬ０、…、ＤＯＬｍを、入出力
回路５０６に出力する（図１６においては、ＤＯＨｊ、
ＤＯＬｊと記す。ただし、ｊ＝０、…、ｍ）。

【００１４】以下、総称的に、データＤＱ０、…、ＤＱ
ｍをデータＤＱと、データＤＩ０、…、ＤＩｍをデータ
ＤＩと称す。また、データＤＯＨ０、…ＤＯＨｍをデー
タＤＯＨと、そしてＤＯＬ０、…、ＤＯＬｍをデータＤ
ＯＬと、データ入出力ピンｅｘ. ＤＱ０、…、ｅｘ. Ｄ
Ｑｍをデータ入出力ピンｅｘ. ＤＱと称す。さらに、デ
ータ線ａ０を介して伝送される書込データまたは読出デ
ータＤＢ０、…、ＤＢｍを、書込データまたは読出デー
タＤＢと称す。

【００１５】次に、従来の半導体記憶装置５０００の動
作について、図１７を参照して簡単に説明する。

【００１６】図１７は、テストモード検出回路５０４の
動作を説明するためのタイミングチャートである。図１
７に示すように、テストモード検出回路５０４は、たと
えば、外部制御信号／ＲＡＳの立下がりよりも先に外部
制御信号／ＣＡＳおよび外部制御信号／ＷＥが立下がる
いわゆるＷＣＢＲ条件とアドレス信号Ａ０、…、Ａｎと
により、特定のテストモードが設定されたことを検出す
る。この結果、テストモード活性化信号ＴＭが活性化す
る。

【００１７】たとえば、書込動作時において、テストモ
ード活性化信号ＴＭがＬレベルの非活性状態である場合
には、入力制御回路５０８により、データ入出力ピンｅ
ｘ.ＤＱから受ける入力データＤＱが書込データＤＢと
して選択される。

【００１８】一方で、テストモード活性化信号ＴＭが活
性化されている場合は、入力制御回路５０８により、特
定のデータ入出力ピン、たとえばｅｘ. ＤＱ０からの入
力データＤＱ０がすべての書込データＤＢ０、…ＤＢｍ
として選択され、メモリセルに書込まれる。

【００１９】読出動作時において、テストモード活性化
信号ＴＭが非活性状態であれば、出力制御回路５１０に
より、読出データＤＢが選択されて外部に出力される。

【００２０】一方で、テストモード活性化信号ＴＭが活
性状態であるならば、出力制御回路５１０により読出デ
ータＤＢがＩ／Ｏ縮退される。この結果は、特定のデー
タ入出力ピン（たとえばｅｘ. ＤＱ０）から出力され
る。

【００２１】ここで、このようなＩ／Ｏ縮退機能を備え
る出力制御回路５１０の一例について説明する。

【００２２】図１８は、従来の半導体記憶装置５０００
における出力制御回路５１０の構成の一例を示す概略ブ
ロック図である。図１８における出力制御回路５１０
は、出力バッファ５１２. ０、…、５１２. ｍとＩ／Ｏ
縮退回路５１４とを備える。

【００２３】出力バッファ５１２. ０、…、５１２. ｍ
は、それぞれ対応する読出データＤＢ０、…、ＤＢｍと
外部制御信号／ＯＥ（外部アウトプットイネーブル信
号）とを入力に受ける。以下、総称的に出力バッファ５
１２と称す。

【００２４】ここで、出力バッファ５１２について簡単
に説明する。図１９は、図１８に示す出力バッファ５１
２の具体的構成の一例を示す回路図である。図１９に示
すように、出力バッファ５１２は、ＮＡＮＤ回路５２３
および５２４とインバータ回路５２０、５２１および５
２２とを備える。

【００２５】ＮＡＮＤ回路５２３は、外部制御信号／Ｏ
Ｅと対応する読出データＤＢとを入力に受ける。インバ
ータ回路５２０は、対応する読出データＤＢを反転す
る。ＮＡＮＤ回路５２４は、外部制御信号／ＯＥとイン
バータ回路５２０の出力とを入力に受ける。

【００２６】インバータ回路５２１は、ＮＡＮＤ回路５
２３に接続され、対応するデータＤＯＨを出力する。イ
ンバータ回路５２２は、ＮＡＮＤ回路５２４に接続さ
れ、対応するデータＤＯＬを出力する。

【００２７】すなわち、出力バッファ５１２は、外部制
御信号／ＯＥがＨレベルの活性状態にある場合、対応す
る読出データＤＢが“１”（Ｈレベル）であれば、
“１”（Ｈレベル）のデータＤＯＨと“０”（Ｌレベ
ル）のデータＤＯＬとを出力する。

【００２８】一方で、外部制御信号／ＯＥがＬレベルの
非活性状態にある場合、対応する読出データＤＢが
“０”（Ｌレベル）であれば、“０”（Ｌレベル）のデ
ータＤＯＨと“１”（Ｈレベル）のデータＤＯＬとを出
力する。

【００２９】次に、図１８に示すＩ／Ｏ縮退回路５１４
について、図２０を参照して簡単に説明する。

【００３０】図２０は、図１８に示すＩ／Ｏ縮退回路５
１４の具体的構成の一例を示す回路図である。ここで
は、説明のため、図１８に示した出力バッファ５１２.
０から出力されるデータＤＯＨ０をＮＭＯＨと、出力さ
れるデータＤＯＬ０をＮＭＯＬと記す。

【００３１】図２０に示すようにＩ／Ｏ縮退回路５１４
は、複数のＸＮＯＲ回路５２５．０、…、５２５．ｋ
（ただし、ｋ＝（ｍ−１）÷２）、ＮＡＮＤ回路５２
６、インバータ回路５２７、ならびにセレクタＳ７およ
びＳ８を備える。

【００３２】ＸＮＯＲ回路５２５．ｈ（ただし、ｈ＝
０、…、ｋ）は、データＤＢ２ｈおよびＤＢ２ｈ＋１の
排他論理和を出力する。

【００３３】ＮＡＮＤ回路５２６は、ＸＮＯＲ回路５２
５．０、…、５２５．ｋの出力を受けて、信号ＴＭＯＬ
を出力する。インバータ回路５２７は、ＮＡＮＤ回路５
２６の出力を受けて、信号ＴＭＯＨを出力する。

【００３４】セレクタＳ８は、テストモード活性化信号
ＴＭに基づき、ＮＡＮＤ回路５２６から出力される信号
ＴＭＯＬと信号ＮＭＯＬとを受け、データＤＯＬ０を出
力する。セレクタＳ７は、テストモード活性化信号ＴＭ
に基づき、インバータ回路５２７から出力される信号Ｔ
ＭＯＨと信号ＮＭＯＨとを受け、データＤＯＨ０を出力
する。

【００３５】ここで、簡単にセレクタＳ７、Ｓ８（セレ
クタＳと称す）の構成について説明する。

【００３６】図２１は、セレクタＳの具体的構成の一例
を示す回路図である。セレクタＳは、トランスファゲー
ト５３０および５３１とインバータ回路５３２とを備え
る。

【００３７】トランスファゲート５３０を構成するＰＭ
ＯＳトランジスタおよびトランスファゲート５３１を構
成するＮＭＯＳトランジスタのそれぞれのゲート電極
は、ともに入力端子Ｓと接続される。

【００３８】トランスファゲート５３０を構成するＮＭ
ＯＳトランジスタおよびトランスファゲート５３１を構
成するＰＭＯＳトランジスタのそれぞれのゲート電極
は、ともにインバータ回路５３２と接続される。

【００３９】インバータ回路５３２は、入力端子Ｓと接
続される。トランスファゲート５３０は、入力端子Ｄ１
と出力端子Ｑとの間に接続される。トランスファゲート
５３１は、入力端子Ｄ２と出力端子Ｑとの間に接続され
る。

【００４０】セレクタＳは、入力端子Ｓで受ける信号が
Ｈレベルである場合は、入力端子Ｄ２で受ける信号を、
出力端子Ｑから出力する。一方、入力端子Ｓで受ける信
号がＬレベルである場合は、入力端子Ｄ１で受ける信号
を、出力端子Ｑから出力する。

【００４１】ここでセレクタＳ７およびＳ８のそれぞれ
の入力端子Ｓは、ともにテストモード活性化信号ＴＭを
受ける。セレクタＳ７の入力端子Ｄ１は信号ＮＭＯＨ
を、セレクタＳ８の入力端子Ｄ１は信号ＮＭＯＬをそれ
ぞれ受ける。セレクタＳ７の入力端子Ｄ２は信号ＴＭＯ
Ｈを、セレクタＳ８の入力端子Ｄ２は信号ＴＭＯＬをそ
れぞれ受ける。

【００４２】次に、図１６における入出力回路５０６に
ついて図２２を参照して簡単に説明する。入出力回路５
０６は、データ入出力ピンｅｘ. ＤＱのそれぞれに対応
して設けられる複数の出力最終段５４０を備える。

【００４３】図２２は、出力最終段５４０の具体的構成
の一例を示す回路図である。図２２においては、出力最
終段５４０は、データ入出力ピンｅｘ. ＤＱｋと接続さ
れている。図２２に示すように出力最終段５４０は、Ｎ
ＭＯＳトランジスタ５４２および５４４を備える。

【００４４】ＮＭＯＳトランジスタ５４２は、外部電源
電位ＶＣＣとデータ入出力ピンｅｘ. ＤＱｋとの間に接
続される。ＮＭＯＳトランジスタ５４４は、接地電位Ｇ
ＮＤとデータ入出力ピンｅｘ. ＤＱｋとの間に接続され
る。

【００４５】ＮＭＯＳトランジスタ５４２のゲート電極
は、対応するデータＤＯＨｋを、ＮＭＯＳトランジスタ
５４４のゲート電極は、対応するデータＤＯＬｋをそれ
それ受ける。

【００４６】対応するデータＤＯＨｋが“１”であり、
対応するデータＤＯＬｋが“０”であれば、データ入出
力ピンｅｘ. ＤＱｋは、“１”（Ｈレベル）となる。

【００４７】対応するデータＤＯＨｋが“０”であり、
対応するデータＤＯＬｋが“１”であれば、データ入出
力ピンｅｘ. ＤＱｋは、“０”（Ｌレベル）となる。

【００４８】以上で説明したように、半導体記憶装置と
してＩ／Ｏ縮退回路５１４を備えた場合、テストモード
時（テストモード活性化信号ＴＭがＨレベル）において
は、全ての読出データＤＢが一致した場合には、データ
入出力ピンｅｘ. ＤＱ０を介して、“１”（テストＰＡ
ＳＳ）が出力され、それ以外の場合には、“０”（テス
トＦＡＩＬ）が出力される。

【００４９】なお、Ｉ／Ｏ縮退回路の他の一例を図２３
に示す。図２３は、他のＩ／Ｏ縮退回路の具体的構成の
一例を示す回路図である。

【００５０】図２３に示すＩ／Ｏ縮退回路５５０は、Ｎ
ＡＮＤ回路５５１、論理ゲート５５２、５５３、５５４
および５５５、インバータ回路５５６、ＸＮＯＲ回路５
５８、ならびにセレクタＳ９およびＳ１０を備える。セ
レクタＳ９およびＳ１０の構成は、図２１で示したとお
りである。図２３においては、Ｉ／Ｏ縮退回路５５０
は、データ入出力ピンｅｘ. ＤＱ０に対応して設けらて
いる。

【００５１】図２３に示すＩ／Ｏ縮退回路５５０を備え
た場合、全ての読出データＤＢが“１”であれば、デー
タ入出力ピンｅｘ. ＤＱ０から“１”が出力される。ま
た、全ての読出データＤＢが“０”であれば、データ入
出力ピンｅｘ. ＤＱ０から“０”が出力される。さらに
これら以外の場合には、データ入出力ピンｅｘ. ＤＱ０
がハイインピーダンス状態になる。

【００５２】以上のような構成により、従来の半導体記
憶装置においては、外部からの制御信号に応じて、Ｉ／
Ｏ縮退が行なわれ、その結果がいずれか１のデータ入出
力ピンから出力される。

【００５３】

【発明が解決しようとする課題】しかしながら、上記の
Ｉ／Ｏ縮退機能を有する従来の半導体記憶装置には以下
に示す問題がある。

【００５４】たとえば、１６Ｉ／Ｏ構成の半導体記憶装
置の場合の問題点について説明する。

【００５５】前述したように出力制御回路５１０を備え
た場合、排他論理和の対、たとえば、読出データＤＢ０
およびＤＢ１がともに書込時のデータの逆であったとし
ても、不良を検出することはできない。

【００５６】このため、たとえば、データ０ｘ００００
が書かれたアドレスをアクセスするときに、誤って０ｘ
ＦＦＦＦが書かれたアドレスにアクセスしても不良を検
出できない。

【００５７】また、Ｉ／Ｏ縮退回路５５０を備えた場
合、読出データＤＢが０ｘＦＦＦＦまたは０ｘ００００
でなければならず、データの自由度が少ない。

【００５８】このため、Ｉ／Ｏバス間のクロストークに
よる不良などを検出するためにＩ／Ｏごとにデータを変
える必要のあるテストを実行できないという問題があ
る。

【００５９】また、読出データＤＢのうちの１でも異な
った（すなわち、テスト結果がＦＡＩＬ）場合に、デー
タ入出力ピンがハイインピーダンス状態に設定される
が、データリードの周期が短い場合には、出力がハイイ
ンピーダンス状態であるか否かを判定するのが困難にな
る。

【００６０】そこで、本発明は係る問題を解決するため
になされたものであり、その目的は、複数のデータ入出
力ピンのうちの一部のデータ入出力ピンを用いて、特定
の動作（テスト）を行なうことができる半導体記憶装置
を提供することにある。

【００６１】また、その他の目的は、１つのデータ入出
力ピンから入力した信号を用いて、任意のデータパター
ンを生成することができる半導体記憶装置を提供するこ
とにある。

【００６２】また、その他の目的は、生成した任意のデ
ータパターンと読出データとを比較し、その結果を複数
のパターンで外部に出力することが可能な半導体記憶装
置を提供することにある。

【００６３】

【課題を解決するための手段】請求項１に係る半導体記
憶装置は、複数のデータ入出力ピンを備える半導体記憶
装置であって、複数のメモリセルを備えるメモリセルア
レイと、外部信号に基づき、特定の動作モードが指定さ
れたことを検出し、特定の動作モードに対応する制御信
号を出力する制御信号発生手段と、制御信号に応答し
て、複数のデータ入出力ピンのうちのいずれか１つを介
して入力された信号に基づき、複数のデータ入出力ピン
のそれぞれに対応する複数の信号を生成する生成手段
と、生成手段で生成される複数の信号を、指定されたア
ドレスに対応するいずれかのメモリセルに書込む書込手
段とを備える。

【００６４】請求項２に係る半導体記憶装置は、請求項
１に係る半導体記憶装置であって、生成手段は、制御信
号と外部から受ける指定信号とに応答して、生成した複
数の信号を反転する反転手段をさらに備え、書込手段
は、生成手段から受ける生成された複数の信号または反
転された複数の信号をメモリセルに書込む。

【００６５】請求項３に係る半導体記憶装置は、複数の
データ入出力ピンを備える半導体記憶装置であって、複
数のメモリセルを備えるメモリセルアレイと、外部信号
に基づき、特定の動作モードが指定されたことを検出
し、特定の動作モードに対応する制御信号を出力する制
御信号発生手段と、制御信号に応答して、複数のデータ
入出力ピンのうちのいずれか１つを介して入力された信
号に基づき、複数のデータ入出力ピンのそれぞれに対応
する複数の信号を生成して保持する保持手段と、保持手
段で保持される複数の信号または保持手段で保持される
複数の信号を反転した複数の信号を、指定されたアドレ
スに対応するいずれかのメモリセルに書込む書込手段
と、指定されたアドレスに対応するメモリセルに記憶さ
れた複数の信号を読出す読出手段と、制御信号に応じ
て、読出手段により読出された複数の信号と保持手段に
より保持される複数の信号または保持手段により保持さ
れる複数の信号を反転した複数の信号との一致／不一致
をそれぞれ比較する比較手段と、外部制御信号と制御信
号とに応答して、比較手段の結果を外部に出力する出力
手段とを備える。

【００６６】請求項４に係る半導体記憶装置は、請求項
３に係る半導体記憶装置であって、出力手段は、外部制
御信号と制御信号とに応答して、比較手段における比較
結果を、複数のデータ入出力ピンのうちの１つを介して
シリアルに出力する。

【００６７】請求項５に係る半導体記憶装置は、請求項
３に係る半導体記憶装置であって、出力手段は、外部制
御信号と制御信号とに応答して、比較手段における比較
結果を、複数のデータ入出力ピンからそれぞれ出力す
る。

【００６８】請求項６に係る半導体記憶装置は、請求項
３に係る半導体記憶装置であって、出力手段は、外部制
御信号と制御信号とに応答して、比較手段における比較
結果が全て一致した場合には第１の論理レベルの信号
を、それ以外の場合には第１の論理レベルと異なる第２
の論理レベルの信号を複数のデータ入出力ピンのうちの
１つを介して出力する。

【００６９】

【発明の実施の形態】

［実施の形態１］本発明の実施の形態１における半導体
記憶装置１０００について説明する。

【００７０】本発明の実施の形態１における半導体記憶
装置１０００は、特定の動作モード時に、複数のデータ
入出力ピンのうちの１つを介してシリアルに入力した信
号に基づき、任意のパターンのテストデータを生成する
ことを可能とするものである。

【００７１】図１は、本発明の実施の形態１における半
導体記憶装置１０００の基本構成を示す概略ブロック図
である。図１６に示す従来の半導体記憶装置５０００と
同じ構成要素には同じ符号および同じ記号を付し、その
説明を省略する。

【００７２】半導体記憶装置１０００は、制御信号発生
回路１、テストモード検出回路２、入出力ブロック３、
テストモード制御ブロック４およびメモリセルアレイ６
００を備える。

【００７３】テストモード検出回路２および制御信号発
生回路１は、外部信号に応答して、特定の動作モード、
ここではたとえばテストモードが設定されたことを検出
し、制御信号を出力する。具体的には、テストモード検
出回路２は、外部制御信号／ＲＡＳ、／ＣＡＳおよび／
ＷＥに基づき、テストモードクロック信号ＴＭＫとテス
トモード活性化信号ＴＭＥおよびＴＭとを出力する。制
御信号発生回路１は、アドレス信号Ａ０、…、Ａｎ（図
１では、Ａｉと記す。ただし、ｉ＝０、２、…、ｎ）と
テストモード検出回路２の出力とに基づき、テストモー
ド制御信号ＴＭＳ０、…、ＴＭＳｎ（図１では、ＴＭＳ
ｉと記す。ただしｉ＝０、２、…、ｎ）を出力する（以
下、総称的にテストモード制御信号ＴＭＳと称す）。

【００７４】入出力ブロック３は、入出力回路５、入力
制御回路６および出力制御回路７を備える。入出力回路
５は、信号線ａ１を介して、データ入出力ピンｅｘ．Ｄ
Ｑとの間でデータＤＱのやり取りを行なう（図１では、
ｅｘ．ＤＱｊ、ＤＱｊと記す。ただし、ｊ＝０、１、
…、ｍ）。

【００７５】入出力回路５は、書込用データＮＤ０、
…、ＮＤｍと書込用データＮＤＦ０、…、ＮＤＦｍとを
出力する（図１では、ＮＤｊ、ＮＤＦｊとそれぞれ記
す。ただし、ｊ＝０、１、…、ｍ）。

【００７６】入力制御回路６は、データ線ａ０を介し
て、メモリセルアレイ６００に書込データＤＢを送る。
一方、出力制御回路７は、メモリセルアレイ６００から
読出された読出データＤＢをデータ線ａ０を介して受け
る（図１では、ＢＤｊと記す。ただし、ｊ＝０、１、
…、ｍ）。

【００７７】テストモード制御ブロック４は、入力デー
タユニット８を備える。入力データユニット８は、テス
トモード制御信号ＴＭＳとテストモードクロック信号Ｔ
ＭＫとに応答して、入出力回路５から受ける書込用デー
タＮＤＦ０、…、ＮＤＦｍに基づき、期待値データＴＤ
０、…、ＴＤｍ（図１では、ＴＤｊと記す。ただし、ｊ
＝０、１、…、ｍ）を生成して保持する。

【００７８】入力制御回路６は、入出力回路５から出力
される書込用データＮＤ０、…、ＮＤｍまたは入力デー
タユニット８から出力される期待値データＴＤ０、…、
ＴＤｍを受けて、データ線ａ０に書込データＤＢを出力
する。

【００７９】以下、総称的に、期待値データＴＤ０、
…、ＴＤｍを期待値データＴＤ、書込用データＮＤ０、
…、ＮＤｍを書込用データＮＤ、そして書込用データＮ
ＤＦ０、…、ＮＤＦｍを書込用データＮＤＦと称す。

【００８０】次に、本発明の実施の形態１におけるテス
トモード検出回路２について説明する。

【００８１】図２は、テストモード検出回路２の動作を
説明するためのタイミングチャートである。図２に示す
ように、テストモード検出回路２は、ＷＣＢＲタイミン
グ（外部制御信号／ＣＡＳおよび／ＷＥが立下がった後
に、外部制御信号／ＲＡＳが立下がる）を検出すると、
テストモード活性化信号ＴＭＥを活性化する。テストモ
ード活性化信号ＴＭＥが活性化することにより、特定の
テストモードが設定（イネーブル）される。

【００８２】テストモードクロック信号ＴＭＫは、テス
トモード活性化信号ＴＭＥが活性化されたとき、外部制
御信号／ＲＡＳに同期して活性化される。

【００８３】テストモード活性化信号ＴＭは、テストモ
ードクロック信号ＴＭＫの立上がりタイミングに応答し
て活性／非活性状態となる。

【００８４】ここで、テストモードクロック信号ＴＭＫ
は、テストモードにおけるデータの処理を制御するため
のクロック信号となる。さらに、テストモード活性化信
号ＴＭは、後述するテストモード制御信号ＴＭＳの設定
を制御するための信号となる。

【００８５】次に、図１に示す本発明の実施の形態１に
おける制御信号発生回路１の動作について図３を用いて
説明する。

【００８６】図３は、制御信号発生回路１の動作を説明
するためのタイミングチャートであり、併せてテストモ
ード検出回路２の出力信号が記載されている。

【００８７】制御信号発生回路１は、テストモード検出
回路２から受けるテストモードクロック信号ＴＭＫとテ
ストモード活性化信号ＴＭＥおよびＴＭとアドレス信号
Ａ０、…、Ａｎとに基づき、テストモード制御信号ＴＭ
Ｓを出力する。

【００８８】時刻ｔ０においてＷＣＢＲタイミングが検
出されると、テストモード活性化信号ＴＭＥがＨレベル
の活性状態になる。

【００８９】時刻ｔ１においてテストモード活性化信号
ＴＭがＨレベルの活性状態（イネーブル状態）になる
と、取込まれたアドレス信号Ａ０、…、Ａｎに基づき、
特定のテストモードを指定するテストモード制御信号Ｔ
ＭＳが発生する。

【００９０】時刻ｔ２において、さらにＷＣＢＲタイミ
ングが検出されると、テストモード活性化信号ＴＭはＬ
レベルの非活性状態（スタンバイ状態）になる。この状
態で、アドレス信号Ａ０、…、Ａｎの取込みが行なわれ
る。

【００９１】時刻ｔ３において、再びＷＣＢＲタイミン
グが設定されると、テストモード活性化信号ＴＭがＨレ
ベルのイネーブル状態になる。このイネーブル状態時
に、取込んだアドレス信号Ａ０、…、Ａｎに基づき、新
たなテストモード制御信号ＴＭＳが発生する。

【００９２】図４は、制御信号発生回路１の具体的構成
の一例を示す回路図である。図４に示す制御信号発生回
路１は、アドレス信号Ａｋ（ｋ＝０、１、…、ｎ）のそ
れぞれに対応して設けられる。

【００９３】図４に示すように制御信号発生回路１は、
データレジスタＲＤ１およびＡＮＤ回路１４を含む。デ
ータレジスタＲＤ１は、インバータ回路３０〜３７、Ａ
ＮＤ回路３８および３９、トランスファゲート４１〜４
４およびＮＯＲ回路４０を含む。

【００９４】インバータ回路３０は、入力端子Ｋから入
力される信号を受ける。ＡＮＤ回路３８は、入力端子Ｄ
から入力される信号とインバータ回路３１の出力信号と
を入力に受ける。インバータ回路３１は、入力端子Ｔの
信号を受ける。ＡＮＤ回路３９は、入力端子Ｔから入力
される信号とインバータ回路３３の出力信号とを入力に
受ける。

【００９５】入力端子Ｋには、テストモードクロック信
号ＴＭＫが入力される。また、入力端子Ｔには、テスト
モード活性化信号ＴＭが入力される。さらに、入力端子
Ｄには、対応するアドレス信号Ａｋが入力される。な
お、インバータ回路３７の出力ノードは、出力端子Ｑと
接続される。

【００９６】ＮＯＲ回路４０は、ＡＮＤ回路３８および
３９の出力信号を受ける。インバータ回路３２は、ＮＯ
Ｒ回路４０の出力を受ける。

【００９７】トランスファゲート４１および４４を構成
するＮＭＯＳトランジスタのそれぞれのゲート電極は、
インバータ回路３０の出力信号（反転信号／Ｋ）を受け
る。また、トランスファゲート４１および４４を構成す
るＰＭＯＳトランジスタのそれぞれのゲート電極は、入
力端子Ｋの信号を受ける。

【００９８】トランスファゲート４２および４３を構成
するＮＭＯＳトランジスタのそれぞれのゲート電極は、
入力端子Ｋの信号を受ける。また、トランスファゲート
４２および４３を構成するＰＭＯＳトランジスタのそれ
ぞれのゲート電極は、反転信号／Ｋを受ける。

【００９９】トランスファゲート４１および４４は、入
力端子Ｋの信号がＬレベルである場合に導通状態にな
り、入力端子Ｋの信号がＨレベルである場合に非導通状
態にある。トランスファゲート４２および４３は、入力
端子Ｋの信号がＨレベルである場合に導通状態になり、
入力端子Ｋの信号がＬレベルである場合に非導通状態に
ある。

【０１００】インバータ回路３４および３５は、トラン
スファゲート４２と並列に接続される。インバータ回路
３６および３７は、トランスファゲート４４と並列に接
続される。トランスファゲート４３は、トランスファゲ
ート４２とトランスファゲート４４との間に接続され
る。トランスファゲート４１は、インバータ回路３２と
トランスファゲート４２との間に接続される。インバー
タ回路３３の入力ノードは、インバータ回路３６の出力
ノードと接続される。

【０１０１】このように構成することにより、入力端子
Ｔで受けるテストモード活性化信号ＴＭがイネーブル状
態（Ｈレベル）であって、入力端子Ｋで受けるテストモ
ードクロック信号ＴＭＫがＨレベルの活性状態である場
合、入力端子Ｄで受けたアドレス信号が、インバータ回
路３４および３５を通過後、トランスファゲート４２を
通過して、再びインバータ回路３４に入力される（保持
される）。また、インバータ回路３５の出力信号に応じ
て、インバータ回路３７の出力信号が決定される。

【０１０２】さらに、入力端子Ｋで受けるテストモード
クロック信号ＴＭＫがＬレベルの非活性状態になった場
合、トランスファゲート４１とトランスファゲート４３
との間で保持されていた信号は、トランスファゲート４
３の後段で保持される。

【０１０３】入力端子Ｔで受けるテストモード活性化信
号ＴＭがスタンバイ状態（Ｌレベル）になると、次のア
ドレス信号が取込まれる。

【０１０４】すなわち、データレジスタＲＤ１は、テス
トモードクロック信号ＴＭＫに応答してアドレス信号を
保持する。また、テストモード活性化信号ＴＭに応答し
てアドレス信号を取込む。

【０１０５】次に、図４に示すＡＮＤ回路１４について
説明する。ＡＮＤ回路１４は、ＮＡＮＤ回路４８とイン
バータ回路４９とを含む。ＮＡＮＤ回路４８は、データ
レジスタＲＤ１の出力端子Ｑ上の信号とテストモード活
性化信号ＴＭＥとを入力に受ける。インバータ回路４９
は、ＮＡＮＤ回路４８の出力信号を反転して出力する。
インバータ回路４９からは、対応するテストモード制御
信号ＴＭＳｋが出力される。

【０１０６】次に、図１に示す入出力回路５について説
明する。入出力回路５は、データ入出力ピンｅｘ．ＤＱ
のそれぞれに対応する入力部を含む。ここでは、代表的
にデータ入出力ピンｅｘ．ＤＱｋ（ｋ＝０、…、ｍのい
ずれか）に対応する入力部１６について図５を用いて説
明する。

【０１０７】図５は、入出力回路５に含まれる入力部１
６の具体的構成の一例を示す回路図である。図５に示す
ように、入力部１６は、ＮＡＮＤ回路５０とインバータ
回路５１、５２および５３とを含む。

【０１０８】ＮＡＮＤ回路５０の入力ノードは、外部電
源電位ＶＣＣとデータ入力ピンｅｘ．ＤＱｋと接続され
る。インバータ回路５１は、ＮＡＮＤ回路５０の出力ノ
ードと接続される。インバータ回路５１は、書込用デー
タＮＤＦｋを出力する。インバータ回路５２は、インバ
ータ回路５１の出力ノードと接続される。さらにインバ
ータ回路５３は、インバータ回路５２の出力ノードと接
続される。インバータ回路５３は、書込用データＮＤｋ
を出力する。書込用データＮＤｋは、書込用データＮＤ
Ｆｋの遅延データに相当する。

【０１０９】次に、図１に示す本発明の実施の形態１の
テストモード制御ブロック４における入力データユニッ
ト８について説明する。

【０１１０】図６は、本発明の実施の形態１における入
力データユニット８の構成の一例を示す概略ブロック図
である。図６に示すように、入力データユニット８は、
反転制御部２０と入力データ発生部２２とを含む。

【０１１１】反転制御部２０は、信号を反転させるため
の制御信号ＤＩＮＶを出力する。入力データ発生部２２
は、期待値データＴＤを出力する。

【０１１２】ここで、図６に示す反転制御部２０につい
て図７を参照して説明する。図７は、図６に示す反転制
御部２０の具体的構成の一例を示す回路図である。実施
の形態１においては、反転制御部２０は、書込用データ
ＮＤＦ０とテストモード制御信号ＴＭＳ３とに基づき、
反転制御信号ＤＩＮＶを出力する。

【０１１３】図７に示すように、反転制御部２０は、Ｎ
ＡＮＤ回路７０およびインバータ回路７１を含む。ＮＡ
ＮＤ回路７０は、書込用データＮＤＦ０とテストモード
制御信号ＴＭＳ３とを入力に受ける。インバータ回路７
１は、ＮＡＮＤ回路７０の出力信号を受ける。インバー
タ回路７１より、反転制御信号ＤＩＮＶが出力される。

【０１１４】具体的には、書込用データＮＤＦ０とテス
トモード制御信号ＴＭＳ３とがともにＨレベルの場合に
は、反転制御信号ＤＩＮＶがＨレベルの活性状態とな
る。それ以外の場合には、反転制御信号ＤＩＮＶはＬレ
ベルの非活性状態となる。

【０１１５】次に、図６に示す入力データ発生部２２に
ついて図８を参照して説明する。図８は、図６に示す入
力データ発生部２２の基本構成の一例を示す回路図であ
る。図８に示すように、入力データ発生部２２は、複数
のデータ保持部１８．０、…、１８．ｍ（以下、総称的
に、入力データ保持部１８と記す）を備える。入力デー
タ保持部１８のそれぞれからは、対応する期待値データ
ＴＤ０、…、ＴＤｍが出力する。

【０１１６】入力データ保持部１８は、それぞれ対応す
るセレクタＳ１．０、Ｓ１．１、…、Ｓ１．ｍおよび対
応するデータレジスタＲＤ２．０、ＲＤ２．１、…、Ｒ
Ｄ２．ｍを備える。セレクタＳ１．０、Ｓ１．１、…、
Ｓ１．ｍの具体的構成例としては、たとえば、図２１で
示した回路が挙げられる。

【０１１７】ここで、代表的に入力データ保持部１８．
ｋ（ｋ＝１、…、ｍのいずれか）について説明する。入
力データ保持部１８. ｋは、セレクタＳ１．ｋおよびデ
ータレジスタＲＤ２．ｋを備える。

【０１１８】セレクタＳ１．ｋは、テストモード制御信
号ＴＭＳ２に基づき、書込用データＮＤＦｋ−１または
期待値データＴＤｋ−１のいずれか一方を選択的に出力
する。

【０１１９】具体的には、テストモード制御信号ＴＭＳ
２がＨレベルの活性状態であれば、入力端子Ｄ２で受け
る期待値データＴＤｋ−１が出力され、テストモード制
御信号ＴＭＳ２がＬレベルの非活性状態であれば、入力
端子Ｄ１で受ける書込用データＮＤＦｋ−１が出力され
る。

【０１２０】データレジスタＲＤ２．ｋは、セレクタＳ
１．ｋの出力を保持する。また、反転制御信号ＤＩＮＶ
に基づき、保持した信号を反転する。データレジスタＲ
Ｄ２．ｋの出力が期待値データＴＤｋとなる。

【０１２１】なお、入力データ保持部１８．０において
は、セレクタＳ１．０は、書込用データＮＤＦ０と期待
値データＴＤｍとを入力に受け、テストモード制御信号
ＴＭＳ１に基づき、いずれか一方を出力する。

【０１２２】ここで、データレジスタＲＤ２. １、…、
ＲＤ２. ｍ（ＲＤ２と称す）について図９を参照して説
明する。

【０１２３】図９は、図８に示すデータレジスタＲＤ２
の具体的構成の一例を示す回路図である。図９に示すよ
うに、データレジスタＲＤ２は、インバータ回路７２〜
７８とトランスファゲート８０〜８５とを備える。

【０１２４】インバータ回路７８は、入力端子Ｋの信号
を受けてこれを反転出力する（反転信号／Ｋと記す）。

【０１２５】トランスファゲート８０および８３を構成
するＰＭＯＳトランジスタのそれぞれゲート電極は、入
力端子Ｋの信号を受ける。また、トランスファゲート８
０および８３を構成するＮＭＯＳトランジスタのそれぞ
れのゲート電極は、反転信号／Ｋを受ける。トランスフ
ァゲート８０および８３は、入力端子Ｋで受ける信号が
Ｈレベルの場合に導通状態となる。

【０１２６】トランスファゲート８１および８２を構成
するＰＭＯＳトランジスタのそれぞれのゲート電極は、
反転信号／Ｋを受ける。また、トランスファゲート８１
および８２を構成するＮＭＯＳトランジスタのそれぞれ
のゲート電極は、入力端子Ｋで受ける信号を受ける。ト
ランスファゲート８１および８２は、入力端子Ｋで受け
る信号がＬレベルの場合に導通状態となる。

【０１２７】トランスファゲート８４は、インバータ回
路７５とインバータ回路７７との間に接続される。ま
た、トランスファゲート８５は、インバータ回路７４と
インバータ回路７７との間に接続される。インバータ回
路７７は出力端子Ｑと接続される。

【０１２８】トランスファゲート８４を構成するＮＭＯ
Ｓトランジスタおよびトランスファゲート８５を構成す
るＰＭＯＳトランジスタのそれぞれのゲート電極は、入
力端子ＩＮＶから信号を受ける。

【０１２９】インバータ回路７６は、入力端子ＩＮＶか
ら受ける信号を入力として受ける。トランスファゲート
８４を構成するＰＭＯＳトランジスタおよびトランスフ
ァゲート８５を構成するＮＭＯＳトランジスタのゲート
電極は、インバータ回路７６の出力信号を受ける。

【０１３０】ここで入力端子Ｄは、対応するセレクタＳ
１．０、…、Ｓ１．ｍの出力信号を受ける。また、入力
端子Ｋは、対応するテストモード制御信号ＴＭＳ１また
はＴＭＳ２を受ける。さらに入力端子ＩＮＶは、反転制
御信号ＤＩＮＶを受ける。

【０１３１】このように構成することにより、入力端子
Ｋで受ける信号が活性状態である場合、入力端子Ｄで受
けた信号が、インバータ回路７２および７３を通過後、
さらにトランスファゲート８１を通過して、再びインバ
ータ回路７２に入力される（保持される）。また、イン
バータ回路７３の出力信号に応じて、インバータ回路７
５の出力信号が決定される。

【０１３２】さらに入力端子Ｋで受ける信号が非活性状
態になった場合、トランスファゲート８０および８２の
間で保持していた信号は、トランスファゲート８２の後
段で保持される。次に入力端子Ｋで受ける信号が活性化
するまで出力端子Ｑの信号は書換わらない。

【０１３３】なお、反転制御信号ＤＩＮＶがＨレベルの
活性状態になると、入力端子Ｄで受けた信号の反転信号
が出力端子Ｑから出力される。反転制御信号ＤＩＮＶが
Ｌレベルの非活性状態になると、入力端子Ｄで受けた信
号が出力端子Ｑから出力される。

【０１３４】すなわち、データレジスタＲＤ２は、テス
トモードクロック信号ＴＭＫに応答して対応するセレク
タＳ１. ０、…、Ｓ１. ｍの出力を保持する。また、反
転制御信号ＤＩＮＶに応答して保持した信号を反転す
る。

【０１３５】次に、図１に示す入力制御回路６について
図１０を参照して説明する。図１０は、本発明の実施の
形態１における入力制御回路６の基本構成を示す回路図
である。図１０に示すように、入力制御回路６は、複数
のセレクタＳ２．０、Ｓ２．１、…、Ｓ２．ｍを備え
る。セレクタＳ２．０、Ｓ２．１、…、Ｓ２．ｍの具体
的構成例としては、たとえば、図２１で示した回路が挙
げられる。

【０１３６】セレクタＳ２．０、Ｓ２．１、…、Ｓ２．
ｍのそれぞれからは、書込データＤＢ０、ＤＢ１、…、
ＤＢｍが出力される。

【０１３７】ここで、代表的にセレクタＳ２．ｋ（ｋ＝
０、１、…、ｍのいずれか）について説明する。セレク
タＳ２．ｋは、テストモード制御信号ＴＭＳ０に基づ
き、入力データユニット８から出力される期待値データ
ＴＤｋまたは書込用データＮＤｋのいずれか一方を選択
的に出力する。

【０１３８】具体的には、テストモード制御信号ＴＭＳ
０がＨレベルの活性状態にある場合には、期待値データ
ＴＤｋが選択的に出力され、書込データＤＢｋとなる。
また、テストモード制御信号ＴＭＳ０がＬレベルの非活
性状態にある場合には、書込用データＮＤｋが選択的に
出力され、書込データＤＢｋとなる。

【０１３９】なお、図１に示す出力制御回路７は、例え
ば、図１９に示す出力バッファ５１２を備えるように構
成する。これにより、出力制御回路７は、外部制御信号
／ＯＥに応答して、メモリセルアレイ６００から読出し
た読出データＤＢをデータＤＯＨおよびＤＯＬとして、
入出力回路５に出力する。

【０１４０】また、図１に示す入出力回路５は、例え
ば、図２２に示す出力最終段５４０を備えるように構成
する。これにより、入出力回路５は、出力制御回路７か
ら受けるデータＤＯＨおよびＤＯＬにしたがい、データ
ＤＱを対応するデータ入出力ピンｅｘ. ＤＱに出力す
る。

【０１４１】以上のように構成することにより、本発明
の実施の形態１における半導体記憶装置１０００は、以
下の動作が可能となる。

【０１４２】すなわち、テストモード制御信号ＴＭＳ１
を“０”（Ｌレベル）、ＴＭＳ３を“０”（Ｌレベル）
に設定し、データ入出力ピンｅｘ．ＤＱ０から“１”
（Ｈレベル）を入力する。

【０１４３】そして次に、テストモード制御信号ＴＭＳ
２を“１”（Ｈレベル）に設定し、データ入出力ピンｅ
ｘ．ＤＱ０から、たとえば、“０”（Ｌレベル）、
“１”（Ｈレベル）、“０”（Ｌレベル）、…とｍ−１
回信号を入力する。

【０１４４】これにより、図８に示すデータレジスタＲ
Ｄ２に、ｍビットのデータパターン“１０１０…０”を
保持することができる。

【０１４５】また、テストモード制御信号ＴＭＳ１を
“１”（Ｈレベル）に設定することにより、保持してい
るデータをシフトして保持することも可能である。

【０１４６】また反転制御信号ＤＩＮＶを活性状態にす
れば、さらに保持しているデータの反転データをシフト
し保持することも可能である。

【０１４７】さらに書込動作時において、テストモード
制御信号ＴＭＳ０を“０”（Ｌレベル）に設定した場合
には、通常動作モードと同じく、書込用データＮＤが書
込データＤＢになる。一方、書込動作時において、テス
トモード制御信号ＴＭＳ０を“１”（Ｈレベル）に設定
した場合には、期待値データＴＤが書込データＤＢにな
る。

【０１４８】この場合において、反転制御信号ＤＩＮＶ
が活性化していれば、期待値データＴＤが反転する。

【０１４９】以上の動作により、１つのデータ入出力ピ
ンから入力される信号に基づき、任意のデータパターン
を保持しかつ書込データとすることができる。また、保
持されたデータの反転データを書込データとすることも
可能である。

【０１５０】なお、以上の説明においては、ＤＲＡＭへ
の適応について説明したが、これに限るものではない。

【０１５１】また、上記の説明では、テストモード制御
ブロック４をデータ入出力ピンｅｘ. ＤＱ０に対応して
設けたが、これに限らず、いずれのデータ入出力ピンｅ
ｘ.ＤＱに対応して設けてもよい。さらに、複数のデー
タ入出力ピンｅｘ. ＤＱのそれぞれに対応して設けても
よい。

【０１５２】［実施の形態２］次に、本発明の実施の形
態２における半導体記憶装置２０００について説明す
る。

【０１５３】図１１は、本発明の実施の形態２における
半導体記憶装置２０００の基本構成を示す概略ブロック
図である。図１に示す半導体記憶装置１０００と同じ構
成要素には同じ符号および同じ記号を付しその説明を省
略する。

【０１５４】半導体記憶装置２０００が図１に示す半導
体記憶装置１０００と異なる点は、テストモード制御ブ
ロック４に代わってテストモード制御ブロック１０を備
えること、およびこれに伴い入出力ブロック３に代わっ
て入出力ブロック２９を備えることにある。

【０１５５】入出力ブロック２９は、入出力回路５、入
力制御回路６および出力制御回路２７を備える。テスト
モード制御ブロック１０は、入力データユニット８、比
較ユット１１および出力データユニット１２を備える。

【０１５６】ここで、本発明の実施の形態２における比
較ユニット１１について説明する。比較ユニット１１
は、テストモード制御信号ＴＭＳに応答して、メモリセ
ルから読出した読出データＤＢと入力データユニット８
が保持する期待値データＴＤとを比較し、出力テストデ
ータＴＤＯ０、…、ＴＤＯｍを出力する（図１１におい
てはＴＤＯｊと記す。ただし、ｊ＝０、１、…、ｍ。以
下、総称的に出力テストデータＴＤＯと称す）。

【０１５７】図１２は、本発明の実施の形態２における
比較ユニット１１の基本構成の一例を示す回路図であ
る。図１２に示すように、比較ユニット１１は、複数の
比較演算部２４．０、…、２４．ｍを備える（以下、比
較演算部２４と称す）。比較演算部２４のそれぞれから
は、対応する出力テストデータＴＤＯが出力される。

【０１５８】比較演算部２４はそれぞれ、セレクタＳ
３．０、…、Ｓ３．ｍ、コンパレータＣ１．０、…、Ｃ
１．ｍおよびデータレジスタＲＤ３．０、…、ＲＤ３．
ｍを含む。

【０１５９】ここで、代表的に比較演算部２４．ｋ（ｋ
＝１、…、ｍ）の構成について説明する。比較演算部２
４．ｋは、データレジスタＲＤ３．ｋ、コンパレータＣ
１．ｋおよびセレクタＳ３．ｋを含む。セレクタＳ３．
０、…、Ｓ３. ｍの具体的構成例としては、図２１で示
した回路が挙げられる。また、データレジスタＲＤ３．
０、…、ＲＤ３. ｍは、図９で説明したデータレジスタ
ＲＤ２と同じ構成である。

【０１６０】データレジスタＲＤ３．ｋは、テストモー
ドクロックＴＭＫに基づき、出力テストデータＴＤＯｋ
＋１を保持する。さらに、テストモード制御信号ＴＭＳ
３に基づき、出力テストデータＴＤＯｋ＋１を反転す
る。

【０１６１】セレクタＳ３．ｋは、テストモード制御信
号ＴＭＳ２に基づき、コンパレータＣ１．ｋの出力信号
またはデータレジスタＲＤ３．ｋの出力信号のいずれか
一方を選択的に出力する。

【０１６２】具体的には、テストモード制御信号ＴＭＳ
２がＨレベルの活性状態であれば、データレジスタＲＤ
３．ｋの出力を選択的に出力し、テストモード制御信号
ＴＭＳ２がＬレベルの非活性状態であるならば、コンパ
レータＣ１．ｋの出力信号を選択的に出力する。

【０１６３】コンパレータＣ１．ｋは、テストモード制
御信号ＴＭＳ３およびＴＭＳ４に基づき、読出データＤ
Ｂｋと期待値データＴＤｋとの間で比較演算を行なう。

【０１６４】なお、比較演算部２４．０におけるセレク
タＳ３．０は、テストモード制御信号ＴＭＳ１の制御を
受ける。また、比較演算部２４．ｍのデータレジスタＲ
Ｄ３．ｍは、入力に出力テストデータＴＤＯ０を受け
る。

【０１６５】ここで、コンパレータＣ１. ０、…、Ｃ
１. ｍ（Ｃ１と称す）について図１３を参照して説明す
る。

【０１６６】図１３は、図１２におけるコンパレータＣ
１の具体的構成の一例を示す回路図である。図１３に示
すように、コンパレータＣ１は、ＸＯＲ回路１００およ
び１０１、インバータ回路１０２および１０３、ならび
にトランスファゲート１０４および１０５を含む。

【０１６７】ここで、入力端子Ｔには、テストモード制
御信号ＴＭＳ４が入力される。また、入力端子Ｄ１に
は、対応する読出データＤＢが入力される。さらに、入
力端子Ｄ２には、対応する期待値データＴＤが入力され
る。さらに、入力端子ＩＮＶには、テストモード制御信
号ＴＭＳ３が入力される。

【０１６８】テストモード制御信号ＴＭＳ３がＨレベル
の活性状態にあるならば、ＸＯＲ回路１０１からは、対
応する期待値データＴＤを反転したデータが出力され
る。テストモード制御信号ＴＭＳ３がＬレベルの非活性
状態にあるならば、ＸＯＲ回路１０１からは、対応する
期待値データＴＤがそのまま出力される。

【０１６９】ＸＯＲ回路１００は、対応する読出データ
ＤＢと対応する期待値データＴＤ（もしくは期待値デー
タＴＤを反転したデータ）とが一致すれば“０”を出力
し、不一致の場合は“１”を出力する。

【０１７０】さらに、テストモード制御信号ＴＭＳ４が
Ｌレベルの非活性状態であるならば、ＸＯＲ回路１００
の出力信号が反転されて出力端子Ｑから出力される。一
方、テストモード制御信号ＴＭＳ４がＨレベルの活性状
態にあるならば、ＸＯＲ回路１０１の出力信号が反転さ
れて出力端子Ｑから出力される。

【０１７１】このように構成することにより、コンパレ
ータＣ１は、テストモード制御信号ＴＭＳ４が、“０”
（Ｌレベル）の場合、読出データＤＢと期待値データＴ
Ｄとが一致すれば“１”（Ｈレベル）を出力し、不一致
の場合は“０”（Ｌレベル）を出力する。

【０１７２】また、テストモード制御信号ＴＭＳ４が、
“１”（Ｈレベル）の場合、期待値データＴＤを出力す
る。ただし、テストモード制御信号ＴＭＳ３がＨレベル
の活性状態にあるならば、期待値データＴＤを反転して
出力する。

【０１７３】次に、図１１に示す本発明の実施の形態２
における出力データユニット１２について説明する。

【０１７４】出力データユニット１２は、テストモード
制御信号ＴＭＳに応答して、比較ユニット１１から出力
される出力テストデータＴＤＯとメモリセルアレイ６０
０からの読出データＤＢとに基づき、出力データＴＯ
０、…、ＴＯｍを出力する（以下、総称的に出力データ
ＴＯと称す）。

【０１７５】図１４は、出力データユニット１２の基本
構成の一例を示す回路図である。図１４に示すように出
力データユニット１２は、複数の出力データ発生部２
６．０、…、２６．ｍを備える（以下、総称的に出力デ
ータ発生部２６と称す）。

【０１７６】出力データ発生部２６．１、…、２６．ｍ
はそれぞれ、セレクタＳ４．１、…、Ｓ４．ｍを含む。
セレクタＳ４．１、…、Ｓ４．ｍの具体的構成例として
は、たとえば図２１で示した回路が挙げられる。

【０１７７】セレクタＳ４．１、…、Ｓ４．ｍからは、
それぞれ対応する出力データＴＯ．１、…、ＴＯ．ｍが
出力される。

【０１７８】ここで、代表的に出力データ発生部２６．
ｋ（ｋ＝１、…、ｍのいずれか）について説明する。

【０１７９】出力データ発生部２６. ｋは、セレクタＳ
４. ｋを備える。セレクタＳ４．ｋは、テストモード制
御信号ＴＭＳ０に応答して、読出データＤＢｋまたは出
力テストデータＴＤＯｋのいずれか一方を選択的に出力
する。

【０１８０】具体的には、テストモード制御信号ＴＭＳ
０がＨレベルの活性状態にある場合には、出力テストデ
ータＴＤＯｋが出力され、テストモード制御信号ＴＭＳ
０がＬレベルの非活性状態にある場合は、読出データＤ
Ｂｋが出力される。

【０１８１】次に、出力データ発生部２６．０について
説明する。出力データ発生部２６．０は、セレクタＳ
４．０とセレクタＳ５と論理演算器２８とを含む。

【０１８２】セレクタＳ５は、テストモード制御信号Ｔ
ＭＳ５に基づき、出力テストデータＴＤＯ０または論理
演算器２８の出力のいずれか一方を選択的に出力する。

【０１８３】具体的には、出力データ発生部２６．０
は、テストモード制御信号ＴＭＳ５がＨレベルの活性状
態にある場合は、論理演算器２８の出力を出力し、テス
トモード制御信号ＴＭＳ５がＬレベルの非活性状態にあ
る場合は、出力テストデータＴＤＯ０を出力する。

【０１８４】セレクタＳ４．０は、テストモード制御信
号ＴＭＳ０に基づき、読出データＤＢ０またはセレクタ
Ｓ５．０の出力のいずれか一方を選択的に出力する。

【０１８５】具体的には、テストモード制御信号ＴＭＳ
０がＨレベルの活性状態にある場合は、セレクタＳ５の
出力を選択的に出力し、テストモード制御信号ＴＭＳ０
がＬレベルの非活性状態にあるならば、読出データＤＢ
０を出力する。

【０１８６】ここで、論理演算器２８について図１５を
参照して説明する。図１５は、図１４に示す論理演算器
２８の基本構成の一例を示す回路図である。実施の形態
２においては、論理演算器２８は、出力テストデータＴ
ＤＯの論理積を演算する。

【０１８７】論理演算器２８は、ＮＡＮＤ回路１１０と
インバータ回路１１１とを含む。入力端子Ｄ１、Ｄ２、
…、Ｄｍのそれぞれは、対応する出力テストデータＴＤ
Ｏ０、ＴＤＯ１、…、ＴＤＯｍを受ける。インバータ回
路１１１は、ＮＡＮＤ回路１１０の出力信号を入力に受
ける。インバータ回路１１１の出力信号は出力端子Ｑか
ら出力される。

【０１８８】このように構成することにより、出力テス
トデータＴＤＯ０、ＴＤＯ１、…、ＴＤＯｍが全て
“１”（Ｈレベル）であれば、論理演算器２８は、
“１”（Ｈレベル）を出力する。それ以外の場合には、
論理演算器２８は、“０”（Ｌレベル）を出力する。

【０１８９】なお、図１１に示す出力制御回路２７は、
外部制御信号／ＯＥに応答して、メモリセルアレイ６０
０から読出した読出データＤＢもしくは出力データＴＯ
を入力に受けて、データＤＯＨおよびＤＯＬとして、入
出力回路５に出力する。

【０１９０】以上のように構成することにより、本発明
の実施の形態２における半導体記憶装置２０００は、以
下の動作が可能となる。

【０１９１】たとえば、テストモード制御信号ＴＭＳ０
およびＴＭＳ５を“１”（Ｈレベル）に設定し、テスト
モード制御信号ＴＭＳ１、ＴＭＳ２、ＴＭＳ３およびＴ
ＭＳ４を“０”（Ｌレベル）に設定した場合には、読出
データＤＢと期待値データＴＤとがすべて一致していれ
ば“１”（Ｈレベル）を、そうでない場合には“０”
（Ｌレベル）がデータ入出力ピンｅｘ. ＤＸ０から出力
される。

【０１９２】また、テストモード制御信号ＴＭＳ５を
“０”（Ｌレベル）、ＴＭＳ２を“１”（Ｈレベル）に
設定した場合には、読出データＤＢと期待値データＴＤ
との比較結果（一致した場合には“１”を、不一致の場
合は“０”）が、下位ビットからシリアルに、データ入
出力ピンｅｘ. ＤＱ０を介して出力される。

【０１９３】なお、読出動作時において、テストモード
制御信号ＴＭＳ０が“０”に設定されている場合は、通
常動作時と同様に、読出データＤＢが出力データＴＯと
なる。

【０１９４】以上のように、実施の形態２における半導
体記憶装置２０００は、実施の形態１における半導体記
憶装置１０００の効果に加えて、さらに保持した期待値
と読出した記憶情報とを比較し、比較結果を任意のパタ
ーンで出力することが可能となる。

【０１９５】したがって、データ入出力ピンを縮退した
場合においても必要なピン毎にデータの独立性を保ちな
がら、正確なテストを実施することが可能となる。

【０１９６】また、上記の説明では、テストモード制御
ブロック１０をデータ入出力ピンｅｘ. ＤＱ０に対応し
て設けたが、これに限らず、いずれのデータ入出力ピン
ｅｘ. ＤＱに対応して設けてもよい。さらに、複数のデ
ータ入出力ピンｅｘ. ＤＱのそれぞれに対応して設けて
もよい。

【０１９７】なお、外部制御信号は、／ＲＡＳ、／ＣＡ
Ｓに限らず、／ＭＣＬＫ、／ＯＰであってもよい。

【０１９８】

【発明の効果】以上のように、請求項１に係る半導体記
憶装置によれば、１つのデータ入出力ピンからの入力に
基づき、複数のデータ入出力ピンに対応するデータパタ
ーンを生成することができるので、テスト装置による制
限を抑えて、テスト効率を向上させることができる。

【０１９９】さらに、請求項２に係る半導体記憶装置は
請求項１に係る半導体記憶装置であって、生成した複数
の信号をさらに反転し、生成した複数の信号またはこれ
を反転した複数の信号をメモリセルに書込むことができ
るため、任意のデータパターンを用いてメモリセルの動
作テストを行なうことが可能となる。

【０２００】さらに、請求項３に係る半導体記憶装置に
よれば、１つのデータ入出力ピンからの入力に基づき任
意のデータパターンを生成、保持してメモリセルに書込
むと同時に、保持データまたはこれを反転したデータと
読出データとを比較して、比較結果をいずれかのデータ
入出力ピンから出力することが可能となる。これによ
り、多様なデータパターンでテストを行なうとともに、
多様なパターンでテスト結果を出力することが可能とな
る。

【０２０１】また、請求項４に係る半導体記憶装置は請
求項３に係る半導体記憶装置であって、比較結果を１つ
のデータ入出力ピンからシリアルに出力することが可能
となる。

【０２０２】また、請求項５に係る半導体記憶装置は請
求項３に係る半導体記憶装置であって、比較結果を複数
のデータ入出力ピンから出力することが可能となる。

【０２０３】また、請求項６に係る半導体記憶装置は請
求項３に係る半導体記憶装置であって、比較結果を１つ
のデータ入出力ピンから１つの信号で出力することが可
能となる。

【図面の簡単な説明】

【図１】本発明の実施の形態１における半導体記憶装
置１０００の基本構成を示す概略ブロック図である。

【図２】テストモード検出回路２の動作を説明するた
めのタイミングチャートである。

【図３】実施の形態１における制御信号発生回路１の
動作を説明するためのタイミングチャートである。

【図４】図３に示す制御信号発生回路１の具体的構成
の一例を示す回路図である。

【図５】本発明の実施の形態１における半導体記憶装
置１０００の入出力回路５における入力部１６の具体的
構成の一例を示す回路図である。

【図６】本発明の実施の形態１における入力データユ
ニット８の基本構成の一例を示す概略ブロック図であ
る。

【図７】図６に示す反転制御部２０の具体的構成の一
例を示す回路図である。

【図８】図６に示す入力データ発生部２２の基本構成
の一例を示す回路図である。

【図９】図８に示すデータレジスタＲＤ２の具体的構
成の一例を示す回路図である。

【図１０】本発明の実施の形態１における入力制御回
路６の基本構成を示す回路図である。

【図１１】本発明の実施の形態２における半導体記憶
装置２０００の基本構成を示す概略ブロック図である。

【図１２】本発明の実施の形態２における比較ユニッ
ト１１の基本構成の一例を示す回路図である。

【図１３】図１２に示すコンパレータＣ１の具体的構
成の一例を示す回路図である。

【図１４】本発明の実施の形態２における出力データ
ユニット１２の基本構成の一例を示す回路図である。

【図１５】図１４に示す論理演算器２８の基本構成の
一例を示す回路図である。

【図１６】従来の半導体記憶装置５０００の主要部の
構成を示す概略ブロック図である。

【図１７】テストモード検出回路５０４の動作を説明
するためのタイミングチャートである。

【図１８】従来の半導体記憶装置５０００における出
力制御回路５１０の基本構成の一例を示す概略ブロック
図である。

【図１９】図１８に示す出力バッファの具体的構成の
一例を示す回路図である。

【図２０】図１８に示すＩ／Ｏ縮退回路５１４の具体
的構成の一例を示す回路図である。

【図２１】セレクタＳの基本構成を示す回路図であ
る。

【図２２】出力最終段５４０の具体的構成の一例を示
す回路図である。

【図２３】他のＩ／Ｏ縮退回路の具体的構成の一例を
示す回路図である。

【符号の説明】

１制御信号発生回路、２テストモード検出回路、
３, ２９入出力ブロック、４, １０テストモード制
御ブロック、５入出力回路、６入力制御回路、７,
２７出力制御回路、８入力データユニット、１１
比較ユニット、１２出力データユニット、１６入力
部、１８データ保持部、２０反転制御部、２２入
力データ発生部、２４比較演算部、２６出力データ
発生部、２８論理演算器、６００メモリセルアレ
イ、１０００〜３０００半導体記憶装置。

Claims

【特許請求の範囲】

【請求項１】複数のデータ入出力ピンを備える半導体
記憶装置であって、複数のメモリセルを備えるメモリセルアレイと、外部信号に基づき、特定の動作モードが指定されたこと
を検出し、前記特定の動作モードに対応する制御信号を
出力する制御信号発生手段と、前記制御信号に応答して、前記複数のデータ入出力ピン
のうちのいずれか１つを介して入力された信号に基づ
き、前記複数のデータ入出力ピンのそれぞれに対応する
複数の信号を生成する生成手段と、前記生成手段で生成される前記複数の信号を、指定され
たアドレスに対応するいずれかの前記メモリセルに書込
む書込手段とを備える、半導体記憶装置。
【請求項２】前記生成手段は、前記制御信号と外部から受ける指定信号とに応答して、
前記生成した複数の信号を反転する反転手段をさらに備
え、前記書込手段は、前記生成手段から受ける前記生成され
た複数の信号または前記反転された前記複数の信号を前
記メモリセルに書込む、請求項１記載の半導体記憶装
置。
【請求項３】複数のデータ入出力ピンを備える半導体
記憶装置であって、複数のメモリセルを備えるメモリセルアレイと、外部信号に基づき、特定の動作モードが指定されたこと
を検出し、前記特定の動作モードに対応する制御信号を
出力する制御信号発生手段と、前記制御信号に応答して、前記複数のデータ入出力ピン
のうちのいずれか１つを介して入力された信号に基づ
き、前記複数のデータ入出力ピンのそれぞれに対応する
複数の信号を生成して保持する保持手段と、前記保持手段で保持される前記複数の信号または前記保
持手段で保持される前記複数の信号を反転した複数の信
号を、指定されたアドレスに対応するいずれかの前記メ
モリセルに書込む書込手段と、指定されたアドレスに対応する前記メモリセルに記憶さ
れた複数の信号を読出す読出手段と、前記制御信号に応じて、前記読出手段により前記読出さ
れた複数の信号と前記保持手段により前記保持される複
数の信号または前記保持手段により前記保持される複数
の信号を反転した複数の信号との一致／不一致をそれぞ
れ比較する比較手段と、外部制御信号と前記制御信号とに応答して、前記比較手
段の結果を外部に出力する出力手段とを備える、半導体
記憶装置。
【請求項４】前記出力手段は、前記外部制御信号と前記制御信号とに応答して、前記比
較手段における比較結果を、前記複数のデータ入出力ピ
ンのうちの１つを介してシリアルに出力する、請求項３
記載の半導体記憶装置。
【請求項５】前記出力手段は、前記外部制御信号と前記制御信号とに応答して、前記比
較手段における比較結果を、前記複数のデータ入出力ピ
ンからそれぞれ出力する、請求項３記載の半導体記憶装
置。
【請求項６】前記出力手段は、前記外部制御信号と前記制御信号とに応答して、前記比
較手段における比較結果が全て一致した場合には第１の
論理レベルの信号を、それ以外の場合には第１の論理レ
ベルと異なる第２の論理レベルの信号を前記複数のデー
タ入出力ピンのうちの１つを介して出力する、請求項３
記載の半導体記憶装置。