KR100408684B1 - 스페셜 테스트 모드를 구현하는 회로 및 이를 이용하는반도체 메모리 장치 - Google Patents

스페셜 테스트 모드를 구현하는 회로 및 이를 이용하는반도체 메모리 장치 Download PDF

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Abstract

외부 핀으로부터 제어신호를 입력받아 한번에 여러 모드의 스페셜 테스트를 수행할 수 있는 스페셜 테스트 모드 구현회로 및 이를 이용한 반도체 메모리 장치가 제공된다. 본 발명에 의한 스페셜 테스트 모드 구현회로는 어드레스 버퍼와 스페셜 테스트 모드 발생기를 구비하고 있다. 어드레스 버퍼는 스페셜 테스트 모드 세팅신호의 입력에 따라 스페셜 테스트 모드의 특정을 위한 어드레스를 출력한다. 스페셜 테스트 모드 발생기는 제1 외부 제어신호의 입력에 따라 활성화되며, 제2 외부 제어신호의 입력에 따라 스페셜 테스트 모드 세팅신호를 생성하여 어드레스 버퍼로 제공하므로써 어드레스 버퍼로부터 출력된 어드레스를 디코딩하여 스페셜 테스트 모드 특정신호를 출력한다.

Description

스페셜 테스트 모드를 구현하는 회로 및 이를 이용하는 반도체 메모리 장치{A CIRCUIT FOR IMPLEMENTING SPECIAL TEST MODE AND A SEMICONDUCTOR MEMORY DEVICE USING THIS CIRCUIT}
본 발명은 스페셜 테스트 모드를 구현하는 회로 및 이를 이용한 반도체 메모리 장치에 관한 것으로서, 외부 핀으로부터 제어신호를 입력받아 한번에 여러 모드의 스페셜 테스트를 수행할 수 있는 스페셜 테스트 모드 구현회로 및 이를 이용한 반도체 메모리 장치에 관한 것이다.
먼저 스페셜 테스트 모드(special test mode : 이하, "STM"이라고 함)란 반도체 메모리 장치를 제조할 때 반도체 메모리 장치의 결함 여부에 대한 테스트 시간을 줄이면서, 정규 동작(normal operation)과는 별도로 시스템 설계자가 원하는 테스트를 해보기 위해 수행되어지는 테스트를 말한다. 이에는 내부 강압 전압의 타겟 전압을 낮추거나 올려 본다든지, 아니면 예비 워드라인을 따로 테스트하는 등이 있다.
도 1의 블록도에 도시되어 있는 바와 같이 종래에 스페셜 테스트 모드를 구현하는 장치는 고전압 검출기(101)와 STM 발생기(103)와 어드레스 버퍼(105)를 구비하고 있다. 고전압 검출기(101)는 외부로부터 칩 선택 신호(CS2)를 입력받아 칩 선택 신호(CS2)가 소정 레벨, 통상 5V 내지 6V 정도가 되면 이를 검출하여 제어신호(CS2HV)를 생성한다. 제어신호(CS2HV)를 입력받은 STM 발생기(103)는 어드레스 버퍼(105)로부터 스페셜 테스트 모드를 특정하는 어드레스(ADDN)를 입력받고, 이를 디코딩하여 스페셜 테스트 모드를 특정하는 신호(STMN)를 출력한다. 이 STM 특정 신호(STMN)에 의해 스페셜 테스트 모드가 선택된다.
그러나 이러한 종래의 방법에서는 칩 선택 신호(CS2)를 고전압으로 인가할 때에만 원하는 스페셜 테스트의 어드레스를 받아서 스페셜 테스트로 들어갈 수 있다. 따라서 한번의 스페셜 테스트 모드 진입으로 하나의 스페셜 테스트만이 가능하였으며, 여러 개의 스페셜 테스트를 수행하는 것이 불가능하다는 문제점이 있었다.
따라서 본 발명은 한번에 여러 가지의 스페셜 테스트를 구현할 수 있는 장치 및 이를 이용한 반도체 기억 장치를 제공하는 것을 일 목적으로 한다.
또한 본 발명은 적절한 명령어가 없어서 스페셜 테스트 모드의 구현이 힘든 모든 반도체 기억 장치에 대해서도 적용할 수 있는 스페셜 테스트 모드 구현회로를 제공하는 것을 다른 목적으로 한다.
또한 본 발명은 스페셜 테스트 모드를 수행하는 경우에 소요되는 시간을 단축하므로써 테스트 비용을 절감할 수 있는 스페셜 테스트 모드 구현회로를 제공하는 것을 또 다른 목적으로 한다.
도 1은 종래의 스페셜 테스트 모드 구현회로의 블록도.
도 2는 본 발명에 의한 스페셜 테스트 모드 구현회로의 블록도.
도 3은 본 발명에 의한 고전압 검출부의 회로도.
도 4는 본 발명에 의한 제어신호 버퍼부의 회로도.
도 5는 본 발명에 의한 스페셜 테스트 모드 발생기의 회로도.
도 6은 본 발명에 의한 어드레스 버퍼의 회로도.
도 7은 본 발명에 의한 버퍼 인에이블 신호 생성부의 회로도.
도 8은 본 발명에 의한 스페셜 테스트 모드 제어부의 회로도.
도 9는 본 발명에 의한 스페셜 테스트 모드 검출부의 회로도.
도 10은 본 발명에 의한 어드레스 디코딩부의 회로도.
도 11은 본 발명에 의한 스페셜 테스트 모드 특정신호 발생부의 회로도.
도 12는 본 발명에 의한 스페셜 테스트 모드 구현회로에서의 신호 파형도.
[도면의 참조부호에 대한 설명]
CS2 : 칩 선택 신호 CS2HV : 제1 외부 제어신호
ADDN : 어드레스 신호 STMN : STM 특정신호
DNU : 외부 제어신호 DNUI : 제2 외부 제어신호
SMT_SET : STM 세팅신호 BUF_EN : 버퍼 인에이블 신호
STM_REG : 모드 발생 제어신호 STMS : 모드 진입신호
ADD_DEC : 어드레스 디코딩부 출력신호
VREF : 기준전압 D1, D2 : 지연회로
전술한 바와 같은 목적을 달성하기 위하여 본 발명은 스페셜 테스트 모드를 구현하는 회로에 있어서, 스페셜 테스트 모드 세팅신호의 입력에 따라 스페셜 테스트 모드의 특정을 위한 어드레스를 출력하는 어드레스 버퍼와, 제1 외부 제어신호의 입력에 따라 활성화되며, 제2 외부 제어신호의 입력에 따라 상기 스페셜 테스트 모드 세팅신호를 생성하여 상기 어드레스 버퍼로 제공하므로써 상기 어드레스 버퍼로부터 출력된 어드레스를 디코딩하여 스페셜 테스트 모드 특정신호를 출력하는 스페셜 테스트 모드 발생기를 구비한 것을 특징으로 한다.
상기 스페셜 테스트 모드 발생기는 상기 제1 및 제2 외부 제어신호의 입력에 따라 상기 스페셜 테스트 모드 세팅신호를 출력하는 버퍼 인에이블 신호 생성부와, 상기 제1 및 제2 외부 제어신호의 입력에 따라 모드 발생 제어신호를 출력하는 스페셜 테스트 모드 제어부와, 상기 제1 외부 제어신호와 상기 모드 발생 제어신호의 입력에 따라 모드 진입신호를 출력하는 스페셜 테스트 모드 검출부와, 상기 어드레스 버퍼로부터 출력된 어드레스를 디코딩하는 어드레스 디코딩부와, 상기 모드 진입신호의 입력에 따라 활성화되며, 상기 모드 발생 제어신호의 입력에 따라 상기 어드레스 디코딩부의 출력에 해당하는 스페셜 테스트 모드 특정 신호를 출력하는 스페셜 테스트 모드 특정신호 발생부를 포함한 것을 특징으로 한다.
상기 버퍼 인에이블 신호 생성부는 상기 어드레스 버퍼를 인에이블시키는 버퍼 인에이블 신호를 더 생성하며, 상기 어드레스 버퍼는 상기 버퍼 인에이블 신호의 입력에 따라 인에이블되며, 상기 스페셜 테스트 모드 세팅 신호의 입력에 따라스페셜 테스트 모드의 특정을 위한 어드레스를 상기 어드레스 디코딩부로 출력한다. 상기 스페셜 테스트 모드 세팅신호의 펄스 폭은 상기 모드 발생 제어신호의 펄스 폭보다 넓은 것이 바람직하다. 외부 칩 선택 신호를 입력받아 소정 레벨 이상을 검출하는 고전압 검출부를 더 포함하는 것이 바람직하며, 상기 제1 외부 제어신호는 상기 고전압 검출부의 출력신호이다. 상기 제1 외부 제어신호의 입력에 따라 활성화되며, 외부 핀으로부터 입력되는 제어신호를 입력받아 상기 스페셜 테스트 모드 구현회로를 내부적으로 제어하기 위한 상기 제2 외부 제어신호를 생성하는 제어신호 버퍼부를 더 포함하는 것이 바람직하다.
전술한 바와 같은 특징을 갖는 본 발명에 의하면, 단지 스페셜 테스트 모드 진입을 위한 제어신호 뿐만 아니라, 새로운 어드레스의 입력을 가능하게 하기 위한 다른 제어신호를 외부의 다른 핀(pin) 또는 패드(pad)를 이용하여 입력받는다. 따라서 스페셜 테스트 모드의 특정을 위한 어드레스를 순차적으로 입력받는 것이 가능하여져서 스페셜 테스트 모드에 한번 진입하고서도 여러 모드의 스페셜 테스트를 수행할 수 있게 된다. 또한 본 발명에 의하면 적절한 명령어가 없어서 스페셜 테스트 모드의 구현이 힘든 모든 반도체 기억 장치에 대해서도 스페셜 테스트 모드를 실행할 수 있다. 또한 본 발명에 의하면 스페셜 테스트 모드의 수행을 위해 소요되는 시간을 단축하므로써 테스트 비용을 절감할 수 있는 이점이 있다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 상세히 설명한다.
먼저, 도 2는 본 발명에 의한 스페셜 테스트 모드 구현회로의 블록도이다. 도 2에 도시되어 있는 바와 같이, 스페셜 테스트 모드 발생기(special test modegenerator : 205)와 어드레스 버퍼(address buffer : 207)를 구비하고 있다. 또한 고전압 검출기(high voltage DETector : 201)와 제어신호 버퍼부(conrol signal buffer : 203)를 더 구비하고 있다. 도 2에서 CS2는 칩 선택 신호를, CS2HV는 제1 외부 제어신호를, DNU는 외부 제어신호를, DNUI는 제2 외부 제어신호를, ADDN는 어드레스 신호를, SMT_SET는 STM 세팅신호를, BUF_EN는 버퍼 인에이블 신호를, STMN는 STM 특정신호를 각각 가리킨다.
어드레스 버퍼(207)는 버퍼 인에이블 신호(BUF_EN)의 입력에 의해 활성화되며, 스페셜 테스트 모드 세팅신호(SMT_SET)의 입력에 따라 스페셜 테스트 모드의 특정을 위한 어드레스(ADDN)를 외부로부터 입력받아 STM 발생기(205)로 제공한다. STM 발생기(205)는 제1 외부 제어신호(CS2HV)의 입력에 따라 활성화되며, 제2 외부 제어신호(DNUI)의 입력에 따라 스페셜 테스트 모드 세팅신호(SMT_SET)를 생성하여 어드레스 버퍼(207)로 제공하고, 어드레스 버퍼(207)로부터 출력된 어드레스(ADDN)를 디코딩하여 스페셜 테스트 모드 특정신호(STMN)를 출력한다. 고전압 검출부(201)는 외부로부터 제공되는 칩 선택 신호(CS2)를 입력받아서, 이 칩 선택 신호(CS2)가 소정 레벨(통상 5V 내지 6V) 이상이 되면 STM 발생기(205)를 인에이블시키는 제1 외부 제어신호(CS2HV)를 출력한다. 제어신호 버퍼부(203)는 제1 외부 제어신호(CS2HV)의 입력에 따라 활성화되며, 외부 핀으로부터 입력되는 제어신호(DNU)를 입력받아 본 발명에 의한 스페셜 테스트 모드 구현회로를 내부적으로 제어하는 제2 외부 제어신호(DNUI)를 생성한다.
칩 선택 신호(CS2)를 5V 내지 6V 정도로 올리면, 고전압 검출기(201)는 출력신호(CS2HV)로서 "H"를 출력하여 제어신호 버퍼(203)를 동작하게 만들고, 제어신호 버퍼(203)는 출력으로서 DNUI 신호를 출력한다. CS2HV 신호와 DNUI 신호를 입력받은 스페셜 테스트 모드 발생기(205)는 어드레스 버퍼(207)를 제어하는 BUF_EN 신호와 SMT_SET 신호를 출력하며, 이 신호를 받은 어드레스 버퍼(207)는 스페셜 테스트 모드를 구분하기 위한 어드레스를 받아 들인다. 이 어드레스(ADDN)는 다시 스페셜 테스트 모드 발생기(205)로 입력되며, CS2HV 신호와 DNUI 신호에 의해 스페셜 테스트 모드 번호를 특정하는 STMN 신호를 만들어 낸다. 제어신호 버퍼(203)를 계속 동작시키면서 어드레스를 주면 스페셜 테스트 모드로 한번 진입함으로써 여러 개의 스페셜 테스트를 수행할 수 있다.
도 3은 본 발명에 의한 고전압 검출부의 회로도이다. 도 3에 도시되어 있는 바와 같이, 회로는 3개의 N형 MOS 트랜지스터(M1, M2, M3)로 만들어진 다이오드가 직렬로 연결되어 있고, 여기에 기준전압(VREF)으로 제어되는 P형 MOS 트랜지스터(M4)와 N형 MOS 트랜지스터(M5, M6)가 직렬로 연결되어 있다. P형 MOS 트랜지스터(M4)와 N형 MOS 트랜지스터(M5)의 출력(DET)는 인버터(INV1)의 입력으로 들어가서 최종 출력(CS2HV)를 만들어 낸다. 입력 신호(CS2)는 패드에서 직접 오는 신호이다. VREF는 기준전압이다. VREF이 연결되는 N형 MOS 트랜지스터(M5, M6)는 일정한 전류를 빼는 전류 싱크(current sink)의 역할을 한다. 또한 고전압 검출기(201)의 기준전압의 역할도 병행한다. 노드(N32)는 (CS2 - 3Vt) 정도의 레벨을 갖는다. 노드(N32) 레벨이 (VREF + Vt)보다 낮으면 P형 MOS 트랜지스터(M4)는 오프되어 노드(DET)는 전류 싱크에 의해서 "L"의 값을 갖는다. 따라서 CS2의 레벨이 (VREF + 4Vt) 정도가 되면 노드(N32)가 (VREF + Vt)가 되어서 P형 MOS 트랜지스터(M4)는 온이 되어서 노드(DET)는 (VREF + Vt)가 되나, 전류 싱크가 있어서 이것보다는 약간 낮은 값을 갖게 된다. CS2를 (VREF + 4Vt)보다 좀 더 높이면 노드(DET) 레벨도 (VREF + Vt)보다 높게 되어 인버터를 동작시킬 수 있는 레벨이 된다. 이로 인해서 고전압 검출기(201)의 출력(CS2HV)은 "L"에서 "H"로 바뀌게 된다. 보통 CS2를 5V 내지 6V 정도로 인가한다. 그리고 CS2를 고전압에서 저전압으로 내리게 되면 P형 MOS 트랜지스터(M4)가 오프되고, 전류 싱크(M5, M6)에 의해서 노드(DET)가 "L"로 된다. 이로 인해서 CS2HV 역시 "L"가 된다.
도 4는 본 발명에 의한 제어신호 버퍼부의 회로도이다. DNU 핀은 실제로 사용은 하지 않으나, NC 핀과 같이 패키지에 핀으로 존재한다. 즉, 본 발명은 사용하지 않고 남아 있는 핀을 이용하여 새로운 제어신호를 제공받는 것이다. 제어신호 버퍼(203)는 고전압 검출기(201)의 출력(CS2HV)이 "H"가 되어야 비로서 동작을 하게 된다. 스페셜 테스트 모드로 들어갈 수 있는 상황이 되어야만 동작을 하는 것이다. 즉 평상시에는 전혀 동작을 하지 않고, CS2가 5V 정도의 고전압이 되어야만 인에이블된다. 여기에서 제어신호 버퍼(203)는 NAND형 버퍼로 구성되어 있다. 그러나 NAND형이 아니라, 어떤 형태의 버퍼든지 상관이 없으며, CS2HV로 조절되면 되는 것이다. 제어신호 버퍼(203)의 출력(DNUI)은 DNU 핀으로 입력된 신호의 반전된 신호로서 도 2에 도시되어 있는 바와 같이 스페셜 테스트 모드 발생기(205)의 제어신호로 사용된다.
도 5는 본 발명에 의한 스페셜 테스트 모드 발생기의 회로도이다. 도 5에 도시되어 있는 바와 같이, 본 발명에 의한 스페셜 테스트 모드 발생기(205)는 버퍼 인에이블 신호 생성부(501)와 스페셜 테스트 모드 제어부(503)와 스페셜 테스트 모드 검출부(505)와 어드레스 디코더(507)와 스페셜 테스트 모드 특정신호 발생부(509)를 구비하고 있다. 도 5에서 SMT_SET는 스페셜 테스트 모드 세팅 신호이며, STM_REG는 모드 발생 제어신호이고, STMS는 모드 진입 신호이고, STMN은 스페셜 테스트 모드 특정 신호이다.
버퍼 인에이블 신호 생성부(501)는 제1 외부 제어신호(CS2HV) 및 제2 외부 제어신호(DNUI)의 입력에 따라 스페셜 테스트 모드 세팅신호(SMT_SET)와 버퍼 인에이블 신호(BUF_EN)를 생성하여 어드레스 버퍼(207)로 제공한다. 버퍼 인에이블 신호(BUF_EN)는 어드레스 버퍼(207)를 인에이블시키며, 스페셜 테스트 모드 세팅신호(SMT_SET)는 어드레스 버퍼(207)에 현재 모드가 스페셜 테스트 모드임을 알려 줌으로써 스페셜 테스트 모드를 특정하는 어드레스를 입력받도록 한다. 스페셜 테스트 모드 제어부(503)는 제1 외부 제어신호(CS2HV) 및 제2 외부 제어신호(DNUI)의 입력에 따라 모드 발생 제어신호(STM_REG)를 생성하여 스페셜 테스트 모드 검출부(505)와 스페셜 테스트 모드 특정신호 발생부(509)로 제공한다. 스페셜 테스트 모드 검출부(505)는 제1 외부 제어신호(CS2HV)와 모드 발생 제어신호(STM_REG)의 입력에 따라 모드 진입신호(STMS)를 생성하여 스페셜 테스트 모드 특정신호 발생부(509)로 제공한다. 어드레스 디코더(507)는 어드레스 버퍼(207)로부터 출력된 어드레스(ADDN)를 디코딩하여 스페셜 테스트 모드 특정신호 발생부(509)로 제공한다. 스페셜 테스트 모드 특정신호 발생부(509)는 모드 진입신호(STMS)의 입력에 따라 활성화되며, 모드 발생 제어신호(STM_REG)의 입력에 따라 어드레스 디코더(507)의 출력에 해당하는 스페셜 테스트 모드 특정 신호(STMN)를 출력한다.
도 6은 본 발명에 의한 어드레스 버퍼의 회로도이다. 전술한 바와 같이 버퍼 인에이블 신호(BUF_EN)에 의해서 버퍼가 인에이블된다. 그리고 SMT_SET이 "L"인 경우는 ADD_STB 신호에 의해서 스트로브(strobe)된 어드레스를 내보내게 된다. 이는 어드레스 천이 검출회로가 외부 어드레스가 바뀔 때마다 동작을 하면 비효율적이므로, 스트로브를 달아서 스트로브할 때만 동작시키기 위해서이다. 정규 모드의 동작인 경우에 위와 같이 동작을 한다. SMT_SET이 "H"인 경우는 스페셜 테스트 모드를 세팅할 때만 쓰이므로 외부 어드레스를 직접 받아들이도록 한 것이다. SMT_SET과 BUF_EN은 스페셜 테스트 모드를 세팅할 때는 동시에 인에이블된다.
도 7 내지 도 11를 참조하여 스페셜 테스트 모드 발생기를 구성하는 각 구성요소에 대해 상세히 설명한다. 먼저 도 7은 본 발명에 의한 버퍼 인에이블 신호 생성부의 회로도이다. 그 출력 신호 중 BUF_EN은 어드레스 버퍼(207)를 인에이블 또는 디스에이블시키며, SMT_SET는 특정 어드레스 신호만을 제어한다. 이는 각각의 스페셜 테스트 모드로 들어가기 위해서는 어드레스를 디코딩하여 각각의 번호를 부여하게 되기 때문이다. 만약 어드레스 2번 내지 5번을 디코딩하여 0번부터 15번까지 각각의 스페셜 테스트 모드를 정의하면, SMT_SET 신호는 어드레스 2번 내지 5번까지만 제어하면 된다. CS2HV 신호와 DNUI 신호의 NAND 출력을 노드(N71)이라고 하면, 정규 모드시에는 CS2HV가 "L"로 있어서 DNUI는 "L", 절점(N71)은 "H", 출력SMT_SET는 "L"가 된다. BUF_EN 신호는 CS1B 신호와 절점(N72)중 어느 하나만 "L"이 되면 동작한다. CS1B 신호는 외부 제어 패드의 입력이 버퍼를 지난 신호이다. 내부 동작에서 칩 선택의 신호로 쓰이나, 본 발명과는 관련이 없다. CS2HV 신호가 "H"가 되면, DNUI 신호는 DNU 핀으로 입력되는 신호에 의해서 바뀌게 된다. DNU 핀으로 입력되는 신호가 "L"이면 DNUI 신호는 "H", 따라서 노드(N71)은 "L"가 되어 지연단(D1)과 상관없이 노드(N72)도 "L"가 되어서 SMT_SET와 BUF_EN는 각각 "H"가 된다. DNU 핀으로 입력되는 신호가 "H"면 DNUI는 "L", 절점(N71)은 "H"가 되어서 지연단(D1)의 출력이 이전에 "L"이고, 지연 후에 "H"로 바뀌므로, 노드(N72)도 지연단(D1) 이후에 "H"로 바뀌게 된다. 그리고 SMT_SET는 DNU 신호가 "L"에서 "H"로 갈 때만 지연이 되도록 구현하였다. 이는 다음에 나오는 STM_REG와 같이 타이밍을 맞추기 위해서이다.
도 8은 본 발명에 의한 스페셜 테스트 모드 제어부의 회로도이다. 스페셜 테스트 모드 제어회로(503)도 도 7에 도시된 버퍼 인에이블 신호 생성 회로(501)와 동일하게 CS2HV와 DNUI를 입력으로 받아 들인다. STM_REG는 DNU 신호가 "L"에서 "H"로 토글할 때에만 펄스를 만들어낸다. DNU 신호가 "H"에서 "L"로, DNUI가 "L"에서 "H"로 변하는 경우는 노드(N81)이 "H"에서 "L"로 바뀌며, 지연단(D2)의 출력은 지연 후에 "H"로 되나, 노드(N81)이 먼저 "L"가 되어 STM_REG는 "L"이다. 그리고 DNU 신호가 "L"에서 "H"로, DNUI가 "H"에서 "L"로 바뀐다. 이때 지연단(D2)의 출력은 "H"인 상태이므로 STM_REG는 지연단(D2) 만큼의 펄스를 만들어낸다. 이 펄스 동안 SMT_SET에 의해서 나온 어드레스를 디코딩한 값을 가지고 원하는 스페셜 테스트모드로 진입을 하게 된다. 만약에 도 7의 지연단(D1)이 도 8의 지연단(D2)보다 작은 지연을 갖으면 원치 않는 어드레스가 디코딩되어서 엉뚱한 스페셜 테스트 모드로 진입을 하게 될 수도 있다. 따라서 도 7의 지연단(D1)이 도 8의 지연단(D2)보다 지연시간이 길어야 한다.
도 9는 본 발명에 의한 스페셜 테스트 모드 검출부(505)의 회로도이다. STM_REG에 의해서 STMS가 인에이블된다. STMS가 "H"일 때 스페셜 테스트로 들어갔다는 것을 의미한다. CS2HV에 의해서 프리챠지가 된다. CS2HV가 "L"로 되면 스페셜 테스트에서 빠져 나오므로 STMS도 역시 "L"로 된다.
도 10은 본 발명에 의한 어드레스 디코더(507)의 회로도이다. 어드레스 버퍼(207)의 출력을 디코딩하는 곳이다. 도 10에는 2개의 어드레스(ADDI, ADDJ)를 사용하여 4가지의 디코딩 출력(ADD_DEC<0:3>)이 나오는 경우가 도시되어 있다.
도 11은 본 발명에 의한 스페셜 테스트 모드 특정신호 발생부(509)의 회로도이다. 전술한 신호 STMS, STM_REG, ADD_DEC_N에 의해서 각각의 스페셜 테스트 모드를 인에이블하는 곳으로서, 최종 출력단이다. STMS에 의해서 프리챠지하고 있는 것을 "L"에서 "H"로 만들어 주고, STM_REG의 "H" 펄스에 의해서 어드레스 디코딩되어 나온 값 중 "H"인 곳의 STMN이 "H"로 인에이블된다. STMS가 "H"에서 "L"로 바뀌면 모든 STMN이 "L"로 프리챠지된다. 이것의 개수는 어드레스 디코딩된 개수보다 작거나 같아야 한다. 실제적으로 사용하고자 하는 모드의 개수 만큼 어드레스 디코딩 어드레스수와 STM_REG의 개수가 결정된다. DNU 신호를 토글하면서 원하는 모드의 어드레스를 인가하면 동시에 여러 가지 테스트를 할 수 있게 된다.
도 12는 본 발명에 의한 스페셜 테스트 모드 구현회로에서의 신호 파형도이다. 도 12에 도시되어 있는 바와 같이, 칩 선택 신호(CS2)가 고전압이 되면 CS2HV 신호는 "H"를 출력하게 된다. 이 상태에서 DNU 신호가 "H"에서 "L"로 바뀌면 BUF_EN 신호는 "L"에서 "H"로, STM_SET 신호는 "H"에서 "L"로 바뀐다. 이 STM_SET 신호와 BUF_EN 신호에 의해 어드레스 버퍼(207)는 인에이블되어 스페셜 테스트 모드를 특정하는 ADDN 신호를 입력받는다. DNU 신호가 "L"에서 "H"로 바뀌면 도 7과 관련하여 이미 언급한 바와 같이 지연 D1를 갖으면서 STM_SET는 "L"에서 "H"로, BUF_EN는 "H"에서 "L"로 바뀐다. 한편 DNU 신호가 "L"에서 "H"로 바뀌면 도 8과 관련하여 이미 언급한 바와 같이 STM_REG 신호는 D2 폭을 갖는 펄스신호로 생성된다. STM_REG가 "H"에서 "L"로 바뀌는 시점에서 STMS 신호가 "L"에서 "H"로 바뀌므로써 스페셜 테스트 모드에 진입했음을 표시한다.
STM_REG 신호가 "L"에서 "H"로 바뀐 시점부터 어드레스 디코더(507)에 의해 디코딩된 결과를 이용하여 스페셜 테스트 모드를 특정하는 신호가 스페셜 테스트 모드 특정신호 발생부(509)에서 생성되기 시작한다. 따라서 STM_REG가 "H" 레벨을 갖는 동안에는 어드레스 버퍼(207)를 통해 입력되는 어드레스(ADDN)가 변경되지 않아야 한다. 따라서 어드레스 버퍼(207)의 인에이블을 제어하는 STM_SET와 BUF_EN 신호는 STM_REG가 "H"에서 "L"로 바뀌기 전에 레벨이 변경이 되어서는 안된다. 따라서 전술한 바와 같이 D1은 D2보다 긴 지연시간이어야 한다.
지금까지 본 발명을 구체화하는 실시예에 대해 기술하였다. 이러한 실시예는 단지 본 발명에 대한 이해를 분명하게 하기 위한 것일 뿐, 본 발명의 권리범위를한정하려는 것은 아니다. 따라서 당업자들은 실시예와 관련되어 기재된 구성에 대해서 다양한 변형이나 변경이 본 발명의 권리범위 안에서 가능함을 주목하여야 한다. 본 발명의 권리범위는 원칙적으로 후술하는 특허청구범위에 의하여 정하여진다.
전술한 바와 같은 본 발명에 의하면 적절한 명령어가 없어서 스페셜 테스트 모드의 구현이 힘든 모든 반도체 기억 장치에서도 스페셜 테스트를 용이하게 실행할 수 있다. 결과적으로 이러한 스페셜 테스트를 통하여 보다 더 신뢰성이 높은 반도체 기억 장치를 만들어낼 수 있다. 또한 스페셜 테스트를 위해 소요되는 시간을 단축하므로써 비용을 절감할 수 있는 이점이 있다.

Claims (8)

  1. 스페셜 테스트 모드를 구현하는 회로에 있어서,
    스페셜 테스트 모드 세팅신호의 입력에 따라 스페셜 테스트 모드의 특정을 위한 어드레스를 출력하는 어드레스 버퍼와,
    제1 외부 제어신호의 입력에 따라 활성화되며, 제2 외부 제어신호의 입력에 따라 상기 스페셜 테스트 모드 세팅신호를 생성하여 상기 어드레스 버퍼로 제공하므로써 상기 어드레스 버퍼로부터 출력된 어드레스를 디코딩하여 스페셜 테스트 모드 특정신호를 출력하는 스페셜 테스트 모드 발생기를 구비하며,
    상기 스페셜 테스트 모드 발생기는
    상기 제1 및 제2 외부 제어신호의 입력에 따라 상기 스페셜 테스트 모드 세팅신호를 출력하는 버퍼 인에이블 신호 생성부와,
    상기 제1 및 제2 외부 제어신호의 입력에 따라 모드 발생 제어신호를 출력하는 스페셜 테스트 모드 제어부와,
    상기 제1 외부 제어신호와 상기 모드 발생 제어신호의 입력에 따라 모드 진입신호를 출력하는 스페셜 테스트 모드 검출부와,
    상기 어드레스 버퍼로부터 출력된 어드레스를 디코딩하는 어드레스 디코딩부와,
    상기 모드 진입신호의 입력에 따라 활성화되며, 상기 모드 발생 제어신호의 입력에 따라 상기 어드레스 디코딩부의 출력에 해당하는 스페셜 테스트 모드 특정 신호를 출력하는 스페셜 테스트 모드 특정신호 발생부를
    포함한 것을 특징으로 하는 스페셜 테스트 모드 구현회로.
  2. (삭제)
  3. 제1항에 있어서,
    상기 버퍼 인에이블 신호 생성부는 상기 어드레스 버퍼를 인에이블시키는 버퍼 인에이블 신호를 더 생성하며,
    상기 어드레스 버퍼는 상기 버퍼 인에이블 신호의 입력에 따라 인에이블되며, 상기 스페셜 테스트 모드 세팅 신호의 입력에 따라 스페셜 테스트 모드의 특정을 위한 어드레스를 상기 어드레스 디코딩부로 출력하는 것을 특징으로 하는 스페셜 테스트 모드 구현회로.
  4. 제1항에 있어서,
    상기 스페셜 테스트 모드 세팅신호의 펄스 폭은 상기 모드 발생 제어신호의 펄스 폭보다 넓은 것을 특징으로 하는 스페셜 테스트 모드 구현회로.
  5. 제1항에 있어서,
    외부 칩 선택 신호를 입력받아 소정 레벨 이상을 검출하는 고전압 검출부를더 포함하며,
    상기 제1 외부 제어신호는 상기 고전압 검출부의 출력신호인 것을 특징으로 하는 스페셜 테스트 모드 구현회로.
  6. 제1항에 있어서,
    상기 제1 외부 제어신호의 입력에 따라 활성화되며, 외부 핀으로부터 입력되는 제어신호를 입력받아 상기 스페셜 테스트 모드 구현회로를 내부적으로 제어하기 위한 상기 제2 외부 제어신호를 생성하는 제어신호 버퍼부를 더 포함한 것을 특징으로 하는 스페셜 테스트 모드 구현회로.
  7. (삭제)
  8. (삭제)
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