JP2000207900A - 同期型半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 低速なテスタ装置によりテストすることが可
能なＤＤＲ−ＳＤＲＡＭを提供する。 【解決手段】 ドライバ回路１０９０は、テスト動作モ
ードにおいては、テスト動作モードにおける書込動作が
指定された時点で、ラッチ回路１０７３ａに保持された
書込データに基づいて、書込サイクルごとにレベルが反
転する書込データを選択されたメモリセルに与える。読
出ドライバ回路１０９２では、テスト動作モードにおい
ては、順次読出されるデータの比較結果をリードクロッ
ク信号ＲＣＬＫに応じて、ラッチ回路１０７３ｂに与え
る。データ入力バッファ１０７２ａおよびデータ出力バ
ッファ１０７２ｂは外部クロック信号に同期して動作す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、外部クロック信号に同期して動作する同
期型半導体記憶装置に関する。

【０００２】

【従来の技術】近年のマイクロプロセッサ（以下、ＭＰ
Ｕと称す）の動作速度の向上に伴い、主記憶装置として
用いられるダイナミックランダムアクセスメモリ（以
下、ＤＲＡＭと称す）等の高速アクセスを実現するため
に、クロック信号に同期して動作する同期型ＤＲＡＭ
（シンクロナスＤＲＡＭ：以下、ＳＤＲＡＭと称す）等
が用いられている。

【０００３】このようなＳＤＲＡＭにおいては、一層の
高速動作を可能とするため、メモリセルアレイを互いに
独立可能なバンクに分割した、バンク構成が用いられて
いる。すなわち、各バンクごとに、その動作は、ロウ系
動作およびコラム系動作について独立に制御され、たと
えばこれらのバンクがインターリーブ動作をすることに
より、プリチャージ時間等を抑制して高速動作が実現さ
れている。

【０００４】

【発明が解決しようとする課題】しかしながら、上述の
ようなＳＤＲＡＭにおいては、より一層の高速動作を実
現するために、外部クロック信号の活性化エッジ（たと
えば、“Ｌ”レベルから“Ｈ”レベルへの変化エッジ）
においてデータ出力を行なうだけではなく、不活性化エ
ッジ（たとえば、“Ｈ”レベルから“Ｌ”レベルへの変
化エッジ）にも同期して、データの入出力動作が行なわ
れる、いわゆるダブルデータレートＳＤＲＡＭ（以下、
ＤＤＲ−ＳＤＲＡＭと称す）が実現されている。これに
対して、従来のように、外部クロック信号の活性化エッ
ジのみに同期してデータの入出力動作が行なわれるＳＤ
ＲＡＭをシングルデータレートＳＤＲＡＭ（以下、ＳＤ
Ｒ−ＳＤＲＡＭと称す）と呼ばれる。

【０００５】ところで、以上説明したように、ＳＤＲＡ
Ｍ等の半導体記憶装置の動作速度が高速化するに伴っ
て、その製造工程中あるいは製品出荷前段階における動
作テストには、以下のような問題点が存在している。

【０００６】すなわち、半導体記憶装置自体の動作速度
が向上するのに合わせて、それをテストするためのテス
タ装置の動作速度をも向上させるものとする、きわめて
高価なテスタ装置が必要となり、このことは、試験コス
トの増大をもたらす。言い換えると、製品そのものの製
造コストの増大をもたらしてしまうという問題があっ
た。

【０００７】本発明は、上記のような問題点を解決する
ためになされたものであって、高速動作が可能な同期型
半導体記憶装置に対しても、テスタ側の負担を減少させ
ることが可能で、安価に動作試験を行なうことが可能な
同期型半導体記憶装置を提供することである。

【０００８】

【課題を解決するための手段】請求項１記載の同期型半
導体記憶装置は、外部クロック信号に同期して、アドレ
ス信号と制御信号とを取りこむ同期型半導体記憶装置で
あって、行列状に配置される複数のメモリセルを有する
メモリセルアレイと、第１の動作モードが指定されるの
に応じて、外部クロック信号に同期した第１の内部クロ
ック信号を出力し、第２の動作モードが指定されるのに
応じて、外部クロック信号に同期し、かつ外部クロック
信号よりも周波数の高い第２の内部クロック信号を出力
する内部同期信号発生回路と、外部クロック信号に同期
して、アドレス信号を取りこむアドレス信号入力回路
と、内部同期信号発生回路の出力の各サイクルにおい
て、アドレス信号に基づいて、時系列として順次隣接す
るメモリセルに対応する内部アドレス信号を生成するア
ドレスカウンタ回路と、内部同期信号発生回路の出力に
基づいて動作し、内部アドレス信号に応じてメモリセル
を選択するメモリセル選択回路と、メモリセル選択回路
により選択されたメモリセルに書込みデータを出力する
データ書込み回路とを備え、データ書込み回路は、第２
の動作モードにおいて、所定の書込データに基づいて、
第２の内部クロック信号に同期して、順次反転される内
部書きこみデータを生成する内部データ生成回路と、第
２の動作モードにおいて、内部データ生成回路の出力を
メモリセル選択回路により順次選択されるメモリセルに
出力する駆動回路とを含む。

【０００９】請求項２記載の同期型半導体記憶装置は、
請求項１記載の同期型半導体記憶装置の構成に加えて、
メモリセルアレイは、奇数アドレスに対応する第１のア
ドレス領域と、偶数アドレスに対応する第２のアドレス
領域とを含み、メモリセル選択回路は、内部アドレス信
号に応じて、第１および第２のアドレス領域において同
時に、それぞれ少なくとも１つのメモリセル列を選択
し、データ書込み回路は、外部クロック信号に同期して
動作し、第１の動作モードでは、シリアルに与えられる
少なくとも２つの書込みデータを保持して、パラレルデ
ータに変換し、第２の動作モードでは、与えられる所定
の書込データを保持するデータ入力回路をさらに含み、
駆動回路は、第１の動作モードでは、データ入力回路の
パラレルデータ出力を、第１および第２のアドレス領域
で選択されたメモリセル列にそれぞれ与える。

【００１０】請求項３記載の同期型半導体記憶装置は、
請求項２記載の同期型半導体記憶装置の構成に加えて、
第２の動作モードにおいて、データ書込み回路により第
１および第２のアドレス領域に書込まれたデータを順次
データ対として読出し、データ対の比較結果を出力する
比較回路をさらに備える。

【００１１】請求項４記載の同期型半導体記憶装置は、
外部クロック信号に同期して、アドレス信号と制御信号
とを取りこむ同期型半導体記憶装置であって、行列状に
配置される複数のメモリセルを有するメモリセルアレイ
と、第１の動作モードが指定されるのに応じて、外部ク
ロック信号に同期した第１の内部クロック信号を出力
し、第２の動作モードが指定されるのに応じて、外部ク
ロック信号に同期し、かつ外部クロック信号よりも周波
数の高い第２の内部クロック信号を出力する内部同期信
号発生回路と、外部クロック信号に同期して、アドレス
信号を取りこむアドレス信号入力回路と、内部同期信号
発生回路の出力の各サイクルにおいて、アドレス信号に
基づいて、順次バースト長に相当する個数の内部アドレ
ス信号を生成するアドレスカウンタ回路と、内部同期信
号発生回路の出力に基づいて動作し、内部アドレス信号
に応じてメモリセルを選択するメモリセル選択回路と、
メモリセル選択回路により選択されたメモリセルからの
データを読出すデータ読出回路とを備え、データ読出回
路は、第２の動作モードにおいて、バースト長に対応し
て順次読み出されるデータと期待値との比較を行う比較
回路と、比較回路の比較結果に不一致が生じるまでの内
部アドレスの値をカウントするカウント回路とを含む。

【００１２】請求項５記載の同期型半導体記憶装置は、
請求項４記載の同期型半導体記憶装置の構成に加えて、
アドレスカウンタ回路は、内部同期信号発生回路の出力
の各サイクルにおいて、アドレス信号に基づいて、時系
列として順次隣接するメモリセルに対応する内部アドレ
ス信号を生成し、メモリセル選択回路により選択された
メモリセルに書込みデータを出力するデータ書込み回路
とを備え、データ書込み回路は、第２の動作モードにお
いて、所定の書込データに基づいて、第２の内部クロッ
ク信号に同期して、順次反転される内部書きこみデータ
を生成する内部データ生成回路と、第２の動作モードに
おいて、内部データ生成回路の出力をメモリセル選択回
路により順次選択されるメモリセルに出力する駆動回路
とを含む。

【００１３】請求項６記載の同期型半導体記憶装置は、
請求項５記載の同期型半導体記憶装置の構成に加えて、
メモリセルアレイは、奇数アドレスに対応する第１のア
ドレス領域と、偶数アドレスに対応する第２のアドレス
領域とを含み、メモリセル選択回路は、内部アドレス信
号に応じて、第１および第２のアドレス領域において同
時に、それぞれ少なくとも１つのメモリセル列を選択
し、データ書込み回路は、外部クロック信号に同期して
動作し、第１の動作モードでは、シリアルに与えられる
少なくとも２つの書込みデータを保持して、パラレルデ
ータに変換し、第２の動作モードでは、与えられる所定
の書込データを保持するデータ入力回路をさらに含み、
駆動回路は、第１の動作モードでは、データ入力回路の
パラレルデータ出力を、第１および第２のアドレス領域
で選択されたメモリセル列にそれぞれ与え、比較回路
は、第２の動作モードにおいて、第１および第２のアド
レス領域のうちの一方からの読出データを期待値とし、
第１および第２のアドレス領域のうちの他方からの読出
データとの比較を行う。

【００１４】

【発明の実施の形態】［実施の形態１］図１は、本発明
の実施の形態１の同期型半導体記憶装置１０００の構成
を示す概略ブロック図である。

【００１５】ＳＤＲＡＭ１０００は、外部から与えられ
る相補なクロック信号ｅｘｔ．ＣＬＫおよびｅｘｔ．／
ＣＬＫを受ける外部クロック信号入力端子１００２と、
外部クロック端子１００２に与えられたクロック信号を
バッファ処理するクロック入力バッファ１５０および１
５２と、クロックバッファ１５０および１５２の出力を
受けて、第１の内部クロック信号ｉｎｔ．ＣＬＫ１およ
び第２の内部クロック信号ｉｎｔ．ＣＬＫ２を生成する
内部制御クロック信号生成回路１００８と、外部制御信
号入力端子１０１０を介して与えられる外部制御信号
を、外部クロック信号ｅｘｔ．ＣＬＫに同期して動作す
る入力バッファ１０１２〜１０２０を介して受けるコマ
ンドでコーダ１０２１およびモードデコーダ１０２２と
を備える。

【００１６】内部制御信号入力端子１０１０には、信号
ＣＫＥと、チップセレクト信号／ＣＳと、行アドレスス
トローブ信号／ＲＡＳと、列アドレスストローブ信号／
ＣＡＳと書込制御信号／ＷＥと、データマスク信号ＤＭ
０〜ＤＭ３が与えられる。

【００１７】信号ＣＫＥは、チップへの制御信号の入力
を可能とすることを指示するための信号であり、この信
号が活性化されないと、制御信号の入力が許可されずチ
ップとして動作しない。

【００１８】信号／ＣＳは、コマンド信号が入力されて
いるか否かを識別するための信号であり、この信号が活
性化している状態（“Ｌ”レベル）において、クロック
信号の立上がりのエッジにおいて、他の制御信号のレベ
ルの組合せに応じてコマンドの識別が行なわれる。

【００１９】信号／ＲＡＳは、行系回路の動作を指示す
るための信号であり、信号／ＣＡＳは列系回路の動作の
活性化を指示するための信号である。信号／ＷＥは、書
込動作あるいは読出動作の識別をするための信号であ
る。

【００２０】信号ＤＭ０〜ＤＭ３は、それぞれ対応する
データ入出力端子ＤＱ０〜ＤＱ７、ＤＱ８〜ＤＱ１５、
ＤＱ１６〜ＤＱ２３、ＤＱ２４からＤＱ３１に対するデ
ータ授受のマスク動作を指示する信号である。

【００２１】コマンドデコーダ１０２１は、これら外部
制御信号に応じて、ＳＤＲＡＭ１０００の内部回路の動
作を制御するための内部制御信号を出力する。モードデ
コーダ１０２２は、たとえば内部制御信号として、信号
ＲＯＷＡ、信号ＣＯＬＡ、信号ＡＣＴ、信号ＰＣ、信号
ＲＥＡＤ、信号ＷＲＩＴＥ、信号ＡＰＣおよび信号ＳＲ
を出力する。信号ＲＯＷＡは、ロウ系のアクセスが行な
われることを示す信号であり、信号ＣＯＬＡはコラム系
アクセスが行なわれることを示す信号であり、信号ＡＣ
Ｔはワード線の活性化を指示する信号である。

【００２２】信号ＰＣはプリチャージ動作を指示して、
行系の回路動作の終了を指示する信号である。信号ＲＥ
ＡＤは列系の回路に対して読出動作を指示するための信
号であり、信号ＷＲＩＴＥは列系の回路に対して書込動
作を指示するための信号である。

【００２３】信号ＡＰＣはオートプリチャージ動作を指
示する信号であり、オートプリチャージ動作が指定され
ると、バーストサイクルの終了とともに、プリチャージ
動作が自動的に開始される。信号ＳＲはセルフリフレッ
シュ動作を指示するための信号であり、セルフリフレッ
シュ動作が開始されると、セルフリフレッシュタイマが
動作し、一定時間が経過すると、ワード線を活性化させ
て、リフレッシュ動作を開始する。

【００２４】モードデコーダ１０２２は、後に説明する
ように、たとえば、外部制御信号の組み合わせによりテ
ストモード動作が指定されたか否かの検出を行う。

【００２５】ＳＤＲＡＭ１０００は、さらに、セルフリ
フレッシュモードが信号ＳＲにより指定されると、動作
を開始し、一定時間が経過するとワード線の活性化、す
なわちリフレッシュ動作の開始を指示するためのセルフ
リフレッシュタイマ１０５４と、セルフリフレッシュタ
イマ１０５４からの指示に従って、リフレッシュ動作を
行なうアドレスを発生するためのリフレッシュカウンタ
１０５６を含む。

【００２６】ＳＤＲＡＭ１０００は、さらに、入力信号
の“Ｈ”レベルまたは“Ｌ”レベルの判定の基準となる
信号ＶＲＥＦを受ける参照電位入力端子１０２２と、ア
ドレス信号入力端子１０３０を介して与えられるアドレ
ス信号と、上述した外部制御信号との組合せに応じて、
所定の動作モードに対する情報、たとえばバースト長に
対するデータや、シングルデータレート動作およびダブ
ルデータレート動作のいずれが指定されているかに関す
る情報を保持するモードレジスタ１０４６と、外部クロ
ック信号ｅｘｔ．ＣＬＫに同期して動作するアドレス信
号入力バッファ１０３２〜１０３８を介してアドレス信
号を受けて、行アドレスが入力されるタイミングにおい
て、入力された行アドレスを保持するロウアドレスラッ
チ１０４８と、アドレス信号Ａ０〜Ａ１２を受けて、列
アドレスが入力されるタイミングにおいてこの列アドレ
スを保持するコラムアドレスラッチ１０５０と、リフレ
ッシュアドレスカウンタ１０５６からの出力とロウアド
レスラッチ１０４８からの出力とを受けて、通常動作に
おいてはロウアドレスラッチ１０４８からの出力を、セ
ルフリフレッシュ動作中はリフレッシュアドレスカウン
タ１０５６からの出力を選択して出力するマルチプレク
サ１０５８と、マルチプレクサ１０５８からの出力を受
けて行アドレスをプリデコードするためのロウプリデコ
ーダ１０６２と、コラムアドレスラッチ１０５０に保持
された列アドレスを基準として、モードレジスタ１０４
６からのバースト長のデータに応じて内部列アドレスを
生成するバーストアドレスカウンタ１０６０と、バース
トアドレスカウンタ１０６０の出力を受けて、対応する
列アドレスのプリデコードを行なうコラムプリデコーダ
１０６４と、アドレス入力端子に与えられるバンクアド
レスＢＡ０〜ＢＡ２を、外部クロック信号ｅｘｔ．ＣＬ
Ｋに同期して動作する入力バッファ１０４０〜１０４４
を介して受け、指定されたバンクアドレス値を保持する
バンクアドレスラッチ１０５２と、バンクアドレスラッ
チ１０５２の出力を受けて、バンクアドレスをデコード
するバンクデコーダ１０６６とを備える。

【００２７】なお、アドレス信号入力端子１０３０に与
えられるアドレス信号は、モードレジスタへの動作モー
ド情報の書込を行なう際に、その何ビットかの組合せに
よって、モードレジスタ中にデータを書込むためにも用
いられる。たとえば、バースト長のＢＬや、ＣＡＳレイ
テンシＣＬの値などの設定が、アドレス信号の所定のビ
ット数の組合せにより指定される。

【００２８】また、バンクアドレス信号ＢＡ０〜ＢＡ２
は、ロウ系のアクセス時、およびコラム系のアクセス時
のそれぞれにおいてアクセスバンクを指示する。すなわ
ち、ロウ系のアクセス時、およびコラム系のアクセス時
のそれぞれにおいて、アドレス信号入力端子１０３０に
与えられたバンクアドレス信号ＢＬＡ０〜ＢＬＡ２は、
バンクアドレスラッチ１０５２に取込まれた後、バンク
デコーダ１０６６によりデコードされた後、各メモリア
レイブロック（バンク）に伝達される。

【００２９】ＳＤＲＡＭ１０００は、さらに、それぞれ
が読出／書込動作を独立に行なうことが可能な単位であ
るバンク０〜バンク７として動作するメモリアレイブロ
ック１１００、１１１０および１１２０と、バンクデコ
ーダ１０６６からの出力およびロウプリデコーダ１０６
２からの出力に応じて、対応するバンク中の行（ワード
線）を選択するためのロウデコーダ１１０２と、コラム
プリデコーダ１０６４からの出力に応じて対応するバン
ク中の列（ビット線対）を選択するためのコラムデコー
ダ１１０４と、読出動作においては選択されたバンク中
の選択されたメモリセルから読出されたデータをグロー
バルＩ／ＯバスＧ−Ｉ／Ｏに与え、書込動作において
は、バスＧ−Ｉ／Ｏにより伝達された書込データを対応
するバンクに与えるＩ／Ｏポート１１０６と、書込動作
において、外部から与えられた書込データを保持し、バ
ーストＧ−Ｉ／Ｏに与え、読出動作において、バスＧ−
Ｉ／Ｏにより伝達された読出データを保持するデータ入
出力回路１０８６と、データ入出力回路１０８６とデー
タ入出力端子１０７０との間で入出力データＤＱ０〜Ｄ
Ｑ３１のやり取りを行なうための双方向入出力バッファ
１０７２〜１０８２とを含む。

【００３０】入出力端子１０６８に対して双方向入出力
バッファ１０６９を介して授受される信号ＱＳ０〜ＱＳ
３は、それぞれ対応するデータ入出力端子ＤＱ０〜ＤＱ
７、ＤＱ８〜ＤＱ１５、ＤＱ１６〜ＤＱ２３、ＤＱ２４
からＤＱ３１のデータ授受のタイミングを示すデータス
トローブ信号である。以下では、信号ＱＳ０〜ＱＳ３を
信号ＱＳと総称する。

【００３１】図２は、図１に示したＳＤＲＡＭ１０００
の構成のうち、データ入出力動作にかかわる部分を抽出
して示す概略ブロック図である。

【００３２】図２においては、アドレス信号入力端子と
してアドレス信号の最下位ビットＡ０が与えられるアド
レス信号入力端子と、データ入出力端子のうちデータＤ
Ｑ０を入出力するデータ入出力端子および、制御信号入
力端子１０１０のうち、動作モードを指定するためのモ
ードコマンドを受ける制御信号入力端子に対応する部分
のみを抽出して示す。

【００３３】図２を参照して、アドレス信号入力端子１
０３０に与えられたアドレス信号Ａ０は、外部クロック
信号ｅｘｔ．ＣＬＫに同期して動作するアドレス入力バ
ッファ１０３２を経由して、ラッチ回路１０４９（ロウ
アドレスラッチ１０４８またはコラムアドレスラッチ１
０５０を総称してラッチ１０４９と称す）に保持され
る。

【００３４】ラッチ回路１０４９に保持されたアドレス
信号は、内部クロック信号ｉｎｔ．ＣＬＫに同期して動
作するデコーダ１０６３（ロウプリデコーダ１０６２お
よびロウデコーダ１１０２、またはコラムプリデコーダ
１０６４およびコラムデコーダ１１０４を総称してデコ
ーダ１０６３と称す）によりデコードされる。デコード
された内部行アドレス信号に応じて、ロウデコーダ１１
０２中のワード線ドライバ１２００は、対応するワード
線ＷＬを選択的に活性化する。一方、デコードされた内
部コラムアドレス信号に応じて、コラムデコーダ１１０
４中のドライバ１２０２により、列選択線ＣＳＬが選択
的に活性化される。

【００３５】行アドレス信号および列アドレス信号は、
通常のＳＤＲＡＭと同様に、時分割的にＳＤＲＡＭ１０
００に与えられる。

【００３６】一方、制御信号入力端子（ここでは、読出
／書込動作等を示すコマンドと、動作モードを示すモー
ド信号を受ける制御信号入力端子を総称している）１０
１０を介して与えられる制御信号は、外部クロック信号
ｅｘｔ．ＣＬＫに同期して動作する入力バッファ１３１
０（図１における入力バッファ１０１２〜１０２０を総
称）により取込まれ、ラッチ回路１３１２に保持され
る。

【００３７】ラッチ回路１３１２に保持されたコマンド
データは、コマンドデコーダ１０２１によりデコードさ
れ、たとえば、読出動作が指定されているか、書込動作
が指定されているか等の検出が行なわれる。

【００３８】一方ラッチ回路１３１２に保持されたデー
タに基づいて、モードデコーダ１０２２は、指定された
テストモードを判定し、後に説明するように、第１のテ
スト信号ＴＳ１、ＴＳ２およびＴＳ３をそれぞれ選択的
に活性化する。

【００３９】ここで、コマンドデコーダ１０２１および
モードデコーダ１０２２も内部クロック信号ｉｎｔ．Ｃ
ＬＫ２に同期して動作する。

【００４０】内部制御クロック生成回路１００８は、コ
マンドデコーダ１０２１からの指示に基づいて、読出動
作ではリードクロック信号ＲＣＬＫを、書込動作におい
てはライトクロック信号ＷＣＬＫを、それぞれ出力す
る。

【００４１】さらに、内部制御クロック生成回路１００
８は、モードデコーダ１０２２からの第１のテスト信号
ＴＳ１を受けて、信号ＴＳ１が不活性である期間は外部
クロック信号と同一の周波数であって、これに同期した
クロック信号を内部クロック信号ｉｎｔ．ＣＬＫ１とし
て出力し、信号ＴＳ１が活性状態では、さらに、後に説
明するように、外部クロック信号ｅｘｔ．ＣＬＫの整数
倍の周波数（たとえば、４倍の周波数）を持つ内部クロ
ック信号ｉｎｔ．ＣＬＫ２を生成する。

【００４２】データ入出力端子１０７０に与えられるデ
ータは、データストローブ信号ＱＳに同期して、データ
入力バッファ１０７２により取込まれ、ラッチ回路１０
７３ａに保持される。ラッチ回路１０７３ａに保持され
たデータは、ライトクロック信号ＷＣＬＫに応じて動作
するドライバ回路１０９０によりグローバルＩ／Ｏバス
Ｇ−Ｉ／Ｏに与えられる。グローバルＩ／Ｏ線対、Ｇ−
Ｉ／Ｏにより伝達された書込データは、各バンクに対応
して設けられているＩ／Ｏ回路１１０６により選択され
たバンクに対して選択的に与えられる。Ｉ／Ｏ回路１１
０６から、選択されているバンクに対するメインＩ／Ｏ
線対Ｍ−Ｉ／Ｏに、ドライバ回路１２０４を介して、書
込データが与えられる。書込データは、ワード線ＷＬお
よび列選択線ＣＳＬにより選択されているメモリセルに
対して書込まれる。

【００４３】ここで、ドライバ回路１０９０は、後に説
明するように、第２のテスト信号ＴＳ２が活性状態で
は、書込サイクルごとにラッチ回路１０７３ａに保持さ
れているデータを交互に反転しつつ出力する。

【００４４】一方、データ読出動作においては、ワード
線ＷＬおよび列選択線ＣＳＬにより選択されたメモリセ
ルからの読出データは、メインＩ／Ｏ線対Ｍ−Ｉ／Ｏを
介して伝達され、ドライバ回路１２０６により増幅され
た後、Ｉ／Ｏ回路１１０６を介して、グローバルＩ／Ｏ
バスＧ−Ｉ／Ｏに与えられる。

【００４５】グローバルＩ／Ｏバスを介して伝達された
データは、ドライバ回路１０９２により、リードクロッ
ク信号ＲＣＬＫに同期して、ラッチ回路１０７３ｂに与
えられ、ラッチ回路１０７３ｂに保持されたデータが、
データ出力バッファ１０７２ｂを介して、データ入出力
端子ＤＱ０に与えられる。

【００４６】後に説明するように、ドライバ回路１０９
２は、第１のテスト信号ＴＳ１が不活性である期間（通
常動作モードにおいては、読出データを、そのままラッ
チ回路１０７３に伝達するのに対し、信号ＴＳ１が活性
期間（“Ｈ”レベル）であってテストモードが指定され
ている期間）においては、メモリアレイから読出された
データのテスト結果をラッチ回路１０７３ｂに対して与
える。

【００４７】データアウトプットバッファ１０７２ｂ
は、信号ＴＳ１が不活性期間（通常動作時）において
は、ＳＤＲＡＭ１０００内部で生成されるデータストロ
ーブ信号ＱＳと同期してデータ出力動作を行なう。これ
に対して、信号ＴＳ１が活性状態（“Ｈ”レベル）にお
いては、データ出力のタイミングは外部クロック信号に
同期して行なわれる。

【００４８】［通常動作モードでのＤＤＲ−ＳＤＲＡＭ
の動作］図３は、図１に示したＳＤＲＡＭ１０００のダ
ブルデータレート動作の概略を説明するためのタイミン
グチャートである。

【００４９】図３においては、バースト長が８で、リー
ド動作のＣＡＳレイテンシが２の場合の動作を説明す
る。

【００５０】ここで、バースト長が８、リード時のＣＡ
Ｓレイテンシが２の場合を示している。ＣＡＳレイテン
シが２とは、コマンド入力後２クロック目にデータ出力
が開始されることを意味する。

【００５１】［ＤＤＲ−ＳＤＲＡＭモードでの書込動
作］図３を参照して、時刻ｔ０における外部クロック信
号ｅｘｔ．ＣＬＫの立上がりのエッジにおいて、信号／
ＣＳおよび信号／ＲＡＳが活性状態であることに応じ
て、ＳＤＲＡＭの活性化が指示される時刻ｔ０におい
て、行アドレスおよびバンクアドレスの取込が行なわ
れ、ロウアドレスラッチ１０４８およびバンクアドレス
ラッチ１０５２中に保持される。

【００５２】続いて、時刻ｔ１において内部クロック信
号ｉｎｔ．ＣＬＫの活性化のエッジで信号／ＣＳ、信号
／ＣＡＳおよび信号／ＷＥが活性状態であることに応じ
て書込動作が指定される。このとき、列アドレスも入力
されコラムアドレスラッチ１０５０がその値を保持す
る。このとき、バーストライトの動作モードを設定する
ことで、次のサイクル以降での書込作業はバーストテス
トカウンタ１０６０により、ＳＤＲＡＭ１０００内部に
おいて自動的にコラムアドレスをインクリメントさせな
がら進行することになる。

【００５３】書込動作が指定されることで内部における
書込動作を指示するためのフラグ信号の信号ＷＲＩＴＥ
が活性状態へと変化する。

【００５４】その後は、ＳＤＲＡＭ１０００に与える信
号ＱＳに同期して、外部において書込データを変化させ
ることで、書込データの取込が行なわれる。

【００５５】さらに、シリアルに書きこまれたデータ
は、データ入出力回路１０８６において、２ビットごと
に、パラレルデータに変換され、時刻ｔ３以後、時刻ｔ
４〜ｔ６において、選択されたメモリセルに書きこまれ
る。

【００５６】［ＤＤＲ−ＳＤＲＡＭモードでの読出動
作］次に、読出動作においては、時刻ｔ１０において、
外部クロック信号ｅｘｔ．ＣＬＫの立上がりのエッジに
おいて、信号／ＣＳおよび信号ＲＡＳが活性状態である
ことに応じて、ワード線を活性化させるためのＡＣＴコ
マンドの入力が行なわれる。この時点で、ワード線を指
定するアドレスの入力も同時に行なわれる。

【００５７】続いて、時刻ｔ１１において、信号／ＣＳ
および信号／ＣＡＳが活性状態であることに応じて、読
出動作の指定が行なわれる。このとき、列アドレスの指
定が行なわれ、コラムアドレスラッチ１０５０に保持さ
れる。コラムアドレスラッチ１０５０に保持された列ア
ドレスに基づいて、バーストアドレスカウンタ１０６０
が内部アドレスを生成する。ワード線が活性化され、選
択されたメモリセルから２ビット並列に読出され、セン
スアンプにより増幅されたデータは、ＳＤＲＡＭ１００
０中で生成される読出クロックＲＣＬＫに同期して読出
される。

【００５８】２ビット並列に読み出されたデータは、デ
ータ入出力回路１０８６に保持され、シリアルデータに
変換されて、時刻ｔ１３から順次データ入出力端子１０
７０に対して出力されていく。

【００５９】ここで、バーストリードの動作モードに対
する設定が行なわれていると、時刻ｔ１４以降の読出動
作は、内部で自動的にコラムアドレスをインクメントさ
せながら、２ビットの並列読出およびシリアルデータの
変換が順次行なわれ、データ入出力端子への出力が行わ
れることになる。

【００６０】このとき、データ出力に同期して、ＳＤＲ
ＡＭ１０００から信号ＱＳを出力し、ＳＤＲＡＭ１００
０の外部に対してデータ出力のタイミングを与える。

【００６１】以上説明したとおり、コラム系のアクセス
においては、アドレス信号はコラムアドレスラッチ１０
５０に取込まれる。この列アドレスのバースト時におけ
る変化の仕方は、後に説明するように、インタリーブ方
式とシーケンシャル方式との２種類がある。そのいずれ
の変化の仕方を選択するかは、アドレス信号の組合せに
より、モードレジスタ１０４６中に動作情報として蓄積
される。このモードレジスタ１０４６の制御に従って、
バーストアドレスカウンタ１０６０の変化の仕方が異な
ることになる。

【００６２】ＤＤＲ−ＳＤＲＡＭ動作モードでは、外部
クロック信号の１サイクルにおいて、データを２回出力
することが必要である。そこで、ＤＤＲ−ＳＤＲＡＭ動
作モードでの内部回路の動作としては、１クロックサイ
クルにおいて、選択されたメモリアレイブロックから２
個のデータを読出すことになる。そのために、バースト
アドレスカウンタ１０６０から出力されるアドレス信号
は、この２個のデータを読出すための２つのアドレスを
一度に発生させることが必要となる。

【００６３】この場合、問題となるのは、バーストアド
レスの初期状態、すなわち、外部から与えられる列アド
レス信号は、偶数あるいは奇数のいずれのアドレスでも
よいために、バーストアドレスの生成は、入力されたア
ドレスから順次インクリメントしていけばよいわけでは
ないことである。

【００６４】たとえば、外部から列アドレス信号として
１が入力された場合においても、発生されるべきペアの
内部列アドレス信号は、シーケンシャルモードの場合に
は（１、２）であるのに対し、インタリーブモードの場
合には（１、０）となる。

【００６５】したがって、偶数のアドレスでの列選択が
行なわれる場所と、これとペアになる奇数のアドレスで
の列選択（列選択信号が活性化される列）の場所とが異
なることになる。

【００６６】このために、ＳＤＲＡＭ１０００では、偶
数アドレスに対応する領域と奇数アドレスに対応する領
域にメモリセルアレイブロックの各々を分割し、偶数の
アドレスに対応する列選択信号と、奇数のアドレスに対
応する列選択信号のデコーダを分離し、独立に動作させ
る構成となっている。

【００６７】たとえば、メモリセルアレイバンク０にお
いては、偶数アドレスに対応する領域１１００ａと奇数
アドレスに対応する領域１１００ｂとにメモリアレイブ
ロックが分割されている。

【００６８】［内部制御クロック生成回路１００８の構
成］図４は、内部制御クロック生成回路１００８の構成
をより詳細に説明するための概略ブロック図である。

【００６９】内部制御クロック生成回路１００８は、差
動増幅器１５０からの出力とデータ出力部に与えられた
内部クロック信号ｉｎｔ．ＣＬＫ１とを受けて、両者の
位相を比較する位相比較器１５６２と、位相比較器１５
６２からの出力に応じて、可変遅延回路１５６６の遅延
量を制御する遅延制御回路１５６４とを含む。

【００７０】ここで、可変遅延回路１５６６は、各々の
遅延時間が遅延制御回路１５６４からの遅延制御信号に
より制御される互いに直列に接続された複数段の遅延回
路を含む。

【００７１】内部制御クロック生成回路１００８は、さ
らに、内部制御クロック生成回路１００８がＤＬＬ回路
として動作する場合には、差動増幅器１５０からの出力
を可変遅延回路１５６６に与え、同期回路１５６がＰＬ
Ｌ回路として動作する場合には、可変遅延回路１５６６
に含まれる複数段の遅延回路の中間点からの出力信号を
可変遅延回路１５６６の入力として与えるマルチプレク
サ１５７０と、ＤＬＬ回路として動作する場合には可変
遅延回路１５６６の出力をスイッチング回路１８６に与
え、ＰＬＬ回路として動作する場合には、可変遅延回路
１５６６に含まれる複数の遅延回路のうち中央の遅延回
路からの出力をスイッチング回路１８６に与えるマルチ
プレクサ１５７２とを含む。

【００７２】図４に示した分周回路１５８は、可変遅延
回路１５６６に含まれる複数の遅延回路のうちの中央の
遅延回路からの出力を受けて、所定の分周比で分周した
信号を出力する。

【００７３】スイッチング回路１８８は、分周器１５８
の出力と可変遅延回路１５６６の出力とを受けて、いず
れか一方を選択的に出力する。

【００７４】スイッチング回路１９０は、クロックドラ
イバ１５４からの出力と、スイッチング回路１８８から
の出力とを受けて、いずれか一方を選択的に内部クロッ
ク信号ｉｎｔ．ＣＬＫ１として出力する。

【００７５】スイッチング回路１８６は、差動増幅器１
５０の出力とマルチプレクサ１５７２の出力とを受け
て、いずれか一方を選択的にクロックドライバ１５４に
与える。内部クロック信号ｉｎｔ．ＣＬＫ２は、内部回
路の制御に用いられる。

【００７６】また、内部高速モードにおいては、この内
部同期回路はＤＬＬ動作モードからＰＬＬ動作モードに
変化するため、以下ではこの同期回路のことをＤＰＬＬ
回路と呼ぶことにする。

【００７７】そして、内部高速モード時に外部から入力
されるクロックの周波数を整数倍する際の倍率は、特に
限定されないが、たとえば４倍であるものとする。

【００７８】なお、内部制御クロック生成回路１００８
が、ＤＬＬ回路として動作するモードにおいて、その出
力信号であるｉｎｔ．ＣＬＫ１は、たとえば、データの
出力の制御に用いられる。ここで、内部高速モード時に
外部から入力されるクロックの周波数を整数倍する際の
倍率は、８倍や１６倍あるいはそれ以上とすることも可
能である。

【００７９】以下では、その動作について簡単に説明す
る。可変遅延回路１５６６の出力は、クロックドライバ
１５４により内部回路に分配される。差動増幅回路（入
力バッファ）を通った外部クロック信号ｅｘｔ．ＣＬＫ
は、スイッチング回路１８６により選択され、クロック
ドライバ１５４で駆動力が増加されて、内部回路系に制
御信号の基準信号として分配される。

【００８０】また、差動増幅器１５０の出力は、マルチ
プレクサ１５７０により選択されて、可変遅延回路１５
６６のトリガ信号として入力される。

【００８１】通常動作においては、可変遅延回路１５６
６の出力が、スイッチング回路１８８および１９０によ
り優先的にデータ出力部に与えられる。

【００８２】スイッチング回路１９０を経てドライバ回
路１９１で駆動力を増加したクロック信号は、各入出力
端子ＤＱ０〜ＤＱ３１に分配される。

【００８３】各入出力端子ＤＱ０〜ＤＱ３１に与えられ
たクロック信号は、位相比較器１５６２に入力される。
位相比較器１５６２では、このレプリカバッファからの
内部クロック信号ｉｎｔ．ＣＬＫ１と、差動増幅器１５
０からの外部クロック信号からの位相が比較される。

【００８４】次に、内部高速モード時の動作について説
明する。この場合、可変遅延回路１５６６は、その総遅
延量の半分の遅延量を有する遅延回路の出力が、マルチ
プレクサ１５７０により選択され、外部クロック信号の
代わりに可変遅延回路１５６６の入力に与えられる。し
たがって、可変遅延回路は閉ループを形成することにな
る。

【００８５】ここでは、マルチプレクサ１５７０にはイ
ンバータ１段分の回路が含まれており、このインバータ
の存在により、可変遅延回路およびこのインバータ回路
で構成されるループ内に含まれる遅延段が奇数段になる
ように構成される。したがって、このループはリングオ
シレータを構成し、自走発振を開始する。

【００８６】以上の構成において、可変遅延回路１５６
６の総遅延量の半分の部位から出力を取出すこととした
のは、リング発振器の１周期分の遅延量と可変遅延回路
の遅延量とを等しくするためである。このリング発振器
の出力は、分周器１５８を通り１／４の周波数にされた
後、スイッチング回路１８８および１９０により選択さ
れ、各入出力端子ＤＱ０〜ＤＱ３１に対して分配され
る。内部クロック信号ｉｎｔ．ＣＬＫ１と外部クロック
信号との周期の位相が合うように位相比較器１５６２お
よび遅延制御回路１５６４により可変遅延回路１５６６
の遅延量が制御される。

【００８７】したがって、位相が合っている状態におい
ては、リング発振器の出力は、外部クロック信号ｅｘ
ｔ．ＣＬＫの４倍の周波数となっている。

【００８８】この４倍周波数の内部クロック信号ｉｎ
ｔ．ＣＬＫ２が、マルチプレクサ１５７２およびスイッ
チング回路１８６により選択され、クロックドライバ１
５４により駆動力が増加されて、内部回路系に制御信号
として分配される。

【００８９】以上のような構成とすることで、外部クロ
ック信号ｅｘｔ．ＣＬＫの１クロック分の時間におい
て、たとえば、リード動作中において、内部回路はバー
スト４回分の動作を自動的に実施することになる。

【００９０】すなわち、このような動作モードでは、外
部クロック信号ｅｘｔ．ＣＬＫの周波数が高くない場合
においても、内部回路自体は高速動作を行なうことが可
能である。

【００９１】［データ入力部の構成］図５は、図２に示
したデータ入力部の構成をより詳細に説明するためのブ
ロック図である。

【００９２】データ入出力端子ＤＱ０に与えられたデー
タは、データ入力バッファ１０７２ａを介して、ラッチ
回路１０７３ａに与えられる。

【００９３】ラッチ回路１０７３ａは、データ入力バッ
ファ１０７２ａからのデータをそれぞれ受けるデータラ
ッチ１０７３ａ１および１０７３ａ２を含む。

【００９４】データ入力バッファ１０７２ａは、信号Ｔ
Ｓ１が不活性状態（通常動作）においては、データスト
ローブ信号ＱＳに同期してデータ入出力端子ＤＱ０に与
えられるデータを交互にデータラッチ１０７３ａ１およ
び１０７３ａ２に与える。

【００９５】データラッチ１０７３ａ１に保持された書
込データは、ライトクロック信号ＷＣＬＫおよび信号Ｗ
ＣＬＫを受けて反転するインバータ２００４の出力信号
によって制御されるトランスファゲート２００２を介し
てラッチ回路２０１０に与えられる。

【００９６】一方、データラッチ回路１０７３ａ２に保
持された書込データは、信号ＷＣＬＫおよび信号ＷＣＬ
Ｋを受けて反転するインバータ２００８の出力信号によ
り制御されるトランスファゲート２００６を介して、ラ
ッチ回路２０２０に与えられる。ラッチ回路２０１０
は、相互に入力ノードおよび出力ノードが接続するイン
バータ２０１２および２０１４を含む。

【００９７】一方、ラッチ回路２０２０も、相互に入力
ノードと出力ノードとが接続するインバータ２０２２お
よび２０２４を含む。

【００９８】カウンタ２０３０は、信号ＴＳ２が活性状
態（“Ｈ”レベル）となるのに応じて活性化され、ライ
トクロック信号ＷＣＬＫの活性化に応じてカウント動作
を行なう２ビットカウンタである。つまり、カウンタ２
０３０の出力信号Ｑおよびその反転信号／Ｑは、信号Ｔ
Ｓ２が活性な状態においては、ライトクロック信号ＷＣ
ＬＫの１サイクルごとにそれぞれその値が反転する。

【００９９】一方、カウンタ２０３０の出力信号Ｑは、
信号ＴＳ２が不活性状態においては、“Ｌ”レベルを維
持する。

【０１００】ラッチ回路２０１０の出力は、切換回路２
０４０を介して、インバータ２０６０に与えられ、書込
データＷＤ０として出力される。

【０１０１】一方、ラッチ回路２０２０の出力は、切換
回路２０５０を介して、インバータ２０６２に与えら
れ、インバータ２０６２から書込データＷＤ１として出
力される。

【０１０２】後に説明するように、書込データＷＤ０
は、メモリアレイの偶数アドレス領域に対して出力され
る書込データであり、書込データＷＤ１は、メモリアレ
イの奇数アドレス領域に与えられる書込データである。

【０１０３】切換回路２０４０は、インバータ２０１２
の出力を受け、カウンタ２０３０の出力信号Ｑが“Ｌ”
レベルのときに導通状態となって、インバータ２０６０
に与えるトランスファゲート２０４２と、インバータ２
０１４の出力を受け、信号Ｑが“Ｈ”レベルのときに導
通状態となって、インバータ２０６２へ与えるトランス
ファゲート２０４４とを含む。

【０１０４】一方、切換回路２０５０は、インバータ２
０２２の出力を受け、カウンタ２０３０の出力信号Ｑが
“Ｌ”レベルのときに導通状態となって、インバータ２
０６２に与えるトランスファゲート２０５４と、インバ
ータ２０２４の出力を受け、信号Ｑが“Ｈ”レベルのと
きに導通状態となって、インバータ２０６２へ与えるト
ランスファゲート２０５２とを含む。

【０１０５】図６は、図５に示したデータ入力バッファ
１０７２ａの構成を説明するための概略ブロック図であ
る。

【０１０６】データ入力バッファ１０７２ａは、信号Ｅ
Ｎに応じて活性化され、データ入出力端子ＤＱ０からの
信号を受けるバッファ部２１００と、信号ＤＳ１を受け
るインバータ２１０２と、インバータ２１０２の出力
と、データストローブ信号ＱＳとを受けるＮＡＮＤ回路
２１０４と、データストローブ信号ＱＳおよび信号ＴＳ
１を受けるＯＲ回路２１０６と、ＮＡＮＤ回路２１０４
の出力によりゲート電位が制御されるＮチャネルＭＯＳ
トランジスタ２１１０と、ＮチャネルＭＯＳトランジス
タ２１１０を介してバッファ部２１００からの信号を受
けるラッチ回路２１１２と、ゲート電位がＯＲ回路２１
０６の出力により制御され、ラッチ回路２１１２と、デ
ータラッチ１０７３ａとを接続するＮチャネルＭＯＳト
ランジスタ２１１４と、ゲート電位がＯＲ回路２１０６
の出力により制御されるＮチャネルＭＯＳトランジスタ
２１２０と、ＮチャネルＭＯＳトランジスタ２１２０を
介して、バッファ部２１００からの出力信号を受けるラ
ッチ回路２１２２と、ゲート電位がＮＡＮＤ回路２１０
４の出力により制御され、ラッチ回路２１２２とデータ
ラッチ１０７３ｂとを接続するＮチャネルＭＯＳトラン
ジスタ２１２４とを含む。

【０１０７】図７は、図１に示したメモリアレイブロッ
ク１１００の構成をより詳細に説明するための概略ブロ
ック図である。

【０１０８】メモリアレイブロック１１００は、偶数ア
ドレスが割当てられてメモリセルアレイ領域１１００ａ
と、奇数アドレスが割当てられている奇数アドレス領域
１１００ｂより構成される。

【０１０９】メモリアレイブロックは、その行方向（ワ
ード線方向）に沿って、複数個のメモリアレイブロック
ＭＡＢｉ（ｉ＝１，…，Ｎ）に分割されているものとす
る。

【０１１０】図７においては、特に、ｉ番目のメモリア
レイブロックＭＡＢｉが行アドレス信号に応じて選択状
態となっているものとする。メモリアレイブロックＭＡ
Ｂｉの両側には、センスアンプ帯ＳＡＢｉおよびＳＡＢ
ｉ＋１がそれぞれ配置されている。

【０１１１】偶数アドレス領域１１００ａにおいては、
内部列アドレス信号ＣＡ１〜ＣＡ４のいずれかが活性化
されるのに応じて、奇数アドレス領域１１００ｂにおい
ては、内部列アドレス信号ＣＡ１´〜ＣＡ４´のいずれ
かが活性化されるのに応じて、それぞれ１本ずつの列選
択線ＣＳＬが活性化される。

【０１１２】たとえば、バースト書込動作においては、
バーストアドレスカウンタ１０６０のカウント結果に基
づいて、内部列アドレス信号ＣＡ１〜ＣＡ４および内部
列アドレス信号ＣＡ１´〜ＣＡ４´が順次生成され、１
度に偶数アドレス領域１１００ａおよび奇数アドレス領
域１１００ｂに対して、２ビットずつのデータ書込が行
なわれることになる。

【０１１３】グローバルＩ／ＯバスＧ−Ｉ／Ｏにより伝
達された書込データＷＤ０およびＷＤ１は、それぞれ偶
数アドレス領域１１００ａに対して設けられているメイ
ンＩ／Ｏ線対Ｍ−Ｉ／Ｏ０および奇数アドレス領域１１
００ｂに対応して設けられているメインＩ／Ｏ線対Ｍ−
Ｉ／Ｏ１に伝達される。

【０１１４】たとえば、上述したようなバースト書込動
作モードにおいては、書込データＷＤ０として、データ
Ｄ１、Ｄ３、Ｄ５およびＤ７が順次メインＩ／Ｏ線対Ｍ
−Ｉ／Ｏ０に与えられ、書込データＷＤ１として、デー
タＤ２、Ｄ４、Ｄ６およびＤ８がメインＩ／Ｏ線対Ｍ−
Ｉ／Ｏ１に順次与えられる。

【０１１５】以上のようにして、互いに隣接するメモリ
セル列に対して、偶数アドレス領域１１００ａおよび奇
数アドレス領域１１００ｂのそれぞれにおいて、データ
が４サイクルにわたって２ビットずつ書込まれること
で、合計８ビットのデータ書込が行なわれることにな
る。

【０１１６】図８は、図７に示したメモリアレイブロッ
クＭＡＢｉの構成をより詳細に説明するための概略ブロ
ック図である。

【０１１７】図８においては、メモリアレイブロックＭ
ＡＢｉのうち、４つのメモリセル列にそれぞれ対応して
設けられるビット線対ＢＬ１，／ＢＬ１，…，ＢＬ４，
／ＢＬ４の構成を示す。

【０１１８】図８を参照して、ビット線対ＢＬ１，／Ｂ
Ｌ１およびＢＬ３，／ＢＬ３に対して設けられるセンス
アンプは、センスアンプ帯ＳＡＢｉ＋１に属し、ビット
線対ＢＬ２，／ＢＬ２およびＢＬ４，／ＢＬ４に対して
設けられるセンスアンプＳＡは、センスアンプ帯ＳＡＢ
ｉに属している。

【０１１９】すなわち、隣接するビット線対に対応する
センスアンプＳＡは、交互に、メモリアレイブロックＭ
ＡＢｉについて対向して設けられるセンスアンプ帯ＳＡ
ＢｉおよびＳＡＢｉ＋１内に設けられる構成となってい
る。

【０１２０】メインＩ／Ｏ線対Ｍ−Ｉ／Ｏにより伝達さ
れた書込データは、スイッチ回路ＳＷを介して、ワード
線方向に設けられるサブＩ／Ｏ線対Ｓ−Ｉ／Ｏに伝達さ
れる。ビット線対ＢＬ１，／ＢＬ１と、サブＩ／Ｏ線対
Ｓ−Ｉ／Ｏは、それぞれトランジスタＴＲ１１およびＴ
Ｒ１２を介して接続され、ビット線対ＢＬ２，／ＢＬ２
とサブＩ／Ｏ線対Ｓ−Ｉ／Ｏとは、ＮチャネルＭＯＳト
ランジスタＴＲ２１およびＴＲ２２をそれぞれ介して接
続されている。

【０１２１】トランジスタＴＲ１１およびＴＲ１２のゲ
ート電位は、コラムデコーダ１１０４により選択的に活
性化される列選択線ＣＳＬ１により制御される。一方、
トランジスタＴＲ２１およびＴＲ２２のゲートは、同様
にコラムデコーダ１１０４により選択的に活性化される
列選択線ＣＳＬ２により制御される。

【０１２２】選択されたワード線ＷＬに対応するメモリ
セルＭＣは、それぞれビット線対ＢＬ１およびＢＬ２に
接続している。

【０１２３】ビット線対ＢＬ３、／ＢＬ３およびＢＬ
４，／ＢＬ４についても同様の構成が設けられている。

【０１２４】列選択線ＣＳＬ１〜ＣＳＬ４は、それぞれ
列アドレスＣＡ１〜ＣＡ４に応じて選択的に活性化され
る。

【０１２５】図９は、図８に示したメモリセルに対し
て、データ書込を行なった場合の書込データの配置を示
す平面図である。

【０１２６】図９においては、図５において説明したド
ライバ回路内のカウンタ２０３０が、信号ＴＳ２に応じ
て活性化され、ライトクロック信号ＷＣＬＫのサイクル
ごとに書込データの反転が行なわれるものとする。

【０１２７】すなわち、図９を参照して、まず書込サイ
クルの第１サイクルめにおいては、列アドレス信号ＣＡ
１に応じてビット線対ＢＬ１および／ＢＬ１が選択さ
れ、選択されたワード線ＷＬにより制御されるメモリセ
ルＭＣ１に対しては、ビット線ＢＬ１とメモリセルＭＣ
１とを接続するためのビット線コンタクトＢＣ１を介し
て、“Ｈ”レベルのデータが書込まれる。

【０１２８】続いて、書込サイクルの第２サイクルにお
いては、ビット線対ＢＬ２および／ＢＬ２がアドレス信
号ＣＡ２に応じて選択され、選択されたワード線ＷＬに
より活性化されるメモリセルＭＣ２に対しては、ビット
線ＢＬ２と、メモリセルＭＣ２とを繋ぐビット線コンタ
クトＢＣ２を介して、“Ｌ”レベルのデータが書込まれ
る。

【０１２９】すなわち、ビット線対ＢＬ１，／ＢＬ１に
対するデータの書込が行なわれる期間も、ビット線対Ｂ
Ｌ２，／ＢＬ２にデータ書込が行なわれる期間も、ラッ
チ回路１０７３ａに保持されているデータはいずれも
“Ｈ”レベルに相当するが、カウンタ回路２０３０の出
力レベルが反転することにより、反転されたレベル
（“Ｌ”レベル）のデータが、メモリセルＭＣ２に対し
て書込まれることになる。

【０１３０】以下、同様にして、書込動作の第３サイク
ルにおいては、列アドレス信号ＣＡ３に応じて選択され
るビット線対ＢＬ３，／ＢＬ３に接続するメモリセルＭ
Ｃ３に対して“Ｈ”レベルのデータが書込まれ、第４サ
イクルにおいては、ビット線対ＢＬ４，／ＢＬ４に接続
するメモリセルＭＣ４に対して、“Ｌ”レベルのデータ
の書込が行なわれる。

【０１３１】以上のようにして、テストモード信号ＴＳ
２が活性化している状態では、行方向に互いに隣接する
メモリセルに対して、互いに反転したデータが書込まれ
るため、メモリセルのリフレッシュ特性を測定する試験
を行なう場合は、メモリセル間に電圧ストレスをかけた
状態でテストを行なうことが可能となる。

【０１３２】すなわち、メモリセル間のリーク電流によ
る不良が存在するか否かを、図９のようにして書込まれ
たデータを所定時間経過後読出すことで試験することが
可能となる。

【０１３３】図１０は、以上説明したようなテスト動作
モードであって、信号ＴＳ１および信号ＴＳ２がともに
活性状態（“Ｈ”レベル）である場合のテスト動作を説
明するためのタイミングチャートである。

【０１３４】図１０に示した時刻ｔ１以前の段階で、書
込動作モードが指定され、かつ行アドレス信号が与えら
れているものとする。

【０１３５】時刻ｔ１における外部クロック信号ｅｘ
ｔ．ＣＬＫの立上がりのエッジにおいて、コマンド信号
と列アドレス信号が与えられる。

【０１３６】一方、時刻ｔ１において、外部からのデー
タ書込のタイミングをＳＤＲＡＭ１０００に与えるため
のデータストローブ信号ＱＳも活性状態となり、これに
応じて、データ入出力端子に与えられるデータＤＡが、
たとえば“Ｈ”レベルとなる。

【０１３７】これに応じて、ラッチ回路１０７３ａ中の
データラッチ１０７３ａ１および１０７３ａ２の双方
に、同時に“Ｈ”レベルのデータ書込が行なわれる。

【０１３８】続いて、外部クロック信号ｅｘｔ．ＣＬＫ
の時刻ｔ１における立上がりエッジから所定時間遅延し
た段階で、内部制御クロック生成回路１００８からライ
トクロック信号ＷＣＬＫが出力され始める。

【０１３９】図１０に示したとおり、テスト動作モード
においては、外部クロック信号ｅｘｔ．ＣＬＫの４倍の
周波数（１／４の周期）のライトクロック信号ＷＣＬＫ
が生成されている。

【０１４０】時刻ｔ２におけるライトクロック信号ＷＣ
ＬＫの立上がりエッジに応答して、書込データＷＤ０お
よびＷＤ１が、ドライバ回路１０９０から出力され、グ
ローバルＩ／Ｏバス上をデータＤ１およびＤ２として伝
達される。

【０１４１】時刻ｔ３において、列アドレス信号ＣＡ１
に対応する列選択線ＣＳＬ１が活性状態とされ、“Ｈ”
レベルであるデータＤ１およびＤ２が、それぞれ偶数ア
ドレス領域１１００ａおよび奇数アドレス領域１１００
ｂの選択されたメモリセル列に書込まれる。

【０１４２】時刻ｔ４において、列選択線ＣＳＬ１は非
活性状態となり、一方、グローバルＩ／Ｏ線対Ｇ−Ｉ／
Ｏには、ドライバ回路１０９０から、“Ｌ”レベルのデ
ータが出力される。

【０１４３】このデータは、書込データＤ３およびＤ４
として、それぞれ偶数アドレス領域１１００ａおよび奇
数アドレス領域１１００ｂに伝達される。時刻ｔ５にお
いて、列アドレス信号ＣＡ２に対応する列選択線ＣＳＬ
２が活性状態とされるのに応じて、この“Ｌ”レベルの
データＤ３およびＤ４が選択されたメモリセル列中のメ
モリセルにそれぞれ書込まれる。

【０１４４】以後、同様にして、次のライトクロックＷ
ＣＬＫのサイクルにおいては、“Ｈ”レベルのデータＤ
５およびＤ６がそれぞれ書込まれ、さらに次のライトク
ロックＷＣＬＫのサイクルにおいては、“Ｌ”レベルの
書込データＤ７およびＤ８が、偶数アドレス領域１１０
０ａおよび奇数アドレス領域１１００ｂにおいてそれぞ
れ選択されたメモリセルに対して書込まれる。

【０１４５】図１１は、図２に示したリードドライバ回
路１０９２の構成を説明するための概略ブロック図であ
る。

【０１４６】図１１を参照して、リードドライバ回路１
０９２は、偶数アドレス領域１１００ａからの読出デー
タＲＤ０を受けるインバータ２３０２と、奇数アドレス
領域１１００ｂからの読出データを受けるインバータ２
３０４と、読出データＲＤ０およびＲＤ１を受けて、両
者の比較結果を信号ＴＲＯＵＴとして出力する比較回路
２３１０と、インバータ２３０２の出力および信号ＴＲ
ＯＵＴを受ける切換回路２３２０と、インバータ２３０
４の出力および信号ＴＲＯＵＴを受ける切換回路２３３
０とを含む。

【０１４７】切換回路２３２０は、インバータ２３０２
の出力を受け、信号ＴＳ１および信号ＴＳ１の反転信号
を出力するインバータ２３３６の出力により制御され
て、信号ＴＳ１が“Ｌ”レベルにおいて導通状態となる
トランスファゲート２３２２と、信号ＴＳ１およびその
反転信号により制御され、信号ＴＲＯＵＴを受けて、信
号ＴＳ１が“Ｈ”レベルにおいて導通状態となるトラン
スファゲート２３２４とを含む。

【０１４８】切換回路２３３０は、信号ＴＳ１およびそ
の反転信号により制御され、インバータ２３０４の出力
を受けて、信号ＴＳ１が“Ｌ”レベルにおいて導通状態
となるトランスファゲート２３３２と、信号ＴＳ１およ
びその反転信号により制御され、信号ＴＳ１が“Ｈ”レ
ベルにおいて導通状態となるトランスファゲート２３３
４とを含む。

【０１４９】ドライバ回路１０９２はさらに、トランス
ファゲート２３２２および２３２４の出力を受けるラッ
チ回路２３４０と、トランスファゲート２３３２および
２３３４の出力を受けるラッチ回路２３５０とを含む。

【０１５０】ラッチ回路２３４０は、トランスファゲー
ト２３２２の出力を受けるインバータ２３４２と、イン
バータ２３４２とラッチ回路を構成するように接続さ
れ、入力ノードにトランスファゲート２３２４の出力を
受けるインバータ２３４４を含む。

【０１５１】ラッチ回路２３５０は、トランスファゲー
ト２３３２の出力を受けるインバータ２３５２と、イン
バータ２３５２とラッチ回路を構成するように接続さ
れ、入力ノードにトランスファゲート２３３４の出力を
受けるインバータ２３５４を含む。

【０１５２】ドライバ回路１０９２は、さらに、リード
クロック信号ＲＣＬＫを受けるインバータ２３６２と、
信号ＲＣＬＫおよびその反転信号により制御され、ラッ
チ回路２３４４の出力を受けて、読出クロック信号が
“Ｌ”レベルにおいて導通状態となるトランスファゲー
ト２３６０と、信号ＲＣＬＫおよびその反転信号を出力
するインバータ２３７２により制御され、ラッチ回路２
３５０の出力を受けて、信号ＲＣＬＫが“Ｌ”レベルに
おいて導通状態となるトランスファゲート２３７０とを
含む。

【０１５３】トランスファゲート２３６０の出力は、ラ
ッチ回路１０７３ｂ中のデータラッチ１０７３ｂ１に保
持され、トランスファゲート２３７０の出力は、ラッチ
回路１０７３ｂ中のデータラッチ１０７３ｂ２により保
持される。

【０１５４】データ出力バッファ１０７２ｂは、データ
ラッチ１０７３ｂ１および１０７３ｂ２の出力をそれぞ
れ受けて、信号ＴＳ１が“Ｌ”レベル（通常動作時）に
おいては、データラッチ１０７３ｂ１および１０７３ｂ
２に空のデータを交互に出力し、信号ＴＳ１が活性状態
（“Ｈ”レベル）においては、データラッチ１０７３ｂ
１または１０７３ｂ２のいずれかの出力のみをデータ入
出力端子ＤＱ０に出力する。

【０１５５】図１２は、図１１に示した比較回路２３１
０の構成を説明するための概略ブロック図である。

【０１５６】比較回路２３１０は、読出データＲＤ０お
よびＲＤ１を受ける否定排他的論理和演算回路ＥＸＮＯ
Ｒと、電源電位Ｖｃｃと接地電位２５０８との間に直列
に接続されるＰチャネルＭＯＳトランジスタ２５０４お
よび２５０６ならびにＮチャネルＭＯＳトランジスタ２
５０８を含む。

【０１５７】ＰチャネルＭＯＳトランジスタ２５０４お
よびＮチャネルＭＯＳトランジスタ２５０８のゲート
は、プリチャージ信号ＰＲＥが入力し、ＰチャネルＭＯ
Ｓトランジスタ２５０６のゲートには、論理ゲートＮＥ
ＸＯＲの出力が入力する。

【０１５８】以下では、ＰチャネルＭＯＳトランジスタ
２５０６およびＮチャネルＭＯＳトランジスタ２５０８
の接続ノードをノードＮ１と呼ぶことにする。

【０１５９】比較回路２３１０は、さらに、信号ＴＳ１
とノードＮ１の電位レベルとを入力として受け、信号Ｔ
ＲＯＵＴを出力するＮＡＮＤ回路２５１０とを含む。

【０１６０】以下、比較回路２３１０の動作について説
明する。テスト動作モードであって、信号ＴＳ１が
“Ｈ”レベルにおいて、バースト動作によるデータ読出
を行なう以前に、予めプリチャージ信号ＰＲＥは一旦
“Ｈ”レベルとなることで、ＮチャネルＭＯＳトランジ
スタ２５０８を導通状態とし、ノードＮ１のレベルは、
“Ｌ”レベルとされているものとする。

【０１６１】このような初期設定動作の後に、読出デー
タＲＤ０，ＲＤ１が同一のデータである場合は、排他的
否定論理和演算回路ＥＸＮＯＲの出力は“Ｈ”レベルと
なるので、ＰチャネルＭＯＳトランジスタ２５００は非
導通状態のままである。

【０１６２】したがって、ＮＡＮＤ回路２５１０からの
出力信号ＴＲＯＵＴは“Ｈ”レベルを維持する。このと
き、データ入出力端子ＤＱ０には、“Ｈ”レベルの信号
が出力され、偶数領域および奇数領域から読出されたデ
ータが一致していることが示される。

【０１６３】しかしながら、連続して読出されるデータ
のうち、１回でも読出データＲＤ０およびＲＤ１が異な
った値となっている場合は、ゲート回路ＥＸＮＯＲの出
力は“Ｌ”レベルとなり、ＰチャネルＭＯＳトランジス
タ２５０６を導通状態とする。これに応じて、ノードＮ
１のレベルは“Ｈ”レベルまで充電される。

【０１６４】ノードＮ１の電位レベルが“Ｈ”レベルと
なることにより、出力信号ＴＲＯＵＴは“Ｌ”レベルと
なり、次にプリチャージ信号が活性化するまで、データ
入出力端子ＤＱ０に出力されるレベルは“Ｌ”レベルを
維持することになる。

【０１６５】すなわち、以上のような動作により、ある
特定の１つのデータ入出力ピンＤＱ０に対し、連続して
読出されるバーストデータのテスト結果を示す縮退デー
タが出力され、読出動作モード中に１つでも偶数アドレ
ス領域と奇数アドレス領域で一致しない場合には、
“Ｌ”レベルのフェイル信号を対応するデータ入出力ピ
ンＤＱ０に出力することになる。

【０１６６】上述したとおり、このとき、データ出力の
タイミングは外部クロック（低周波数）に同期して行な
われる。

【０１６７】このように、テスト動作モードにおいて
は、外部クロック信号よりも、内部回路が高速に動作
し、かつ、隣接するメモリセル間で互いに反転したデー
タを内部生成して書込むので、テスタの負担を軽減する
ことが可能である。

【０１６８】［実施の形態２］実施の形態１において
は、バースト読出される一連のデータのうち、１組でも
データの一致しない読出データが存在する場合、データ
入出力端子には不一致状態が検出されたことを示す
“Ｌ”レベルの信号が出力される。

【０１６９】しかしながら、このような構成のみでは、
一連のバースト読出動作中に不良ビットが存在したこと
はわかるものの、いずれのアドレスのビットにおいて不
良アドレスが発生しているのかまでは判定することはで
きない。

【０１７０】実施の形態２の同期型半導体記憶装置にお
いては、たとえば、複数のデータ入出力端子ＤＱ０〜Ｄ
Ｑ３にそれぞれ対応して図１１に示したような比較回路
２３１０が設けられており、この複数の比較回路２３１
０からの結果に基づいて、判定結果を生成する不良アド
レスモニタ回路３０００がさらに設けられる構成となっ
ている点で実施の形態１のＳＤＲＡＭ１０００と異な
る。

【０１７１】その他の点は実施の形態１のＳＤＲＡＭ１
０００の構成と同様であるので、以下では、この不要ア
ドレスモニタ回路３０００の構成を中心に説明すること
にする。

【０１７２】なお、以下の説明では、説明の簡単のため
に、読出データの出力が、データ入出力端子ＤＱ０〜Ｄ
Ｑ３に対して行なわれる場合を例にとって説明するが、
本発明はこのような場合に限定されることなく、より少
ないデータ入出力端子に対して、または、より多くのデ
ータ入出力端子に対して、データ出力が行なわれる場合
に適用することも可能である。

【０１７３】比較回路２３１０の構成は、図１１に示し
た構成と同様である。以下では、データ入出力端子ＤＱ
０〜ＤＱ３にそれぞれ対応する比較回路を区別するため
に、データ入出力端子ＤＱ０〜ＤＱ３にそれぞれ対応す
る比較回路を２３１０．０〜２３１０．３で表わすもの
とする。

【０１７４】比較回路２３１０．０〜２３１０．３から
それぞれ出力されるテスト結果ＴＲＯＵＴ０〜ＴＲＯＵ
Ｔ３を不良アドレスモニタ回路３０００は受けて、信号
ＴＲＯＵＴ０〜ＴＲＯＵＴ３のいずれもが正常であるこ
とを示しているかぎり（“Ｈ”レベルであるかぎり）、
不良アドレスモニタ回路３０００は、データ出力が行な
われる期間中のリードクロック信号ＲＣＬＫのサイクル
数のカウントを行なう。信号ＴＲＯＵＴ０〜信号ＴＲＯ
ＵＴ３のいずれかが、判定結果が不良であることを示す
と、不良アドレスモニタ回路３０００は、信号ＲＣＬＫ
のカウント動作を停止する。不良アドレスモニタ回路３
０００のカウント結果は、テスト動作時には使用しない
ライトデータマスク信号用のデータ入出力端子ＤＱＭ０
およびＤＱＭ１に対して出力される。

【０１７５】すなわち、ライトデータマスク信号の入力
ピンＤＱＭ０およびＤＱＭ１に対するデータ入出力バッ
ファ３１００および３１０２は、実施の形態２のような
テストモードが指定されておらず、モードデコーダ１０
２２からの信号ＴＳ３が不活性状態（“Ｌ”レベル）で
ある期間は、入出力端子ＤＱＭ０およびＤＱＭ１からの
データを、それぞれ取込むのに対し、信号ＴＳ３が活性
状態（“Ｈ”レベル）では、不良アドレスモニタ回路３
０００からの出力信号Ａｄ１およびＡｄ２をそれぞれ受
けて、入出力端子ＤＱＭ０およびＤＱＭ１に出力する。

【０１７６】図１４は、図１３に示した不良アドレスモ
ニタ回路３０００の構成を説明するための概略ブロック
図である。

【０１７７】不良アドレスモニタ回路３０００は、信号
ＴＲＯＵＴ０〜信号ＴＲＯＵＴ３を受けるＡＮＤ回路３
２００と、ＡＮＤ回路３２００の出力およびリードクロ
ック信号ＲＣＬＫを受けるＡＮＤ回路３２００と、リセ
ット信号ＲＳＴに応じてリセットされ、ＡＮＤ回路３２
０２の出力に応じて、カウント動作をする第１および第
２の２ビットカウンタ３２０４および３２０６とを含
む。

【０１７８】第１の２ビットカウンタ３２０４の出力
が、信号Ａｄ１として出力され、第１の２ビットカウン
タ３２０４の出力を受けてカウント動作をする第２のカ
ウンタ３２０６の出力が信号Ａｄ２として出力される。

【０１７９】なお、以上の説明で明らかなように、バー
スト動作で読出されるデータ数、すなわちバースト長が
より長い場合には、２ビットカウンタの数を増やすこと
で、同様の動作を行なうことが可能である。

【０１８０】以上のような構成をすることで、バースト
読出動作中に、不良結果が生じた場合には、カウンタ３
２０４および３２０６のカウント動作が停止し、停止し
た時点でのカウント結果が、入出力端子ＤＱＭ０および
ＤＱＭ１から外部に出力される。

【０１８１】テスタ側で、このＤＱＭ０およびＤＱＭ１
の出力レベルを確認することで、バースト読出中のいず
れのアドレスにおいて不良が生じたのかを特定すること
が可能となる。

【０１８２】なお、以上の説明では、同期型半導体記憶
装置１０００は、通常動作ではダブルデータレート動
作、すなわち、外部クロック信号の立上りエッジおよび
立下りエッジのいずれにおいても、データの読出および
書込み動作が行なわれることで高速なアクセスが行なわ
れる場合について説明した。しかしながら、本発明は、
このような場合に限定されることなく、たとえば、いわ
ゆるランバス型のＤＲＡＭ、すなわち、外部クロック信
号に対して，データの読出／書込みのレートがダブルデ
ータレート以上のメモリに適用することも可能である。
つまり、ランバス型ＤＲＡＭにおいても外部クロックに
同期した内部クロックが、内部同期信号生成回路により
生成される。したがって、以上の説明と同様に、テスト
動作モードでは、この内部同期信号生成回路が外部クロ
ック信号よりも高周波の内部クロック信号を発生するこ
ととすると、実施の形態１および２と同様のテスト動作
を行うことが可能である。

【０１８３】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１８４】

【発明の効果】請求項１記載の同期型半導体記憶装置
は、第２の動作モードにおいては、外部クロック信号よ
りも、内部回路が高速に動作し、かつ、隣接するメモリ
セル間で互いに反転したデータを内部生成して書込むの
で、テスタの負担を軽減することが可能である。

【０１８５】請求項２の同期型半導体記憶装置は、ダブ
ルデータレートで動作可能な同期型半導体記憶装置にお
いて、請求項１記載の同期型半導体記憶装置と同様の効
果を奏することが可能である。

【０１８６】請求項３記載の同期型半導体記憶装置は、
請求項２記載の同期型半導体記憶装置の奏する効果に加
えて、データ読出時においてデータの判定結果が出力さ
れるのでテスタの負担を軽減することが可能である。

【０１８７】請求項４ないし６記載の同期型半導体記憶
装置においては、第２の動作モードにおいては、外部ク
ロック信号よりも、内部回路が高速に動作し、かつ、バ
ースト読み出しされるいずれのアドレスにおいて不良が
発生したかを検知することが可能である。

【図面の簡単な説明】

【図１】 本発明の実施の形態１のＳＤＲＡＭ１０００
の構成を示す概略ブロック図である。

【図２】 ＳＤＲＡＭ１０００のデータ入出力部の構成
を示す概略ブロック図である。

【図３】 ＳＤＲＡＭ１０００の通常動作を説明するた
めのタイミングチャートである。

【図４】 内部制御クロック生成回路１００８の構成を
示す概略ブロック図である。

【図５】 書込ドライバ１０９０の構成を説明するため
の概略ブロック図である。

【図６】 データ入力バッファ１０７２ａの構成を説明
するための概略ブロック図である。

【図７】 メモリアレイ部の構成を説明するための概略
ブロック図である。

【図８】 メモリアレイブロックＭＡＢｉの構成を説明
するための概略ブロック図である。

【図９】 テスト動作モード時のデータ書込パターンを
説明するための平面図である。

【図１０】 実施の形態１のＳＤＲＡＭ１０００のテス
ト動作を説明するためのタイミングチャートである。

【図１１】 リードドライバ回路１０９２の構成を説明
するための概略ブロック図である。

【図１２】 比較回路２３１０の構成を説明するための
概略ブロック図である。

【図１３】 本発明の実施の形態２の不良アドレスモニ
タ回路３０００を説明するための概略ブロック図であ
る。

【図１４】 不良アドレスモニタ回路３０００の構成を
説明するための概略ブロック図である。

【符号の説明】

１０００ 同期型半導体記憶装置１００２ クロック入
力端子、１００４，１００６ クロック入力バッファ、
１００８ 内部制御クロック生成回路、１０１０ 外部
制御信号入力端子群、１０１２，１０１４，１０１６，
１０１８，１０２０ 制御信号入力バッファ、１０２２
モードデコーダ、１０３０ アドレス信号入力端子
群、１０３２〜１０４４ 入力バッファ、１０４６ モ
ードレジスタ、１０４８ ロウアドレスラッチ、１０５
０ コラムアドレスラッチ、１０５２ バンクアドレス
ラッチ、１０５４ セルフリフレッシュタイマ、１０５
６リフレッシュアドレスカウンタ、１０５８ マルチプ
レクサ、１０６０ バーストアドレスカウンタ、１０６
２ ロウプリデコーダ、１０６４ コラムプリデコー
ダ、１０６６ バンクデコーダ、１０７０ データ入出
力端子、１０７２〜１０８２ 入出力バッファ回路、１
０８６ データ入出力回路、１１００ メモリアレイブ
ロック、１１０２ ロウデコーダ、１１０４ コラムデ
コーダ、１１０６ Ｉ／Ｏポート。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 外部クロック信号に同期して、アドレス
   信号と制御信号とを取りこむ同期型半導体記憶装置であ
   って、 行列状に配置される複数のメモリセルを有するメモリセ
   ルアレイと、 第１の動作モードが指定されるのに応じて、前記外部ク
   ロック信号に同期した第１の内部クロック信号を出力
   し、第２の動作モードが指定されるのに応じて、前記外
   部クロック信号に同期し、かつ前記外部クロック信号よ
   りも周波数の高い第２の内部クロック信号を出力する内
   部同期信号発生回路と、 前記外部クロック信号に同期して、前記アドレス信号を
   取りこむアドレス信号入力回路と、 前記内部同期信号発生回路の出力の各サイクルにおい
   て、前記アドレス信号に基づいて、時系列として順次隣
   接するメモリセルに対応する内部アドレス信号を生成す
   るアドレスカウンタ回路と、 前記内部同期信号発生回路の出力に基づいて動作し、前
   記内部アドレス信号に応じて前記メモリセルを選択する
   メモリセル選択回路と、 前記メモリセル選択回路により選択されたメモリセルに
   書込みデータを出力するデータ書込み回路とを備え、 前記データ書込み回路は、 前記第２の動作モードにおいて、所定の書込データに基
   づいて、前記第２の内部クロック信号に同期して、順次
   反転される内部書きこみデータを生成する内部データ生
   成回路と、 前記第２の動作モードにおいて、前記内部データ生成回
   路の出力を前記メモリセル選択回路により順次選択され
   るメモリセルに出力する駆動回路とを含む、同期型半導
   体記憶装置。
2. 【請求項２】 前記メモリセルアレイは、 奇数アドレスに対応する第１のアドレス領域と、 偶数アドレスに対応する第２のアドレス領域とを含み、 前記メモリセル選択回路は、前記内部アドレス信号に応
   じて、前記第１および第２のアドレス領域において同時
   に、それぞれ少なくとも１つのメモリセル列を選択し、 前記データ書込み回路は、 前記外部クロック信号に同期して動作し、前記第１の動
   作モードでは、シリアルに与えられる少なくとも２つの
   書込みデータを保持して、パラレルデータに変換し、前
   記第２の動作モードでは、与えられる前記所定の書込デ
   ータを保持するデータ入力回路をさらに含み、 前記駆動回路は、 前記第１の動作モードでは、前記データ入力回路のパラ
   レルデータ出力を、前記第１および第２のアドレス領域
   で選択されたメモリセル列にそれぞれ与える、請求項１
   記載の同期型半導体記憶装置。
3. 【請求項３】 前記第２の動作モードにおいて、前記デ
   ータ書込み回路により前記第１および第２のアドレス領
   域に書込まれたデータを順次データ対として読出し、前
   記データ対の比較結果を出力する比較回路をさらに備え
   る、請求項２記載の同期型半導体記憶装置。
4. 【請求項４】 外部クロック信号に同期して、アドレス
   信号と制御信号とを取りこむ同期型半導体記憶装置であ
   って、 行列状に配置される複数のメモリセルを有するメモリセ
   ルアレイと、 第１の動作モードが指定されるのに応じて、前記外部ク
   ロック信号に同期した第１の内部クロック信号を出力
   し、第２の動作モードが指定されるのに応じて、前記外
   部クロック信号に同期し、かつ前記外部クロック信号よ
   りも周波数の高い第２の内部クロック信号を出力する内
   部同期信号発生回路と、 前記外部クロック信号に同期して、前記アドレス信号を
   取りこむアドレス信号入力回路と、 前記内部同期信号発生回路の出力の各サイクルにおい
   て、前記アドレス信号に基づいて、順次バースト長に相
   当する個数の内部アドレス信号を生成するアドレスカウ
   ンタ回路と、 前記内部同期信号発生回路の出力に基づいて動作し、前
   記内部アドレス信号に応じて前記メモリセルを選択する
   メモリセル選択回路と、 前記メモリセル選択回路により選択されたメモリセルか
   らのデータを読出すデータ読出回路とを備え、 前記データ読出回路は、 前記第２の動作モードにおいて、前記バースト長に対応
   して順次読み出されるデータと期待値との比較を行う比
   較回路と、 前記比較回路の比較結果に不一致が生じるまでの前記内
   部アドレスの値をカウントするカウント回路とを含む、
   同期型半導体記憶装置。
5. 【請求項５】 前記アドレスカウンタ回路は、前記内部
   同期信号発生回路の出力の各サイクルにおいて、前記ア
   ドレス信号に基づいて、時系列として順次隣接するメモ
   リセルに対応する内部アドレス信号を生成し、 前記メモリセル選択回路により選択されたメモリセルに
   書込みデータを出力するデータ書込み回路とを備え、 前記データ書込み回路は、 前記第２の動作モードにおいて、所定の書込データに基
   づいて、前記第２の内部クロック信号に同期して、順次
   反転される内部書きこみデータを生成する内部データ生
   成回路と、 前記第２の動作モードにおいて、前記内部データ生成回
   路の出力を前記メモリセル選択回路により順次選択され
   るメモリセルに出力する駆動回路とを含む、請求項４記
   載の同期型半導体記憶装置。
6. 【請求項６】 前記メモリセルアレイは、 奇数アドレスに対応する第１のアドレス領域と、 偶数アドレスに対応する第２のアドレス領域とを含み、 前記メモリセル選択回路は、前記内部アドレス信号に応
   じて、前記第１および第２のアドレス領域において同時
   に、それぞれ少なくとも１つのメモリセル列を選択し、 前記データ書込み回路は、 前記外部クロック信号に同期して動作し、前記第１の動
   作モードでは、シリアルに与えられる少なくとも２つの
   書込みデータを保持して、パラレルデータに変換し、前
   記第２の動作モードでは、与えられる前記所定の書込デ
   ータを保持するデータ入力回路をさらに含み、 前記駆動回路は、前記第１の動作モードでは、前記デー
   タ入力回路のパラレルデータ出力を、前記第１および第
   ２のアドレス領域で選択されたメモリセル列にそれぞれ
   与え、 前記比較回路は、前記第２の動作モードにおいて、前記
   第１および第２のアドレス領域のうちの一方からの読出
   データを前記期待値とし、前記第１および第２のアドレ
   ス領域のうちの他方からの読出データとの比較を行う、
   請求項５記載の同期型半導体記憶装置。