JP2000207900A - 同期型半導体記憶装置 - Google Patents
同期型半導体記憶装置Info
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- JP2000207900A JP2000207900A JP11005656A JP565699A JP2000207900A JP 2000207900 A JP2000207900 A JP 2000207900A JP 11005656 A JP11005656 A JP 11005656A JP 565699 A JP565699 A JP 565699A JP 2000207900 A JP2000207900 A JP 2000207900A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
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- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/14—Implementation of control logic, e.g. test mode decoders
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- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/36—Data generation devices, e.g. data inverters
-
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
Landscapes
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 低速なテスタ装置によりテストすることが可
能なDDR−SDRAMを提供する。 【解決手段】 ドライバ回路1090は、テスト動作モ
ードにおいては、テスト動作モードにおける書込動作が
指定された時点で、ラッチ回路1073aに保持された
書込データに基づいて、書込サイクルごとにレベルが反
転する書込データを選択されたメモリセルに与える。読
出ドライバ回路1092では、テスト動作モードにおい
ては、順次読出されるデータの比較結果をリードクロッ
ク信号RCLKに応じて、ラッチ回路1073bに与え
る。データ入力バッファ1072aおよびデータ出力バ
ッファ1072bは外部クロック信号に同期して動作す
る。
能なDDR−SDRAMを提供する。 【解決手段】 ドライバ回路1090は、テスト動作モ
ードにおいては、テスト動作モードにおける書込動作が
指定された時点で、ラッチ回路1073aに保持された
書込データに基づいて、書込サイクルごとにレベルが反
転する書込データを選択されたメモリセルに与える。読
出ドライバ回路1092では、テスト動作モードにおい
ては、順次読出されるデータの比較結果をリードクロッ
ク信号RCLKに応じて、ラッチ回路1073bに与え
る。データ入力バッファ1072aおよびデータ出力バ
ッファ1072bは外部クロック信号に同期して動作す
る。
Description
【0001】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、外部クロック信号に同期して動作する同
期型半導体記憶装置に関する。
に関し、特に、外部クロック信号に同期して動作する同
期型半導体記憶装置に関する。
【0002】
【従来の技術】近年のマイクロプロセッサ(以下、MP
Uと称す)の動作速度の向上に伴い、主記憶装置として
用いられるダイナミックランダムアクセスメモリ(以
下、DRAMと称す)等の高速アクセスを実現するため
に、クロック信号に同期して動作する同期型DRAM
(シンクロナスDRAM:以下、SDRAMと称す)等
が用いられている。
Uと称す)の動作速度の向上に伴い、主記憶装置として
用いられるダイナミックランダムアクセスメモリ(以
下、DRAMと称す)等の高速アクセスを実現するため
に、クロック信号に同期して動作する同期型DRAM
(シンクロナスDRAM:以下、SDRAMと称す)等
が用いられている。
【0003】このようなSDRAMにおいては、一層の
高速動作を可能とするため、メモリセルアレイを互いに
独立可能なバンクに分割した、バンク構成が用いられて
いる。すなわち、各バンクごとに、その動作は、ロウ系
動作およびコラム系動作について独立に制御され、たと
えばこれらのバンクがインターリーブ動作をすることに
より、プリチャージ時間等を抑制して高速動作が実現さ
れている。
高速動作を可能とするため、メモリセルアレイを互いに
独立可能なバンクに分割した、バンク構成が用いられて
いる。すなわち、各バンクごとに、その動作は、ロウ系
動作およびコラム系動作について独立に制御され、たと
えばこれらのバンクがインターリーブ動作をすることに
より、プリチャージ時間等を抑制して高速動作が実現さ
れている。
【0004】
【発明が解決しようとする課題】しかしながら、上述の
ようなSDRAMにおいては、より一層の高速動作を実
現するために、外部クロック信号の活性化エッジ(たと
えば、“L”レベルから“H”レベルへの変化エッジ)
においてデータ出力を行なうだけではなく、不活性化エ
ッジ(たとえば、“H”レベルから“L”レベルへの変
化エッジ)にも同期して、データの入出力動作が行なわ
れる、いわゆるダブルデータレートSDRAM(以下、
DDR−SDRAMと称す)が実現されている。これに
対して、従来のように、外部クロック信号の活性化エッ
ジのみに同期してデータの入出力動作が行なわれるSD
RAMをシングルデータレートSDRAM(以下、SD
R−SDRAMと称す)と呼ばれる。
ようなSDRAMにおいては、より一層の高速動作を実
現するために、外部クロック信号の活性化エッジ(たと
えば、“L”レベルから“H”レベルへの変化エッジ)
においてデータ出力を行なうだけではなく、不活性化エ
ッジ(たとえば、“H”レベルから“L”レベルへの変
化エッジ)にも同期して、データの入出力動作が行なわ
れる、いわゆるダブルデータレートSDRAM(以下、
DDR−SDRAMと称す)が実現されている。これに
対して、従来のように、外部クロック信号の活性化エッ
ジのみに同期してデータの入出力動作が行なわれるSD
RAMをシングルデータレートSDRAM(以下、SD
R−SDRAMと称す)と呼ばれる。
【0005】ところで、以上説明したように、SDRA
M等の半導体記憶装置の動作速度が高速化するに伴っ
て、その製造工程中あるいは製品出荷前段階における動
作テストには、以下のような問題点が存在している。
M等の半導体記憶装置の動作速度が高速化するに伴っ
て、その製造工程中あるいは製品出荷前段階における動
作テストには、以下のような問題点が存在している。
【0006】すなわち、半導体記憶装置自体の動作速度
が向上するのに合わせて、それをテストするためのテス
タ装置の動作速度をも向上させるものとする、きわめて
高価なテスタ装置が必要となり、このことは、試験コス
トの増大をもたらす。言い換えると、製品そのものの製
造コストの増大をもたらしてしまうという問題があっ
た。
が向上するのに合わせて、それをテストするためのテス
タ装置の動作速度をも向上させるものとする、きわめて
高価なテスタ装置が必要となり、このことは、試験コス
トの増大をもたらす。言い換えると、製品そのものの製
造コストの増大をもたらしてしまうという問題があっ
た。
【0007】本発明は、上記のような問題点を解決する
ためになされたものであって、高速動作が可能な同期型
半導体記憶装置に対しても、テスタ側の負担を減少させ
ることが可能で、安価に動作試験を行なうことが可能な
同期型半導体記憶装置を提供することである。
ためになされたものであって、高速動作が可能な同期型
半導体記憶装置に対しても、テスタ側の負担を減少させ
ることが可能で、安価に動作試験を行なうことが可能な
同期型半導体記憶装置を提供することである。
【0008】
【課題を解決するための手段】請求項1記載の同期型半
導体記憶装置は、外部クロック信号に同期して、アドレ
ス信号と制御信号とを取りこむ同期型半導体記憶装置で
あって、行列状に配置される複数のメモリセルを有する
メモリセルアレイと、第1の動作モードが指定されるの
に応じて、外部クロック信号に同期した第1の内部クロ
ック信号を出力し、第2の動作モードが指定されるのに
応じて、外部クロック信号に同期し、かつ外部クロック
信号よりも周波数の高い第2の内部クロック信号を出力
する内部同期信号発生回路と、外部クロック信号に同期
して、アドレス信号を取りこむアドレス信号入力回路
と、内部同期信号発生回路の出力の各サイクルにおい
て、アドレス信号に基づいて、時系列として順次隣接す
るメモリセルに対応する内部アドレス信号を生成するア
ドレスカウンタ回路と、内部同期信号発生回路の出力に
基づいて動作し、内部アドレス信号に応じてメモリセル
を選択するメモリセル選択回路と、メモリセル選択回路
により選択されたメモリセルに書込みデータを出力する
データ書込み回路とを備え、データ書込み回路は、第2
の動作モードにおいて、所定の書込データに基づいて、
第2の内部クロック信号に同期して、順次反転される内
部書きこみデータを生成する内部データ生成回路と、第
2の動作モードにおいて、内部データ生成回路の出力を
メモリセル選択回路により順次選択されるメモリセルに
出力する駆動回路とを含む。
導体記憶装置は、外部クロック信号に同期して、アドレ
ス信号と制御信号とを取りこむ同期型半導体記憶装置で
あって、行列状に配置される複数のメモリセルを有する
メモリセルアレイと、第1の動作モードが指定されるの
に応じて、外部クロック信号に同期した第1の内部クロ
ック信号を出力し、第2の動作モードが指定されるのに
応じて、外部クロック信号に同期し、かつ外部クロック
信号よりも周波数の高い第2の内部クロック信号を出力
する内部同期信号発生回路と、外部クロック信号に同期
して、アドレス信号を取りこむアドレス信号入力回路
と、内部同期信号発生回路の出力の各サイクルにおい
て、アドレス信号に基づいて、時系列として順次隣接す
るメモリセルに対応する内部アドレス信号を生成するア
ドレスカウンタ回路と、内部同期信号発生回路の出力に
基づいて動作し、内部アドレス信号に応じてメモリセル
を選択するメモリセル選択回路と、メモリセル選択回路
により選択されたメモリセルに書込みデータを出力する
データ書込み回路とを備え、データ書込み回路は、第2
の動作モードにおいて、所定の書込データに基づいて、
第2の内部クロック信号に同期して、順次反転される内
部書きこみデータを生成する内部データ生成回路と、第
2の動作モードにおいて、内部データ生成回路の出力を
メモリセル選択回路により順次選択されるメモリセルに
出力する駆動回路とを含む。
【0009】請求項2記載の同期型半導体記憶装置は、
請求項1記載の同期型半導体記憶装置の構成に加えて、
メモリセルアレイは、奇数アドレスに対応する第1のア
ドレス領域と、偶数アドレスに対応する第2のアドレス
領域とを含み、メモリセル選択回路は、内部アドレス信
号に応じて、第1および第2のアドレス領域において同
時に、それぞれ少なくとも1つのメモリセル列を選択
し、データ書込み回路は、外部クロック信号に同期して
動作し、第1の動作モードでは、シリアルに与えられる
少なくとも2つの書込みデータを保持して、パラレルデ
ータに変換し、第2の動作モードでは、与えられる所定
の書込データを保持するデータ入力回路をさらに含み、
駆動回路は、第1の動作モードでは、データ入力回路の
パラレルデータ出力を、第1および第2のアドレス領域
で選択されたメモリセル列にそれぞれ与える。
請求項1記載の同期型半導体記憶装置の構成に加えて、
メモリセルアレイは、奇数アドレスに対応する第1のア
ドレス領域と、偶数アドレスに対応する第2のアドレス
領域とを含み、メモリセル選択回路は、内部アドレス信
号に応じて、第1および第2のアドレス領域において同
時に、それぞれ少なくとも1つのメモリセル列を選択
し、データ書込み回路は、外部クロック信号に同期して
動作し、第1の動作モードでは、シリアルに与えられる
少なくとも2つの書込みデータを保持して、パラレルデ
ータに変換し、第2の動作モードでは、与えられる所定
の書込データを保持するデータ入力回路をさらに含み、
駆動回路は、第1の動作モードでは、データ入力回路の
パラレルデータ出力を、第1および第2のアドレス領域
で選択されたメモリセル列にそれぞれ与える。
【0010】請求項3記載の同期型半導体記憶装置は、
請求項2記載の同期型半導体記憶装置の構成に加えて、
第2の動作モードにおいて、データ書込み回路により第
1および第2のアドレス領域に書込まれたデータを順次
データ対として読出し、データ対の比較結果を出力する
比較回路をさらに備える。
請求項2記載の同期型半導体記憶装置の構成に加えて、
第2の動作モードにおいて、データ書込み回路により第
1および第2のアドレス領域に書込まれたデータを順次
データ対として読出し、データ対の比較結果を出力する
比較回路をさらに備える。
【0011】請求項4記載の同期型半導体記憶装置は、
外部クロック信号に同期して、アドレス信号と制御信号
とを取りこむ同期型半導体記憶装置であって、行列状に
配置される複数のメモリセルを有するメモリセルアレイ
と、第1の動作モードが指定されるのに応じて、外部ク
ロック信号に同期した第1の内部クロック信号を出力
し、第2の動作モードが指定されるのに応じて、外部ク
ロック信号に同期し、かつ外部クロック信号よりも周波
数の高い第2の内部クロック信号を出力する内部同期信
号発生回路と、外部クロック信号に同期して、アドレス
信号を取りこむアドレス信号入力回路と、内部同期信号
発生回路の出力の各サイクルにおいて、アドレス信号に
基づいて、順次バースト長に相当する個数の内部アドレ
ス信号を生成するアドレスカウンタ回路と、内部同期信
号発生回路の出力に基づいて動作し、内部アドレス信号
に応じてメモリセルを選択するメモリセル選択回路と、
メモリセル選択回路により選択されたメモリセルからの
データを読出すデータ読出回路とを備え、データ読出回
路は、第2の動作モードにおいて、バースト長に対応し
て順次読み出されるデータと期待値との比較を行う比較
回路と、比較回路の比較結果に不一致が生じるまでの内
部アドレスの値をカウントするカウント回路とを含む。
外部クロック信号に同期して、アドレス信号と制御信号
とを取りこむ同期型半導体記憶装置であって、行列状に
配置される複数のメモリセルを有するメモリセルアレイ
と、第1の動作モードが指定されるのに応じて、外部ク
ロック信号に同期した第1の内部クロック信号を出力
し、第2の動作モードが指定されるのに応じて、外部ク
ロック信号に同期し、かつ外部クロック信号よりも周波
数の高い第2の内部クロック信号を出力する内部同期信
号発生回路と、外部クロック信号に同期して、アドレス
信号を取りこむアドレス信号入力回路と、内部同期信号
発生回路の出力の各サイクルにおいて、アドレス信号に
基づいて、順次バースト長に相当する個数の内部アドレ
ス信号を生成するアドレスカウンタ回路と、内部同期信
号発生回路の出力に基づいて動作し、内部アドレス信号
に応じてメモリセルを選択するメモリセル選択回路と、
メモリセル選択回路により選択されたメモリセルからの
データを読出すデータ読出回路とを備え、データ読出回
路は、第2の動作モードにおいて、バースト長に対応し
て順次読み出されるデータと期待値との比較を行う比較
回路と、比較回路の比較結果に不一致が生じるまでの内
部アドレスの値をカウントするカウント回路とを含む。
【0012】請求項5記載の同期型半導体記憶装置は、
請求項4記載の同期型半導体記憶装置の構成に加えて、
アドレスカウンタ回路は、内部同期信号発生回路の出力
の各サイクルにおいて、アドレス信号に基づいて、時系
列として順次隣接するメモリセルに対応する内部アドレ
ス信号を生成し、メモリセル選択回路により選択された
メモリセルに書込みデータを出力するデータ書込み回路
とを備え、データ書込み回路は、第2の動作モードにお
いて、所定の書込データに基づいて、第2の内部クロッ
ク信号に同期して、順次反転される内部書きこみデータ
を生成する内部データ生成回路と、第2の動作モードに
おいて、内部データ生成回路の出力をメモリセル選択回
路により順次選択されるメモリセルに出力する駆動回路
とを含む。
請求項4記載の同期型半導体記憶装置の構成に加えて、
アドレスカウンタ回路は、内部同期信号発生回路の出力
の各サイクルにおいて、アドレス信号に基づいて、時系
列として順次隣接するメモリセルに対応する内部アドレ
ス信号を生成し、メモリセル選択回路により選択された
メモリセルに書込みデータを出力するデータ書込み回路
とを備え、データ書込み回路は、第2の動作モードにお
いて、所定の書込データに基づいて、第2の内部クロッ
ク信号に同期して、順次反転される内部書きこみデータ
を生成する内部データ生成回路と、第2の動作モードに
おいて、内部データ生成回路の出力をメモリセル選択回
路により順次選択されるメモリセルに出力する駆動回路
とを含む。
【0013】請求項6記載の同期型半導体記憶装置は、
請求項5記載の同期型半導体記憶装置の構成に加えて、
メモリセルアレイは、奇数アドレスに対応する第1のア
ドレス領域と、偶数アドレスに対応する第2のアドレス
領域とを含み、メモリセル選択回路は、内部アドレス信
号に応じて、第1および第2のアドレス領域において同
時に、それぞれ少なくとも1つのメモリセル列を選択
し、データ書込み回路は、外部クロック信号に同期して
動作し、第1の動作モードでは、シリアルに与えられる
少なくとも2つの書込みデータを保持して、パラレルデ
ータに変換し、第2の動作モードでは、与えられる所定
の書込データを保持するデータ入力回路をさらに含み、
駆動回路は、第1の動作モードでは、データ入力回路の
パラレルデータ出力を、第1および第2のアドレス領域
で選択されたメモリセル列にそれぞれ与え、比較回路
は、第2の動作モードにおいて、第1および第2のアド
レス領域のうちの一方からの読出データを期待値とし、
第1および第2のアドレス領域のうちの他方からの読出
データとの比較を行う。
請求項5記載の同期型半導体記憶装置の構成に加えて、
メモリセルアレイは、奇数アドレスに対応する第1のア
ドレス領域と、偶数アドレスに対応する第2のアドレス
領域とを含み、メモリセル選択回路は、内部アドレス信
号に応じて、第1および第2のアドレス領域において同
時に、それぞれ少なくとも1つのメモリセル列を選択
し、データ書込み回路は、外部クロック信号に同期して
動作し、第1の動作モードでは、シリアルに与えられる
少なくとも2つの書込みデータを保持して、パラレルデ
ータに変換し、第2の動作モードでは、与えられる所定
の書込データを保持するデータ入力回路をさらに含み、
駆動回路は、第1の動作モードでは、データ入力回路の
パラレルデータ出力を、第1および第2のアドレス領域
で選択されたメモリセル列にそれぞれ与え、比較回路
は、第2の動作モードにおいて、第1および第2のアド
レス領域のうちの一方からの読出データを期待値とし、
第1および第2のアドレス領域のうちの他方からの読出
データとの比較を行う。
【0014】
【発明の実施の形態】[実施の形態1]図1は、本発明
の実施の形態1の同期型半導体記憶装置1000の構成
を示す概略ブロック図である。
の実施の形態1の同期型半導体記憶装置1000の構成
を示す概略ブロック図である。
【0015】SDRAM1000は、外部から与えられ
る相補なクロック信号ext.CLKおよびext./
CLKを受ける外部クロック信号入力端子1002と、
外部クロック端子1002に与えられたクロック信号を
バッファ処理するクロック入力バッファ150および1
52と、クロックバッファ150および152の出力を
受けて、第1の内部クロック信号int.CLK1およ
び第2の内部クロック信号int.CLK2を生成する
内部制御クロック信号生成回路1008と、外部制御信
号入力端子1010を介して与えられる外部制御信号
を、外部クロック信号ext.CLKに同期して動作す
る入力バッファ1012〜1020を介して受けるコマ
ンドでコーダ1021およびモードデコーダ1022と
を備える。
る相補なクロック信号ext.CLKおよびext./
CLKを受ける外部クロック信号入力端子1002と、
外部クロック端子1002に与えられたクロック信号を
バッファ処理するクロック入力バッファ150および1
52と、クロックバッファ150および152の出力を
受けて、第1の内部クロック信号int.CLK1およ
び第2の内部クロック信号int.CLK2を生成する
内部制御クロック信号生成回路1008と、外部制御信
号入力端子1010を介して与えられる外部制御信号
を、外部クロック信号ext.CLKに同期して動作す
る入力バッファ1012〜1020を介して受けるコマ
ンドでコーダ1021およびモードデコーダ1022と
を備える。
【0016】内部制御信号入力端子1010には、信号
CKEと、チップセレクト信号/CSと、行アドレスス
トローブ信号/RASと、列アドレスストローブ信号/
CASと書込制御信号/WEと、データマスク信号DM
0〜DM3が与えられる。
CKEと、チップセレクト信号/CSと、行アドレスス
トローブ信号/RASと、列アドレスストローブ信号/
CASと書込制御信号/WEと、データマスク信号DM
0〜DM3が与えられる。
【0017】信号CKEは、チップへの制御信号の入力
を可能とすることを指示するための信号であり、この信
号が活性化されないと、制御信号の入力が許可されずチ
ップとして動作しない。
を可能とすることを指示するための信号であり、この信
号が活性化されないと、制御信号の入力が許可されずチ
ップとして動作しない。
【0018】信号/CSは、コマンド信号が入力されて
いるか否かを識別するための信号であり、この信号が活
性化している状態(“L”レベル)において、クロック
信号の立上がりのエッジにおいて、他の制御信号のレベ
ルの組合せに応じてコマンドの識別が行なわれる。
いるか否かを識別するための信号であり、この信号が活
性化している状態(“L”レベル)において、クロック
信号の立上がりのエッジにおいて、他の制御信号のレベ
ルの組合せに応じてコマンドの識別が行なわれる。
【0019】信号/RASは、行系回路の動作を指示す
るための信号であり、信号/CASは列系回路の動作の
活性化を指示するための信号である。信号/WEは、書
込動作あるいは読出動作の識別をするための信号であ
る。
るための信号であり、信号/CASは列系回路の動作の
活性化を指示するための信号である。信号/WEは、書
込動作あるいは読出動作の識別をするための信号であ
る。
【0020】信号DM0〜DM3は、それぞれ対応する
データ入出力端子DQ0〜DQ7、DQ8〜DQ15、
DQ16〜DQ23、DQ24からDQ31に対するデ
ータ授受のマスク動作を指示する信号である。
データ入出力端子DQ0〜DQ7、DQ8〜DQ15、
DQ16〜DQ23、DQ24からDQ31に対するデ
ータ授受のマスク動作を指示する信号である。
【0021】コマンドデコーダ1021は、これら外部
制御信号に応じて、SDRAM1000の内部回路の動
作を制御するための内部制御信号を出力する。モードデ
コーダ1022は、たとえば内部制御信号として、信号
ROWA、信号COLA、信号ACT、信号PC、信号
READ、信号WRITE、信号APCおよび信号SR
を出力する。信号ROWAは、ロウ系のアクセスが行な
われることを示す信号であり、信号COLAはコラム系
アクセスが行なわれることを示す信号であり、信号AC
Tはワード線の活性化を指示する信号である。
制御信号に応じて、SDRAM1000の内部回路の動
作を制御するための内部制御信号を出力する。モードデ
コーダ1022は、たとえば内部制御信号として、信号
ROWA、信号COLA、信号ACT、信号PC、信号
READ、信号WRITE、信号APCおよび信号SR
を出力する。信号ROWAは、ロウ系のアクセスが行な
われることを示す信号であり、信号COLAはコラム系
アクセスが行なわれることを示す信号であり、信号AC
Tはワード線の活性化を指示する信号である。
【0022】信号PCはプリチャージ動作を指示して、
行系の回路動作の終了を指示する信号である。信号RE
ADは列系の回路に対して読出動作を指示するための信
号であり、信号WRITEは列系の回路に対して書込動
作を指示するための信号である。
行系の回路動作の終了を指示する信号である。信号RE
ADは列系の回路に対して読出動作を指示するための信
号であり、信号WRITEは列系の回路に対して書込動
作を指示するための信号である。
【0023】信号APCはオートプリチャージ動作を指
示する信号であり、オートプリチャージ動作が指定され
ると、バーストサイクルの終了とともに、プリチャージ
動作が自動的に開始される。信号SRはセルフリフレッ
シュ動作を指示するための信号であり、セルフリフレッ
シュ動作が開始されると、セルフリフレッシュタイマが
動作し、一定時間が経過すると、ワード線を活性化させ
て、リフレッシュ動作を開始する。
示する信号であり、オートプリチャージ動作が指定され
ると、バーストサイクルの終了とともに、プリチャージ
動作が自動的に開始される。信号SRはセルフリフレッ
シュ動作を指示するための信号であり、セルフリフレッ
シュ動作が開始されると、セルフリフレッシュタイマが
動作し、一定時間が経過すると、ワード線を活性化させ
て、リフレッシュ動作を開始する。
【0024】モードデコーダ1022は、後に説明する
ように、たとえば、外部制御信号の組み合わせによりテ
ストモード動作が指定されたか否かの検出を行う。
ように、たとえば、外部制御信号の組み合わせによりテ
ストモード動作が指定されたか否かの検出を行う。
【0025】SDRAM1000は、さらに、セルフリ
フレッシュモードが信号SRにより指定されると、動作
を開始し、一定時間が経過するとワード線の活性化、す
なわちリフレッシュ動作の開始を指示するためのセルフ
リフレッシュタイマ1054と、セルフリフレッシュタ
イマ1054からの指示に従って、リフレッシュ動作を
行なうアドレスを発生するためのリフレッシュカウンタ
1056を含む。
フレッシュモードが信号SRにより指定されると、動作
を開始し、一定時間が経過するとワード線の活性化、す
なわちリフレッシュ動作の開始を指示するためのセルフ
リフレッシュタイマ1054と、セルフリフレッシュタ
イマ1054からの指示に従って、リフレッシュ動作を
行なうアドレスを発生するためのリフレッシュカウンタ
1056を含む。
【0026】SDRAM1000は、さらに、入力信号
の“H”レベルまたは“L”レベルの判定の基準となる
信号VREFを受ける参照電位入力端子1022と、ア
ドレス信号入力端子1030を介して与えられるアドレ
ス信号と、上述した外部制御信号との組合せに応じて、
所定の動作モードに対する情報、たとえばバースト長に
対するデータや、シングルデータレート動作およびダブ
ルデータレート動作のいずれが指定されているかに関す
る情報を保持するモードレジスタ1046と、外部クロ
ック信号ext.CLKに同期して動作するアドレス信
号入力バッファ1032〜1038を介してアドレス信
号を受けて、行アドレスが入力されるタイミングにおい
て、入力された行アドレスを保持するロウアドレスラッ
チ1048と、アドレス信号A0〜A12を受けて、列
アドレスが入力されるタイミングにおいてこの列アドレ
スを保持するコラムアドレスラッチ1050と、リフレ
ッシュアドレスカウンタ1056からの出力とロウアド
レスラッチ1048からの出力とを受けて、通常動作に
おいてはロウアドレスラッチ1048からの出力を、セ
ルフリフレッシュ動作中はリフレッシュアドレスカウン
タ1056からの出力を選択して出力するマルチプレク
サ1058と、マルチプレクサ1058からの出力を受
けて行アドレスをプリデコードするためのロウプリデコ
ーダ1062と、コラムアドレスラッチ1050に保持
された列アドレスを基準として、モードレジスタ104
6からのバースト長のデータに応じて内部列アドレスを
生成するバーストアドレスカウンタ1060と、バース
トアドレスカウンタ1060の出力を受けて、対応する
列アドレスのプリデコードを行なうコラムプリデコーダ
1064と、アドレス入力端子に与えられるバンクアド
レスBA0〜BA2を、外部クロック信号ext.CL
Kに同期して動作する入力バッファ1040〜1044
を介して受け、指定されたバンクアドレス値を保持する
バンクアドレスラッチ1052と、バンクアドレスラッ
チ1052の出力を受けて、バンクアドレスをデコード
するバンクデコーダ1066とを備える。
の“H”レベルまたは“L”レベルの判定の基準となる
信号VREFを受ける参照電位入力端子1022と、ア
ドレス信号入力端子1030を介して与えられるアドレ
ス信号と、上述した外部制御信号との組合せに応じて、
所定の動作モードに対する情報、たとえばバースト長に
対するデータや、シングルデータレート動作およびダブ
ルデータレート動作のいずれが指定されているかに関す
る情報を保持するモードレジスタ1046と、外部クロ
ック信号ext.CLKに同期して動作するアドレス信
号入力バッファ1032〜1038を介してアドレス信
号を受けて、行アドレスが入力されるタイミングにおい
て、入力された行アドレスを保持するロウアドレスラッ
チ1048と、アドレス信号A0〜A12を受けて、列
アドレスが入力されるタイミングにおいてこの列アドレ
スを保持するコラムアドレスラッチ1050と、リフレ
ッシュアドレスカウンタ1056からの出力とロウアド
レスラッチ1048からの出力とを受けて、通常動作に
おいてはロウアドレスラッチ1048からの出力を、セ
ルフリフレッシュ動作中はリフレッシュアドレスカウン
タ1056からの出力を選択して出力するマルチプレク
サ1058と、マルチプレクサ1058からの出力を受
けて行アドレスをプリデコードするためのロウプリデコ
ーダ1062と、コラムアドレスラッチ1050に保持
された列アドレスを基準として、モードレジスタ104
6からのバースト長のデータに応じて内部列アドレスを
生成するバーストアドレスカウンタ1060と、バース
トアドレスカウンタ1060の出力を受けて、対応する
列アドレスのプリデコードを行なうコラムプリデコーダ
1064と、アドレス入力端子に与えられるバンクアド
レスBA0〜BA2を、外部クロック信号ext.CL
Kに同期して動作する入力バッファ1040〜1044
を介して受け、指定されたバンクアドレス値を保持する
バンクアドレスラッチ1052と、バンクアドレスラッ
チ1052の出力を受けて、バンクアドレスをデコード
するバンクデコーダ1066とを備える。
【0027】なお、アドレス信号入力端子1030に与
えられるアドレス信号は、モードレジスタへの動作モー
ド情報の書込を行なう際に、その何ビットかの組合せに
よって、モードレジスタ中にデータを書込むためにも用
いられる。たとえば、バースト長のBLや、CASレイ
テンシCLの値などの設定が、アドレス信号の所定のビ
ット数の組合せにより指定される。
えられるアドレス信号は、モードレジスタへの動作モー
ド情報の書込を行なう際に、その何ビットかの組合せに
よって、モードレジスタ中にデータを書込むためにも用
いられる。たとえば、バースト長のBLや、CASレイ
テンシCLの値などの設定が、アドレス信号の所定のビ
ット数の組合せにより指定される。
【0028】また、バンクアドレス信号BA0〜BA2
は、ロウ系のアクセス時、およびコラム系のアクセス時
のそれぞれにおいてアクセスバンクを指示する。すなわ
ち、ロウ系のアクセス時、およびコラム系のアクセス時
のそれぞれにおいて、アドレス信号入力端子1030に
与えられたバンクアドレス信号BLA0〜BLA2は、
バンクアドレスラッチ1052に取込まれた後、バンク
デコーダ1066によりデコードされた後、各メモリア
レイブロック(バンク)に伝達される。
は、ロウ系のアクセス時、およびコラム系のアクセス時
のそれぞれにおいてアクセスバンクを指示する。すなわ
ち、ロウ系のアクセス時、およびコラム系のアクセス時
のそれぞれにおいて、アドレス信号入力端子1030に
与えられたバンクアドレス信号BLA0〜BLA2は、
バンクアドレスラッチ1052に取込まれた後、バンク
デコーダ1066によりデコードされた後、各メモリア
レイブロック(バンク)に伝達される。
【0029】SDRAM1000は、さらに、それぞれ
が読出/書込動作を独立に行なうことが可能な単位であ
るバンク0〜バンク7として動作するメモリアレイブロ
ック1100、1110および1120と、バンクデコ
ーダ1066からの出力およびロウプリデコーダ106
2からの出力に応じて、対応するバンク中の行(ワード
線)を選択するためのロウデコーダ1102と、コラム
プリデコーダ1064からの出力に応じて対応するバン
ク中の列(ビット線対)を選択するためのコラムデコー
ダ1104と、読出動作においては選択されたバンク中
の選択されたメモリセルから読出されたデータをグロー
バルI/OバスG−I/Oに与え、書込動作において
は、バスG−I/Oにより伝達された書込データを対応
するバンクに与えるI/Oポート1106と、書込動作
において、外部から与えられた書込データを保持し、バ
ーストG−I/Oに与え、読出動作において、バスG−
I/Oにより伝達された読出データを保持するデータ入
出力回路1086と、データ入出力回路1086とデー
タ入出力端子1070との間で入出力データDQ0〜D
Q31のやり取りを行なうための双方向入出力バッファ
1072〜1082とを含む。
が読出/書込動作を独立に行なうことが可能な単位であ
るバンク0〜バンク7として動作するメモリアレイブロ
ック1100、1110および1120と、バンクデコ
ーダ1066からの出力およびロウプリデコーダ106
2からの出力に応じて、対応するバンク中の行(ワード
線)を選択するためのロウデコーダ1102と、コラム
プリデコーダ1064からの出力に応じて対応するバン
ク中の列(ビット線対)を選択するためのコラムデコー
ダ1104と、読出動作においては選択されたバンク中
の選択されたメモリセルから読出されたデータをグロー
バルI/OバスG−I/Oに与え、書込動作において
は、バスG−I/Oにより伝達された書込データを対応
するバンクに与えるI/Oポート1106と、書込動作
において、外部から与えられた書込データを保持し、バ
ーストG−I/Oに与え、読出動作において、バスG−
I/Oにより伝達された読出データを保持するデータ入
出力回路1086と、データ入出力回路1086とデー
タ入出力端子1070との間で入出力データDQ0〜D
Q31のやり取りを行なうための双方向入出力バッファ
1072〜1082とを含む。
【0030】入出力端子1068に対して双方向入出力
バッファ1069を介して授受される信号QS0〜QS
3は、それぞれ対応するデータ入出力端子DQ0〜DQ
7、DQ8〜DQ15、DQ16〜DQ23、DQ24
からDQ31のデータ授受のタイミングを示すデータス
トローブ信号である。以下では、信号QS0〜QS3を
信号QSと総称する。
バッファ1069を介して授受される信号QS0〜QS
3は、それぞれ対応するデータ入出力端子DQ0〜DQ
7、DQ8〜DQ15、DQ16〜DQ23、DQ24
からDQ31のデータ授受のタイミングを示すデータス
トローブ信号である。以下では、信号QS0〜QS3を
信号QSと総称する。
【0031】図2は、図1に示したSDRAM1000
の構成のうち、データ入出力動作にかかわる部分を抽出
して示す概略ブロック図である。
の構成のうち、データ入出力動作にかかわる部分を抽出
して示す概略ブロック図である。
【0032】図2においては、アドレス信号入力端子と
してアドレス信号の最下位ビットA0が与えられるアド
レス信号入力端子と、データ入出力端子のうちデータD
Q0を入出力するデータ入出力端子および、制御信号入
力端子1010のうち、動作モードを指定するためのモ
ードコマンドを受ける制御信号入力端子に対応する部分
のみを抽出して示す。
してアドレス信号の最下位ビットA0が与えられるアド
レス信号入力端子と、データ入出力端子のうちデータD
Q0を入出力するデータ入出力端子および、制御信号入
力端子1010のうち、動作モードを指定するためのモ
ードコマンドを受ける制御信号入力端子に対応する部分
のみを抽出して示す。
【0033】図2を参照して、アドレス信号入力端子1
030に与えられたアドレス信号A0は、外部クロック
信号ext.CLKに同期して動作するアドレス入力バ
ッファ1032を経由して、ラッチ回路1049(ロウ
アドレスラッチ1048またはコラムアドレスラッチ1
050を総称してラッチ1049と称す)に保持され
る。
030に与えられたアドレス信号A0は、外部クロック
信号ext.CLKに同期して動作するアドレス入力バ
ッファ1032を経由して、ラッチ回路1049(ロウ
アドレスラッチ1048またはコラムアドレスラッチ1
050を総称してラッチ1049と称す)に保持され
る。
【0034】ラッチ回路1049に保持されたアドレス
信号は、内部クロック信号int.CLKに同期して動
作するデコーダ1063(ロウプリデコーダ1062お
よびロウデコーダ1102、またはコラムプリデコーダ
1064およびコラムデコーダ1104を総称してデコ
ーダ1063と称す)によりデコードされる。デコード
された内部行アドレス信号に応じて、ロウデコーダ11
02中のワード線ドライバ1200は、対応するワード
線WLを選択的に活性化する。一方、デコードされた内
部コラムアドレス信号に応じて、コラムデコーダ110
4中のドライバ1202により、列選択線CSLが選択
的に活性化される。
信号は、内部クロック信号int.CLKに同期して動
作するデコーダ1063(ロウプリデコーダ1062お
よびロウデコーダ1102、またはコラムプリデコーダ
1064およびコラムデコーダ1104を総称してデコ
ーダ1063と称す)によりデコードされる。デコード
された内部行アドレス信号に応じて、ロウデコーダ11
02中のワード線ドライバ1200は、対応するワード
線WLを選択的に活性化する。一方、デコードされた内
部コラムアドレス信号に応じて、コラムデコーダ110
4中のドライバ1202により、列選択線CSLが選択
的に活性化される。
【0035】行アドレス信号および列アドレス信号は、
通常のSDRAMと同様に、時分割的にSDRAM10
00に与えられる。
通常のSDRAMと同様に、時分割的にSDRAM10
00に与えられる。
【0036】一方、制御信号入力端子(ここでは、読出
/書込動作等を示すコマンドと、動作モードを示すモー
ド信号を受ける制御信号入力端子を総称している)10
10を介して与えられる制御信号は、外部クロック信号
ext.CLKに同期して動作する入力バッファ131
0(図1における入力バッファ1012〜1020を総
称)により取込まれ、ラッチ回路1312に保持され
る。
/書込動作等を示すコマンドと、動作モードを示すモー
ド信号を受ける制御信号入力端子を総称している)10
10を介して与えられる制御信号は、外部クロック信号
ext.CLKに同期して動作する入力バッファ131
0(図1における入力バッファ1012〜1020を総
称)により取込まれ、ラッチ回路1312に保持され
る。
【0037】ラッチ回路1312に保持されたコマンド
データは、コマンドデコーダ1021によりデコードさ
れ、たとえば、読出動作が指定されているか、書込動作
が指定されているか等の検出が行なわれる。
データは、コマンドデコーダ1021によりデコードさ
れ、たとえば、読出動作が指定されているか、書込動作
が指定されているか等の検出が行なわれる。
【0038】一方ラッチ回路1312に保持されたデー
タに基づいて、モードデコーダ1022は、指定された
テストモードを判定し、後に説明するように、第1のテ
スト信号TS1、TS2およびTS3をそれぞれ選択的
に活性化する。
タに基づいて、モードデコーダ1022は、指定された
テストモードを判定し、後に説明するように、第1のテ
スト信号TS1、TS2およびTS3をそれぞれ選択的
に活性化する。
【0039】ここで、コマンドデコーダ1021および
モードデコーダ1022も内部クロック信号int.C
LK2に同期して動作する。
モードデコーダ1022も内部クロック信号int.C
LK2に同期して動作する。
【0040】内部制御クロック生成回路1008は、コ
マンドデコーダ1021からの指示に基づいて、読出動
作ではリードクロック信号RCLKを、書込動作におい
てはライトクロック信号WCLKを、それぞれ出力す
る。
マンドデコーダ1021からの指示に基づいて、読出動
作ではリードクロック信号RCLKを、書込動作におい
てはライトクロック信号WCLKを、それぞれ出力す
る。
【0041】さらに、内部制御クロック生成回路100
8は、モードデコーダ1022からの第1のテスト信号
TS1を受けて、信号TS1が不活性である期間は外部
クロック信号と同一の周波数であって、これに同期した
クロック信号を内部クロック信号int.CLK1とし
て出力し、信号TS1が活性状態では、さらに、後に説
明するように、外部クロック信号ext.CLKの整数
倍の周波数(たとえば、4倍の周波数)を持つ内部クロ
ック信号int.CLK2を生成する。
8は、モードデコーダ1022からの第1のテスト信号
TS1を受けて、信号TS1が不活性である期間は外部
クロック信号と同一の周波数であって、これに同期した
クロック信号を内部クロック信号int.CLK1とし
て出力し、信号TS1が活性状態では、さらに、後に説
明するように、外部クロック信号ext.CLKの整数
倍の周波数(たとえば、4倍の周波数)を持つ内部クロ
ック信号int.CLK2を生成する。
【0042】データ入出力端子1070に与えられるデ
ータは、データストローブ信号QSに同期して、データ
入力バッファ1072により取込まれ、ラッチ回路10
73aに保持される。ラッチ回路1073aに保持され
たデータは、ライトクロック信号WCLKに応じて動作
するドライバ回路1090によりグローバルI/Oバス
G−I/Oに与えられる。グローバルI/O線対、G−
I/Oにより伝達された書込データは、各バンクに対応
して設けられているI/O回路1106により選択され
たバンクに対して選択的に与えられる。I/O回路11
06から、選択されているバンクに対するメインI/O
線対M−I/Oに、ドライバ回路1204を介して、書
込データが与えられる。書込データは、ワード線WLお
よび列選択線CSLにより選択されているメモリセルに
対して書込まれる。
ータは、データストローブ信号QSに同期して、データ
入力バッファ1072により取込まれ、ラッチ回路10
73aに保持される。ラッチ回路1073aに保持され
たデータは、ライトクロック信号WCLKに応じて動作
するドライバ回路1090によりグローバルI/Oバス
G−I/Oに与えられる。グローバルI/O線対、G−
I/Oにより伝達された書込データは、各バンクに対応
して設けられているI/O回路1106により選択され
たバンクに対して選択的に与えられる。I/O回路11
06から、選択されているバンクに対するメインI/O
線対M−I/Oに、ドライバ回路1204を介して、書
込データが与えられる。書込データは、ワード線WLお
よび列選択線CSLにより選択されているメモリセルに
対して書込まれる。
【0043】ここで、ドライバ回路1090は、後に説
明するように、第2のテスト信号TS2が活性状態で
は、書込サイクルごとにラッチ回路1073aに保持さ
れているデータを交互に反転しつつ出力する。
明するように、第2のテスト信号TS2が活性状態で
は、書込サイクルごとにラッチ回路1073aに保持さ
れているデータを交互に反転しつつ出力する。
【0044】一方、データ読出動作においては、ワード
線WLおよび列選択線CSLにより選択されたメモリセ
ルからの読出データは、メインI/O線対M−I/Oを
介して伝達され、ドライバ回路1206により増幅され
た後、I/O回路1106を介して、グローバルI/O
バスG−I/Oに与えられる。
線WLおよび列選択線CSLにより選択されたメモリセ
ルからの読出データは、メインI/O線対M−I/Oを
介して伝達され、ドライバ回路1206により増幅され
た後、I/O回路1106を介して、グローバルI/O
バスG−I/Oに与えられる。
【0045】グローバルI/Oバスを介して伝達された
データは、ドライバ回路1092により、リードクロッ
ク信号RCLKに同期して、ラッチ回路1073bに与
えられ、ラッチ回路1073bに保持されたデータが、
データ出力バッファ1072bを介して、データ入出力
端子DQ0に与えられる。
データは、ドライバ回路1092により、リードクロッ
ク信号RCLKに同期して、ラッチ回路1073bに与
えられ、ラッチ回路1073bに保持されたデータが、
データ出力バッファ1072bを介して、データ入出力
端子DQ0に与えられる。
【0046】後に説明するように、ドライバ回路109
2は、第1のテスト信号TS1が不活性である期間(通
常動作モードにおいては、読出データを、そのままラッ
チ回路1073に伝達するのに対し、信号TS1が活性
期間(“H”レベル)であってテストモードが指定され
ている期間)においては、メモリアレイから読出された
データのテスト結果をラッチ回路1073bに対して与
える。
2は、第1のテスト信号TS1が不活性である期間(通
常動作モードにおいては、読出データを、そのままラッ
チ回路1073に伝達するのに対し、信号TS1が活性
期間(“H”レベル)であってテストモードが指定され
ている期間)においては、メモリアレイから読出された
データのテスト結果をラッチ回路1073bに対して与
える。
【0047】データアウトプットバッファ1072b
は、信号TS1が不活性期間(通常動作時)において
は、SDRAM1000内部で生成されるデータストロ
ーブ信号QSと同期してデータ出力動作を行なう。これ
に対して、信号TS1が活性状態(“H”レベル)にお
いては、データ出力のタイミングは外部クロック信号に
同期して行なわれる。
は、信号TS1が不活性期間(通常動作時)において
は、SDRAM1000内部で生成されるデータストロ
ーブ信号QSと同期してデータ出力動作を行なう。これ
に対して、信号TS1が活性状態(“H”レベル)にお
いては、データ出力のタイミングは外部クロック信号に
同期して行なわれる。
【0048】[通常動作モードでのDDR−SDRAM
の動作]図3は、図1に示したSDRAM1000のダ
ブルデータレート動作の概略を説明するためのタイミン
グチャートである。
の動作]図3は、図1に示したSDRAM1000のダ
ブルデータレート動作の概略を説明するためのタイミン
グチャートである。
【0049】図3においては、バースト長が8で、リー
ド動作のCASレイテンシが2の場合の動作を説明す
る。
ド動作のCASレイテンシが2の場合の動作を説明す
る。
【0050】ここで、バースト長が8、リード時のCA
Sレイテンシが2の場合を示している。CASレイテン
シが2とは、コマンド入力後2クロック目にデータ出力
が開始されることを意味する。
Sレイテンシが2の場合を示している。CASレイテン
シが2とは、コマンド入力後2クロック目にデータ出力
が開始されることを意味する。
【0051】[DDR−SDRAMモードでの書込動
作]図3を参照して、時刻t0における外部クロック信
号ext.CLKの立上がりのエッジにおいて、信号/
CSおよび信号/RASが活性状態であることに応じ
て、SDRAMの活性化が指示される時刻t0におい
て、行アドレスおよびバンクアドレスの取込が行なわ
れ、ロウアドレスラッチ1048およびバンクアドレス
ラッチ1052中に保持される。
作]図3を参照して、時刻t0における外部クロック信
号ext.CLKの立上がりのエッジにおいて、信号/
CSおよび信号/RASが活性状態であることに応じ
て、SDRAMの活性化が指示される時刻t0におい
て、行アドレスおよびバンクアドレスの取込が行なわ
れ、ロウアドレスラッチ1048およびバンクアドレス
ラッチ1052中に保持される。
【0052】続いて、時刻t1において内部クロック信
号int.CLKの活性化のエッジで信号/CS、信号
/CASおよび信号/WEが活性状態であることに応じ
て書込動作が指定される。このとき、列アドレスも入力
されコラムアドレスラッチ1050がその値を保持す
る。このとき、バーストライトの動作モードを設定する
ことで、次のサイクル以降での書込作業はバーストテス
トカウンタ1060により、SDRAM1000内部に
おいて自動的にコラムアドレスをインクリメントさせな
がら進行することになる。
号int.CLKの活性化のエッジで信号/CS、信号
/CASおよび信号/WEが活性状態であることに応じ
て書込動作が指定される。このとき、列アドレスも入力
されコラムアドレスラッチ1050がその値を保持す
る。このとき、バーストライトの動作モードを設定する
ことで、次のサイクル以降での書込作業はバーストテス
トカウンタ1060により、SDRAM1000内部に
おいて自動的にコラムアドレスをインクリメントさせな
がら進行することになる。
【0053】書込動作が指定されることで内部における
書込動作を指示するためのフラグ信号の信号WRITE
が活性状態へと変化する。
書込動作を指示するためのフラグ信号の信号WRITE
が活性状態へと変化する。
【0054】その後は、SDRAM1000に与える信
号QSに同期して、外部において書込データを変化させ
ることで、書込データの取込が行なわれる。
号QSに同期して、外部において書込データを変化させ
ることで、書込データの取込が行なわれる。
【0055】さらに、シリアルに書きこまれたデータ
は、データ入出力回路1086において、2ビットごと
に、パラレルデータに変換され、時刻t3以後、時刻t
4〜t6において、選択されたメモリセルに書きこまれ
る。
は、データ入出力回路1086において、2ビットごと
に、パラレルデータに変換され、時刻t3以後、時刻t
4〜t6において、選択されたメモリセルに書きこまれ
る。
【0056】[DDR−SDRAMモードでの読出動
作]次に、読出動作においては、時刻t10において、
外部クロック信号ext.CLKの立上がりのエッジに
おいて、信号/CSおよび信号RASが活性状態である
ことに応じて、ワード線を活性化させるためのACTコ
マンドの入力が行なわれる。この時点で、ワード線を指
定するアドレスの入力も同時に行なわれる。
作]次に、読出動作においては、時刻t10において、
外部クロック信号ext.CLKの立上がりのエッジに
おいて、信号/CSおよび信号RASが活性状態である
ことに応じて、ワード線を活性化させるためのACTコ
マンドの入力が行なわれる。この時点で、ワード線を指
定するアドレスの入力も同時に行なわれる。
【0057】続いて、時刻t11において、信号/CS
および信号/CASが活性状態であることに応じて、読
出動作の指定が行なわれる。このとき、列アドレスの指
定が行なわれ、コラムアドレスラッチ1050に保持さ
れる。コラムアドレスラッチ1050に保持された列ア
ドレスに基づいて、バーストアドレスカウンタ1060
が内部アドレスを生成する。ワード線が活性化され、選
択されたメモリセルから2ビット並列に読出され、セン
スアンプにより増幅されたデータは、SDRAM100
0中で生成される読出クロックRCLKに同期して読出
される。
および信号/CASが活性状態であることに応じて、読
出動作の指定が行なわれる。このとき、列アドレスの指
定が行なわれ、コラムアドレスラッチ1050に保持さ
れる。コラムアドレスラッチ1050に保持された列ア
ドレスに基づいて、バーストアドレスカウンタ1060
が内部アドレスを生成する。ワード線が活性化され、選
択されたメモリセルから2ビット並列に読出され、セン
スアンプにより増幅されたデータは、SDRAM100
0中で生成される読出クロックRCLKに同期して読出
される。
【0058】2ビット並列に読み出されたデータは、デ
ータ入出力回路1086に保持され、シリアルデータに
変換されて、時刻t13から順次データ入出力端子10
70に対して出力されていく。
ータ入出力回路1086に保持され、シリアルデータに
変換されて、時刻t13から順次データ入出力端子10
70に対して出力されていく。
【0059】ここで、バーストリードの動作モードに対
する設定が行なわれていると、時刻t14以降の読出動
作は、内部で自動的にコラムアドレスをインクメントさ
せながら、2ビットの並列読出およびシリアルデータの
変換が順次行なわれ、データ入出力端子への出力が行わ
れることになる。
する設定が行なわれていると、時刻t14以降の読出動
作は、内部で自動的にコラムアドレスをインクメントさ
せながら、2ビットの並列読出およびシリアルデータの
変換が順次行なわれ、データ入出力端子への出力が行わ
れることになる。
【0060】このとき、データ出力に同期して、SDR
AM1000から信号QSを出力し、SDRAM100
0の外部に対してデータ出力のタイミングを与える。
AM1000から信号QSを出力し、SDRAM100
0の外部に対してデータ出力のタイミングを与える。
【0061】以上説明したとおり、コラム系のアクセス
においては、アドレス信号はコラムアドレスラッチ10
50に取込まれる。この列アドレスのバースト時におけ
る変化の仕方は、後に説明するように、インタリーブ方
式とシーケンシャル方式との2種類がある。そのいずれ
の変化の仕方を選択するかは、アドレス信号の組合せに
より、モードレジスタ1046中に動作情報として蓄積
される。このモードレジスタ1046の制御に従って、
バーストアドレスカウンタ1060の変化の仕方が異な
ることになる。
においては、アドレス信号はコラムアドレスラッチ10
50に取込まれる。この列アドレスのバースト時におけ
る変化の仕方は、後に説明するように、インタリーブ方
式とシーケンシャル方式との2種類がある。そのいずれ
の変化の仕方を選択するかは、アドレス信号の組合せに
より、モードレジスタ1046中に動作情報として蓄積
される。このモードレジスタ1046の制御に従って、
バーストアドレスカウンタ1060の変化の仕方が異な
ることになる。
【0062】DDR−SDRAM動作モードでは、外部
クロック信号の1サイクルにおいて、データを2回出力
することが必要である。そこで、DDR−SDRAM動
作モードでの内部回路の動作としては、1クロックサイ
クルにおいて、選択されたメモリアレイブロックから2
個のデータを読出すことになる。そのために、バースト
アドレスカウンタ1060から出力されるアドレス信号
は、この2個のデータを読出すための2つのアドレスを
一度に発生させることが必要となる。
クロック信号の1サイクルにおいて、データを2回出力
することが必要である。そこで、DDR−SDRAM動
作モードでの内部回路の動作としては、1クロックサイ
クルにおいて、選択されたメモリアレイブロックから2
個のデータを読出すことになる。そのために、バースト
アドレスカウンタ1060から出力されるアドレス信号
は、この2個のデータを読出すための2つのアドレスを
一度に発生させることが必要となる。
【0063】この場合、問題となるのは、バーストアド
レスの初期状態、すなわち、外部から与えられる列アド
レス信号は、偶数あるいは奇数のいずれのアドレスでも
よいために、バーストアドレスの生成は、入力されたア
ドレスから順次インクリメントしていけばよいわけでは
ないことである。
レスの初期状態、すなわち、外部から与えられる列アド
レス信号は、偶数あるいは奇数のいずれのアドレスでも
よいために、バーストアドレスの生成は、入力されたア
ドレスから順次インクリメントしていけばよいわけでは
ないことである。
【0064】たとえば、外部から列アドレス信号として
1が入力された場合においても、発生されるべきペアの
内部列アドレス信号は、シーケンシャルモードの場合に
は(1、2)であるのに対し、インタリーブモードの場
合には(1、0)となる。
1が入力された場合においても、発生されるべきペアの
内部列アドレス信号は、シーケンシャルモードの場合に
は(1、2)であるのに対し、インタリーブモードの場
合には(1、0)となる。
【0065】したがって、偶数のアドレスでの列選択が
行なわれる場所と、これとペアになる奇数のアドレスで
の列選択(列選択信号が活性化される列)の場所とが異
なることになる。
行なわれる場所と、これとペアになる奇数のアドレスで
の列選択(列選択信号が活性化される列)の場所とが異
なることになる。
【0066】このために、SDRAM1000では、偶
数アドレスに対応する領域と奇数アドレスに対応する領
域にメモリセルアレイブロックの各々を分割し、偶数の
アドレスに対応する列選択信号と、奇数のアドレスに対
応する列選択信号のデコーダを分離し、独立に動作させ
る構成となっている。
数アドレスに対応する領域と奇数アドレスに対応する領
域にメモリセルアレイブロックの各々を分割し、偶数の
アドレスに対応する列選択信号と、奇数のアドレスに対
応する列選択信号のデコーダを分離し、独立に動作させ
る構成となっている。
【0067】たとえば、メモリセルアレイバンク0にお
いては、偶数アドレスに対応する領域1100aと奇数
アドレスに対応する領域1100bとにメモリアレイブ
ロックが分割されている。
いては、偶数アドレスに対応する領域1100aと奇数
アドレスに対応する領域1100bとにメモリアレイブ
ロックが分割されている。
【0068】[内部制御クロック生成回路1008の構
成]図4は、内部制御クロック生成回路1008の構成
をより詳細に説明するための概略ブロック図である。
成]図4は、内部制御クロック生成回路1008の構成
をより詳細に説明するための概略ブロック図である。
【0069】内部制御クロック生成回路1008は、差
動増幅器150からの出力とデータ出力部に与えられた
内部クロック信号int.CLK1とを受けて、両者の
位相を比較する位相比較器1562と、位相比較器15
62からの出力に応じて、可変遅延回路1566の遅延
量を制御する遅延制御回路1564とを含む。
動増幅器150からの出力とデータ出力部に与えられた
内部クロック信号int.CLK1とを受けて、両者の
位相を比較する位相比較器1562と、位相比較器15
62からの出力に応じて、可変遅延回路1566の遅延
量を制御する遅延制御回路1564とを含む。
【0070】ここで、可変遅延回路1566は、各々の
遅延時間が遅延制御回路1564からの遅延制御信号に
より制御される互いに直列に接続された複数段の遅延回
路を含む。
遅延時間が遅延制御回路1564からの遅延制御信号に
より制御される互いに直列に接続された複数段の遅延回
路を含む。
【0071】内部制御クロック生成回路1008は、さ
らに、内部制御クロック生成回路1008がDLL回路
として動作する場合には、差動増幅器150からの出力
を可変遅延回路1566に与え、同期回路156がPL
L回路として動作する場合には、可変遅延回路1566
に含まれる複数段の遅延回路の中間点からの出力信号を
可変遅延回路1566の入力として与えるマルチプレク
サ1570と、DLL回路として動作する場合には可変
遅延回路1566の出力をスイッチング回路186に与
え、PLL回路として動作する場合には、可変遅延回路
1566に含まれる複数の遅延回路のうち中央の遅延回
路からの出力をスイッチング回路186に与えるマルチ
プレクサ1572とを含む。
らに、内部制御クロック生成回路1008がDLL回路
として動作する場合には、差動増幅器150からの出力
を可変遅延回路1566に与え、同期回路156がPL
L回路として動作する場合には、可変遅延回路1566
に含まれる複数段の遅延回路の中間点からの出力信号を
可変遅延回路1566の入力として与えるマルチプレク
サ1570と、DLL回路として動作する場合には可変
遅延回路1566の出力をスイッチング回路186に与
え、PLL回路として動作する場合には、可変遅延回路
1566に含まれる複数の遅延回路のうち中央の遅延回
路からの出力をスイッチング回路186に与えるマルチ
プレクサ1572とを含む。
【0072】図4に示した分周回路158は、可変遅延
回路1566に含まれる複数の遅延回路のうちの中央の
遅延回路からの出力を受けて、所定の分周比で分周した
信号を出力する。
回路1566に含まれる複数の遅延回路のうちの中央の
遅延回路からの出力を受けて、所定の分周比で分周した
信号を出力する。
【0073】スイッチング回路188は、分周器158
の出力と可変遅延回路1566の出力とを受けて、いず
れか一方を選択的に出力する。
の出力と可変遅延回路1566の出力とを受けて、いず
れか一方を選択的に出力する。
【0074】スイッチング回路190は、クロックドラ
イバ154からの出力と、スイッチング回路188から
の出力とを受けて、いずれか一方を選択的に内部クロッ
ク信号int.CLK1として出力する。
イバ154からの出力と、スイッチング回路188から
の出力とを受けて、いずれか一方を選択的に内部クロッ
ク信号int.CLK1として出力する。
【0075】スイッチング回路186は、差動増幅器1
50の出力とマルチプレクサ1572の出力とを受け
て、いずれか一方を選択的にクロックドライバ154に
与える。内部クロック信号int.CLK2は、内部回
路の制御に用いられる。
50の出力とマルチプレクサ1572の出力とを受け
て、いずれか一方を選択的にクロックドライバ154に
与える。内部クロック信号int.CLK2は、内部回
路の制御に用いられる。
【0076】また、内部高速モードにおいては、この内
部同期回路はDLL動作モードからPLL動作モードに
変化するため、以下ではこの同期回路のことをDPLL
回路と呼ぶことにする。
部同期回路はDLL動作モードからPLL動作モードに
変化するため、以下ではこの同期回路のことをDPLL
回路と呼ぶことにする。
【0077】そして、内部高速モード時に外部から入力
されるクロックの周波数を整数倍する際の倍率は、特に
限定されないが、たとえば4倍であるものとする。
されるクロックの周波数を整数倍する際の倍率は、特に
限定されないが、たとえば4倍であるものとする。
【0078】なお、内部制御クロック生成回路1008
が、DLL回路として動作するモードにおいて、その出
力信号であるint.CLK1は、たとえば、データの
出力の制御に用いられる。ここで、内部高速モード時に
外部から入力されるクロックの周波数を整数倍する際の
倍率は、8倍や16倍あるいはそれ以上とすることも可
能である。
が、DLL回路として動作するモードにおいて、その出
力信号であるint.CLK1は、たとえば、データの
出力の制御に用いられる。ここで、内部高速モード時に
外部から入力されるクロックの周波数を整数倍する際の
倍率は、8倍や16倍あるいはそれ以上とすることも可
能である。
【0079】以下では、その動作について簡単に説明す
る。可変遅延回路1566の出力は、クロックドライバ
154により内部回路に分配される。差動増幅回路(入
力バッファ)を通った外部クロック信号ext.CLK
は、スイッチング回路186により選択され、クロック
ドライバ154で駆動力が増加されて、内部回路系に制
御信号の基準信号として分配される。
る。可変遅延回路1566の出力は、クロックドライバ
154により内部回路に分配される。差動増幅回路(入
力バッファ)を通った外部クロック信号ext.CLK
は、スイッチング回路186により選択され、クロック
ドライバ154で駆動力が増加されて、内部回路系に制
御信号の基準信号として分配される。
【0080】また、差動増幅器150の出力は、マルチ
プレクサ1570により選択されて、可変遅延回路15
66のトリガ信号として入力される。
プレクサ1570により選択されて、可変遅延回路15
66のトリガ信号として入力される。
【0081】通常動作においては、可変遅延回路156
6の出力が、スイッチング回路188および190によ
り優先的にデータ出力部に与えられる。
6の出力が、スイッチング回路188および190によ
り優先的にデータ出力部に与えられる。
【0082】スイッチング回路190を経てドライバ回
路191で駆動力を増加したクロック信号は、各入出力
端子DQ0〜DQ31に分配される。
路191で駆動力を増加したクロック信号は、各入出力
端子DQ0〜DQ31に分配される。
【0083】各入出力端子DQ0〜DQ31に与えられ
たクロック信号は、位相比較器1562に入力される。
位相比較器1562では、このレプリカバッファからの
内部クロック信号int.CLK1と、差動増幅器15
0からの外部クロック信号からの位相が比較される。
たクロック信号は、位相比較器1562に入力される。
位相比較器1562では、このレプリカバッファからの
内部クロック信号int.CLK1と、差動増幅器15
0からの外部クロック信号からの位相が比較される。
【0084】次に、内部高速モード時の動作について説
明する。この場合、可変遅延回路1566は、その総遅
延量の半分の遅延量を有する遅延回路の出力が、マルチ
プレクサ1570により選択され、外部クロック信号の
代わりに可変遅延回路1566の入力に与えられる。し
たがって、可変遅延回路は閉ループを形成することにな
る。
明する。この場合、可変遅延回路1566は、その総遅
延量の半分の遅延量を有する遅延回路の出力が、マルチ
プレクサ1570により選択され、外部クロック信号の
代わりに可変遅延回路1566の入力に与えられる。し
たがって、可変遅延回路は閉ループを形成することにな
る。
【0085】ここでは、マルチプレクサ1570にはイ
ンバータ1段分の回路が含まれており、このインバータ
の存在により、可変遅延回路およびこのインバータ回路
で構成されるループ内に含まれる遅延段が奇数段になる
ように構成される。したがって、このループはリングオ
シレータを構成し、自走発振を開始する。
ンバータ1段分の回路が含まれており、このインバータ
の存在により、可変遅延回路およびこのインバータ回路
で構成されるループ内に含まれる遅延段が奇数段になる
ように構成される。したがって、このループはリングオ
シレータを構成し、自走発振を開始する。
【0086】以上の構成において、可変遅延回路156
6の総遅延量の半分の部位から出力を取出すこととした
のは、リング発振器の1周期分の遅延量と可変遅延回路
の遅延量とを等しくするためである。このリング発振器
の出力は、分周器158を通り1/4の周波数にされた
後、スイッチング回路188および190により選択さ
れ、各入出力端子DQ0〜DQ31に対して分配され
る。内部クロック信号int.CLK1と外部クロック
信号との周期の位相が合うように位相比較器1562お
よび遅延制御回路1564により可変遅延回路1566
の遅延量が制御される。
6の総遅延量の半分の部位から出力を取出すこととした
のは、リング発振器の1周期分の遅延量と可変遅延回路
の遅延量とを等しくするためである。このリング発振器
の出力は、分周器158を通り1/4の周波数にされた
後、スイッチング回路188および190により選択さ
れ、各入出力端子DQ0〜DQ31に対して分配され
る。内部クロック信号int.CLK1と外部クロック
信号との周期の位相が合うように位相比較器1562お
よび遅延制御回路1564により可変遅延回路1566
の遅延量が制御される。
【0087】したがって、位相が合っている状態におい
ては、リング発振器の出力は、外部クロック信号ex
t.CLKの4倍の周波数となっている。
ては、リング発振器の出力は、外部クロック信号ex
t.CLKの4倍の周波数となっている。
【0088】この4倍周波数の内部クロック信号in
t.CLK2が、マルチプレクサ1572およびスイッ
チング回路186により選択され、クロックドライバ1
54により駆動力が増加されて、内部回路系に制御信号
として分配される。
t.CLK2が、マルチプレクサ1572およびスイッ
チング回路186により選択され、クロックドライバ1
54により駆動力が増加されて、内部回路系に制御信号
として分配される。
【0089】以上のような構成とすることで、外部クロ
ック信号ext.CLKの1クロック分の時間におい
て、たとえば、リード動作中において、内部回路はバー
スト4回分の動作を自動的に実施することになる。
ック信号ext.CLKの1クロック分の時間におい
て、たとえば、リード動作中において、内部回路はバー
スト4回分の動作を自動的に実施することになる。
【0090】すなわち、このような動作モードでは、外
部クロック信号ext.CLKの周波数が高くない場合
においても、内部回路自体は高速動作を行なうことが可
能である。
部クロック信号ext.CLKの周波数が高くない場合
においても、内部回路自体は高速動作を行なうことが可
能である。
【0091】[データ入力部の構成]図5は、図2に示
したデータ入力部の構成をより詳細に説明するためのブ
ロック図である。
したデータ入力部の構成をより詳細に説明するためのブ
ロック図である。
【0092】データ入出力端子DQ0に与えられたデー
タは、データ入力バッファ1072aを介して、ラッチ
回路1073aに与えられる。
タは、データ入力バッファ1072aを介して、ラッチ
回路1073aに与えられる。
【0093】ラッチ回路1073aは、データ入力バッ
ファ1072aからのデータをそれぞれ受けるデータラ
ッチ1073a1および1073a2を含む。
ファ1072aからのデータをそれぞれ受けるデータラ
ッチ1073a1および1073a2を含む。
【0094】データ入力バッファ1072aは、信号T
S1が不活性状態(通常動作)においては、データスト
ローブ信号QSに同期してデータ入出力端子DQ0に与
えられるデータを交互にデータラッチ1073a1およ
び1073a2に与える。
S1が不活性状態(通常動作)においては、データスト
ローブ信号QSに同期してデータ入出力端子DQ0に与
えられるデータを交互にデータラッチ1073a1およ
び1073a2に与える。
【0095】データラッチ1073a1に保持された書
込データは、ライトクロック信号WCLKおよび信号W
CLKを受けて反転するインバータ2004の出力信号
によって制御されるトランスファゲート2002を介し
てラッチ回路2010に与えられる。
込データは、ライトクロック信号WCLKおよび信号W
CLKを受けて反転するインバータ2004の出力信号
によって制御されるトランスファゲート2002を介し
てラッチ回路2010に与えられる。
【0096】一方、データラッチ回路1073a2に保
持された書込データは、信号WCLKおよび信号WCL
Kを受けて反転するインバータ2008の出力信号によ
り制御されるトランスファゲート2006を介して、ラ
ッチ回路2020に与えられる。ラッチ回路2010
は、相互に入力ノードおよび出力ノードが接続するイン
バータ2012および2014を含む。
持された書込データは、信号WCLKおよび信号WCL
Kを受けて反転するインバータ2008の出力信号によ
り制御されるトランスファゲート2006を介して、ラ
ッチ回路2020に与えられる。ラッチ回路2010
は、相互に入力ノードおよび出力ノードが接続するイン
バータ2012および2014を含む。
【0097】一方、ラッチ回路2020も、相互に入力
ノードと出力ノードとが接続するインバータ2022お
よび2024を含む。
ノードと出力ノードとが接続するインバータ2022お
よび2024を含む。
【0098】カウンタ2030は、信号TS2が活性状
態(“H”レベル)となるのに応じて活性化され、ライ
トクロック信号WCLKの活性化に応じてカウント動作
を行なう2ビットカウンタである。つまり、カウンタ2
030の出力信号Qおよびその反転信号/Qは、信号T
S2が活性な状態においては、ライトクロック信号WC
LKの1サイクルごとにそれぞれその値が反転する。
態(“H”レベル)となるのに応じて活性化され、ライ
トクロック信号WCLKの活性化に応じてカウント動作
を行なう2ビットカウンタである。つまり、カウンタ2
030の出力信号Qおよびその反転信号/Qは、信号T
S2が活性な状態においては、ライトクロック信号WC
LKの1サイクルごとにそれぞれその値が反転する。
【0099】一方、カウンタ2030の出力信号Qは、
信号TS2が不活性状態においては、“L”レベルを維
持する。
信号TS2が不活性状態においては、“L”レベルを維
持する。
【0100】ラッチ回路2010の出力は、切換回路2
040を介して、インバータ2060に与えられ、書込
データWD0として出力される。
040を介して、インバータ2060に与えられ、書込
データWD0として出力される。
【0101】一方、ラッチ回路2020の出力は、切換
回路2050を介して、インバータ2062に与えら
れ、インバータ2062から書込データWD1として出
力される。
回路2050を介して、インバータ2062に与えら
れ、インバータ2062から書込データWD1として出
力される。
【0102】後に説明するように、書込データWD0
は、メモリアレイの偶数アドレス領域に対して出力され
る書込データであり、書込データWD1は、メモリアレ
イの奇数アドレス領域に与えられる書込データである。
は、メモリアレイの偶数アドレス領域に対して出力され
る書込データであり、書込データWD1は、メモリアレ
イの奇数アドレス領域に与えられる書込データである。
【0103】切換回路2040は、インバータ2012
の出力を受け、カウンタ2030の出力信号Qが“L”
レベルのときに導通状態となって、インバータ2060
に与えるトランスファゲート2042と、インバータ2
014の出力を受け、信号Qが“H”レベルのときに導
通状態となって、インバータ2062へ与えるトランス
ファゲート2044とを含む。
の出力を受け、カウンタ2030の出力信号Qが“L”
レベルのときに導通状態となって、インバータ2060
に与えるトランスファゲート2042と、インバータ2
014の出力を受け、信号Qが“H”レベルのときに導
通状態となって、インバータ2062へ与えるトランス
ファゲート2044とを含む。
【0104】一方、切換回路2050は、インバータ2
022の出力を受け、カウンタ2030の出力信号Qが
“L”レベルのときに導通状態となって、インバータ2
062に与えるトランスファゲート2054と、インバ
ータ2024の出力を受け、信号Qが“H”レベルのと
きに導通状態となって、インバータ2062へ与えるト
ランスファゲート2052とを含む。
022の出力を受け、カウンタ2030の出力信号Qが
“L”レベルのときに導通状態となって、インバータ2
062に与えるトランスファゲート2054と、インバ
ータ2024の出力を受け、信号Qが“H”レベルのと
きに導通状態となって、インバータ2062へ与えるト
ランスファゲート2052とを含む。
【0105】図6は、図5に示したデータ入力バッファ
1072aの構成を説明するための概略ブロック図であ
る。
1072aの構成を説明するための概略ブロック図であ
る。
【0106】データ入力バッファ1072aは、信号E
Nに応じて活性化され、データ入出力端子DQ0からの
信号を受けるバッファ部2100と、信号DS1を受け
るインバータ2102と、インバータ2102の出力
と、データストローブ信号QSとを受けるNAND回路
2104と、データストローブ信号QSおよび信号TS
1を受けるOR回路2106と、NAND回路2104
の出力によりゲート電位が制御されるNチャネルMOS
トランジスタ2110と、NチャネルMOSトランジス
タ2110を介してバッファ部2100からの信号を受
けるラッチ回路2112と、ゲート電位がOR回路21
06の出力により制御され、ラッチ回路2112と、デ
ータラッチ1073aとを接続するNチャネルMOSト
ランジスタ2114と、ゲート電位がOR回路2106
の出力により制御されるNチャネルMOSトランジスタ
2120と、NチャネルMOSトランジスタ2120を
介して、バッファ部2100からの出力信号を受けるラ
ッチ回路2122と、ゲート電位がNAND回路210
4の出力により制御され、ラッチ回路2122とデータ
ラッチ1073bとを接続するNチャネルMOSトラン
ジスタ2124とを含む。
Nに応じて活性化され、データ入出力端子DQ0からの
信号を受けるバッファ部2100と、信号DS1を受け
るインバータ2102と、インバータ2102の出力
と、データストローブ信号QSとを受けるNAND回路
2104と、データストローブ信号QSおよび信号TS
1を受けるOR回路2106と、NAND回路2104
の出力によりゲート電位が制御されるNチャネルMOS
トランジスタ2110と、NチャネルMOSトランジス
タ2110を介してバッファ部2100からの信号を受
けるラッチ回路2112と、ゲート電位がOR回路21
06の出力により制御され、ラッチ回路2112と、デ
ータラッチ1073aとを接続するNチャネルMOSト
ランジスタ2114と、ゲート電位がOR回路2106
の出力により制御されるNチャネルMOSトランジスタ
2120と、NチャネルMOSトランジスタ2120を
介して、バッファ部2100からの出力信号を受けるラ
ッチ回路2122と、ゲート電位がNAND回路210
4の出力により制御され、ラッチ回路2122とデータ
ラッチ1073bとを接続するNチャネルMOSトラン
ジスタ2124とを含む。
【0107】図7は、図1に示したメモリアレイブロッ
ク1100の構成をより詳細に説明するための概略ブロ
ック図である。
ク1100の構成をより詳細に説明するための概略ブロ
ック図である。
【0108】メモリアレイブロック1100は、偶数ア
ドレスが割当てられてメモリセルアレイ領域1100a
と、奇数アドレスが割当てられている奇数アドレス領域
1100bより構成される。
ドレスが割当てられてメモリセルアレイ領域1100a
と、奇数アドレスが割当てられている奇数アドレス領域
1100bより構成される。
【0109】メモリアレイブロックは、その行方向(ワ
ード線方向)に沿って、複数個のメモリアレイブロック
MABi(i=1,…,N)に分割されているものとす
る。
ード線方向)に沿って、複数個のメモリアレイブロック
MABi(i=1,…,N)に分割されているものとす
る。
【0110】図7においては、特に、i番目のメモリア
レイブロックMABiが行アドレス信号に応じて選択状
態となっているものとする。メモリアレイブロックMA
Biの両側には、センスアンプ帯SABiおよびSAB
i+1がそれぞれ配置されている。
レイブロックMABiが行アドレス信号に応じて選択状
態となっているものとする。メモリアレイブロックMA
Biの両側には、センスアンプ帯SABiおよびSAB
i+1がそれぞれ配置されている。
【0111】偶数アドレス領域1100aにおいては、
内部列アドレス信号CA1〜CA4のいずれかが活性化
されるのに応じて、奇数アドレス領域1100bにおい
ては、内部列アドレス信号CA1´〜CA4´のいずれ
かが活性化されるのに応じて、それぞれ1本ずつの列選
択線CSLが活性化される。
内部列アドレス信号CA1〜CA4のいずれかが活性化
されるのに応じて、奇数アドレス領域1100bにおい
ては、内部列アドレス信号CA1´〜CA4´のいずれ
かが活性化されるのに応じて、それぞれ1本ずつの列選
択線CSLが活性化される。
【0112】たとえば、バースト書込動作においては、
バーストアドレスカウンタ1060のカウント結果に基
づいて、内部列アドレス信号CA1〜CA4および内部
列アドレス信号CA1´〜CA4´が順次生成され、1
度に偶数アドレス領域1100aおよび奇数アドレス領
域1100bに対して、2ビットずつのデータ書込が行
なわれることになる。
バーストアドレスカウンタ1060のカウント結果に基
づいて、内部列アドレス信号CA1〜CA4および内部
列アドレス信号CA1´〜CA4´が順次生成され、1
度に偶数アドレス領域1100aおよび奇数アドレス領
域1100bに対して、2ビットずつのデータ書込が行
なわれることになる。
【0113】グローバルI/OバスG−I/Oにより伝
達された書込データWD0およびWD1は、それぞれ偶
数アドレス領域1100aに対して設けられているメイ
ンI/O線対M−I/O0および奇数アドレス領域11
00bに対応して設けられているメインI/O線対M−
I/O1に伝達される。
達された書込データWD0およびWD1は、それぞれ偶
数アドレス領域1100aに対して設けられているメイ
ンI/O線対M−I/O0および奇数アドレス領域11
00bに対応して設けられているメインI/O線対M−
I/O1に伝達される。
【0114】たとえば、上述したようなバースト書込動
作モードにおいては、書込データWD0として、データ
D1、D3、D5およびD7が順次メインI/O線対M
−I/O0に与えられ、書込データWD1として、デー
タD2、D4、D6およびD8がメインI/O線対M−
I/O1に順次与えられる。
作モードにおいては、書込データWD0として、データ
D1、D3、D5およびD7が順次メインI/O線対M
−I/O0に与えられ、書込データWD1として、デー
タD2、D4、D6およびD8がメインI/O線対M−
I/O1に順次与えられる。
【0115】以上のようにして、互いに隣接するメモリ
セル列に対して、偶数アドレス領域1100aおよび奇
数アドレス領域1100bのそれぞれにおいて、データ
が4サイクルにわたって2ビットずつ書込まれること
で、合計8ビットのデータ書込が行なわれることにな
る。
セル列に対して、偶数アドレス領域1100aおよび奇
数アドレス領域1100bのそれぞれにおいて、データ
が4サイクルにわたって2ビットずつ書込まれること
で、合計8ビットのデータ書込が行なわれることにな
る。
【0116】図8は、図7に示したメモリアレイブロッ
クMABiの構成をより詳細に説明するための概略ブロ
ック図である。
クMABiの構成をより詳細に説明するための概略ブロ
ック図である。
【0117】図8においては、メモリアレイブロックM
ABiのうち、4つのメモリセル列にそれぞれ対応して
設けられるビット線対BL1,/BL1,…,BL4,
/BL4の構成を示す。
ABiのうち、4つのメモリセル列にそれぞれ対応して
設けられるビット線対BL1,/BL1,…,BL4,
/BL4の構成を示す。
【0118】図8を参照して、ビット線対BL1,/B
L1およびBL3,/BL3に対して設けられるセンス
アンプは、センスアンプ帯SABi+1に属し、ビット
線対BL2,/BL2およびBL4,/BL4に対して
設けられるセンスアンプSAは、センスアンプ帯SAB
iに属している。
L1およびBL3,/BL3に対して設けられるセンス
アンプは、センスアンプ帯SABi+1に属し、ビット
線対BL2,/BL2およびBL4,/BL4に対して
設けられるセンスアンプSAは、センスアンプ帯SAB
iに属している。
【0119】すなわち、隣接するビット線対に対応する
センスアンプSAは、交互に、メモリアレイブロックM
ABiについて対向して設けられるセンスアンプ帯SA
BiおよびSABi+1内に設けられる構成となってい
る。
センスアンプSAは、交互に、メモリアレイブロックM
ABiについて対向して設けられるセンスアンプ帯SA
BiおよびSABi+1内に設けられる構成となってい
る。
【0120】メインI/O線対M−I/Oにより伝達さ
れた書込データは、スイッチ回路SWを介して、ワード
線方向に設けられるサブI/O線対S−I/Oに伝達さ
れる。ビット線対BL1,/BL1と、サブI/O線対
S−I/Oは、それぞれトランジスタTR11およびT
R12を介して接続され、ビット線対BL2,/BL2
とサブI/O線対S−I/Oとは、NチャネルMOSト
ランジスタTR21およびTR22をそれぞれ介して接
続されている。
れた書込データは、スイッチ回路SWを介して、ワード
線方向に設けられるサブI/O線対S−I/Oに伝達さ
れる。ビット線対BL1,/BL1と、サブI/O線対
S−I/Oは、それぞれトランジスタTR11およびT
R12を介して接続され、ビット線対BL2,/BL2
とサブI/O線対S−I/Oとは、NチャネルMOSト
ランジスタTR21およびTR22をそれぞれ介して接
続されている。
【0121】トランジスタTR11およびTR12のゲ
ート電位は、コラムデコーダ1104により選択的に活
性化される列選択線CSL1により制御される。一方、
トランジスタTR21およびTR22のゲートは、同様
にコラムデコーダ1104により選択的に活性化される
列選択線CSL2により制御される。
ート電位は、コラムデコーダ1104により選択的に活
性化される列選択線CSL1により制御される。一方、
トランジスタTR21およびTR22のゲートは、同様
にコラムデコーダ1104により選択的に活性化される
列選択線CSL2により制御される。
【0122】選択されたワード線WLに対応するメモリ
セルMCは、それぞれビット線対BL1およびBL2に
接続している。
セルMCは、それぞれビット線対BL1およびBL2に
接続している。
【0123】ビット線対BL3、/BL3およびBL
4,/BL4についても同様の構成が設けられている。
4,/BL4についても同様の構成が設けられている。
【0124】列選択線CSL1〜CSL4は、それぞれ
列アドレスCA1〜CA4に応じて選択的に活性化され
る。
列アドレスCA1〜CA4に応じて選択的に活性化され
る。
【0125】図9は、図8に示したメモリセルに対し
て、データ書込を行なった場合の書込データの配置を示
す平面図である。
て、データ書込を行なった場合の書込データの配置を示
す平面図である。
【0126】図9においては、図5において説明したド
ライバ回路内のカウンタ2030が、信号TS2に応じ
て活性化され、ライトクロック信号WCLKのサイクル
ごとに書込データの反転が行なわれるものとする。
ライバ回路内のカウンタ2030が、信号TS2に応じ
て活性化され、ライトクロック信号WCLKのサイクル
ごとに書込データの反転が行なわれるものとする。
【0127】すなわち、図9を参照して、まず書込サイ
クルの第1サイクルめにおいては、列アドレス信号CA
1に応じてビット線対BL1および/BL1が選択さ
れ、選択されたワード線WLにより制御されるメモリセ
ルMC1に対しては、ビット線BL1とメモリセルMC
1とを接続するためのビット線コンタクトBC1を介し
て、“H”レベルのデータが書込まれる。
クルの第1サイクルめにおいては、列アドレス信号CA
1に応じてビット線対BL1および/BL1が選択さ
れ、選択されたワード線WLにより制御されるメモリセ
ルMC1に対しては、ビット線BL1とメモリセルMC
1とを接続するためのビット線コンタクトBC1を介し
て、“H”レベルのデータが書込まれる。
【0128】続いて、書込サイクルの第2サイクルにお
いては、ビット線対BL2および/BL2がアドレス信
号CA2に応じて選択され、選択されたワード線WLに
より活性化されるメモリセルMC2に対しては、ビット
線BL2と、メモリセルMC2とを繋ぐビット線コンタ
クトBC2を介して、“L”レベルのデータが書込まれ
る。
いては、ビット線対BL2および/BL2がアドレス信
号CA2に応じて選択され、選択されたワード線WLに
より活性化されるメモリセルMC2に対しては、ビット
線BL2と、メモリセルMC2とを繋ぐビット線コンタ
クトBC2を介して、“L”レベルのデータが書込まれ
る。
【0129】すなわち、ビット線対BL1,/BL1に
対するデータの書込が行なわれる期間も、ビット線対B
L2,/BL2にデータ書込が行なわれる期間も、ラッ
チ回路1073aに保持されているデータはいずれも
“H”レベルに相当するが、カウンタ回路2030の出
力レベルが反転することにより、反転されたレベル
(“L”レベル)のデータが、メモリセルMC2に対し
て書込まれることになる。
対するデータの書込が行なわれる期間も、ビット線対B
L2,/BL2にデータ書込が行なわれる期間も、ラッ
チ回路1073aに保持されているデータはいずれも
“H”レベルに相当するが、カウンタ回路2030の出
力レベルが反転することにより、反転されたレベル
(“L”レベル)のデータが、メモリセルMC2に対し
て書込まれることになる。
【0130】以下、同様にして、書込動作の第3サイク
ルにおいては、列アドレス信号CA3に応じて選択され
るビット線対BL3,/BL3に接続するメモリセルM
C3に対して“H”レベルのデータが書込まれ、第4サ
イクルにおいては、ビット線対BL4,/BL4に接続
するメモリセルMC4に対して、“L”レベルのデータ
の書込が行なわれる。
ルにおいては、列アドレス信号CA3に応じて選択され
るビット線対BL3,/BL3に接続するメモリセルM
C3に対して“H”レベルのデータが書込まれ、第4サ
イクルにおいては、ビット線対BL4,/BL4に接続
するメモリセルMC4に対して、“L”レベルのデータ
の書込が行なわれる。
【0131】以上のようにして、テストモード信号TS
2が活性化している状態では、行方向に互いに隣接する
メモリセルに対して、互いに反転したデータが書込まれ
るため、メモリセルのリフレッシュ特性を測定する試験
を行なう場合は、メモリセル間に電圧ストレスをかけた
状態でテストを行なうことが可能となる。
2が活性化している状態では、行方向に互いに隣接する
メモリセルに対して、互いに反転したデータが書込まれ
るため、メモリセルのリフレッシュ特性を測定する試験
を行なう場合は、メモリセル間に電圧ストレスをかけた
状態でテストを行なうことが可能となる。
【0132】すなわち、メモリセル間のリーク電流によ
る不良が存在するか否かを、図9のようにして書込まれ
たデータを所定時間経過後読出すことで試験することが
可能となる。
る不良が存在するか否かを、図9のようにして書込まれ
たデータを所定時間経過後読出すことで試験することが
可能となる。
【0133】図10は、以上説明したようなテスト動作
モードであって、信号TS1および信号TS2がともに
活性状態(“H”レベル)である場合のテスト動作を説
明するためのタイミングチャートである。
モードであって、信号TS1および信号TS2がともに
活性状態(“H”レベル)である場合のテスト動作を説
明するためのタイミングチャートである。
【0134】図10に示した時刻t1以前の段階で、書
込動作モードが指定され、かつ行アドレス信号が与えら
れているものとする。
込動作モードが指定され、かつ行アドレス信号が与えら
れているものとする。
【0135】時刻t1における外部クロック信号ex
t.CLKの立上がりのエッジにおいて、コマンド信号
と列アドレス信号が与えられる。
t.CLKの立上がりのエッジにおいて、コマンド信号
と列アドレス信号が与えられる。
【0136】一方、時刻t1において、外部からのデー
タ書込のタイミングをSDRAM1000に与えるため
のデータストローブ信号QSも活性状態となり、これに
応じて、データ入出力端子に与えられるデータDAが、
たとえば“H”レベルとなる。
タ書込のタイミングをSDRAM1000に与えるため
のデータストローブ信号QSも活性状態となり、これに
応じて、データ入出力端子に与えられるデータDAが、
たとえば“H”レベルとなる。
【0137】これに応じて、ラッチ回路1073a中の
データラッチ1073a1および1073a2の双方
に、同時に“H”レベルのデータ書込が行なわれる。
データラッチ1073a1および1073a2の双方
に、同時に“H”レベルのデータ書込が行なわれる。
【0138】続いて、外部クロック信号ext.CLK
の時刻t1における立上がりエッジから所定時間遅延し
た段階で、内部制御クロック生成回路1008からライ
トクロック信号WCLKが出力され始める。
の時刻t1における立上がりエッジから所定時間遅延し
た段階で、内部制御クロック生成回路1008からライ
トクロック信号WCLKが出力され始める。
【0139】図10に示したとおり、テスト動作モード
においては、外部クロック信号ext.CLKの4倍の
周波数(1/4の周期)のライトクロック信号WCLK
が生成されている。
においては、外部クロック信号ext.CLKの4倍の
周波数(1/4の周期)のライトクロック信号WCLK
が生成されている。
【0140】時刻t2におけるライトクロック信号WC
LKの立上がりエッジに応答して、書込データWD0お
よびWD1が、ドライバ回路1090から出力され、グ
ローバルI/Oバス上をデータD1およびD2として伝
達される。
LKの立上がりエッジに応答して、書込データWD0お
よびWD1が、ドライバ回路1090から出力され、グ
ローバルI/Oバス上をデータD1およびD2として伝
達される。
【0141】時刻t3において、列アドレス信号CA1
に対応する列選択線CSL1が活性状態とされ、“H”
レベルであるデータD1およびD2が、それぞれ偶数ア
ドレス領域1100aおよび奇数アドレス領域1100
bの選択されたメモリセル列に書込まれる。
に対応する列選択線CSL1が活性状態とされ、“H”
レベルであるデータD1およびD2が、それぞれ偶数ア
ドレス領域1100aおよび奇数アドレス領域1100
bの選択されたメモリセル列に書込まれる。
【0142】時刻t4において、列選択線CSL1は非
活性状態となり、一方、グローバルI/O線対G−I/
Oには、ドライバ回路1090から、“L”レベルのデ
ータが出力される。
活性状態となり、一方、グローバルI/O線対G−I/
Oには、ドライバ回路1090から、“L”レベルのデ
ータが出力される。
【0143】このデータは、書込データD3およびD4
として、それぞれ偶数アドレス領域1100aおよび奇
数アドレス領域1100bに伝達される。時刻t5にお
いて、列アドレス信号CA2に対応する列選択線CSL
2が活性状態とされるのに応じて、この“L”レベルの
データD3およびD4が選択されたメモリセル列中のメ
モリセルにそれぞれ書込まれる。
として、それぞれ偶数アドレス領域1100aおよび奇
数アドレス領域1100bに伝達される。時刻t5にお
いて、列アドレス信号CA2に対応する列選択線CSL
2が活性状態とされるのに応じて、この“L”レベルの
データD3およびD4が選択されたメモリセル列中のメ
モリセルにそれぞれ書込まれる。
【0144】以後、同様にして、次のライトクロックW
CLKのサイクルにおいては、“H”レベルのデータD
5およびD6がそれぞれ書込まれ、さらに次のライトク
ロックWCLKのサイクルにおいては、“L”レベルの
書込データD7およびD8が、偶数アドレス領域110
0aおよび奇数アドレス領域1100bにおいてそれぞ
れ選択されたメモリセルに対して書込まれる。
CLKのサイクルにおいては、“H”レベルのデータD
5およびD6がそれぞれ書込まれ、さらに次のライトク
ロックWCLKのサイクルにおいては、“L”レベルの
書込データD7およびD8が、偶数アドレス領域110
0aおよび奇数アドレス領域1100bにおいてそれぞ
れ選択されたメモリセルに対して書込まれる。
【0145】図11は、図2に示したリードドライバ回
路1092の構成を説明するための概略ブロック図であ
る。
路1092の構成を説明するための概略ブロック図であ
る。
【0146】図11を参照して、リードドライバ回路1
092は、偶数アドレス領域1100aからの読出デー
タRD0を受けるインバータ2302と、奇数アドレス
領域1100bからの読出データを受けるインバータ2
304と、読出データRD0およびRD1を受けて、両
者の比較結果を信号TROUTとして出力する比較回路
2310と、インバータ2302の出力および信号TR
OUTを受ける切換回路2320と、インバータ230
4の出力および信号TROUTを受ける切換回路233
0とを含む。
092は、偶数アドレス領域1100aからの読出デー
タRD0を受けるインバータ2302と、奇数アドレス
領域1100bからの読出データを受けるインバータ2
304と、読出データRD0およびRD1を受けて、両
者の比較結果を信号TROUTとして出力する比較回路
2310と、インバータ2302の出力および信号TR
OUTを受ける切換回路2320と、インバータ230
4の出力および信号TROUTを受ける切換回路233
0とを含む。
【0147】切換回路2320は、インバータ2302
の出力を受け、信号TS1および信号TS1の反転信号
を出力するインバータ2336の出力により制御され
て、信号TS1が“L”レベルにおいて導通状態となる
トランスファゲート2322と、信号TS1およびその
反転信号により制御され、信号TROUTを受けて、信
号TS1が“H”レベルにおいて導通状態となるトラン
スファゲート2324とを含む。
の出力を受け、信号TS1および信号TS1の反転信号
を出力するインバータ2336の出力により制御され
て、信号TS1が“L”レベルにおいて導通状態となる
トランスファゲート2322と、信号TS1およびその
反転信号により制御され、信号TROUTを受けて、信
号TS1が“H”レベルにおいて導通状態となるトラン
スファゲート2324とを含む。
【0148】切換回路2330は、信号TS1およびそ
の反転信号により制御され、インバータ2304の出力
を受けて、信号TS1が“L”レベルにおいて導通状態
となるトランスファゲート2332と、信号TS1およ
びその反転信号により制御され、信号TS1が“H”レ
ベルにおいて導通状態となるトランスファゲート233
4とを含む。
の反転信号により制御され、インバータ2304の出力
を受けて、信号TS1が“L”レベルにおいて導通状態
となるトランスファゲート2332と、信号TS1およ
びその反転信号により制御され、信号TS1が“H”レ
ベルにおいて導通状態となるトランスファゲート233
4とを含む。
【0149】ドライバ回路1092はさらに、トランス
ファゲート2322および2324の出力を受けるラッ
チ回路2340と、トランスファゲート2332および
2334の出力を受けるラッチ回路2350とを含む。
ファゲート2322および2324の出力を受けるラッ
チ回路2340と、トランスファゲート2332および
2334の出力を受けるラッチ回路2350とを含む。
【0150】ラッチ回路2340は、トランスファゲー
ト2322の出力を受けるインバータ2342と、イン
バータ2342とラッチ回路を構成するように接続さ
れ、入力ノードにトランスファゲート2324の出力を
受けるインバータ2344を含む。
ト2322の出力を受けるインバータ2342と、イン
バータ2342とラッチ回路を構成するように接続さ
れ、入力ノードにトランスファゲート2324の出力を
受けるインバータ2344を含む。
【0151】ラッチ回路2350は、トランスファゲー
ト2332の出力を受けるインバータ2352と、イン
バータ2352とラッチ回路を構成するように接続さ
れ、入力ノードにトランスファゲート2334の出力を
受けるインバータ2354を含む。
ト2332の出力を受けるインバータ2352と、イン
バータ2352とラッチ回路を構成するように接続さ
れ、入力ノードにトランスファゲート2334の出力を
受けるインバータ2354を含む。
【0152】ドライバ回路1092は、さらに、リード
クロック信号RCLKを受けるインバータ2362と、
信号RCLKおよびその反転信号により制御され、ラッ
チ回路2344の出力を受けて、読出クロック信号が
“L”レベルにおいて導通状態となるトランスファゲー
ト2360と、信号RCLKおよびその反転信号を出力
するインバータ2372により制御され、ラッチ回路2
350の出力を受けて、信号RCLKが“L”レベルに
おいて導通状態となるトランスファゲート2370とを
含む。
クロック信号RCLKを受けるインバータ2362と、
信号RCLKおよびその反転信号により制御され、ラッ
チ回路2344の出力を受けて、読出クロック信号が
“L”レベルにおいて導通状態となるトランスファゲー
ト2360と、信号RCLKおよびその反転信号を出力
するインバータ2372により制御され、ラッチ回路2
350の出力を受けて、信号RCLKが“L”レベルに
おいて導通状態となるトランスファゲート2370とを
含む。
【0153】トランスファゲート2360の出力は、ラ
ッチ回路1073b中のデータラッチ1073b1に保
持され、トランスファゲート2370の出力は、ラッチ
回路1073b中のデータラッチ1073b2により保
持される。
ッチ回路1073b中のデータラッチ1073b1に保
持され、トランスファゲート2370の出力は、ラッチ
回路1073b中のデータラッチ1073b2により保
持される。
【0154】データ出力バッファ1072bは、データ
ラッチ1073b1および1073b2の出力をそれぞ
れ受けて、信号TS1が“L”レベル(通常動作時)に
おいては、データラッチ1073b1および1073b
2に空のデータを交互に出力し、信号TS1が活性状態
(“H”レベル)においては、データラッチ1073b
1または1073b2のいずれかの出力のみをデータ入
出力端子DQ0に出力する。
ラッチ1073b1および1073b2の出力をそれぞ
れ受けて、信号TS1が“L”レベル(通常動作時)に
おいては、データラッチ1073b1および1073b
2に空のデータを交互に出力し、信号TS1が活性状態
(“H”レベル)においては、データラッチ1073b
1または1073b2のいずれかの出力のみをデータ入
出力端子DQ0に出力する。
【0155】図12は、図11に示した比較回路231
0の構成を説明するための概略ブロック図である。
0の構成を説明するための概略ブロック図である。
【0156】比較回路2310は、読出データRD0お
よびRD1を受ける否定排他的論理和演算回路EXNO
Rと、電源電位Vccと接地電位2508との間に直列
に接続されるPチャネルMOSトランジスタ2504お
よび2506ならびにNチャネルMOSトランジスタ2
508を含む。
よびRD1を受ける否定排他的論理和演算回路EXNO
Rと、電源電位Vccと接地電位2508との間に直列
に接続されるPチャネルMOSトランジスタ2504お
よび2506ならびにNチャネルMOSトランジスタ2
508を含む。
【0157】PチャネルMOSトランジスタ2504お
よびNチャネルMOSトランジスタ2508のゲート
は、プリチャージ信号PREが入力し、PチャネルMO
Sトランジスタ2506のゲートには、論理ゲートNE
XORの出力が入力する。
よびNチャネルMOSトランジスタ2508のゲート
は、プリチャージ信号PREが入力し、PチャネルMO
Sトランジスタ2506のゲートには、論理ゲートNE
XORの出力が入力する。
【0158】以下では、PチャネルMOSトランジスタ
2506およびNチャネルMOSトランジスタ2508
の接続ノードをノードN1と呼ぶことにする。
2506およびNチャネルMOSトランジスタ2508
の接続ノードをノードN1と呼ぶことにする。
【0159】比較回路2310は、さらに、信号TS1
とノードN1の電位レベルとを入力として受け、信号T
ROUTを出力するNAND回路2510とを含む。
とノードN1の電位レベルとを入力として受け、信号T
ROUTを出力するNAND回路2510とを含む。
【0160】以下、比較回路2310の動作について説
明する。テスト動作モードであって、信号TS1が
“H”レベルにおいて、バースト動作によるデータ読出
を行なう以前に、予めプリチャージ信号PREは一旦
“H”レベルとなることで、NチャネルMOSトランジ
スタ2508を導通状態とし、ノードN1のレベルは、
“L”レベルとされているものとする。
明する。テスト動作モードであって、信号TS1が
“H”レベルにおいて、バースト動作によるデータ読出
を行なう以前に、予めプリチャージ信号PREは一旦
“H”レベルとなることで、NチャネルMOSトランジ
スタ2508を導通状態とし、ノードN1のレベルは、
“L”レベルとされているものとする。
【0161】このような初期設定動作の後に、読出デー
タRD0,RD1が同一のデータである場合は、排他的
否定論理和演算回路EXNORの出力は“H”レベルと
なるので、PチャネルMOSトランジスタ2500は非
導通状態のままである。
タRD0,RD1が同一のデータである場合は、排他的
否定論理和演算回路EXNORの出力は“H”レベルと
なるので、PチャネルMOSトランジスタ2500は非
導通状態のままである。
【0162】したがって、NAND回路2510からの
出力信号TROUTは“H”レベルを維持する。このと
き、データ入出力端子DQ0には、“H”レベルの信号
が出力され、偶数領域および奇数領域から読出されたデ
ータが一致していることが示される。
出力信号TROUTは“H”レベルを維持する。このと
き、データ入出力端子DQ0には、“H”レベルの信号
が出力され、偶数領域および奇数領域から読出されたデ
ータが一致していることが示される。
【0163】しかしながら、連続して読出されるデータ
のうち、1回でも読出データRD0およびRD1が異な
った値となっている場合は、ゲート回路EXNORの出
力は“L”レベルとなり、PチャネルMOSトランジス
タ2506を導通状態とする。これに応じて、ノードN
1のレベルは“H”レベルまで充電される。
のうち、1回でも読出データRD0およびRD1が異な
った値となっている場合は、ゲート回路EXNORの出
力は“L”レベルとなり、PチャネルMOSトランジス
タ2506を導通状態とする。これに応じて、ノードN
1のレベルは“H”レベルまで充電される。
【0164】ノードN1の電位レベルが“H”レベルと
なることにより、出力信号TROUTは“L”レベルと
なり、次にプリチャージ信号が活性化するまで、データ
入出力端子DQ0に出力されるレベルは“L”レベルを
維持することになる。
なることにより、出力信号TROUTは“L”レベルと
なり、次にプリチャージ信号が活性化するまで、データ
入出力端子DQ0に出力されるレベルは“L”レベルを
維持することになる。
【0165】すなわち、以上のような動作により、ある
特定の1つのデータ入出力ピンDQ0に対し、連続して
読出されるバーストデータのテスト結果を示す縮退デー
タが出力され、読出動作モード中に1つでも偶数アドレ
ス領域と奇数アドレス領域で一致しない場合には、
“L”レベルのフェイル信号を対応するデータ入出力ピ
ンDQ0に出力することになる。
特定の1つのデータ入出力ピンDQ0に対し、連続して
読出されるバーストデータのテスト結果を示す縮退デー
タが出力され、読出動作モード中に1つでも偶数アドレ
ス領域と奇数アドレス領域で一致しない場合には、
“L”レベルのフェイル信号を対応するデータ入出力ピ
ンDQ0に出力することになる。
【0166】上述したとおり、このとき、データ出力の
タイミングは外部クロック(低周波数)に同期して行な
われる。
タイミングは外部クロック(低周波数)に同期して行な
われる。
【0167】このように、テスト動作モードにおいて
は、外部クロック信号よりも、内部回路が高速に動作
し、かつ、隣接するメモリセル間で互いに反転したデー
タを内部生成して書込むので、テスタの負担を軽減する
ことが可能である。
は、外部クロック信号よりも、内部回路が高速に動作
し、かつ、隣接するメモリセル間で互いに反転したデー
タを内部生成して書込むので、テスタの負担を軽減する
ことが可能である。
【0168】[実施の形態2]実施の形態1において
は、バースト読出される一連のデータのうち、1組でも
データの一致しない読出データが存在する場合、データ
入出力端子には不一致状態が検出されたことを示す
“L”レベルの信号が出力される。
は、バースト読出される一連のデータのうち、1組でも
データの一致しない読出データが存在する場合、データ
入出力端子には不一致状態が検出されたことを示す
“L”レベルの信号が出力される。
【0169】しかしながら、このような構成のみでは、
一連のバースト読出動作中に不良ビットが存在したこと
はわかるものの、いずれのアドレスのビットにおいて不
良アドレスが発生しているのかまでは判定することはで
きない。
一連のバースト読出動作中に不良ビットが存在したこと
はわかるものの、いずれのアドレスのビットにおいて不
良アドレスが発生しているのかまでは判定することはで
きない。
【0170】実施の形態2の同期型半導体記憶装置にお
いては、たとえば、複数のデータ入出力端子DQ0〜D
Q3にそれぞれ対応して図11に示したような比較回路
2310が設けられており、この複数の比較回路231
0からの結果に基づいて、判定結果を生成する不良アド
レスモニタ回路3000がさらに設けられる構成となっ
ている点で実施の形態1のSDRAM1000と異な
る。
いては、たとえば、複数のデータ入出力端子DQ0〜D
Q3にそれぞれ対応して図11に示したような比較回路
2310が設けられており、この複数の比較回路231
0からの結果に基づいて、判定結果を生成する不良アド
レスモニタ回路3000がさらに設けられる構成となっ
ている点で実施の形態1のSDRAM1000と異な
る。
【0171】その他の点は実施の形態1のSDRAM1
000の構成と同様であるので、以下では、この不要ア
ドレスモニタ回路3000の構成を中心に説明すること
にする。
000の構成と同様であるので、以下では、この不要ア
ドレスモニタ回路3000の構成を中心に説明すること
にする。
【0172】なお、以下の説明では、説明の簡単のため
に、読出データの出力が、データ入出力端子DQ0〜D
Q3に対して行なわれる場合を例にとって説明するが、
本発明はこのような場合に限定されることなく、より少
ないデータ入出力端子に対して、または、より多くのデ
ータ入出力端子に対して、データ出力が行なわれる場合
に適用することも可能である。
に、読出データの出力が、データ入出力端子DQ0〜D
Q3に対して行なわれる場合を例にとって説明するが、
本発明はこのような場合に限定されることなく、より少
ないデータ入出力端子に対して、または、より多くのデ
ータ入出力端子に対して、データ出力が行なわれる場合
に適用することも可能である。
【0173】比較回路2310の構成は、図11に示し
た構成と同様である。以下では、データ入出力端子DQ
0〜DQ3にそれぞれ対応する比較回路を区別するため
に、データ入出力端子DQ0〜DQ3にそれぞれ対応す
る比較回路を2310.0〜2310.3で表わすもの
とする。
た構成と同様である。以下では、データ入出力端子DQ
0〜DQ3にそれぞれ対応する比較回路を区別するため
に、データ入出力端子DQ0〜DQ3にそれぞれ対応す
る比較回路を2310.0〜2310.3で表わすもの
とする。
【0174】比較回路2310.0〜2310.3から
それぞれ出力されるテスト結果TROUT0〜TROU
T3を不良アドレスモニタ回路3000は受けて、信号
TROUT0〜TROUT3のいずれもが正常であるこ
とを示しているかぎり(“H”レベルであるかぎり)、
不良アドレスモニタ回路3000は、データ出力が行な
われる期間中のリードクロック信号RCLKのサイクル
数のカウントを行なう。信号TROUT0〜信号TRO
UT3のいずれかが、判定結果が不良であることを示す
と、不良アドレスモニタ回路3000は、信号RCLK
のカウント動作を停止する。不良アドレスモニタ回路3
000のカウント結果は、テスト動作時には使用しない
ライトデータマスク信号用のデータ入出力端子DQM0
およびDQM1に対して出力される。
それぞれ出力されるテスト結果TROUT0〜TROU
T3を不良アドレスモニタ回路3000は受けて、信号
TROUT0〜TROUT3のいずれもが正常であるこ
とを示しているかぎり(“H”レベルであるかぎり)、
不良アドレスモニタ回路3000は、データ出力が行な
われる期間中のリードクロック信号RCLKのサイクル
数のカウントを行なう。信号TROUT0〜信号TRO
UT3のいずれかが、判定結果が不良であることを示す
と、不良アドレスモニタ回路3000は、信号RCLK
のカウント動作を停止する。不良アドレスモニタ回路3
000のカウント結果は、テスト動作時には使用しない
ライトデータマスク信号用のデータ入出力端子DQM0
およびDQM1に対して出力される。
【0175】すなわち、ライトデータマスク信号の入力
ピンDQM0およびDQM1に対するデータ入出力バッ
ファ3100および3102は、実施の形態2のような
テストモードが指定されておらず、モードデコーダ10
22からの信号TS3が不活性状態(“L”レベル)で
ある期間は、入出力端子DQM0およびDQM1からの
データを、それぞれ取込むのに対し、信号TS3が活性
状態(“H”レベル)では、不良アドレスモニタ回路3
000からの出力信号Ad1およびAd2をそれぞれ受
けて、入出力端子DQM0およびDQM1に出力する。
ピンDQM0およびDQM1に対するデータ入出力バッ
ファ3100および3102は、実施の形態2のような
テストモードが指定されておらず、モードデコーダ10
22からの信号TS3が不活性状態(“L”レベル)で
ある期間は、入出力端子DQM0およびDQM1からの
データを、それぞれ取込むのに対し、信号TS3が活性
状態(“H”レベル)では、不良アドレスモニタ回路3
000からの出力信号Ad1およびAd2をそれぞれ受
けて、入出力端子DQM0およびDQM1に出力する。
【0176】図14は、図13に示した不良アドレスモ
ニタ回路3000の構成を説明するための概略ブロック
図である。
ニタ回路3000の構成を説明するための概略ブロック
図である。
【0177】不良アドレスモニタ回路3000は、信号
TROUT0〜信号TROUT3を受けるAND回路3
200と、AND回路3200の出力およびリードクロ
ック信号RCLKを受けるAND回路3200と、リセ
ット信号RSTに応じてリセットされ、AND回路32
02の出力に応じて、カウント動作をする第1および第
2の2ビットカウンタ3204および3206とを含
む。
TROUT0〜信号TROUT3を受けるAND回路3
200と、AND回路3200の出力およびリードクロ
ック信号RCLKを受けるAND回路3200と、リセ
ット信号RSTに応じてリセットされ、AND回路32
02の出力に応じて、カウント動作をする第1および第
2の2ビットカウンタ3204および3206とを含
む。
【0178】第1の2ビットカウンタ3204の出力
が、信号Ad1として出力され、第1の2ビットカウン
タ3204の出力を受けてカウント動作をする第2のカ
ウンタ3206の出力が信号Ad2として出力される。
が、信号Ad1として出力され、第1の2ビットカウン
タ3204の出力を受けてカウント動作をする第2のカ
ウンタ3206の出力が信号Ad2として出力される。
【0179】なお、以上の説明で明らかなように、バー
スト動作で読出されるデータ数、すなわちバースト長が
より長い場合には、2ビットカウンタの数を増やすこと
で、同様の動作を行なうことが可能である。
スト動作で読出されるデータ数、すなわちバースト長が
より長い場合には、2ビットカウンタの数を増やすこと
で、同様の動作を行なうことが可能である。
【0180】以上のような構成をすることで、バースト
読出動作中に、不良結果が生じた場合には、カウンタ3
204および3206のカウント動作が停止し、停止し
た時点でのカウント結果が、入出力端子DQM0および
DQM1から外部に出力される。
読出動作中に、不良結果が生じた場合には、カウンタ3
204および3206のカウント動作が停止し、停止し
た時点でのカウント結果が、入出力端子DQM0および
DQM1から外部に出力される。
【0181】テスタ側で、このDQM0およびDQM1
の出力レベルを確認することで、バースト読出中のいず
れのアドレスにおいて不良が生じたのかを特定すること
が可能となる。
の出力レベルを確認することで、バースト読出中のいず
れのアドレスにおいて不良が生じたのかを特定すること
が可能となる。
【0182】なお、以上の説明では、同期型半導体記憶
装置1000は、通常動作ではダブルデータレート動
作、すなわち、外部クロック信号の立上りエッジおよび
立下りエッジのいずれにおいても、データの読出および
書込み動作が行なわれることで高速なアクセスが行なわ
れる場合について説明した。しかしながら、本発明は、
このような場合に限定されることなく、たとえば、いわ
ゆるランバス型のDRAM、すなわち、外部クロック信
号に対して,データの読出/書込みのレートがダブルデ
ータレート以上のメモリに適用することも可能である。
つまり、ランバス型DRAMにおいても外部クロックに
同期した内部クロックが、内部同期信号生成回路により
生成される。したがって、以上の説明と同様に、テスト
動作モードでは、この内部同期信号生成回路が外部クロ
ック信号よりも高周波の内部クロック信号を発生するこ
ととすると、実施の形態1および2と同様のテスト動作
を行うことが可能である。
装置1000は、通常動作ではダブルデータレート動
作、すなわち、外部クロック信号の立上りエッジおよび
立下りエッジのいずれにおいても、データの読出および
書込み動作が行なわれることで高速なアクセスが行なわ
れる場合について説明した。しかしながら、本発明は、
このような場合に限定されることなく、たとえば、いわ
ゆるランバス型のDRAM、すなわち、外部クロック信
号に対して,データの読出/書込みのレートがダブルデ
ータレート以上のメモリに適用することも可能である。
つまり、ランバス型DRAMにおいても外部クロックに
同期した内部クロックが、内部同期信号生成回路により
生成される。したがって、以上の説明と同様に、テスト
動作モードでは、この内部同期信号生成回路が外部クロ
ック信号よりも高周波の内部クロック信号を発生するこ
ととすると、実施の形態1および2と同様のテスト動作
を行うことが可能である。
【0183】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【0184】
【発明の効果】請求項1記載の同期型半導体記憶装置
は、第2の動作モードにおいては、外部クロック信号よ
りも、内部回路が高速に動作し、かつ、隣接するメモリ
セル間で互いに反転したデータを内部生成して書込むの
で、テスタの負担を軽減することが可能である。
は、第2の動作モードにおいては、外部クロック信号よ
りも、内部回路が高速に動作し、かつ、隣接するメモリ
セル間で互いに反転したデータを内部生成して書込むの
で、テスタの負担を軽減することが可能である。
【0185】請求項2の同期型半導体記憶装置は、ダブ
ルデータレートで動作可能な同期型半導体記憶装置にお
いて、請求項1記載の同期型半導体記憶装置と同様の効
果を奏することが可能である。
ルデータレートで動作可能な同期型半導体記憶装置にお
いて、請求項1記載の同期型半導体記憶装置と同様の効
果を奏することが可能である。
【0186】請求項3記載の同期型半導体記憶装置は、
請求項2記載の同期型半導体記憶装置の奏する効果に加
えて、データ読出時においてデータの判定結果が出力さ
れるのでテスタの負担を軽減することが可能である。
請求項2記載の同期型半導体記憶装置の奏する効果に加
えて、データ読出時においてデータの判定結果が出力さ
れるのでテスタの負担を軽減することが可能である。
【0187】請求項4ないし6記載の同期型半導体記憶
装置においては、第2の動作モードにおいては、外部ク
ロック信号よりも、内部回路が高速に動作し、かつ、バ
ースト読み出しされるいずれのアドレスにおいて不良が
発生したかを検知することが可能である。
装置においては、第2の動作モードにおいては、外部ク
ロック信号よりも、内部回路が高速に動作し、かつ、バ
ースト読み出しされるいずれのアドレスにおいて不良が
発生したかを検知することが可能である。
【図1】 本発明の実施の形態1のSDRAM1000
の構成を示す概略ブロック図である。
の構成を示す概略ブロック図である。
【図2】 SDRAM1000のデータ入出力部の構成
を示す概略ブロック図である。
を示す概略ブロック図である。
【図3】 SDRAM1000の通常動作を説明するた
めのタイミングチャートである。
めのタイミングチャートである。
【図4】 内部制御クロック生成回路1008の構成を
示す概略ブロック図である。
示す概略ブロック図である。
【図5】 書込ドライバ1090の構成を説明するため
の概略ブロック図である。
の概略ブロック図である。
【図6】 データ入力バッファ1072aの構成を説明
するための概略ブロック図である。
するための概略ブロック図である。
【図7】 メモリアレイ部の構成を説明するための概略
ブロック図である。
ブロック図である。
【図8】 メモリアレイブロックMABiの構成を説明
するための概略ブロック図である。
するための概略ブロック図である。
【図9】 テスト動作モード時のデータ書込パターンを
説明するための平面図である。
説明するための平面図である。
【図10】 実施の形態1のSDRAM1000のテス
ト動作を説明するためのタイミングチャートである。
ト動作を説明するためのタイミングチャートである。
【図11】 リードドライバ回路1092の構成を説明
するための概略ブロック図である。
するための概略ブロック図である。
【図12】 比較回路2310の構成を説明するための
概略ブロック図である。
概略ブロック図である。
【図13】 本発明の実施の形態2の不良アドレスモニ
タ回路3000を説明するための概略ブロック図であ
る。
タ回路3000を説明するための概略ブロック図であ
る。
【図14】 不良アドレスモニタ回路3000の構成を
説明するための概略ブロック図である。
説明するための概略ブロック図である。
1000 同期型半導体記憶装置1002 クロック入
力端子、1004,1006 クロック入力バッファ、
1008 内部制御クロック生成回路、1010 外部
制御信号入力端子群、1012,1014,1016,
1018,1020 制御信号入力バッファ、1022
モードデコーダ、1030 アドレス信号入力端子
群、1032〜1044 入力バッファ、1046 モ
ードレジスタ、1048 ロウアドレスラッチ、105
0 コラムアドレスラッチ、1052 バンクアドレス
ラッチ、1054 セルフリフレッシュタイマ、105
6リフレッシュアドレスカウンタ、1058 マルチプ
レクサ、1060 バーストアドレスカウンタ、106
2 ロウプリデコーダ、1064 コラムプリデコー
ダ、1066 バンクデコーダ、1070 データ入出
力端子、1072〜1082 入出力バッファ回路、1
086 データ入出力回路、1100 メモリアレイブ
ロック、1102 ロウデコーダ、1104 コラムデ
コーダ、1106 I/Oポート。
力端子、1004,1006 クロック入力バッファ、
1008 内部制御クロック生成回路、1010 外部
制御信号入力端子群、1012,1014,1016,
1018,1020 制御信号入力バッファ、1022
モードデコーダ、1030 アドレス信号入力端子
群、1032〜1044 入力バッファ、1046 モ
ードレジスタ、1048 ロウアドレスラッチ、105
0 コラムアドレスラッチ、1052 バンクアドレス
ラッチ、1054 セルフリフレッシュタイマ、105
6リフレッシュアドレスカウンタ、1058 マルチプ
レクサ、1060 バーストアドレスカウンタ、106
2 ロウプリデコーダ、1064 コラムプリデコー
ダ、1066 バンクデコーダ、1070 データ入出
力端子、1072〜1082 入出力バッファ回路、1
086 データ入出力回路、1100 メモリアレイブ
ロック、1102 ロウデコーダ、1104 コラムデ
コーダ、1106 I/Oポート。
Claims (6)
- 【請求項1】 外部クロック信号に同期して、アドレス
信号と制御信号とを取りこむ同期型半導体記憶装置であ
って、 行列状に配置される複数のメモリセルを有するメモリセ
ルアレイと、 第1の動作モードが指定されるのに応じて、前記外部ク
ロック信号に同期した第1の内部クロック信号を出力
し、第2の動作モードが指定されるのに応じて、前記外
部クロック信号に同期し、かつ前記外部クロック信号よ
りも周波数の高い第2の内部クロック信号を出力する内
部同期信号発生回路と、 前記外部クロック信号に同期して、前記アドレス信号を
取りこむアドレス信号入力回路と、 前記内部同期信号発生回路の出力の各サイクルにおい
て、前記アドレス信号に基づいて、時系列として順次隣
接するメモリセルに対応する内部アドレス信号を生成す
るアドレスカウンタ回路と、 前記内部同期信号発生回路の出力に基づいて動作し、前
記内部アドレス信号に応じて前記メモリセルを選択する
メモリセル選択回路と、 前記メモリセル選択回路により選択されたメモリセルに
書込みデータを出力するデータ書込み回路とを備え、 前記データ書込み回路は、 前記第2の動作モードにおいて、所定の書込データに基
づいて、前記第2の内部クロック信号に同期して、順次
反転される内部書きこみデータを生成する内部データ生
成回路と、 前記第2の動作モードにおいて、前記内部データ生成回
路の出力を前記メモリセル選択回路により順次選択され
るメモリセルに出力する駆動回路とを含む、同期型半導
体記憶装置。 - 【請求項2】 前記メモリセルアレイは、 奇数アドレスに対応する第1のアドレス領域と、 偶数アドレスに対応する第2のアドレス領域とを含み、 前記メモリセル選択回路は、前記内部アドレス信号に応
じて、前記第1および第2のアドレス領域において同時
に、それぞれ少なくとも1つのメモリセル列を選択し、 前記データ書込み回路は、 前記外部クロック信号に同期して動作し、前記第1の動
作モードでは、シリアルに与えられる少なくとも2つの
書込みデータを保持して、パラレルデータに変換し、前
記第2の動作モードでは、与えられる前記所定の書込デ
ータを保持するデータ入力回路をさらに含み、 前記駆動回路は、 前記第1の動作モードでは、前記データ入力回路のパラ
レルデータ出力を、前記第1および第2のアドレス領域
で選択されたメモリセル列にそれぞれ与える、請求項1
記載の同期型半導体記憶装置。 - 【請求項3】 前記第2の動作モードにおいて、前記デ
ータ書込み回路により前記第1および第2のアドレス領
域に書込まれたデータを順次データ対として読出し、前
記データ対の比較結果を出力する比較回路をさらに備え
る、請求項2記載の同期型半導体記憶装置。 - 【請求項4】 外部クロック信号に同期して、アドレス
信号と制御信号とを取りこむ同期型半導体記憶装置であ
って、 行列状に配置される複数のメモリセルを有するメモリセ
ルアレイと、 第1の動作モードが指定されるのに応じて、前記外部ク
ロック信号に同期した第1の内部クロック信号を出力
し、第2の動作モードが指定されるのに応じて、前記外
部クロック信号に同期し、かつ前記外部クロック信号よ
りも周波数の高い第2の内部クロック信号を出力する内
部同期信号発生回路と、 前記外部クロック信号に同期して、前記アドレス信号を
取りこむアドレス信号入力回路と、 前記内部同期信号発生回路の出力の各サイクルにおい
て、前記アドレス信号に基づいて、順次バースト長に相
当する個数の内部アドレス信号を生成するアドレスカウ
ンタ回路と、 前記内部同期信号発生回路の出力に基づいて動作し、前
記内部アドレス信号に応じて前記メモリセルを選択する
メモリセル選択回路と、 前記メモリセル選択回路により選択されたメモリセルか
らのデータを読出すデータ読出回路とを備え、 前記データ読出回路は、 前記第2の動作モードにおいて、前記バースト長に対応
して順次読み出されるデータと期待値との比較を行う比
較回路と、 前記比較回路の比較結果に不一致が生じるまでの前記内
部アドレスの値をカウントするカウント回路とを含む、
同期型半導体記憶装置。 - 【請求項5】 前記アドレスカウンタ回路は、前記内部
同期信号発生回路の出力の各サイクルにおいて、前記ア
ドレス信号に基づいて、時系列として順次隣接するメモ
リセルに対応する内部アドレス信号を生成し、 前記メモリセル選択回路により選択されたメモリセルに
書込みデータを出力するデータ書込み回路とを備え、 前記データ書込み回路は、 前記第2の動作モードにおいて、所定の書込データに基
づいて、前記第2の内部クロック信号に同期して、順次
反転される内部書きこみデータを生成する内部データ生
成回路と、 前記第2の動作モードにおいて、前記内部データ生成回
路の出力を前記メモリセル選択回路により順次選択され
るメモリセルに出力する駆動回路とを含む、請求項4記
載の同期型半導体記憶装置。 - 【請求項6】 前記メモリセルアレイは、 奇数アドレスに対応する第1のアドレス領域と、 偶数アドレスに対応する第2のアドレス領域とを含み、 前記メモリセル選択回路は、前記内部アドレス信号に応
じて、前記第1および第2のアドレス領域において同時
に、それぞれ少なくとも1つのメモリセル列を選択し、 前記データ書込み回路は、 前記外部クロック信号に同期して動作し、前記第1の動
作モードでは、シリアルに与えられる少なくとも2つの
書込みデータを保持して、パラレルデータに変換し、前
記第2の動作モードでは、与えられる前記所定の書込デ
ータを保持するデータ入力回路をさらに含み、 前記駆動回路は、前記第1の動作モードでは、前記デー
タ入力回路のパラレルデータ出力を、前記第1および第
2のアドレス領域で選択されたメモリセル列にそれぞれ
与え、 前記比較回路は、前記第2の動作モードにおいて、前記
第1および第2のアドレス領域のうちの一方からの読出
データを前記期待値とし、前記第1および第2のアドレ
ス領域のうちの他方からの読出データとの比較を行う、
請求項5記載の同期型半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11005656A JP2000207900A (ja) | 1999-01-12 | 1999-01-12 | 同期型半導体記憶装置 |
US09/349,260 US6470467B2 (en) | 1999-01-12 | 1999-07-08 | Synchronous semiconductor memory device capable of performing operation test at high speed while reducing burden on tester |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11005656A JP2000207900A (ja) | 1999-01-12 | 1999-01-12 | 同期型半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000207900A true JP2000207900A (ja) | 2000-07-28 |
Family
ID=11617172
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11005656A Withdrawn JP2000207900A (ja) | 1999-01-12 | 1999-01-12 | 同期型半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6470467B2 (ja) |
JP (1) | JP2000207900A (ja) |
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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DE10115880A1 (de) * | 2001-03-30 | 2002-10-17 | Infineon Technologies Ag | Testschaltung zum Testen einer synchronen Speicherschaltung |
KR20030058820A (ko) * | 2002-01-02 | 2003-07-07 | 주식회사 하이닉스반도체 | 디램의 스피드 테스트 회로 및 테스트방법 |
KR100443347B1 (ko) * | 2001-12-27 | 2004-08-09 | 주식회사 하이닉스반도체 | 단일데이터레이트 메모리기능을 갖는 더블데이터레이트반도체메모리장치 및 그 테스트방법 |
JP2005174486A (ja) * | 2003-12-12 | 2005-06-30 | Toshiba Corp | 半導体記憶装置 |
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JP2008538045A (ja) * | 2005-03-18 | 2008-10-02 | イナパック テクノロジー インコーポレイテッド | 集積回路試験モジュール |
US7454672B2 (en) | 2003-01-24 | 2008-11-18 | Samsung Electronics Co., Ltd. | Semiconductor memory device testable with a single data rate and/or dual data rate pattern in a merged data input/output pin test mode |
JP2010108552A (ja) * | 2008-10-30 | 2010-05-13 | Elpida Memory Inc | 半導体記憶装置 |
US8166361B2 (en) | 2001-09-28 | 2012-04-24 | Rambus Inc. | Integrated circuit testing module configured for set-up and hold time testing |
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