JP4167497B2 - 半導体集積回路及びその試験を行う試験システム - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、インターフェース部が試験される半導体集積回路及びその試験を行う試験システムに関する。
【０００２】
【従来の技術】
半導体集積回路は、内部回路のほかに、ピン部及びインタフェース部を有する。このインタフェース部は、ピン部を介して入力された入力信号をデコードや増幅して、内部回路を動作させるための動作信号を発生し、内部回路から読出したデータをピン部を介して外部に出力する。
【０００３】
ところで、近年の半導体集積回路は演算処理の高速化に伴い、外部回路との応答速度の高速化も求められる。特に外部クロックに同期して動作する半導体集積回路では、高周波化の一途をたどり、外部クロックと各制御信号とのセットアップタイム、ホールドタイム及びアクセスタイムといったインタフェース部の入出力規格はますます微小なものとなっている。
【０００４】
これに伴い、インタフェース部から入出力される信号の各ピンごとのタイミングが正常であるか否かを試験する試験システムにおいて、試験装置と半導体集積回路との間で入出力される試験信号のタイミングずれ（スキュー）を高精度にタイミング調整し、このスキューを小さくすること（デスキュー）が重要となっている。例えば、製品規格では、セットアップタイムが数百ｐｓ以下である場合、正確に試験するには数十ｐｓ未満のスキュー精度を持つ試験システムである必要がある。
【０００５】
インタフェース部の試験は、予め緩やかなタイミングで論理動作が正常であることを確認された半導体集積回路に対して行われる。まず、試験装置内のピンエレクトロニクスにおいて、被試験装置のピン部のピンごとの波形フォーマットやタイミングを共通の基準コンパレータで比較判定する。次に、その検出結果を基に、試験装置のタイミングジェネレータやピンエレクトロニクス内の可変遅延回路を微調整することでデスキューを行い、セットアップタイム、ホールドタイム、アクセスタイムを厳しく設定する。そして、被試験装置である半導体集積回路を通常動作時と同じ論理方式、適切な入力タイミングで動作させ、被試験装置の応答結果によって判断する。
【０００６】
試験システムは、汎用的な試験装置と、被試験装置を装着する専用ボードから構成される。この専用ボードは被試験装置の仕様に準じており、これを交換することで多種の被試験装置へ対応することができる。また、被試験装置は、ハンドラにより自動で入れ替えが行われる。このため、試験装置と被試験装置は離れた位置にあり、同軸ケーブルや基板の配線パターンによって接続される。この時、ピンエレクトロニクスのドライバ出力、配線パターン、同軸ケーブルは全てインピーダンス整合が取れるよう設計されている。また、数十ｐｓというタイミング誤差を調整するのに必要な複雑な調整機構が試験装置に設けられている。
【０００７】
【発明が解決しようとする課題】
実際の試験では、被試験装置の内部動作の応答結果によってインターフェース部の動作判定を実施するため、ピンごとに様々な波形フォーマットやタイミングとなる。ところが、デスキューは、ある波形フォーマットやタイミング等の条件を代表させて調整する。よって、実際の試験において、被試験装置の各端子で信号の微妙なタイミング誤差が発生する可能性がある。
【０００８】
これに対し、デスキュー及び実際の試験で、基準クロックを含めて全ての信号を同一波形にすれば、タイミングの精度を保つことができる。しかし、この条件では、通常の被試験装置では動作不能となる。
【０００９】
また、同軸ケーブル等のインピーダンスには誤差があるため、試験装置と被試験装置が離れていて配線が長いことで、信号間の伝搬遅延時間や波形品質に乱れが生じ、タイミング精度を悪くする要因となる。これにより、試験装置でデスキューを行っても、被試験装置の各端子で信号の微妙なタイミング誤差が発生する可能性がある。
【００１０】
これを解消する手段として、タイミング調整を被試験装置近傍で実施できるように補助試験装置を設ける方法がある。しかし、様々な波形フォーマットやタイミングに対応するため、補助試験装置の回路が煩雑になる。
【００１１】
この発明は、上述のような課題を解決するためになされたもので、その目的は、タイミング精度良くインターフェース部の試験を行うことができる半導体集積回路及びその試験を行う試験システムを得るものである。
【００１２】
【課題を解決するための手段】
この発明に係る半導体集積回路は、ピン部と、内部回路と、ピン部を介して外部から信号を入力して内部回路を動作させるための動作信号を出力し、内部回路から読み出したデータをピン部を介して外部に出力するインターフェース部と、期待値発生回路と、比較回路とを有し、第１のテストモード時に、前記期待値発生回路は前記ピン部にピンごとに同一波形の第１のテスト信号が入力された場合に前記インターフェース部から出力される前記動作信号の期待値を発生し、前記比較回路は実際に前記インターフェース部から出力された前記動作信号と前記期待値を比較し、比較結果を出力する。
【００１３】
この発明に係る別の半導体集積回路は、ピン部と、内部回路と、ピン部を介して外部から信号を入力して内部回路を動作させるための動作信号を出力し、内部回路から読み出したデータをピン部を介して外部に出力するインターフェース部と、波形生成回路とを有し、第２のテストモード時に、波形生成回路は第２のテスト信号をインターフェース部に供給し、インターフェース部は、内部回路から切り離され、ピン部を介してピンごとに同一波形のテスト出力信号を外部に出力する。
【００１４】
この発明に係る更に別の半導体集積回路は、ピン部と、内部回路と、ピン部を介して外部から信号を入力して内部回路を動作させるための動作信号を出力し、内部回路から読み出したデータをピン部を介して外部に出力するインターフェース部と、期待値発生回路と、比較回路と、波形生成回路とを有し、第１のテストモード時に、前記期待値発生回路は前記ピン部にピンごとに同一波形の第１のテスト信号が入力された場合に前記インターフェース部から出力される前記動作信号の期待値を発生し、前記比較回路は実際に前記インターフェース部から出力された前記動作信号と前記期待値を比較し、比較結果を出力し、第２のテストモード時に、波形生成回路は第２のテスト信号をインターフェース部に供給し、インターフェース部は、内部回路から切り離され、ピン部を介してピンごとに同一波形のテスト出力信号を外部に出力する。
【００１５】
この発明に係る半導体集積回路の試験を行う試験システムは、第１のテスト信号を出力する試験装置と、半導体集積回路が取り付けられる基板と、基板上で半導体集積回路の取り付け部の近くに設けられた試験補助装置とを有し、試験装置と半導体集積回路は試験補助装置を介して接続され、試験補助装置は、ピン部へ供給される第１のテスト信号のタイミング調整をピンごとに行うタイミング調整手段と、半導体集積回路のピン部から出力されるテスト出力信号を比較判定する比較判定回路とを有する。この発明のその他の特徴は以下に明らかにする。
【００１６】
【発明の実施の形態】
実施の形態１．
図１はこの発明の実施の形態１における半導体集積回路の構成図である。半導体集積回路１は、内部回路として、メモリアレイ２、行デコーダ３、列デコーダ４、センスアンプ５、制御回路６を有し、さらに、インターフェース部７、複数のピンを有するピン部８、ラッチ回路９、テストモード選択回路１０、期待値発生回路１１、比較回路１２、波形生成回路１３を有する。
【００１７】
半導体集積回路１の通常動作について説明する。まず、インターフェース部７にピン部８を介して、外部から信号が入力される。この入力される信号としては、基準クロック、制御信号、行アドレス、列アドレス、DQ（データ入出力）がある。そして、インターフェース部７は、この信号に基づいて内部回路を動作させるための動作信号を出力する。
【００１８】
基準クロックと制御信号に対応する動作信号は、制御回路６に供給される。そして、制御回路６は、行デコーダ３、列デコーダ４及びラッチ回路９を制御する。また、行アドレスに対応する動作信号は行デコーダ３に供給され、列アドレスに対応する動作信号は列デコーダ４に供給される。さらに、DQに対応する動作信号は、インターフェース部７、ラッチ回路９及びセンスアンプ５を介して、メモリアレイ２に供給される。
【００１９】
また、基準クロックと制御信号に対応する動作信号は、テストモード選択回路１０にも供給される。このテストモード選択回路１０は、第１のテストモードでは期待値発生回路１１と比較回路１２を作動させる第１の作動信号を、第２のテストモードでは波形生成回路１３を作動させる第２の作動信号を出す。ここでは、通常動作時であるので、テストモード選択回路１０からは第１及び第２の作動信号は出されず、期待値発生回路１１、比較回路１２及び波形生成回路１３は作動しない。
【００２０】
そして、インターフェース部７は、内部回路であるメモリアレイ２からセンスアンプ回路５及びラッチ回路９を介してデータを読出し、それをピン部８を介して外部にDQとして出力する。
【００２１】
次に、第１のテストモードについて説明する。この第１のテストモードは、インターフェース部７の入力試験であり、外部から入ってきた信号に応じてインターフェース部７が出力する動作信号についてピンごとにタイミングが正常かどうかを調べるものである。
【００２２】
まず、図２に示すような試験システム２０に半導体集積回路１をセットする。この試験システム２０は、試験装置２１と、半導体集積回路１が取り付けられる基板２２とを有する。ここで、基板１は被試験装置に応じて交換される専用ボードに設けられており、さらに被試験装置である半導体集積回路１がハンドラにより自動で入れ替えが行われることから、基板１と試験装置２１とは離れた場所にある。そして、半導体集積回路１と試験装置２１は同軸ケーブル２３で接続される。
【００２３】
試験システム２０は、予め図３(a)(b)に示すような同一波形の信号を用いて、試験装置２１と半導体集積回路１との間でデスキューされている。ここで、図３(a)は、試験装置２１から半導体集積回路１にＤＱが入力される場合の信号を示し、図３(b)は半導体集積回路１から試験装置２１にＤＱが出力される場合の信号を示している。通常動作時に制御信号（／RAS（Row Address Strobe），／CAS（Column Address Strobe），／WE （Write Enable））、アドレス、DQが入力出力されるピンにおいて、それぞれ図３に示すような同一波形の信号が入力出力される。そして、これらの信号は基準クロックの立ち上がりに同期するように、セットアップタイム（tIS）、ホールドタイム（tIH）、出力の判定タイミング（tAC）が設定される。
【００２４】
次に、外部の試験装置２１からピン部８に、デスキュー時と同じく、ピンごとに同一波形の信号を第１のテスト信号として入力する。そして、インターフェース部７は第１のテスト信号に対応する動作信号を出力する。そして、動作信号がテストモード選択回路１０に供給され、第１のテストモードが選択される。このテストモード選択回路１０から第１の作動信号が出され、期待値発生回路１１と比較回路１２が作動する。なお、第１のテストモードでは波形生成回路１３は作動しない。
【００２５】
期待値発生回路１１は、インターフェース部７が正常な場合に第１のテスト信号を受けてインターフェース部７から出力されるであろう動作信号の期待値を発生する。そして、比較回路１２は、実際にインターフェース部７から出力される動作信号と期待値発生回路１１から発生した期待値のタイミングを比較し、比較結果を出力する。その比較結果は、ラッチ回路９でラッチされた後、インターフェース部７及びピン部８を介して外部の試験装置２１に出力される。
【００２６】
次に、第２のテストモード時について説明する。この第２のテストモードは、インターフェース部７の出力試験であり、半導体集積回路１の内部からインターフェース部７を介して外部に出力される出力信号のタイミングについてピンごとに正常かどうかを調べるものである。
【００２７】
まず、第２のテストモードを選択するような命令を含んだ信号が、外部の試験装置２１からピン部８及びインターフェース部７を介して、テストモード選択回路１０に供給される。そして、テストモード選択回路１０から第２の作動信号が出され、波形生成回路１３が作動する。なお、第２のテストモードでは期待値発生回路１１及び比較回路１２は作動しない。
【００２８】
波形生成回路１３は、第２のテスト信号を生成し、それをラッチ回路９を介してインターフェース部７に供給する。この第２のテスト信号は、予め選択される“Ｈ”または“Ｌ”の固定データもしくは“Ｈ”と“Ｌ”の繰り返しパターンである。そして、インターフェース部７は、第２のテスト信号に応じたテスト出力信号をピン部８を介して外部に出力する。このピン部８の各ピンから出力されるテスト出力信号は、デスキュー時に用いた信号と同じく、図３に示すようにピンごとに同一波形である。また、この第２のテストモードの際に、内部回路からインターフェース部７にデータが出力されないように、ラッチ回路９が制御されている。そして、外部の試験装置２１において、インターフェース部７から出力されたテスト出力信号のタイミングについてピンごとに正常かどうかを調べる。
【００２９】
以上のような構成により、外部の試験装置２１から半導体集積回路１に入力される第１のテスト信号を同一波形のものにすることができる。また、半導体集積回路１から試験装置２１に出力されるテスト出力信号も同一波形のものにすることができる。これにより、試験の際に半導体集積回路１と試験装置の間でやり取りされる信号をピン部８のピンごとに同一波形にすることができる。よって、これと同様な同一波形の信号を用いて試験前のデスキューを行えば、試験の際にもタイミングの精度を保つことができる。
【００３０】
また、第１のテストモード及び第２のテストモードにおいて、内部回路は通常動作はされない。しかし、内部回路が動作していないと、通常動作時において消費電力が高くなる時の電源及びＧＮＤのノイズを加味した試験を行っていないことになる。そこで、第１のテストモード及び第２のテストモードにおいて、内部回路とインターフェース部７を切断した状態で、テストモード選択回路１０から制御回路６に信号を出し、内部回路を自動でランダム動作させる。これにより、さらに正確なインターフェース部７のテストを行うことができる。また、ここでは第１のテストモード及び第２のテストモードの両方を行うことのできる半導体集積回路を示したが、片方の試験のみを行う構成としてもよい。
【００３１】
実施の形態２．
図４に、この発明の実施の形態２に係る試験システムを示す。この試験システム３０は、試験装置３１と、半導体集積回路１が取り付けられる基板３２と、基板３２上で半導体集積回路１の取り付け部の近くに設けられた試験補助装置３３を有する。そして、同一基板２２上にある半導体集積回路１と試験補助装置２３は基板３２の配線パターン３４によって接続される。また、基板１は試験装置２１とは離れた場所にあって、試験装置３１と試験補助装置３３は同軸ケーブル３５で接続される。よって、試験システム３０は、試験装置２１と半導体集積回路１は試験補助装置３３を介して接続される第１の経路を有する。
【００３２】
試験補助装置３３は、ラッチ回路３６、遅延回路３７及び比較判定回路３８を有する。ラッチ回路３６及び遅延回路３７は、試験装置３１からピン部８に供給される第１のテスト信号のタイミング調整をピンごとに行うタイミング調整手段である。また、半導体集積回路１のピン部８から出力されるテスト出力信号をピンごとに比較判定する。すなわち、テスト出力信号の各信号のタイミングについてピンごとに正常かどうかを調べる。そして、その結果を試験装置３１に出力する。
【００３３】
このような試験補助装置３３を設けることにより、第１のテスト信号のタイミング調整を半導体集積回路１の近傍で行うことができる。また、同軸ケーブル３５などの伝送系でタイミングずれが生じる前に半導体集積回路１の近傍でテスト出力信号を比較判定することができる。よって、さらにタイミング精度良くインターフェース部７の試験を行うことができる。また、第１のテスト信号及びテスト出力信号は、各ピンで同一波形であるため、補助試験回路３３は簡単な回路構成にすることができる。
【００３４】
実施の形態３．
図５はこの発明の実施の形態３における試験システムを示す。実施の形態３と同じ構成要素には同じ番号を付し、説明は省略する。この試験システム４０は、実施の形態２と同様に、試験装置４１と、半導体集積回路１が取り付けられる基板４２と、基板４２上で半導体集積回路１の取り付け部の近くに設けられた試験補助装置３３を有する。そして、試験システム４０は、試験補助装置３３を介さずに試験装置３１と前記半導体集積回路１を接続する第２の経路を更に有する。この第２の経路は、半導体集積回路１のピン部８と接続している基板４２上の配線パターン４３と、この配線パターン４３と試験装置４１を接続する同軸ケーブル４４からなる。
【００３５】
試験システム４０は、インターフェース部７の試験を実施の形態２と同様に行うことができる。そして、機能試験やＤＣ試験のように様々な波形パターンの信号をやり取りする試験において、試験補助装置３３を介さずに、試験装置４１と半導体集積回路１の間で信号のやり取りをすることができる。この際に、試験補助装置３３の半導体集積回路１との接続部３３aを高インピーダンスにして、配線パターン４３及び同軸ケーブル４４を介しての信号のやり取りに影響を与えないようにすることができる。つまり、試験補助装置３３の半導体集積回路との接続部３３aのインピーダンスを変化させて、第１の経路を切断するかどうか切り替えることができる。
【００３６】
よって、実施の形態３の試験システムは、実施の形態２の試験システムと同様に、簡単な回路の補助試験回路３３により、タイミング精度良くインターフェース部７の試験を行うことができるだけでなく、機能試験やＤＣ試験のように様々な波形パターンの信号をやり取りする試験も行うことができる。
【００３７】
【発明の効果】
この発明は以上説明したように、タイミング精度良くインターフェース部の試験を行うことができる半導体集積回路及びその試験を行う試験システムを得ることができる。
【図面の簡単な説明】
【図１】 実施の形態１に係る半導体集積回路の構成図である。
【図２】 実施の形態１に係る試験システムの構成図である。
【図３】 デスキュー、第１のテストモード及び第２のテストモードにおいて、試験装置と半導体集積回路の間で入出力される信号である。
【図４】 実施の形態２に係る試験システムの構成図である。
【図５】 実施の形態３に係る試験システムの構成図である。
【符号の説明】
１ 半導体集積回路
２ メモリアレイ（内部回路）
３ 行デコーダ（内部回路）
４ 列デコーダ（内部回路）
５ センスアンプ（内部回路）
６ 制御回路（内部回路）
７ インターフェース部
８ ピン部
９ ラッチ回路
１０ テストモード選択回路
１１ 期待値発生回路
１２ 比較回路
１３ 波形生成回路
２０ 試験システム
２１ 試験装置
２２ 基板
３０ 試験システム
３１ 試験装置
３２ 基板
３３ 試験補助装置
３６ ラッチ回路（タイミング調整手段）
３７ 遅延回路（タイミング調整手段）
３８ 比較判定回路
３４ 配線パターン（第１の経路）
３５ 同軸ケーブル（第１の経路）
４０ 試験システム
４１ 試験装置
４２ 基板
４３ 配線パターン（第２の経路）
４４ 同軸ケーブル（第２の経路）
【発明の属する技術分野】
この発明は、インターフェース部が試験される半導体集積回路及びその試験を行う試験システムに関する。
【０００２】
【従来の技術】
半導体集積回路は、内部回路のほかに、ピン部及びインタフェース部を有する。このインタフェース部は、ピン部を介して入力された入力信号をデコードや増幅して、内部回路を動作させるための動作信号を発生し、内部回路から読出したデータをピン部を介して外部に出力する。
【０００３】
ところで、近年の半導体集積回路は演算処理の高速化に伴い、外部回路との応答速度の高速化も求められる。特に外部クロックに同期して動作する半導体集積回路では、高周波化の一途をたどり、外部クロックと各制御信号とのセットアップタイム、ホールドタイム及びアクセスタイムといったインタフェース部の入出力規格はますます微小なものとなっている。
【０００４】
これに伴い、インタフェース部から入出力される信号の各ピンごとのタイミングが正常であるか否かを試験する試験システムにおいて、試験装置と半導体集積回路との間で入出力される試験信号のタイミングずれ（スキュー）を高精度にタイミング調整し、このスキューを小さくすること（デスキュー）が重要となっている。例えば、製品規格では、セットアップタイムが数百ｐｓ以下である場合、正確に試験するには数十ｐｓ未満のスキュー精度を持つ試験システムである必要がある。
【０００５】
インタフェース部の試験は、予め緩やかなタイミングで論理動作が正常であることを確認された半導体集積回路に対して行われる。まず、試験装置内のピンエレクトロニクスにおいて、被試験装置のピン部のピンごとの波形フォーマットやタイミングを共通の基準コンパレータで比較判定する。次に、その検出結果を基に、試験装置のタイミングジェネレータやピンエレクトロニクス内の可変遅延回路を微調整することでデスキューを行い、セットアップタイム、ホールドタイム、アクセスタイムを厳しく設定する。そして、被試験装置である半導体集積回路を通常動作時と同じ論理方式、適切な入力タイミングで動作させ、被試験装置の応答結果によって判断する。
【０００６】
試験システムは、汎用的な試験装置と、被試験装置を装着する専用ボードから構成される。この専用ボードは被試験装置の仕様に準じており、これを交換することで多種の被試験装置へ対応することができる。また、被試験装置は、ハンドラにより自動で入れ替えが行われる。このため、試験装置と被試験装置は離れた位置にあり、同軸ケーブルや基板の配線パターンによって接続される。この時、ピンエレクトロニクスのドライバ出力、配線パターン、同軸ケーブルは全てインピーダンス整合が取れるよう設計されている。また、数十ｐｓというタイミング誤差を調整するのに必要な複雑な調整機構が試験装置に設けられている。
【０００７】
【発明が解決しようとする課題】
実際の試験では、被試験装置の内部動作の応答結果によってインターフェース部の動作判定を実施するため、ピンごとに様々な波形フォーマットやタイミングとなる。ところが、デスキューは、ある波形フォーマットやタイミング等の条件を代表させて調整する。よって、実際の試験において、被試験装置の各端子で信号の微妙なタイミング誤差が発生する可能性がある。
【０００８】
これに対し、デスキュー及び実際の試験で、基準クロックを含めて全ての信号を同一波形にすれば、タイミングの精度を保つことができる。しかし、この条件では、通常の被試験装置では動作不能となる。
【０００９】
また、同軸ケーブル等のインピーダンスには誤差があるため、試験装置と被試験装置が離れていて配線が長いことで、信号間の伝搬遅延時間や波形品質に乱れが生じ、タイミング精度を悪くする要因となる。これにより、試験装置でデスキューを行っても、被試験装置の各端子で信号の微妙なタイミング誤差が発生する可能性がある。
【００１０】
これを解消する手段として、タイミング調整を被試験装置近傍で実施できるように補助試験装置を設ける方法がある。しかし、様々な波形フォーマットやタイミングに対応するため、補助試験装置の回路が煩雑になる。
【００１１】
この発明は、上述のような課題を解決するためになされたもので、その目的は、タイミング精度良くインターフェース部の試験を行うことができる半導体集積回路及びその試験を行う試験システムを得るものである。
【００１２】
【課題を解決するための手段】
この発明に係る半導体集積回路は、ピン部と、内部回路と、ピン部を介して外部から信号を入力して内部回路を動作させるための動作信号を出力し、内部回路から読み出したデータをピン部を介して外部に出力するインターフェース部と、期待値発生回路と、比較回路とを有し、第１のテストモード時に、前記期待値発生回路は前記ピン部にピンごとに同一波形の第１のテスト信号が入力された場合に前記インターフェース部から出力される前記動作信号の期待値を発生し、前記比較回路は実際に前記インターフェース部から出力された前記動作信号と前記期待値を比較し、比較結果を出力する。
【００１３】
この発明に係る別の半導体集積回路は、ピン部と、内部回路と、ピン部を介して外部から信号を入力して内部回路を動作させるための動作信号を出力し、内部回路から読み出したデータをピン部を介して外部に出力するインターフェース部と、波形生成回路とを有し、第２のテストモード時に、波形生成回路は第２のテスト信号をインターフェース部に供給し、インターフェース部は、内部回路から切り離され、ピン部を介してピンごとに同一波形のテスト出力信号を外部に出力する。
【００１４】
この発明に係る更に別の半導体集積回路は、ピン部と、内部回路と、ピン部を介して外部から信号を入力して内部回路を動作させるための動作信号を出力し、内部回路から読み出したデータをピン部を介して外部に出力するインターフェース部と、期待値発生回路と、比較回路と、波形生成回路とを有し、第１のテストモード時に、前記期待値発生回路は前記ピン部にピンごとに同一波形の第１のテスト信号が入力された場合に前記インターフェース部から出力される前記動作信号の期待値を発生し、前記比較回路は実際に前記インターフェース部から出力された前記動作信号と前記期待値を比較し、比較結果を出力し、第２のテストモード時に、波形生成回路は第２のテスト信号をインターフェース部に供給し、インターフェース部は、内部回路から切り離され、ピン部を介してピンごとに同一波形のテスト出力信号を外部に出力する。
【００１５】
この発明に係る半導体集積回路の試験を行う試験システムは、第１のテスト信号を出力する試験装置と、半導体集積回路が取り付けられる基板と、基板上で半導体集積回路の取り付け部の近くに設けられた試験補助装置とを有し、試験装置と半導体集積回路は試験補助装置を介して接続され、試験補助装置は、ピン部へ供給される第１のテスト信号のタイミング調整をピンごとに行うタイミング調整手段と、半導体集積回路のピン部から出力されるテスト出力信号を比較判定する比較判定回路とを有する。この発明のその他の特徴は以下に明らかにする。
【００１６】
【発明の実施の形態】
実施の形態１．
図１はこの発明の実施の形態１における半導体集積回路の構成図である。半導体集積回路１は、内部回路として、メモリアレイ２、行デコーダ３、列デコーダ４、センスアンプ５、制御回路６を有し、さらに、インターフェース部７、複数のピンを有するピン部８、ラッチ回路９、テストモード選択回路１０、期待値発生回路１１、比較回路１２、波形生成回路１３を有する。
【００１７】
半導体集積回路１の通常動作について説明する。まず、インターフェース部７にピン部８を介して、外部から信号が入力される。この入力される信号としては、基準クロック、制御信号、行アドレス、列アドレス、DQ（データ入出力）がある。そして、インターフェース部７は、この信号に基づいて内部回路を動作させるための動作信号を出力する。
【００１８】
基準クロックと制御信号に対応する動作信号は、制御回路６に供給される。そして、制御回路６は、行デコーダ３、列デコーダ４及びラッチ回路９を制御する。また、行アドレスに対応する動作信号は行デコーダ３に供給され、列アドレスに対応する動作信号は列デコーダ４に供給される。さらに、DQに対応する動作信号は、インターフェース部７、ラッチ回路９及びセンスアンプ５を介して、メモリアレイ２に供給される。
【００１９】
また、基準クロックと制御信号に対応する動作信号は、テストモード選択回路１０にも供給される。このテストモード選択回路１０は、第１のテストモードでは期待値発生回路１１と比較回路１２を作動させる第１の作動信号を、第２のテストモードでは波形生成回路１３を作動させる第２の作動信号を出す。ここでは、通常動作時であるので、テストモード選択回路１０からは第１及び第２の作動信号は出されず、期待値発生回路１１、比較回路１２及び波形生成回路１３は作動しない。
【００２０】
そして、インターフェース部７は、内部回路であるメモリアレイ２からセンスアンプ回路５及びラッチ回路９を介してデータを読出し、それをピン部８を介して外部にDQとして出力する。
【００２１】
次に、第１のテストモードについて説明する。この第１のテストモードは、インターフェース部７の入力試験であり、外部から入ってきた信号に応じてインターフェース部７が出力する動作信号についてピンごとにタイミングが正常かどうかを調べるものである。
【００２２】
まず、図２に示すような試験システム２０に半導体集積回路１をセットする。この試験システム２０は、試験装置２１と、半導体集積回路１が取り付けられる基板２２とを有する。ここで、基板１は被試験装置に応じて交換される専用ボードに設けられており、さらに被試験装置である半導体集積回路１がハンドラにより自動で入れ替えが行われることから、基板１と試験装置２１とは離れた場所にある。そして、半導体集積回路１と試験装置２１は同軸ケーブル２３で接続される。
【００２３】
試験システム２０は、予め図３(a)(b)に示すような同一波形の信号を用いて、試験装置２１と半導体集積回路１との間でデスキューされている。ここで、図３(a)は、試験装置２１から半導体集積回路１にＤＱが入力される場合の信号を示し、図３(b)は半導体集積回路１から試験装置２１にＤＱが出力される場合の信号を示している。通常動作時に制御信号（／RAS（Row Address Strobe），／CAS（Column Address Strobe），／WE （Write Enable））、アドレス、DQが入力出力されるピンにおいて、それぞれ図３に示すような同一波形の信号が入力出力される。そして、これらの信号は基準クロックの立ち上がりに同期するように、セットアップタイム（tIS）、ホールドタイム（tIH）、出力の判定タイミング（tAC）が設定される。
【００２４】
次に、外部の試験装置２１からピン部８に、デスキュー時と同じく、ピンごとに同一波形の信号を第１のテスト信号として入力する。そして、インターフェース部７は第１のテスト信号に対応する動作信号を出力する。そして、動作信号がテストモード選択回路１０に供給され、第１のテストモードが選択される。このテストモード選択回路１０から第１の作動信号が出され、期待値発生回路１１と比較回路１２が作動する。なお、第１のテストモードでは波形生成回路１３は作動しない。
【００２５】
期待値発生回路１１は、インターフェース部７が正常な場合に第１のテスト信号を受けてインターフェース部７から出力されるであろう動作信号の期待値を発生する。そして、比較回路１２は、実際にインターフェース部７から出力される動作信号と期待値発生回路１１から発生した期待値のタイミングを比較し、比較結果を出力する。その比較結果は、ラッチ回路９でラッチされた後、インターフェース部７及びピン部８を介して外部の試験装置２１に出力される。
【００２６】
次に、第２のテストモード時について説明する。この第２のテストモードは、インターフェース部７の出力試験であり、半導体集積回路１の内部からインターフェース部７を介して外部に出力される出力信号のタイミングについてピンごとに正常かどうかを調べるものである。
【００２７】
まず、第２のテストモードを選択するような命令を含んだ信号が、外部の試験装置２１からピン部８及びインターフェース部７を介して、テストモード選択回路１０に供給される。そして、テストモード選択回路１０から第２の作動信号が出され、波形生成回路１３が作動する。なお、第２のテストモードでは期待値発生回路１１及び比較回路１２は作動しない。
【００２８】
波形生成回路１３は、第２のテスト信号を生成し、それをラッチ回路９を介してインターフェース部７に供給する。この第２のテスト信号は、予め選択される“Ｈ”または“Ｌ”の固定データもしくは“Ｈ”と“Ｌ”の繰り返しパターンである。そして、インターフェース部７は、第２のテスト信号に応じたテスト出力信号をピン部８を介して外部に出力する。このピン部８の各ピンから出力されるテスト出力信号は、デスキュー時に用いた信号と同じく、図３に示すようにピンごとに同一波形である。また、この第２のテストモードの際に、内部回路からインターフェース部７にデータが出力されないように、ラッチ回路９が制御されている。そして、外部の試験装置２１において、インターフェース部７から出力されたテスト出力信号のタイミングについてピンごとに正常かどうかを調べる。
【００２９】
以上のような構成により、外部の試験装置２１から半導体集積回路１に入力される第１のテスト信号を同一波形のものにすることができる。また、半導体集積回路１から試験装置２１に出力されるテスト出力信号も同一波形のものにすることができる。これにより、試験の際に半導体集積回路１と試験装置の間でやり取りされる信号をピン部８のピンごとに同一波形にすることができる。よって、これと同様な同一波形の信号を用いて試験前のデスキューを行えば、試験の際にもタイミングの精度を保つことができる。
【００３０】
また、第１のテストモード及び第２のテストモードにおいて、内部回路は通常動作はされない。しかし、内部回路が動作していないと、通常動作時において消費電力が高くなる時の電源及びＧＮＤのノイズを加味した試験を行っていないことになる。そこで、第１のテストモード及び第２のテストモードにおいて、内部回路とインターフェース部７を切断した状態で、テストモード選択回路１０から制御回路６に信号を出し、内部回路を自動でランダム動作させる。これにより、さらに正確なインターフェース部７のテストを行うことができる。また、ここでは第１のテストモード及び第２のテストモードの両方を行うことのできる半導体集積回路を示したが、片方の試験のみを行う構成としてもよい。
【００３１】
実施の形態２．
図４に、この発明の実施の形態２に係る試験システムを示す。この試験システム３０は、試験装置３１と、半導体集積回路１が取り付けられる基板３２と、基板３２上で半導体集積回路１の取り付け部の近くに設けられた試験補助装置３３を有する。そして、同一基板２２上にある半導体集積回路１と試験補助装置２３は基板３２の配線パターン３４によって接続される。また、基板１は試験装置２１とは離れた場所にあって、試験装置３１と試験補助装置３３は同軸ケーブル３５で接続される。よって、試験システム３０は、試験装置２１と半導体集積回路１は試験補助装置３３を介して接続される第１の経路を有する。
【００３２】
試験補助装置３３は、ラッチ回路３６、遅延回路３７及び比較判定回路３８を有する。ラッチ回路３６及び遅延回路３７は、試験装置３１からピン部８に供給される第１のテスト信号のタイミング調整をピンごとに行うタイミング調整手段である。また、半導体集積回路１のピン部８から出力されるテスト出力信号をピンごとに比較判定する。すなわち、テスト出力信号の各信号のタイミングについてピンごとに正常かどうかを調べる。そして、その結果を試験装置３１に出力する。
【００３３】
このような試験補助装置３３を設けることにより、第１のテスト信号のタイミング調整を半導体集積回路１の近傍で行うことができる。また、同軸ケーブル３５などの伝送系でタイミングずれが生じる前に半導体集積回路１の近傍でテスト出力信号を比較判定することができる。よって、さらにタイミング精度良くインターフェース部７の試験を行うことができる。また、第１のテスト信号及びテスト出力信号は、各ピンで同一波形であるため、補助試験回路３３は簡単な回路構成にすることができる。
【００３４】
実施の形態３．
図５はこの発明の実施の形態３における試験システムを示す。実施の形態３と同じ構成要素には同じ番号を付し、説明は省略する。この試験システム４０は、実施の形態２と同様に、試験装置４１と、半導体集積回路１が取り付けられる基板４２と、基板４２上で半導体集積回路１の取り付け部の近くに設けられた試験補助装置３３を有する。そして、試験システム４０は、試験補助装置３３を介さずに試験装置３１と前記半導体集積回路１を接続する第２の経路を更に有する。この第２の経路は、半導体集積回路１のピン部８と接続している基板４２上の配線パターン４３と、この配線パターン４３と試験装置４１を接続する同軸ケーブル４４からなる。
【００３５】
試験システム４０は、インターフェース部７の試験を実施の形態２と同様に行うことができる。そして、機能試験やＤＣ試験のように様々な波形パターンの信号をやり取りする試験において、試験補助装置３３を介さずに、試験装置４１と半導体集積回路１の間で信号のやり取りをすることができる。この際に、試験補助装置３３の半導体集積回路１との接続部３３aを高インピーダンスにして、配線パターン４３及び同軸ケーブル４４を介しての信号のやり取りに影響を与えないようにすることができる。つまり、試験補助装置３３の半導体集積回路との接続部３３aのインピーダンスを変化させて、第１の経路を切断するかどうか切り替えることができる。
【００３６】
よって、実施の形態３の試験システムは、実施の形態２の試験システムと同様に、簡単な回路の補助試験回路３３により、タイミング精度良くインターフェース部７の試験を行うことができるだけでなく、機能試験やＤＣ試験のように様々な波形パターンの信号をやり取りする試験も行うことができる。
【００３７】
【発明の効果】
この発明は以上説明したように、タイミング精度良くインターフェース部の試験を行うことができる半導体集積回路及びその試験を行う試験システムを得ることができる。
【図面の簡単な説明】
【図１】 実施の形態１に係る半導体集積回路の構成図である。
【図２】 実施の形態１に係る試験システムの構成図である。
【図３】 デスキュー、第１のテストモード及び第２のテストモードにおいて、試験装置と半導体集積回路の間で入出力される信号である。
【図４】 実施の形態２に係る試験システムの構成図である。
【図５】 実施の形態３に係る試験システムの構成図である。
【符号の説明】
１ 半導体集積回路
２ メモリアレイ（内部回路）
３ 行デコーダ（内部回路）
４ 列デコーダ（内部回路）
５ センスアンプ（内部回路）
６ 制御回路（内部回路）
７ インターフェース部
８ ピン部
９ ラッチ回路
１０ テストモード選択回路
１１ 期待値発生回路
１２ 比較回路
１３ 波形生成回路
２０ 試験システム
２１ 試験装置
２２ 基板
３０ 試験システム
３１ 試験装置
３２ 基板
３３ 試験補助装置
３６ ラッチ回路（タイミング調整手段）
３７ 遅延回路（タイミング調整手段）
３８ 比較判定回路
３４ 配線パターン（第１の経路）
３５ 同軸ケーブル（第１の経路）
４０ 試験システム
４１ 試験装置
４２ 基板
４３ 配線パターン（第２の経路）
４４ 同軸ケーブル（第２の経路）
Claims (6)
- 複数のピンを有するピン部と、
内部回路と、
前記ピン部を介して外部から信号を入力して前記内部回路を動作させるための動作信号を出力し、前記内部回路から読み出したデータを前記ピン部を介して前記外部に出力するインターフェース部と、
期待値発生回路と、
比較回路とを有し、
第１のテストモード時に、前記期待値発生回路は前記ピン部にピンごとに同一波形の第１のテスト信号が入力された場合に前記インターフェース部から出力される前記動作信号の期待値を発生し、前記比較回路は実際に前記インターフェース部から出力された前記動作信号と前記期待値を比較し、比較結果を出力することを特徴とする半導体集積回路。 - 複数のピンを有するピン部と、
内部回路と、
前記ピン部を介して外部から信号を入力して前記内部回路を動作させるための動作信号を出力し、前記内部回路から読み出したデータを前記ピン部を介して前記外部に出力するインターフェース部と、
波形生成回路とを有し、
第２のテストモード時に、前記波形生成回路は第２のテスト信号を前記インターフェース部に供給し、前記インターフェース部は、前記ピン部からピンごとに同一波形のテスト出力信号を前記外部に出力することを特徴とする半導体集積回路。 - 複数のピンを有するピン部と、
内部回路と、
前記ピン部を介して外部から信号を入力して前記内部回路を動作させるための動作信号を出力し、前記内部回路から読み出したデータを前記ピン部を介して前記外部に出力するインターフェース部と、
期待値発生回路と、
比較回路と、
波形生成回路とを有し、
第１のテストモード時に、前記期待値発生回路は前記ピン部にピンごとに同一波形の第１のテスト信号が入力された場合に前記インターフェース部から出力される前記動作信号の期待値を発生し、前記比較回路は実際に前記インターフェース部から出力された前記動作信号と前記期待値を比較し、比較結果を出力し、
第２のテストモード時に、前記波形生成回路は第２のテスト信号を前記インターフェース部に供給し、前記インターフェース部は、前記ピン部からピンごとに同一波形のテスト出力信号を前記外部に出力することを特徴とする半導体集積回路。 - 前記第１のテストモード時または第２のテストモード時において、前記内部回路を自動でランダム動作させることを特徴とする請求項３記載の半導体集積回路。
- 請求項３に記載された半導体集積回路の試験を行う試験システムであって、
前記第１のテスト信号を出力する試験装置と、
前記半導体集積回路が取り付けられる基板と、
前記半導体集積回路の取り付け部の近傍に設けられた試験補助装置と、
前記試験装置と前記半導体集積回路を前記試験補助装置を介して接続する第１の経路を有し、
前記試験補助装置は、前記第１のテスト信号のタイミング調整を行うタイミング調整手段と、前記テスト出力信号を比較判定する比較判定回路とを有することを特徴とする試験システム。 - 前記試験補助装置を介さずに前記試験装置と前記半導体集積回路を接続する第２の経路をさらに有し、
前記試験補助装置の前記半導体集積回路との接続部のインピーダンスを変化させて、前記第１の経路を切断するかどうか切り替えることを特徴とする請求項５記載の試験システム。
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