JP3851766B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の試験技術に関し、例えば通信用ＬＳＩに適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体集積回路の試験には、昭和５９年１１月３０日に株式会社オーム社から発行された「ＬＳＩハンドブック（第６４９頁）」に記載されているように、直流（ＤＣ）特性試験、交流（ＡＣ）特性試験、及び機能試験が含まれる。ＤＣ特性試験には、ＬＳＩの外部端子の電圧や外部端子を通過する電流をＤＣ的に測定される。ＡＣ特性試験では、入出力端子間の伝搬遅延時間や出力波形の遷移時間、セットアップ時間、ホールド時間、最小クロックパルス幅、最大動作周波数などの測定が含まれる。また、機能試験は、ＬＳＩに規定の動作条件を与えたとき、ＬＳＩが機能に異常を示さずに動作するか否かを確認するための試験である。この機能試験では、ＬＳＩにテストパターンを入力した場合に当該ＬＳＩから出力された信号を期待値と比較することによってＬＳＩの機能の良否判定が行われる。そのような機能試験を行うためには、テストパターンを発生するためのパターン発生回路と、ＬＳＩから出力された信号を期待値と比較するための比較回路とが必要とされる。ＬＳＩにはパターン発生回路や比較回路が内蔵されたものと、内蔵されないものとがある。パターン発生回路や比較回路が内蔵されない場合には、ＬＳＩの外部に配置されたパターン発生回路や比較回路が使用される。
【０００３】
また、特開平２−１９０５１号公報に記載されているように、送受信機能が正常に機能するか否かをチェックするための自己診断機能を備えたモデム制御装置が知られている。このモデム装置によれば、電源投入時に受信系統制御部と送信系統制御部とのそれぞれのモデム側一端を相互に接続し折り返しループを形成させるスイッチ手段と、このスイッチ手段の動作と同期して折り返し試験用のパターンデータを受信系統制御部の入力側に与えるパターンジェネレータと、このパターンジェネレータが出力するパターンデータと受信系統制御部、スイッチ手段、送信系統制御部を介して折り返される結果とを比較し、当該比較結果を制御部に伝えるチェッカとが設けられている。
【０００４】
【発明が解決しようとする課題】
ＬＳＩのクロック周波数が高くなると、特に通信用ＬＳＩなどのように、ｎ個のチャンネルを持ち、その多重化処理を行うようなＬＳＩにおいては、パターン発生回路から出力された信号をチャンネル数（ｎ個）に振り分ける必要があることから、パターン発生回路において実際に発生されるパターン信号の周波数は、ＬＳＩの試験において必要とされるテストパターンのｎ倍の周波数で発振させる必要がある。このため、ＬＳＩのクロック周波数が高くなればなるほど、それに対応するパターン発生回路の設計は困難とされる。さらに、テストパターンの受信側では、信号の比較において信号の同期が必要とされるが、動作クロックの周波数が高くなると、この信号の同期をとることも困難になる。
【０００５】
また、特開平２−１９０５１号では、各ブロック内の詳細な構成は示されていないが、パターンジェネレータで発生された信号を受信系統制御部へ供給するとともに、送信系統制御部の出力信号との比較のためのチェッカーへも供給する必要がある。
【０００６】
本発明の目的は、半導体集積回路の試験を容易にしかも安価に行うための技術を提供することにある。
【０００７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
すなわち、入力された複数チャネル分のパラレル信号をシリアル信号に変換して出力するための送信回路と、入力されたシリアル信号をパラレル信号に変換して出力するための受信回路と、上記送信回路に供給されるテストパターン信号を発生するためのテストパターン発生回路と、上記パターン発生回路によって発生されたテストパターン信号を上記送信回路に選択的に供給するための第１セレクタと、上記送信回路の出力信号を上記受信回路に選択的に取り込むための第２セレクタと、上記受信回路の出力信号からテストパターンの誤りを検出するためのテストパターン合否判定回路とを含んで半導体集積回路が構成されるとき、テストパターン発生回路は、上記パラレル信号に対応する複数チャネル分のランダムパターンを発生するための第１論理回路群を含んで成り、上記テストパターン合否判定回路は、上記受信回路から先に出力された複数チャネル分のパラレル信号を保持可能な第２論理回路群と、上記第２論理回路群の保持信号に基づいて、上記受信回路から新たに出力されるパラレル信号の期待値を生成するための第３論理回路群と、上記受信回路から現在取り込まれた複数チャネル分のパラレル信号と上記第３論理回路群で生成された期待値とを比較するための第４論理回路群とを含んで成る。
【００１０】
上記の手段によれば、テストパターン発生回路及びテストパターン合否判定回路が半導体集積回路に内蔵されていることから、高価なテストパターン発生回路やテストパターン合否判定回路をチップの外部に用意する必要がないので、半導体集積回路の製造コストの低減を図ることができる。そして、テストパターン発生回路は、上記パラレル信号に対応する複数チャネル分のランダムパターンを発生するための第１論理回路群を含むことから、テストパターン発生回路で発生されたテストパターンをパラレル形式で上記送信回路に供給することができ、そのため、パターン発生回路から出力された信号をチャンネル数（ｎ個）に振り分ける必要がなくなる。このことから、パターン発生回路において実際に発生されるテストパターン信号の周波数は、半導体集積回路の試験において必要とされるテストパターンの周波数で十分となる。さらに、上記受信回路から先に出力された複数チャネル分のパラレル信号を保持可能な第２論理回路群と、上記第２論理回路群の保持信号に基づいて、上記受信回路から新たに出力されるパラレル信号の期待値を生成するための第３論理回路群と、上記受信回路から現在取り込まれた複数チャネル分のパラレル信号と上記第３論理回路群で生成された期待値とを比較するための第４論理回路群とを含んで、上記テストパターン合否判定回路を構成することにより、上記テストパターン合否判定のための期待値として、パターン発生回路からの出力信号を取り込む必要が無くなり、信号比較において当該信号の同期が不要となる。このことが、半導体集積回路における試験の容易化を達成する。
【００１１】
上記パラレル信号に対応する複数の第１フリップフロップ回路と、上記第１フリップフロップ回路の前段に配置された複数の第２フリップフロップ回路と、上記複数の第１フリップフロップ回路から出力される信号のうち、所定のビット数だけ離れた箇所の信号論理を比較してその比較結果を、対応する上記第１フリップフロップ回路又は上記２フリップフロップ回路に供給するためのエクスクルーシブオア回路とを含んで上記第１論理回路群を構成することにより、上記パラレル信号に対応する複数チャネル分のランダムパターンを容易に発生させることができる。
【００１２】
さらに、上記第４論理回路群からの複数の出力信号のアンド論理を得るアンド回路を上記テストパターン合否判定回路に設けることにより、上記テストパターン合否判定結果のビット数の低減を図ることができる。
【００１３】
上記第４論理回路群からの複数の出力信号のアンド論理を得るアンド回路と、上記アンド回路の出力信号をクロック信号に同期して取り込むための第３フリップフロップ回路と、上記第３フリップフロップ回路の出力信号によってセットされるＳＲ（セット・リセット）ラッチ回路とを含んで上記テストパターン合否判定回路を構成することにより、ＳＲラッチ回路が上記第３フリップフロップ回路の出力信号によってセットされた後において、上記テストパターン合否判定結果が、その後の第３フリップフロップ回路の出力信号によって破壊されるのを防止することができる。
【００１４】
上記ＳＲラッチ回路の前段に配置された回路がリセットされてから所定時間経過後に上記ＳＲラッチ回路のリセット状態を解除可能なリセット回路とを設けることにより、不所望な論理が上記ＳＲラッチ回路に保持されるのを排除することができる。
【００１５】
【発明の実施の形態】
図１には本発明にかかる半導体集積回路の一例である通信用ＬＳＩが示される。
【００１６】
図１に示される通信用ＬＳＩ２０は、特に制限されないが、公知の半導体集積回路製造技術により、例えば単結晶シリコン基板のような一つの半導体基板に形成される。
【００１７】
通信用ＬＳＩ２０は、特に制限されないが、高速光通信におけるトランシーバに内蔵されるもので、送信回路１２と受信回路１４とが設けられている。
【００１８】
送信回路１２は、ｎ（ｎは正の整数を意味する）個の送信側入力端子Ｔ１−１〜Ｔ１−ｎを介して外部から入力された送信側データ（パラレル形式）を多重化することによりシリアル形式に変換して送信する機能を有する。送信回路１２の出力データ（シリアル形式）は送信側出力端子Ｔ４を介して外部出力される。
【００１９】
受信回路１２は、受信側入力端子Ｔ５を介して外部から入力されたシリアルデータをパラレルデータに変換して出力する機能を有する。受信回路１５の出力データ（パラレル形式）は受信側出力端子Ｔ２−１〜Ｔ２−ｎを介して外部出力される。
【００２０】
高速光通信におけるトランシーバにおいて、送信側出力端子Ｔ４や受信側入力端子Ｔ５は、図示されない送受信回路に結合される。この送受信回路には、上記送信側出力端子Ｔ４からの出力データに基づいてレーザ光を変調するための光変調回路や、光ファイバを介して入射されたレーザ光を電気信号に変換するための受光素子などが含まれる。上記受光素子によって得られた電気信号が上記受信側入力端子Ｔ５を介して受信回路１５に伝達される。送信側入力端子には、前段の多重化回路が結合され、この多重化回路からの多重化信号が送信側入力端子Ｔ１−１〜Ｔ１−ｎを介してチップ内に取り込まれる。そして、受信側出力端子Ｔ２−１〜Ｔ２−ｎには後段の分離回路が設けられ、上記受信回路１５からのｎ個の出力データのそれぞれが上記後段の分離回路において分離される。
【００２１】
テストモード信号ＴＥＳＴを取り込むためのテストモード信号入力端子Ｔ６が設けられる。このテストモード信号入力端子Ｔ６を介して入力されるテストモード信号ＴＥＳＴがローレベルの場合、通信用ＬＳＩ２０は通常動作状態とされる。これに対してテストモード信号ＴＥＳＴがハイレベルの場合、通信用ＬＳＩ２０はテストモード状態とされる。
【００２２】
次に、上記通信用ＬＳＩ２０の自己診断を可能とする回路構成について説明する。
【００２３】
通信用ＬＳＩ２０の自己診断を可能とするため、セレクタ１１−１〜１１ｎ，１４、テストパターン発生回路１３、及びテストパターン合否判定回路１６が設けられる。
【００２４】
テストパターン発生回路１３は、特に制限されないが、送信回路１２から供給されるクロック信号ＣＬＯＣＫに基づいて、国際電気通信連合ＩＴＵ−Ｔ Ｏ１５１，Ｏ１５３において評価用勧告とされるＰＮ系列（ＰＲＢＳ；ＰｓｅｕｄｏＲａｎｄｏｍ Ｂｉｔ Ｓｅｑｕｅｎｃｅ）のランダムパターンを発生する。
【００２５】
セレクタ１１−１〜１１−ｎは、送信側入力端子Ｔ１−１〜Ｔ１−ｎを介して入力されたデータと、テストパターン発生回路１３から出力されたテストパターンデータとをテストモード信号ＴＥＳＴに応じて選択的に送信回路１２に伝達する機能を有する。特に制限されないが、セレクタ１１−１〜１１−ｎは、テストモード信号ＴＥＳＴがローレベルの場合には、送信側入力端子Ｔ１−１〜Ｔ１−ｎを介して入力されたデータを送信回路１２に伝達し、テストモード信号ＴＥＳＴがハイレベルの場合には、テストパターン発生回路１３の出力データを送信回路１２に伝達する。
【００２６】
セレクタ１４は、テストモード信号ＴＥＳＴに応じて、受信側データ入力端Ｔ５を介して入力されたデータと送信回路１２の出力信号とを選択的に受信回路１５に伝達する機能を有する。特に制限されないが、セレクタ１４は、テストモード信号ＴＥＳＴがローレベルの場合には、受信側データ入力端子Ｔ５を介して入力されたデータを選択的に受信回路１５に伝達し、テストモード信号ＴＥＳＴがハイレベルの場合には、送信回路１２の出力データを選択的に受信回路１５に伝達する。
【００２７】
テストパターン合否判定回路１６は、回路が正常動作しているか否かを、受信回路１５から出力されたテストパターンデータに基づいて判定する機能を有する。この判定は、受信回路１５から伝達されたクロック信号ＣＬＯＣＫに応じて動作される。テストパターン合否判定回路１６の判定結果は、テスト結果出力端子Ｔ３を介して外部出力される。
【００２８】
次に、各部の詳細について説明する。
【００２９】
図２にはテストパターン発生回路１３の構成例が示される。
【００３０】
図２に示されるテストパターン発生回路１３は、特に制限されないが、ＰＮ系列３１段の構成とされ、３１個のフリップフロップ回路２０１〜２３１と、１６個のエクスクルーシブオア回路２４１〜２５５とが結合されて成る。フリップフロップ回路２１６〜２３１からはパラレル形式の出力データＤｏｕｔ０１〜Ｄｏｕｔ１６が得られる。フリップフロップ回路２１６〜２３０の前段にはフリップフロップ回路２０１〜２１５が配置され、このフリップフロップ回路２０１〜２１５の出力信号が後段のフリップフロップ回路２１６〜２３０に取り込まれる。
【００３１】
エクスクルーシブオア回路２４１は、出力データＤｏｕｔ０２と出力データＤｏｕｔ０５とのエクスクルーシブオア論理を求め、それを後段のフリップフロップ回路２０１に供給する。エクスクルーシブオア回路２４２は、出力データＤｏｕｔ０３と出力データＤｏｕｔ０６とのエクスクルーシブオア論理を求め、それを後段のフリップフロップ回路２０２に供給する。エクスクルーシブオア回路２４３は、出力データＤｏｕｔ０４と出力データＤｏｕｔ０７とのエクスクルーシブオア論理を求め、それを後段のフリップフロップ回路２０３に供給する。エクスクルーシブオア回路２４４は、出力データＤｏｕｔ０５と出力データＤｏｕｔ０８とのエクスクルーシブオア論理を求め、それを後段のフリップフロップ回路２０４に供給する。エクスクルーシブオア回路２４５は、出力データＤｏｕｔ０６と出力データＤｏｕｔ０９とのエクスクルーシブオア論理を求め、それを後段のフリップフロップ回路２０５に供給する。エクスクルーシブオア回路２４６は、出力データＤｏｕｔ０７と出力データＤｏｕｔ１０とのエクスクルーシブオア論理を求め、それを後段のフリップフロップ回路２０６に供給する。エクスクルーシブオア回路２４７は、出力データＤｏｕｔ０８と出力データＤｏｕｔ１１とのエクスクルーシブオア論理を求め、それを後段のフリップフロップ回路２０７に供給する。エクスクルーシブオア回路２４８は、出力データＤｏｕｔ０９と出力データＤｏｕｔ１２とのエクスクルーシブオア論理を求め、それを後段のフリップフロップ回路２０８に供給する。エクスクルーシブオア回路２４９は、出力データＤｏｕｔ１０と出力データＤｏｕｔ１３とのエクスクルーシブオア論理を求め、それを後段のフリップフロップ回路２０９に供給する。エクスクルーシブオア回路２５０は、出力データＤｏｕｔ１１と出力データＤｏｕｔ１４とのエクスクルーシブオア論理を求め、それを後段のフリップフロップ回路２１０に供給する。エクスクルーシブオア回路２５１は、出力データＤｏｕｔ１２と出力データＤｏｕｔ１５とのエクスクルーシブオア論理を求め、それを後段のフリップフロップ回路２１１に供給する。エクスクルーシブオア回路２５２は、出力データＤｏｕｔ１３と出力データＤｏｕｔ１６とのエクスクルーシブオア論理を求め、それを後段のフリップフロップ回路２１２に供給する。エクスクルーシブオア回路２５３は、出力データＤｏｕｔ１４とフリップフロップ回路２０１の出力データとのエクスクルーシブオア論理を求め、それを後段のフリップフロップ回路２１３に供給する。エクスクルーシブオア回路２５４は、出力データＤｏｕｔ１５とフリップフロップ回路２０２の出力データとのエクスクルーシブオア論理を求め、それを後段のフリップフロップ回路２１４に供給する。エクスクルーシブオア回路２５５は、出力データＤｏｕｔ１６とフリップフロップ回路２０３の出力データとのエクスクルーシブオア論理を求め、それを後段のフリップフロップ回路２１５に供給する。エクスクルーシブオア回路２５６は、出力データＤｏｕｔ０１と出力データＤｏｕｔ０４とのエクスクルーシブオア論理を求め、それを後段のフリップフロップ回路２３１に供給する。
【００３２】
上記フリップフロップ回路２０１〜２１５，２１６〜２３１は、クロック信号ＣＬＯＣＫに同期動作される。また、上記フリップフロップ回路２０１〜２１５，２１６〜２３１は、テストモード信号ＴＥＳＴがローレベルの場合にリセット状態とされ、テストモード信号ＴＥＳＴがハイレベルの場合にリセット状態が解除され、テストパターンが発生される。このリセットにより、上記フリップフロップ回路２０１〜２１５，２１６〜２３１の初期値は、論理値“１”とされる。
【００３３】
ここで、フリップフロップ回路２０１〜２３１、エクスクルーシブオア回路２４１〜２５６が、本発明における第１論理回路群の一例とされる。
【００３４】
図３にはテストパターン合否判定回路１６の構成例が示される。
【００３５】
受信回路１５から伝達された入力データＤｉｎ０１〜Ｄｉｎ１６が取り込まれるフリップフロップ回路３０１〜３１６が設けられる。フリップフロップ回路３０２〜３１６の後段には、当該フリップフロップ回路３０２〜３１６の出力信号が伝達されるフリップフロップ回路３１７〜３３１が配置される。このフリップフロップ回路３１７〜３３１の後段には、エクスクルーシブオア回路３４１〜３５６が配置される。フリップフロップ回路３０１〜３３１は、上記テストパターン発生回路１３におけるフリップフロップ回路２０１〜２３１（図２参照）に対応し、エクスクルーシブオア回路３４１〜３５６は、上記テストパターン発生回路１３におけるエクスクルーシブオア回路２４１〜２５６に対応する（図２参照）。
【００３６】
エクスクルーシブオア回路３４１は、フリップフロップ回路３１７の出力信号とフリップフロップ回路３２０の出力信号とのエクスクルーシブオア論理を求め、それを後段のエクスクルーシブノア回路３６１に供給する。エクスクルーシブオア回路３４２は、フリップフロップ回路３１８の出力信号とフリップフロップ回路３２１の出力信号とのエクスクルーシブオア論理を求め、それを後段のエクスクルーシブノア回路３６２に供給する。エクスクルーシブオア回路３４３は、フリップフロップ回路３１９の出力信号とフリップフロップ回路３２２の出力信号とのエクスクルーシブオア論理を求め、それを後段のエクスクルーシブノア回路３６３に供給する。エクスクルーシブオア回路３４４は、フリップフロップ回路３２０の出力信号とフリップフロップ回路３２３の出力信号とのエクスクルーシブオア論理を求め、それを後段のエクスクルーシブノア回路３６４に供給する。エクスクルーシブオア回路３４５は、フリップフロップ回路３２１の出力信号とフリップフロップ回路３２４の出力信号とのエクスクルーシブオア論理を求め、それを後段のエクスクルーシブノア回路３６５に供給する。エクスクルーシブオア回路３４６は、フリップフロップ回路３２２の出力信号とフリップフロップ回路３２５の出力信号とのエクスクルーシブオア論理を求め、それを後段のエクスクルーシブノア回路３６６に供給する。エクスクルーシブオア回路３４７は、フリップフロップ回路３２３の出力信号とフリップフロップ回路３２６の出力信号とのエクスクルーシブオア論理を求め、それを後段のエクスクルーシブノア回路３６７に供給する。エクスクルーシブオア回路３４８は、フリップフロップ回路３２４の出力信号とフリップフロップ回路３２７の出力信号とのエクスクルーシブオア論理を求め、それを後段のエクスクルーシブノア回路３６８に供給する。エクスクルーシブオア回路３４９は、フリップフロップ回路３２５の出力信号とフリップフロップ回路３２８の出力信号とのエクスクルーシブオア論理を求め、それを後段のエクスクルーシブノア回路３６９に供給する。エクスクルーシブオア回路３５０は、フリップフロップ回路３２６の出力信号とフリップフロップ回路３２９の出力信号とのエクスクルーシブオア論理を求め、それを後段のエクスクルーシブノア３７０に供給する。エクスクルーシブオア回路３５１回路は、フリップフロップ回路３２７の出力信号とフリップフロップ回路３３０の出力信号とのエクスクルーシブオア論理を求め、それを後段のエクスクルーシブノア回路３７１に供給する。エクスクルーシブオア回路３５２は、フリップフロップ回路３２８の出力信号とフリップフロップ回路３３１の出力信号とのエクスクルーシブオア論理を求め、それを後段のエクスクルーシブノア回路３７２に供給する。エクスクルーシブオア回路３５３は、フリップフロップ回路３２９の出力信号とフリップフロップ回路３０１の出力信号とのエクスクルーシブオア論理を求め、それを後段のエクスクルーシブノア３７３に供給する。エクスクルーシブオア回路３５４は、フリップフロップ回路３３０の出力信号とフリップフロップ回路３０２の出力信号とのエクスクルーシブオア論理を求め、それを後段のエクスクルーシブノア３７４に供給する。エクスクルーシブオア回路３５５は、フリップフロップ回路３３１の出力信号とフリップフロップ回路３０３の出力信号とのエクスクルーシブオア論理を求め、それを後段のエクスクルーシブノア３７５に供給する。エクスクルーシブオア回路３５６は、フリップフロップ回路３０１の出力信号とフリップフロップ回路３０４の出力信号とのエクスクルーシブオア論理を求め、それを後段のエクスクルーシブノア３７６に供給する。エクスクルーシブノア回路３６１は、新たに入力されたデータＤｉｎ０１と、エクスクルーシブオア回路３４１の出力信号とのエクスクルーシブノア論理を求め、それを後段のアンド回路３８１に供給する。エクスクルーシブノア回路３６２は、新たに入力されたデータＤｉｎ０２と、エクスクルーシブオア回路３４２の出力信号とのエクスクルーシブノア論理を求め、それを後段のアンド回路３８１に供給する。エクスクルーシブノア回路３６３は、新たに入力されたデータＤｉｎ０３と、エクスクルーシブオア回路３４３の出力信号とのエクスクルーシブノア論理を求め、それを後段のアンド回路３８１に供給する。エクスクルーシブノア回路３６４は、新たに入力されたデータＤｉｎ０４と、エクスクルーシブオア回路３４４の出力信号とのエクスクルーシブノア論理を求め、それを後段のアンド回路３８１に供給する。エクスクルーシブノア回路３６５は、新たに入力されたデータＤｉｎ０５と、エクスクルーシブオア回路３４５の出力信号とのエクスクルーシブノア論理を求め、それを後段のアンド回路３８１に供給する。エクスクルーシブノア回路３６６は、新たに入力されたデータＤｉｎ０６と、エクスクルーシブオア回路３４６の出力信号とのエクスクルーシブノア論理を求め、それを後段のアンド回路３８１供給する。エクスクルーシブノア回路３６７は、新たに入力されたデータＤｉｎ０７と、エクスクルーシブオア回路３４７の出力信号とのエクスクルーシブノア論理を求め、それを後段のアンド回路３８１に供給する。エクスクルーシブノア回路３６８は、新たに入力されたデータＤｉｎ０８と、エクスクルーシブオア回路３４８の出力信号とのエクスクルーシブノア論理を求め、それを後段のアンド回路３８１に供給する。エクスクルーシブノア回路３６９は、新たに入力されたデータＤｉｎ０９と、エクスクルーシブオア回路３４９の出力信号とのエクスクルーシブノア論理を求め、それを後段のアンド回路３８１に供給する。エクスクルーシブノア回路３６９は、新たに入力されたデータＤｉｎ０９と、エクスクルーシブオア回路３４９の出力信号とのエクスクルーシブノア論理を求め、それを後段のアンド回路３８１に供給する。 エクスクルーシブノア回路３７０は、新たに入力されたデータＤｉｎ１０と、エクスクルーシブオア回路３５０の出力信号とのエクスクルーシブノア論理を求め、それを後段のアンド回路３８１に供給する。エクスクルーシブノア回路３７１は、新たに入力されたデータＤｉｎ１１と、エクスクルーシブオア回路３５１の出力信号とのエクスクルーシブノア論理を求め、それを後段のアンド回路３８１に供給する。エクスクルーシブノア回路３７２は、新たに入力されたデータＤｉｎ１２と、エクスクルーシブオア回路３５２の出力信号とのエクスクルーシブノア論理を求め、それを後段のアンド回路３８１に供給する。エクスクルーシブノア回路３７３は、新たに入力されたデータＤｉｎ１３と、エクスクルーシブオア回路３５３の出力信号とのエクスクルーシブノア論理を求め、それを後段のアンド回路３８１に供給する。エクスクルーシブノア回路３７４は、新たに入力されたデータＤｉｎ１４と、エクスクルーシブオア回路３５４の出力信号とのエクスクルーシブノア論理を求め、それを後段のアンド回路３８１に供給する。エクスクルーシブノア回路３７５は、新たに入力されたデータＤｉｎ１５と、エクスクルーシブオア回路３５５の出力信号とのエクスクルーシブノア論理を求め、それを後段のアンド回路３８１に供給する。エクスクルーシブノア回路３７６は、新たに入力されたデータＤｉｎ１６と、エクスクルーシブオア回路３５６の出力信号とのエクスクルーシブノア論理を求め、それを後段のアンド回路３８１に供給する。
【００３７】
フリップフロップ回路３０１〜３３１は、受信回路１５から供給されるクロック信号ＣＬＯＣＫに同期して動作される。また、フリップフロップ回路３０１〜３３１は、テストモード信号ＴＥＳＴがローレベルの場合にリセット状態とされ、テストモード信号ＴＥＳＴがローレベルからハイレベルに遷移されることでリセット状態が解除される。このリセットによりフリップフロップ回路３０１〜３３１の初期値は論理値“１”とされる。
【００３８】
フリップフロップ回路３０１〜３３１によって保持されたデータ（先に入力されたデータ）がエクスクルーシブオア回路３４１〜３５６で論理演算されることで、テストパターン発生回路１３から現在出力されるデータＤｏｕｔ０１〜Ｄｏｕｔ１６に等しいデータが得られる。それは、テストモードにおいてテストパターン発生回路１３から所定のランダムパターンデータが送信回路１２に供給された場合に、受信回路１５から出力されるパターンデータの期待値とされ、それがエクスクルーシブノア回路３６１〜３７６において、入力データＤｉｎ０１〜Ｄｉｎ１６と比較されることによってテストパターンの合否判定が行われる。入力データＤｉｎ０１〜Ｄｉｎ１６の全ビットが、対応する期待値（エクスクルーシブオア回路３４１〜３５６）と一致する場合には、エクスクルーシブノア回路３６１〜３７６の全てがハイレベルとなるため、アンド回路３８１の出力論理はハイレベルとされる。
【００３９】
これに対して、入力データＤｉｎ０１〜Ｄｉｎ１６のうち、一つでも期待値（エクスクルーシブオア回路３４１〜３５６）と一致しないビットがある場合には、それは、送信回路１２あるいは受信回路１５の故障を意味する。この場合、エクスクルーシブノア回路３６１〜３７６の全てがハイレベルとならないため、アンド回路３８１の出力端子はローレベルとされる。これにより、ＳＲラッチ回路３８４がセットされ、当該ＳＲラッチ回路３８４の出力信号はローレベルに固定される。ＳＲラッチ回路３８４の出力信号がローレベルに固定されたことは、図示されない信号伝達経路を介して外部出力、あるいはホストシステムに伝達される。上記ＳＲラッチ回路３８４は、一度セットされると、リセット回路３８３によってリセットされない限り、出力論理が固定されているため、その後のアンド回路３８１の出力信号がハイレベルになったとしても、それによってＳＲラッチ回路３８４の出力論理が変化されることはない。
【００４０】
リセット回路３８３は、テストモード信号ＴＥＳＴがローレベルの場合に、ＳＲラッチ回路３８４をリセットし、テストモード信号ＴＥＳＴがローレベルからハイレベルに遷移されてから所定時間経過後に、ＳＲラッチ回路３８４のリセット信号をローレベルからハイレベルに遷移させることでＳＲラッチ回路３８４のリセット状態を解除する。このようにＳＲラッチ回路３８４のリセット解除を遅延させるのは次の理由による。
【００４１】
すなわち、テストモード信号ＴＥＳＴがローレベルからハイレベルに遷移された直後は回路動作が不安定であるため、フリップフロップ回路３０１〜３３１、エクスクルーシブオア回路３４１〜３５６、エクスクルーシブノア回路３６１〜３７６、アンド回路３８１などの論理が確定された後に、ＳＲラッチ回路３８４のリセット状態を解除することにより、不所望な信号によってＳＲラッチ回路３８４がセットされないようにしている。
【００４２】
ここで、フリップフロップ回路３０１〜３３１が本発明における第２論理回路群の一例とされ、エクスクルーシブオア回路３４１〜３５６が本発明における第３論理回路の一例とされ、エクスクルーシブノア回路３６１〜３７６が本発明における第４論理回路群の一例とされる。
【００４３】
図４には、上記通信用ＬＳＩ２０の比較対象とされる回路が示される。
【００４４】
図４に示される通信用ＬＳＩ４０が、図１に示される通信用ＬＳＩ２０と大きく相違するのは、テストパターン発生回路１３、セレクタ１１−１〜１１−ｎ，１４、及びテストパターン合否判定回路１６が内蔵されない点である。このため、通信用ＬＳＩ４０の試験を行う場合、当該通信用ＬＳＩ４０には、パターン発生装置４１，４３やパターン判定装置４２，４４が結合される。パターン発生装置４１で発生されたテストパターン（ランダムパターン）データが送信側入力端子Ｔ１−１〜Ｔ１−ｎを介して送信回路１２に伝達され、その場合に当該送信回路１２から出力されたパターンデータが送信側出力端子Ｔ４を介してパターン判定装置４２に入力され、そこで期待値と比較されることによって、パターンデータの合否判定が行われる。同様に、パターン発生装置４３で発生されたテストパターン（ランダムパターン）データが受信側入力端子Ｔ５を介して受信回路１５に伝達され、その場合に当該受信回路１５から出力されたパターンデータが受信側出力端子Ｔ２−１〜Ｔ２−ｎを介してパターン判定装置４４に入力され、そこで期待値と比較されることによって、パターンデータの合否判定が行われる。
【００４５】
図５には、上記パターン発生装置４１の構成例が示される。
【００４６】
上記パターン発生装置４１は、ＰＮ３１段のテストパターンを発生するもので、図５に示されるように、３１個のフリップフロップ回路５０１〜５３１、エクスクルーシブオア回路５４０、及びでマルチプレクサ５４１が結合されて成る。上記３１個のフリップフロップ回路５０１〜５３１は直列接続される。フリップフロップ回路５２８の出力信号とフリップフロップ回路５３１の出力信号とのエクスクルーシブオア論理がエクスクルーシブオア回路５４０で求められ、それがフリップフロップ回路５０１の入力端子に伝達される。フリップフロップ回路５０１〜５３１はクロック信号ＣＬＯＣＫに同期動作され、リセット信号ＲＥＳＥＴによってリセットされるこのリセットにより、フリップフロップ回路５０１〜５３１の初期値は論理値“１”とされる。送信回路１２が複数の入力チャンネル数を有するため、フリップフロップ回路５３１の出力信号が後段のデマルチプレクサ５４１に伝達され、そこで、１：ｎに分離されることでパラレル形式のテストパターンデータが得られる。このテストパターンデータが送信回路１２に伝達される。１：ｎに分離されることから、テストパターンのｎ倍の周波数でＰＮパターンを生成する必要があり、例えば半導体集積回路２０の使用周波数が１００ＭＨｚを越えるような高い周波数の場合には、回路設計が困難になる。
【００４７】
図６には上記パターン判定装置４４の構成例が示される。
【００４８】
パターン判定装置４４は、３１個のフリップフロップ回路６０１〜６３１、マルチプレクサ６４１、同期回路６４２、エクスクルーシブオア回路６４３，６４４が結合されて成る。フリップフロップ回路６２８の出力信号とフリップフロップ回路６３１の出力信号とのエクスクルーシブオア論理がエクスクルーシブオア６４３によって求められ、その結果がフリップフロップ回路６０１に伝達される。受信回路１５から出力された信号がマルチプレクサ６４１に入力され、ここｎ：１のシリアル形式に変換される。上記マルチプレクサ６４１の出力信号と、フリップフロップ回路６３１の出力信号とが、エクスクルーシブオア回路６３１で比較され、その比較結果が合否判定結果の出力とされる。このエクスクルーシブオア回路６３１での論理比較において、フリップフロップ回路６３１の出力信号は、マルチプレクサ６４１の出力信号に同期している必要があるため、フリップフロップ回路６３１の出力信号を、マルチプレクサ６４１の出力信号に同期させるための同期回路６４２が不可欠とされる。しかしながら、半導体集積回路４０のｎ倍の周波数でパターン判定装置４４を動作させる必要があり、かかる場合、特に同期回路６２４の設計が困難になる。
【００４９】
これに対して、図１に示される通信用ＬＳＩ２０においては、以下の作用効果を得ることができる。
【００５０】
（１）テストパターン発生回路１３及びテストパターン合否判定回路１６が半導体集積回路に内蔵されていることから、テストパターン発生回路１３やテストパターン合否判定回路１６をチップの外部に用意する必要がなくなる。このため、通信用ＬＳＩの製造コストの低減を図ることができる。また、所定のランダムパターンを発生するための第１論理回路群と、上記第１論理回路群から引き出され、上記ランダムパターンをｎ分割してパラレル出力可能な出力端子群とを含んで上記テストパターン発生回路１３を構成することにより、テストパターン発生回路１３で発生されたテストパターンをパラレル形式で上記送信回路１２に供給することができるため、パターン発生回路１３から出力された信号をチャンネル数（ｎ個）に振り分ける必要がなくなる。このことから、テストパターン発生回路１３において実際に発生されるパターン信号の周波数は、半導体集積回路２０の試験において必要とされるテストパターンの周波数で良く、デマルチプレクサによるパターンデータの振り分けを考慮して、ｎ倍の周波数でテストパターンを発生させる必要がないため、回路設計の容易化、さらには半導体集積回路の試験の容易化を図ることができる。
【００５１】
（２）テストパターン発生回路１３において、パラレル信号に対応する複数のフリップフロップ回路２１６〜２３１と、このフリップフロップ回路２１６〜２３１の前段に配置された複数のフリップフロップ回路２０１〜２１５と、上記複数のフリップフロップ回路２１６〜２３１から出力される信号のうち、３ビット離れた箇所の信号論理を比較してその比較結果を、対応する上記フリップフロップ回路２０１〜２１５，２３１に供給するためのエクスクルーシブオア回路２４１〜２５６とを設けることにより、パラレル信号に対応する複数チャネル分のランダムパターンを容易に発生させることができる。
【００５２】
（３）テストパターン合否判定回路１６において、エクスクルーシブノア回路３６１〜３７６からの複数の出力信号のアンド論理を得るアンド回路３８１を設けることにより、上記テストパターン合否判定結果のビット数の低減を図ることができる。
【００５３】
（４）テストパターン合否判定回路１６において、アンド回路３８１の出力信号をクロック信号に同期して取り込むためのフリップフロップ回路３８２と、このフリップフロップ回路３８２の出力信号によってセットされるＳＲラッチ回路３８４とを設けることにより、ＳＲラッチ回路３８４がフリップフロップ回路３８２の出力信号によってセットされた後において、テストパターン合否判定結果が、その後のフリップフロップ回路３８２の出力信号によって破壊されるのを防止することができる。
【００５４】
（５）テストパターン合否判定回路１６において、上記ＳＲラッチ回路３８４の前段に配置された回路が、テスト信号ＴＥＳＴによってリセットされてから所定時間経過後にＳＲラッチ回路３８４のリセット状態を解除可能なリセット回路３８３を設けることにより、不所望な論理が上記ＳＲラッチ回路３８４に保持されるのを排除することができる。
【００５５】
（６）テストパターン合否判定回路１６においては、受信回路１５の出力信号に基づいて期待値を得ることができるため、テストパターン発生回路１３によって発生されたテストパターン信号を期待値としてテストパターン合否判定回路１６に取り込む必要がない。このため、テストパターン発生回路１３からテストパターン信号をテストパターン合否判定回路１６に供給するための信号伝達経路が不要とされる。また、テストパターン合否判定回路１６における信号比較においては、テストパターン発生回路１３との関係で信号の同期をとる必要が無い。
【００５６】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５７】
例えば、上記の例ではＰＮ３１段のテストパターンを発生するようにしたが、それ限定されるものではなく、例えばＰＮ２３段などに変更することができる。
【００５８】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である通信用ＬＳＩに適用した場合について、それに限定されるものではなく、各種半導体集積回路に広く適用することができる。
【００５９】
本発明は、少なくとも論理回路を含むことを条件に適用することができる
【００６０】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００６１】
すなわち、テストパターン発生回路及びテストパターン合否判定回路が半導体集積回路に内蔵されていることから、テストパターン発生回路やテストパターン合否判定回路をチップの外部に用意する必要がなくなる。また、所定のランダムパターンを発生するための第１論理回路群と、上記第１論理回路群から引き出され、上記ランダムパターンをｎ分割してパラレル出力可能な出力端子群とを含んで上記テストパターン発生回路を構成することにより、テストパターン発生回路で発生されたテストパターンをパラレル形式で上記送信回路に供給することができるため、パターン発生回路から出力された信号をチャンネル数（ｎ個）に振り分ける必要がなくなる。このことから、パターン発生回路において実際に発生されるパターン信号の周波数は、半導体集積回路の試験において必要とされるテストパターンの周波数で良く、それによって、半導体集積回路の試験の容易化を図ることができる。
【図面の簡単な説明】
【図１】本発明にかかる半導体集積回路の一例である通信用ＬＳＩの構成例ブロック図である。
【図２】上記通信用ＬＳＩにおけるテストパターン発生回路の構成例回路図である。
【図３】上記通信用ＬＳＩにおけるテストパターン合否判定回路の構成例回路図である。
【図４】図１に示される通信用ＬＳＩの比較対象とされるＬＳＩの試験説明図である。
【図５】図４に示されるＬＳＩに含まれるパターン発生回路の構成例回路図である。
【図６】図４に示されるＬＳＩに含まれるパターン判定装置の構成例回路図である。
【符号の説明】
１１−１〜１１−ｎ，１４ セレクタ
１２ 送信回路
１３ テストパターン発生回路
１５ 受信回路
１６ テストパターン合否判定回路
２０ 通信用ＬＳＩ
２０１〜２３１ フリップフロップ回路
２４１〜２５６ エクスクルージブオア回路
３０１〜３３１，３８２ フリップフロップ回路
３４１〜３５６ エクスクルージブオア回路
３６１〜３７６ エクスクルージブノア回路
３８３ リセット回路
３８４ ＳＲラッチ回路
【発明の属する技術分野】
本発明は、半導体集積回路の試験技術に関し、例えば通信用ＬＳＩに適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体集積回路の試験には、昭和５９年１１月３０日に株式会社オーム社から発行された「ＬＳＩハンドブック（第６４９頁）」に記載されているように、直流（ＤＣ）特性試験、交流（ＡＣ）特性試験、及び機能試験が含まれる。ＤＣ特性試験には、ＬＳＩの外部端子の電圧や外部端子を通過する電流をＤＣ的に測定される。ＡＣ特性試験では、入出力端子間の伝搬遅延時間や出力波形の遷移時間、セットアップ時間、ホールド時間、最小クロックパルス幅、最大動作周波数などの測定が含まれる。また、機能試験は、ＬＳＩに規定の動作条件を与えたとき、ＬＳＩが機能に異常を示さずに動作するか否かを確認するための試験である。この機能試験では、ＬＳＩにテストパターンを入力した場合に当該ＬＳＩから出力された信号を期待値と比較することによってＬＳＩの機能の良否判定が行われる。そのような機能試験を行うためには、テストパターンを発生するためのパターン発生回路と、ＬＳＩから出力された信号を期待値と比較するための比較回路とが必要とされる。ＬＳＩにはパターン発生回路や比較回路が内蔵されたものと、内蔵されないものとがある。パターン発生回路や比較回路が内蔵されない場合には、ＬＳＩの外部に配置されたパターン発生回路や比較回路が使用される。
【０００３】
また、特開平２−１９０５１号公報に記載されているように、送受信機能が正常に機能するか否かをチェックするための自己診断機能を備えたモデム制御装置が知られている。このモデム装置によれば、電源投入時に受信系統制御部と送信系統制御部とのそれぞれのモデム側一端を相互に接続し折り返しループを形成させるスイッチ手段と、このスイッチ手段の動作と同期して折り返し試験用のパターンデータを受信系統制御部の入力側に与えるパターンジェネレータと、このパターンジェネレータが出力するパターンデータと受信系統制御部、スイッチ手段、送信系統制御部を介して折り返される結果とを比較し、当該比較結果を制御部に伝えるチェッカとが設けられている。
【０００４】
【発明が解決しようとする課題】
ＬＳＩのクロック周波数が高くなると、特に通信用ＬＳＩなどのように、ｎ個のチャンネルを持ち、その多重化処理を行うようなＬＳＩにおいては、パターン発生回路から出力された信号をチャンネル数（ｎ個）に振り分ける必要があることから、パターン発生回路において実際に発生されるパターン信号の周波数は、ＬＳＩの試験において必要とされるテストパターンのｎ倍の周波数で発振させる必要がある。このため、ＬＳＩのクロック周波数が高くなればなるほど、それに対応するパターン発生回路の設計は困難とされる。さらに、テストパターンの受信側では、信号の比較において信号の同期が必要とされるが、動作クロックの周波数が高くなると、この信号の同期をとることも困難になる。
【０００５】
また、特開平２−１９０５１号では、各ブロック内の詳細な構成は示されていないが、パターンジェネレータで発生された信号を受信系統制御部へ供給するとともに、送信系統制御部の出力信号との比較のためのチェッカーへも供給する必要がある。
【０００６】
本発明の目的は、半導体集積回路の試験を容易にしかも安価に行うための技術を提供することにある。
【０００７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
すなわち、入力された複数チャネル分のパラレル信号をシリアル信号に変換して出力するための送信回路と、入力されたシリアル信号をパラレル信号に変換して出力するための受信回路と、上記送信回路に供給されるテストパターン信号を発生するためのテストパターン発生回路と、上記パターン発生回路によって発生されたテストパターン信号を上記送信回路に選択的に供給するための第１セレクタと、上記送信回路の出力信号を上記受信回路に選択的に取り込むための第２セレクタと、上記受信回路の出力信号からテストパターンの誤りを検出するためのテストパターン合否判定回路とを含んで半導体集積回路が構成されるとき、テストパターン発生回路は、上記パラレル信号に対応する複数チャネル分のランダムパターンを発生するための第１論理回路群を含んで成り、上記テストパターン合否判定回路は、上記受信回路から先に出力された複数チャネル分のパラレル信号を保持可能な第２論理回路群と、上記第２論理回路群の保持信号に基づいて、上記受信回路から新たに出力されるパラレル信号の期待値を生成するための第３論理回路群と、上記受信回路から現在取り込まれた複数チャネル分のパラレル信号と上記第３論理回路群で生成された期待値とを比較するための第４論理回路群とを含んで成る。
【００１０】
上記の手段によれば、テストパターン発生回路及びテストパターン合否判定回路が半導体集積回路に内蔵されていることから、高価なテストパターン発生回路やテストパターン合否判定回路をチップの外部に用意する必要がないので、半導体集積回路の製造コストの低減を図ることができる。そして、テストパターン発生回路は、上記パラレル信号に対応する複数チャネル分のランダムパターンを発生するための第１論理回路群を含むことから、テストパターン発生回路で発生されたテストパターンをパラレル形式で上記送信回路に供給することができ、そのため、パターン発生回路から出力された信号をチャンネル数（ｎ個）に振り分ける必要がなくなる。このことから、パターン発生回路において実際に発生されるテストパターン信号の周波数は、半導体集積回路の試験において必要とされるテストパターンの周波数で十分となる。さらに、上記受信回路から先に出力された複数チャネル分のパラレル信号を保持可能な第２論理回路群と、上記第２論理回路群の保持信号に基づいて、上記受信回路から新たに出力されるパラレル信号の期待値を生成するための第３論理回路群と、上記受信回路から現在取り込まれた複数チャネル分のパラレル信号と上記第３論理回路群で生成された期待値とを比較するための第４論理回路群とを含んで、上記テストパターン合否判定回路を構成することにより、上記テストパターン合否判定のための期待値として、パターン発生回路からの出力信号を取り込む必要が無くなり、信号比較において当該信号の同期が不要となる。このことが、半導体集積回路における試験の容易化を達成する。
【００１１】
上記パラレル信号に対応する複数の第１フリップフロップ回路と、上記第１フリップフロップ回路の前段に配置された複数の第２フリップフロップ回路と、上記複数の第１フリップフロップ回路から出力される信号のうち、所定のビット数だけ離れた箇所の信号論理を比較してその比較結果を、対応する上記第１フリップフロップ回路又は上記２フリップフロップ回路に供給するためのエクスクルーシブオア回路とを含んで上記第１論理回路群を構成することにより、上記パラレル信号に対応する複数チャネル分のランダムパターンを容易に発生させることができる。
【００１２】
さらに、上記第４論理回路群からの複数の出力信号のアンド論理を得るアンド回路を上記テストパターン合否判定回路に設けることにより、上記テストパターン合否判定結果のビット数の低減を図ることができる。
【００１３】
上記第４論理回路群からの複数の出力信号のアンド論理を得るアンド回路と、上記アンド回路の出力信号をクロック信号に同期して取り込むための第３フリップフロップ回路と、上記第３フリップフロップ回路の出力信号によってセットされるＳＲ（セット・リセット）ラッチ回路とを含んで上記テストパターン合否判定回路を構成することにより、ＳＲラッチ回路が上記第３フリップフロップ回路の出力信号によってセットされた後において、上記テストパターン合否判定結果が、その後の第３フリップフロップ回路の出力信号によって破壊されるのを防止することができる。
【００１４】
上記ＳＲラッチ回路の前段に配置された回路がリセットされてから所定時間経過後に上記ＳＲラッチ回路のリセット状態を解除可能なリセット回路とを設けることにより、不所望な論理が上記ＳＲラッチ回路に保持されるのを排除することができる。
【００１５】
【発明の実施の形態】
図１には本発明にかかる半導体集積回路の一例である通信用ＬＳＩが示される。
【００１６】
図１に示される通信用ＬＳＩ２０は、特に制限されないが、公知の半導体集積回路製造技術により、例えば単結晶シリコン基板のような一つの半導体基板に形成される。
【００１７】
通信用ＬＳＩ２０は、特に制限されないが、高速光通信におけるトランシーバに内蔵されるもので、送信回路１２と受信回路１４とが設けられている。
【００１８】
送信回路１２は、ｎ（ｎは正の整数を意味する）個の送信側入力端子Ｔ１−１〜Ｔ１−ｎを介して外部から入力された送信側データ（パラレル形式）を多重化することによりシリアル形式に変換して送信する機能を有する。送信回路１２の出力データ（シリアル形式）は送信側出力端子Ｔ４を介して外部出力される。
【００１９】
受信回路１２は、受信側入力端子Ｔ５を介して外部から入力されたシリアルデータをパラレルデータに変換して出力する機能を有する。受信回路１５の出力データ（パラレル形式）は受信側出力端子Ｔ２−１〜Ｔ２−ｎを介して外部出力される。
【００２０】
高速光通信におけるトランシーバにおいて、送信側出力端子Ｔ４や受信側入力端子Ｔ５は、図示されない送受信回路に結合される。この送受信回路には、上記送信側出力端子Ｔ４からの出力データに基づいてレーザ光を変調するための光変調回路や、光ファイバを介して入射されたレーザ光を電気信号に変換するための受光素子などが含まれる。上記受光素子によって得られた電気信号が上記受信側入力端子Ｔ５を介して受信回路１５に伝達される。送信側入力端子には、前段の多重化回路が結合され、この多重化回路からの多重化信号が送信側入力端子Ｔ１−１〜Ｔ１−ｎを介してチップ内に取り込まれる。そして、受信側出力端子Ｔ２−１〜Ｔ２−ｎには後段の分離回路が設けられ、上記受信回路１５からのｎ個の出力データのそれぞれが上記後段の分離回路において分離される。
【００２１】
テストモード信号ＴＥＳＴを取り込むためのテストモード信号入力端子Ｔ６が設けられる。このテストモード信号入力端子Ｔ６を介して入力されるテストモード信号ＴＥＳＴがローレベルの場合、通信用ＬＳＩ２０は通常動作状態とされる。これに対してテストモード信号ＴＥＳＴがハイレベルの場合、通信用ＬＳＩ２０はテストモード状態とされる。
【００２２】
次に、上記通信用ＬＳＩ２０の自己診断を可能とする回路構成について説明する。
【００２３】
通信用ＬＳＩ２０の自己診断を可能とするため、セレクタ１１−１〜１１ｎ，１４、テストパターン発生回路１３、及びテストパターン合否判定回路１６が設けられる。
【００２４】
テストパターン発生回路１３は、特に制限されないが、送信回路１２から供給されるクロック信号ＣＬＯＣＫに基づいて、国際電気通信連合ＩＴＵ−Ｔ Ｏ１５１，Ｏ１５３において評価用勧告とされるＰＮ系列（ＰＲＢＳ；ＰｓｅｕｄｏＲａｎｄｏｍ Ｂｉｔ Ｓｅｑｕｅｎｃｅ）のランダムパターンを発生する。
【００２５】
セレクタ１１−１〜１１−ｎは、送信側入力端子Ｔ１−１〜Ｔ１−ｎを介して入力されたデータと、テストパターン発生回路１３から出力されたテストパターンデータとをテストモード信号ＴＥＳＴに応じて選択的に送信回路１２に伝達する機能を有する。特に制限されないが、セレクタ１１−１〜１１−ｎは、テストモード信号ＴＥＳＴがローレベルの場合には、送信側入力端子Ｔ１−１〜Ｔ１−ｎを介して入力されたデータを送信回路１２に伝達し、テストモード信号ＴＥＳＴがハイレベルの場合には、テストパターン発生回路１３の出力データを送信回路１２に伝達する。
【００２６】
セレクタ１４は、テストモード信号ＴＥＳＴに応じて、受信側データ入力端Ｔ５を介して入力されたデータと送信回路１２の出力信号とを選択的に受信回路１５に伝達する機能を有する。特に制限されないが、セレクタ１４は、テストモード信号ＴＥＳＴがローレベルの場合には、受信側データ入力端子Ｔ５を介して入力されたデータを選択的に受信回路１５に伝達し、テストモード信号ＴＥＳＴがハイレベルの場合には、送信回路１２の出力データを選択的に受信回路１５に伝達する。
【００２７】
テストパターン合否判定回路１６は、回路が正常動作しているか否かを、受信回路１５から出力されたテストパターンデータに基づいて判定する機能を有する。この判定は、受信回路１５から伝達されたクロック信号ＣＬＯＣＫに応じて動作される。テストパターン合否判定回路１６の判定結果は、テスト結果出力端子Ｔ３を介して外部出力される。
【００２８】
次に、各部の詳細について説明する。
【００２９】
図２にはテストパターン発生回路１３の構成例が示される。
【００３０】
図２に示されるテストパターン発生回路１３は、特に制限されないが、ＰＮ系列３１段の構成とされ、３１個のフリップフロップ回路２０１〜２３１と、１６個のエクスクルーシブオア回路２４１〜２５５とが結合されて成る。フリップフロップ回路２１６〜２３１からはパラレル形式の出力データＤｏｕｔ０１〜Ｄｏｕｔ１６が得られる。フリップフロップ回路２１６〜２３０の前段にはフリップフロップ回路２０１〜２１５が配置され、このフリップフロップ回路２０１〜２１５の出力信号が後段のフリップフロップ回路２１６〜２３０に取り込まれる。
【００３１】
エクスクルーシブオア回路２４１は、出力データＤｏｕｔ０２と出力データＤｏｕｔ０５とのエクスクルーシブオア論理を求め、それを後段のフリップフロップ回路２０１に供給する。エクスクルーシブオア回路２４２は、出力データＤｏｕｔ０３と出力データＤｏｕｔ０６とのエクスクルーシブオア論理を求め、それを後段のフリップフロップ回路２０２に供給する。エクスクルーシブオア回路２４３は、出力データＤｏｕｔ０４と出力データＤｏｕｔ０７とのエクスクルーシブオア論理を求め、それを後段のフリップフロップ回路２０３に供給する。エクスクルーシブオア回路２４４は、出力データＤｏｕｔ０５と出力データＤｏｕｔ０８とのエクスクルーシブオア論理を求め、それを後段のフリップフロップ回路２０４に供給する。エクスクルーシブオア回路２４５は、出力データＤｏｕｔ０６と出力データＤｏｕｔ０９とのエクスクルーシブオア論理を求め、それを後段のフリップフロップ回路２０５に供給する。エクスクルーシブオア回路２４６は、出力データＤｏｕｔ０７と出力データＤｏｕｔ１０とのエクスクルーシブオア論理を求め、それを後段のフリップフロップ回路２０６に供給する。エクスクルーシブオア回路２４７は、出力データＤｏｕｔ０８と出力データＤｏｕｔ１１とのエクスクルーシブオア論理を求め、それを後段のフリップフロップ回路２０７に供給する。エクスクルーシブオア回路２４８は、出力データＤｏｕｔ０９と出力データＤｏｕｔ１２とのエクスクルーシブオア論理を求め、それを後段のフリップフロップ回路２０８に供給する。エクスクルーシブオア回路２４９は、出力データＤｏｕｔ１０と出力データＤｏｕｔ１３とのエクスクルーシブオア論理を求め、それを後段のフリップフロップ回路２０９に供給する。エクスクルーシブオア回路２５０は、出力データＤｏｕｔ１１と出力データＤｏｕｔ１４とのエクスクルーシブオア論理を求め、それを後段のフリップフロップ回路２１０に供給する。エクスクルーシブオア回路２５１は、出力データＤｏｕｔ１２と出力データＤｏｕｔ１５とのエクスクルーシブオア論理を求め、それを後段のフリップフロップ回路２１１に供給する。エクスクルーシブオア回路２５２は、出力データＤｏｕｔ１３と出力データＤｏｕｔ１６とのエクスクルーシブオア論理を求め、それを後段のフリップフロップ回路２１２に供給する。エクスクルーシブオア回路２５３は、出力データＤｏｕｔ１４とフリップフロップ回路２０１の出力データとのエクスクルーシブオア論理を求め、それを後段のフリップフロップ回路２１３に供給する。エクスクルーシブオア回路２５４は、出力データＤｏｕｔ１５とフリップフロップ回路２０２の出力データとのエクスクルーシブオア論理を求め、それを後段のフリップフロップ回路２１４に供給する。エクスクルーシブオア回路２５５は、出力データＤｏｕｔ１６とフリップフロップ回路２０３の出力データとのエクスクルーシブオア論理を求め、それを後段のフリップフロップ回路２１５に供給する。エクスクルーシブオア回路２５６は、出力データＤｏｕｔ０１と出力データＤｏｕｔ０４とのエクスクルーシブオア論理を求め、それを後段のフリップフロップ回路２３１に供給する。
【００３２】
上記フリップフロップ回路２０１〜２１５，２１６〜２３１は、クロック信号ＣＬＯＣＫに同期動作される。また、上記フリップフロップ回路２０１〜２１５，２１６〜２３１は、テストモード信号ＴＥＳＴがローレベルの場合にリセット状態とされ、テストモード信号ＴＥＳＴがハイレベルの場合にリセット状態が解除され、テストパターンが発生される。このリセットにより、上記フリップフロップ回路２０１〜２１５，２１６〜２３１の初期値は、論理値“１”とされる。
【００３３】
ここで、フリップフロップ回路２０１〜２３１、エクスクルーシブオア回路２４１〜２５６が、本発明における第１論理回路群の一例とされる。
【００３４】
図３にはテストパターン合否判定回路１６の構成例が示される。
【００３５】
受信回路１５から伝達された入力データＤｉｎ０１〜Ｄｉｎ１６が取り込まれるフリップフロップ回路３０１〜３１６が設けられる。フリップフロップ回路３０２〜３１６の後段には、当該フリップフロップ回路３０２〜３１６の出力信号が伝達されるフリップフロップ回路３１７〜３３１が配置される。このフリップフロップ回路３１７〜３３１の後段には、エクスクルーシブオア回路３４１〜３５６が配置される。フリップフロップ回路３０１〜３３１は、上記テストパターン発生回路１３におけるフリップフロップ回路２０１〜２３１（図２参照）に対応し、エクスクルーシブオア回路３４１〜３５６は、上記テストパターン発生回路１３におけるエクスクルーシブオア回路２４１〜２５６に対応する（図２参照）。
【００３６】
エクスクルーシブオア回路３４１は、フリップフロップ回路３１７の出力信号とフリップフロップ回路３２０の出力信号とのエクスクルーシブオア論理を求め、それを後段のエクスクルーシブノア回路３６１に供給する。エクスクルーシブオア回路３４２は、フリップフロップ回路３１８の出力信号とフリップフロップ回路３２１の出力信号とのエクスクルーシブオア論理を求め、それを後段のエクスクルーシブノア回路３６２に供給する。エクスクルーシブオア回路３４３は、フリップフロップ回路３１９の出力信号とフリップフロップ回路３２２の出力信号とのエクスクルーシブオア論理を求め、それを後段のエクスクルーシブノア回路３６３に供給する。エクスクルーシブオア回路３４４は、フリップフロップ回路３２０の出力信号とフリップフロップ回路３２３の出力信号とのエクスクルーシブオア論理を求め、それを後段のエクスクルーシブノア回路３６４に供給する。エクスクルーシブオア回路３４５は、フリップフロップ回路３２１の出力信号とフリップフロップ回路３２４の出力信号とのエクスクルーシブオア論理を求め、それを後段のエクスクルーシブノア回路３６５に供給する。エクスクルーシブオア回路３４６は、フリップフロップ回路３２２の出力信号とフリップフロップ回路３２５の出力信号とのエクスクルーシブオア論理を求め、それを後段のエクスクルーシブノア回路３６６に供給する。エクスクルーシブオア回路３４７は、フリップフロップ回路３２３の出力信号とフリップフロップ回路３２６の出力信号とのエクスクルーシブオア論理を求め、それを後段のエクスクルーシブノア回路３６７に供給する。エクスクルーシブオア回路３４８は、フリップフロップ回路３２４の出力信号とフリップフロップ回路３２７の出力信号とのエクスクルーシブオア論理を求め、それを後段のエクスクルーシブノア回路３６８に供給する。エクスクルーシブオア回路３４９は、フリップフロップ回路３２５の出力信号とフリップフロップ回路３２８の出力信号とのエクスクルーシブオア論理を求め、それを後段のエクスクルーシブノア回路３６９に供給する。エクスクルーシブオア回路３５０は、フリップフロップ回路３２６の出力信号とフリップフロップ回路３２９の出力信号とのエクスクルーシブオア論理を求め、それを後段のエクスクルーシブノア３７０に供給する。エクスクルーシブオア回路３５１回路は、フリップフロップ回路３２７の出力信号とフリップフロップ回路３３０の出力信号とのエクスクルーシブオア論理を求め、それを後段のエクスクルーシブノア回路３７１に供給する。エクスクルーシブオア回路３５２は、フリップフロップ回路３２８の出力信号とフリップフロップ回路３３１の出力信号とのエクスクルーシブオア論理を求め、それを後段のエクスクルーシブノア回路３７２に供給する。エクスクルーシブオア回路３５３は、フリップフロップ回路３２９の出力信号とフリップフロップ回路３０１の出力信号とのエクスクルーシブオア論理を求め、それを後段のエクスクルーシブノア３７３に供給する。エクスクルーシブオア回路３５４は、フリップフロップ回路３３０の出力信号とフリップフロップ回路３０２の出力信号とのエクスクルーシブオア論理を求め、それを後段のエクスクルーシブノア３７４に供給する。エクスクルーシブオア回路３５５は、フリップフロップ回路３３１の出力信号とフリップフロップ回路３０３の出力信号とのエクスクルーシブオア論理を求め、それを後段のエクスクルーシブノア３７５に供給する。エクスクルーシブオア回路３５６は、フリップフロップ回路３０１の出力信号とフリップフロップ回路３０４の出力信号とのエクスクルーシブオア論理を求め、それを後段のエクスクルーシブノア３７６に供給する。エクスクルーシブノア回路３６１は、新たに入力されたデータＤｉｎ０１と、エクスクルーシブオア回路３４１の出力信号とのエクスクルーシブノア論理を求め、それを後段のアンド回路３８１に供給する。エクスクルーシブノア回路３６２は、新たに入力されたデータＤｉｎ０２と、エクスクルーシブオア回路３４２の出力信号とのエクスクルーシブノア論理を求め、それを後段のアンド回路３８１に供給する。エクスクルーシブノア回路３６３は、新たに入力されたデータＤｉｎ０３と、エクスクルーシブオア回路３４３の出力信号とのエクスクルーシブノア論理を求め、それを後段のアンド回路３８１に供給する。エクスクルーシブノア回路３６４は、新たに入力されたデータＤｉｎ０４と、エクスクルーシブオア回路３４４の出力信号とのエクスクルーシブノア論理を求め、それを後段のアンド回路３８１に供給する。エクスクルーシブノア回路３６５は、新たに入力されたデータＤｉｎ０５と、エクスクルーシブオア回路３４５の出力信号とのエクスクルーシブノア論理を求め、それを後段のアンド回路３８１に供給する。エクスクルーシブノア回路３６６は、新たに入力されたデータＤｉｎ０６と、エクスクルーシブオア回路３４６の出力信号とのエクスクルーシブノア論理を求め、それを後段のアンド回路３８１供給する。エクスクルーシブノア回路３６７は、新たに入力されたデータＤｉｎ０７と、エクスクルーシブオア回路３４７の出力信号とのエクスクルーシブノア論理を求め、それを後段のアンド回路３８１に供給する。エクスクルーシブノア回路３６８は、新たに入力されたデータＤｉｎ０８と、エクスクルーシブオア回路３４８の出力信号とのエクスクルーシブノア論理を求め、それを後段のアンド回路３８１に供給する。エクスクルーシブノア回路３６９は、新たに入力されたデータＤｉｎ０９と、エクスクルーシブオア回路３４９の出力信号とのエクスクルーシブノア論理を求め、それを後段のアンド回路３８１に供給する。エクスクルーシブノア回路３６９は、新たに入力されたデータＤｉｎ０９と、エクスクルーシブオア回路３４９の出力信号とのエクスクルーシブノア論理を求め、それを後段のアンド回路３８１に供給する。 エクスクルーシブノア回路３７０は、新たに入力されたデータＤｉｎ１０と、エクスクルーシブオア回路３５０の出力信号とのエクスクルーシブノア論理を求め、それを後段のアンド回路３８１に供給する。エクスクルーシブノア回路３７１は、新たに入力されたデータＤｉｎ１１と、エクスクルーシブオア回路３５１の出力信号とのエクスクルーシブノア論理を求め、それを後段のアンド回路３８１に供給する。エクスクルーシブノア回路３７２は、新たに入力されたデータＤｉｎ１２と、エクスクルーシブオア回路３５２の出力信号とのエクスクルーシブノア論理を求め、それを後段のアンド回路３８１に供給する。エクスクルーシブノア回路３７３は、新たに入力されたデータＤｉｎ１３と、エクスクルーシブオア回路３５３の出力信号とのエクスクルーシブノア論理を求め、それを後段のアンド回路３８１に供給する。エクスクルーシブノア回路３７４は、新たに入力されたデータＤｉｎ１４と、エクスクルーシブオア回路３５４の出力信号とのエクスクルーシブノア論理を求め、それを後段のアンド回路３８１に供給する。エクスクルーシブノア回路３７５は、新たに入力されたデータＤｉｎ１５と、エクスクルーシブオア回路３５５の出力信号とのエクスクルーシブノア論理を求め、それを後段のアンド回路３８１に供給する。エクスクルーシブノア回路３７６は、新たに入力されたデータＤｉｎ１６と、エクスクルーシブオア回路３５６の出力信号とのエクスクルーシブノア論理を求め、それを後段のアンド回路３８１に供給する。
【００３７】
フリップフロップ回路３０１〜３３１は、受信回路１５から供給されるクロック信号ＣＬＯＣＫに同期して動作される。また、フリップフロップ回路３０１〜３３１は、テストモード信号ＴＥＳＴがローレベルの場合にリセット状態とされ、テストモード信号ＴＥＳＴがローレベルからハイレベルに遷移されることでリセット状態が解除される。このリセットによりフリップフロップ回路３０１〜３３１の初期値は論理値“１”とされる。
【００３８】
フリップフロップ回路３０１〜３３１によって保持されたデータ（先に入力されたデータ）がエクスクルーシブオア回路３４１〜３５６で論理演算されることで、テストパターン発生回路１３から現在出力されるデータＤｏｕｔ０１〜Ｄｏｕｔ１６に等しいデータが得られる。それは、テストモードにおいてテストパターン発生回路１３から所定のランダムパターンデータが送信回路１２に供給された場合に、受信回路１５から出力されるパターンデータの期待値とされ、それがエクスクルーシブノア回路３６１〜３７６において、入力データＤｉｎ０１〜Ｄｉｎ１６と比較されることによってテストパターンの合否判定が行われる。入力データＤｉｎ０１〜Ｄｉｎ１６の全ビットが、対応する期待値（エクスクルーシブオア回路３４１〜３５６）と一致する場合には、エクスクルーシブノア回路３６１〜３７６の全てがハイレベルとなるため、アンド回路３８１の出力論理はハイレベルとされる。
【００３９】
これに対して、入力データＤｉｎ０１〜Ｄｉｎ１６のうち、一つでも期待値（エクスクルーシブオア回路３４１〜３５６）と一致しないビットがある場合には、それは、送信回路１２あるいは受信回路１５の故障を意味する。この場合、エクスクルーシブノア回路３６１〜３７６の全てがハイレベルとならないため、アンド回路３８１の出力端子はローレベルとされる。これにより、ＳＲラッチ回路３８４がセットされ、当該ＳＲラッチ回路３８４の出力信号はローレベルに固定される。ＳＲラッチ回路３８４の出力信号がローレベルに固定されたことは、図示されない信号伝達経路を介して外部出力、あるいはホストシステムに伝達される。上記ＳＲラッチ回路３８４は、一度セットされると、リセット回路３８３によってリセットされない限り、出力論理が固定されているため、その後のアンド回路３８１の出力信号がハイレベルになったとしても、それによってＳＲラッチ回路３８４の出力論理が変化されることはない。
【００４０】
リセット回路３８３は、テストモード信号ＴＥＳＴがローレベルの場合に、ＳＲラッチ回路３８４をリセットし、テストモード信号ＴＥＳＴがローレベルからハイレベルに遷移されてから所定時間経過後に、ＳＲラッチ回路３８４のリセット信号をローレベルからハイレベルに遷移させることでＳＲラッチ回路３８４のリセット状態を解除する。このようにＳＲラッチ回路３８４のリセット解除を遅延させるのは次の理由による。
【００４１】
すなわち、テストモード信号ＴＥＳＴがローレベルからハイレベルに遷移された直後は回路動作が不安定であるため、フリップフロップ回路３０１〜３３１、エクスクルーシブオア回路３４１〜３５６、エクスクルーシブノア回路３６１〜３７６、アンド回路３８１などの論理が確定された後に、ＳＲラッチ回路３８４のリセット状態を解除することにより、不所望な信号によってＳＲラッチ回路３８４がセットされないようにしている。
【００４２】
ここで、フリップフロップ回路３０１〜３３１が本発明における第２論理回路群の一例とされ、エクスクルーシブオア回路３４１〜３５６が本発明における第３論理回路の一例とされ、エクスクルーシブノア回路３６１〜３７６が本発明における第４論理回路群の一例とされる。
【００４３】
図４には、上記通信用ＬＳＩ２０の比較対象とされる回路が示される。
【００４４】
図４に示される通信用ＬＳＩ４０が、図１に示される通信用ＬＳＩ２０と大きく相違するのは、テストパターン発生回路１３、セレクタ１１−１〜１１−ｎ，１４、及びテストパターン合否判定回路１６が内蔵されない点である。このため、通信用ＬＳＩ４０の試験を行う場合、当該通信用ＬＳＩ４０には、パターン発生装置４１，４３やパターン判定装置４２，４４が結合される。パターン発生装置４１で発生されたテストパターン（ランダムパターン）データが送信側入力端子Ｔ１−１〜Ｔ１−ｎを介して送信回路１２に伝達され、その場合に当該送信回路１２から出力されたパターンデータが送信側出力端子Ｔ４を介してパターン判定装置４２に入力され、そこで期待値と比較されることによって、パターンデータの合否判定が行われる。同様に、パターン発生装置４３で発生されたテストパターン（ランダムパターン）データが受信側入力端子Ｔ５を介して受信回路１５に伝達され、その場合に当該受信回路１５から出力されたパターンデータが受信側出力端子Ｔ２−１〜Ｔ２−ｎを介してパターン判定装置４４に入力され、そこで期待値と比較されることによって、パターンデータの合否判定が行われる。
【００４５】
図５には、上記パターン発生装置４１の構成例が示される。
【００４６】
上記パターン発生装置４１は、ＰＮ３１段のテストパターンを発生するもので、図５に示されるように、３１個のフリップフロップ回路５０１〜５３１、エクスクルーシブオア回路５４０、及びでマルチプレクサ５４１が結合されて成る。上記３１個のフリップフロップ回路５０１〜５３１は直列接続される。フリップフロップ回路５２８の出力信号とフリップフロップ回路５３１の出力信号とのエクスクルーシブオア論理がエクスクルーシブオア回路５４０で求められ、それがフリップフロップ回路５０１の入力端子に伝達される。フリップフロップ回路５０１〜５３１はクロック信号ＣＬＯＣＫに同期動作され、リセット信号ＲＥＳＥＴによってリセットされるこのリセットにより、フリップフロップ回路５０１〜５３１の初期値は論理値“１”とされる。送信回路１２が複数の入力チャンネル数を有するため、フリップフロップ回路５３１の出力信号が後段のデマルチプレクサ５４１に伝達され、そこで、１：ｎに分離されることでパラレル形式のテストパターンデータが得られる。このテストパターンデータが送信回路１２に伝達される。１：ｎに分離されることから、テストパターンのｎ倍の周波数でＰＮパターンを生成する必要があり、例えば半導体集積回路２０の使用周波数が１００ＭＨｚを越えるような高い周波数の場合には、回路設計が困難になる。
【００４７】
図６には上記パターン判定装置４４の構成例が示される。
【００４８】
パターン判定装置４４は、３１個のフリップフロップ回路６０１〜６３１、マルチプレクサ６４１、同期回路６４２、エクスクルーシブオア回路６４３，６４４が結合されて成る。フリップフロップ回路６２８の出力信号とフリップフロップ回路６３１の出力信号とのエクスクルーシブオア論理がエクスクルーシブオア６４３によって求められ、その結果がフリップフロップ回路６０１に伝達される。受信回路１５から出力された信号がマルチプレクサ６４１に入力され、ここｎ：１のシリアル形式に変換される。上記マルチプレクサ６４１の出力信号と、フリップフロップ回路６３１の出力信号とが、エクスクルーシブオア回路６３１で比較され、その比較結果が合否判定結果の出力とされる。このエクスクルーシブオア回路６３１での論理比較において、フリップフロップ回路６３１の出力信号は、マルチプレクサ６４１の出力信号に同期している必要があるため、フリップフロップ回路６３１の出力信号を、マルチプレクサ６４１の出力信号に同期させるための同期回路６４２が不可欠とされる。しかしながら、半導体集積回路４０のｎ倍の周波数でパターン判定装置４４を動作させる必要があり、かかる場合、特に同期回路６２４の設計が困難になる。
【００４９】
これに対して、図１に示される通信用ＬＳＩ２０においては、以下の作用効果を得ることができる。
【００５０】
（１）テストパターン発生回路１３及びテストパターン合否判定回路１６が半導体集積回路に内蔵されていることから、テストパターン発生回路１３やテストパターン合否判定回路１６をチップの外部に用意する必要がなくなる。このため、通信用ＬＳＩの製造コストの低減を図ることができる。また、所定のランダムパターンを発生するための第１論理回路群と、上記第１論理回路群から引き出され、上記ランダムパターンをｎ分割してパラレル出力可能な出力端子群とを含んで上記テストパターン発生回路１３を構成することにより、テストパターン発生回路１３で発生されたテストパターンをパラレル形式で上記送信回路１２に供給することができるため、パターン発生回路１３から出力された信号をチャンネル数（ｎ個）に振り分ける必要がなくなる。このことから、テストパターン発生回路１３において実際に発生されるパターン信号の周波数は、半導体集積回路２０の試験において必要とされるテストパターンの周波数で良く、デマルチプレクサによるパターンデータの振り分けを考慮して、ｎ倍の周波数でテストパターンを発生させる必要がないため、回路設計の容易化、さらには半導体集積回路の試験の容易化を図ることができる。
【００５１】
（２）テストパターン発生回路１３において、パラレル信号に対応する複数のフリップフロップ回路２１６〜２３１と、このフリップフロップ回路２１６〜２３１の前段に配置された複数のフリップフロップ回路２０１〜２１５と、上記複数のフリップフロップ回路２１６〜２３１から出力される信号のうち、３ビット離れた箇所の信号論理を比較してその比較結果を、対応する上記フリップフロップ回路２０１〜２１５，２３１に供給するためのエクスクルーシブオア回路２４１〜２５６とを設けることにより、パラレル信号に対応する複数チャネル分のランダムパターンを容易に発生させることができる。
【００５２】
（３）テストパターン合否判定回路１６において、エクスクルーシブノア回路３６１〜３７６からの複数の出力信号のアンド論理を得るアンド回路３８１を設けることにより、上記テストパターン合否判定結果のビット数の低減を図ることができる。
【００５３】
（４）テストパターン合否判定回路１６において、アンド回路３８１の出力信号をクロック信号に同期して取り込むためのフリップフロップ回路３８２と、このフリップフロップ回路３８２の出力信号によってセットされるＳＲラッチ回路３８４とを設けることにより、ＳＲラッチ回路３８４がフリップフロップ回路３８２の出力信号によってセットされた後において、テストパターン合否判定結果が、その後のフリップフロップ回路３８２の出力信号によって破壊されるのを防止することができる。
【００５４】
（５）テストパターン合否判定回路１６において、上記ＳＲラッチ回路３８４の前段に配置された回路が、テスト信号ＴＥＳＴによってリセットされてから所定時間経過後にＳＲラッチ回路３８４のリセット状態を解除可能なリセット回路３８３を設けることにより、不所望な論理が上記ＳＲラッチ回路３８４に保持されるのを排除することができる。
【００５５】
（６）テストパターン合否判定回路１６においては、受信回路１５の出力信号に基づいて期待値を得ることができるため、テストパターン発生回路１３によって発生されたテストパターン信号を期待値としてテストパターン合否判定回路１６に取り込む必要がない。このため、テストパターン発生回路１３からテストパターン信号をテストパターン合否判定回路１６に供給するための信号伝達経路が不要とされる。また、テストパターン合否判定回路１６における信号比較においては、テストパターン発生回路１３との関係で信号の同期をとる必要が無い。
【００５６】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５７】
例えば、上記の例ではＰＮ３１段のテストパターンを発生するようにしたが、それ限定されるものではなく、例えばＰＮ２３段などに変更することができる。
【００５８】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である通信用ＬＳＩに適用した場合について、それに限定されるものではなく、各種半導体集積回路に広く適用することができる。
【００５９】
本発明は、少なくとも論理回路を含むことを条件に適用することができる
【００６０】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００６１】
すなわち、テストパターン発生回路及びテストパターン合否判定回路が半導体集積回路に内蔵されていることから、テストパターン発生回路やテストパターン合否判定回路をチップの外部に用意する必要がなくなる。また、所定のランダムパターンを発生するための第１論理回路群と、上記第１論理回路群から引き出され、上記ランダムパターンをｎ分割してパラレル出力可能な出力端子群とを含んで上記テストパターン発生回路を構成することにより、テストパターン発生回路で発生されたテストパターンをパラレル形式で上記送信回路に供給することができるため、パターン発生回路から出力された信号をチャンネル数（ｎ個）に振り分ける必要がなくなる。このことから、パターン発生回路において実際に発生されるパターン信号の周波数は、半導体集積回路の試験において必要とされるテストパターンの周波数で良く、それによって、半導体集積回路の試験の容易化を図ることができる。
【図面の簡単な説明】
【図１】本発明にかかる半導体集積回路の一例である通信用ＬＳＩの構成例ブロック図である。
【図２】上記通信用ＬＳＩにおけるテストパターン発生回路の構成例回路図である。
【図３】上記通信用ＬＳＩにおけるテストパターン合否判定回路の構成例回路図である。
【図４】図１に示される通信用ＬＳＩの比較対象とされるＬＳＩの試験説明図である。
【図５】図４に示されるＬＳＩに含まれるパターン発生回路の構成例回路図である。
【図６】図４に示されるＬＳＩに含まれるパターン判定装置の構成例回路図である。
【符号の説明】
１１−１〜１１−ｎ，１４ セレクタ
１２ 送信回路
１３ テストパターン発生回路
１５ 受信回路
１６ テストパターン合否判定回路
２０ 通信用ＬＳＩ
２０１〜２３１ フリップフロップ回路
２４１〜２５６ エクスクルージブオア回路
３０１〜３３１，３８２ フリップフロップ回路
３４１〜３５６ エクスクルージブオア回路
３６１〜３７６ エクスクルージブノア回路
３８３ リセット回路
３８４ ＳＲラッチ回路
Claims (6)
- テストモード信号が供給されるテストモード入力端子と、
複数チャネルのための第１のパラレル信号を第１のシリアル信号に変換する機能をもつ送信回路と、
第２のシリアル信号を複数チャネルのための第２のパラレル信号に変換する機能をもつ受信回路と、
前記テストモード信号に応答して前記送信回路に供給されるテストパラレル信号を発生するテストモード信号回路と、
前記テストモード信号に応答し、前記発生回路により発生されたテストパラレル信号と前記第１のパラレル信号のいずれか一方を前記送信回路に供給する第１のセレクタと、
前記テストモード信号に応答し、前記送信回路からの前記第１のシリアル信号と前記第２のシリアル信号のいずれか一方を前記受信回路に供給する第２のセレクタと、
前記受信回路からパラレル応答信号を受けるように接続され、前記テストモード信号に応答する動作判定回路とを、単一の半導体チップに形成されて備える、自己テスト機能をもつ、半導体集積回路であって、
前記テスト信号発生回路は、前記複数チャネルのための第１パラレル信号と等価なテストパラレル信号を発生するための第１の回路を含み、
前記動作判定回路は、前記受信回路から受けた応答パラレル信号のそれぞれのパルス列の１つのパルスの値を保持することができる第２の回路と、前記第２の回路に保持された信号値に基づいて、前記信号値が保持されたパルスより後に前記受信回路から受ける応答パラレル信号のパルス列のパルスに対する期待値を生成するための第３の回路と、前記受信回路から受けた応答パラレル信号のパルス列のパルスの値と前記第３の回路で生成された期待値とを比較するための第４の回路とを含む、半導体集積回路。 - 請求項１において、前記テストパラレル信号は、各テストパラレル信号のパルス列の１つのパルスが１ビットを構成している複数ビット信号であるとしたとき、前記第１の回路は、前記複数ビットのテストパラレル信号を送出する複数の第１のフリップフロップ回路と、前記第１のフリップフロップ回路の前段に配置された複数の第２のフリップフロップ回路と、前記複数の第１のフリップフロップ回路からのテストパラレル信号のビットのうち、互いに所定のビット数離れたビットの値を比較してその結果を、前記複数の第１のフリップフロップ回路のうちの対応する１つの第１のフリップフロップ回路にそれぞれ供給する複数のエクスクルーシブオア回路とを含む、半導体集積回路。
- 請求項２において、前記動作判定回路は、複数の前記第４の回路のエクスクルーシブオア回路の出力のアンド論理をとるアンド回路を含む、半導体集積回路。
- 請求項２において、前記動作判定回路は、複数の前記第４の回路のエクスクルーシブオア回路の出力のアンド論理をとるアンド回路と、前記アンド回路の出力をクロック信号に同期して取り込むための第３のフリップフロップ回路と、前記第３のフリップフロップ回路の出力によってセットされるＳＲラッチ回路とを含む、半導体集積回路。
- 請求項２において、前記動作判定回路は、複数の前記第４の回路のエクスクルーシブオア回路の出力のアンド論理をとるアンド回路と、前記アンド回路の出力をクロック信号に同期して取り込むための第３のフリップフロップ回路と、前記第３のフリップフロップ回路の出力によってセットされるＳＲラッチ回路と、前記ＳＲラッチ回路の前段に配置された回路の状態が変更されてから所定時間経過後に前記ＳＲラッチ回路のリセット状態を解除するリセット回路とを含む、半導体集積回路。
- 請求項１において、前記テスト信号発生回路および前記動作判定回路は、前記第１または第２のパラレル信号の転送レートに対応する周波数のクロックで動作する構成になっている、半導体集積回路。
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