JP2009047480A

JP2009047480A - 半導体試験装置

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Publication number: JP2009047480A
Application number: JP2007212103A
Authority: JP
Inventors: Takayuki Sugizaki; 隆之杉崎; Teiichi Kawaguchi; 禎一川口
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2007-08-16
Filing date: 2007-08-16
Publication date: 2009-03-05

Abstract

【課題】ＤＵＴから見た負荷を軽減してより高速な信号の試験に対応できる半導体試験装置を提供する。
【解決手段】ＤＵＴの差動信号が入力される差動増幅回路２の後段に電圧比較回路１６を設けて電圧比較回路１６の出力信号を同期回路７に入力し、電圧比較回路１６の検出信号に基づいて、差動増幅回路２の出力信号と閾値電圧のクロス点との同期をとり、電圧比較回路４〜６の出力信号を各ラッチ回路９〜１１に取り込むタイミングを個別に制御するための複数の位相位置情報信号を生成する。
【選択図】図１

Description

本発明は、半導体試験装置に関し、詳しくは、差動信号を出力する被測定デバイス（以下ＤＵＴという）の試験における高速性の改善に関するものである。

一般に半導体試験装置は、ピンエレクトロニクス部からＤＵＴに試験パターンを印加するとともにＤＵＴの出力パターンをピンエレクトロニクス部に取り込み、これらＤＵＴの出力パターンと試験パターンに対応した期待パターンとを比較照合することによりＤＵＴの良／不良判定を行うように構成されている。

ところで、高速の半導体装置には、たとえばＥＣＬ型のような差動信号を出力するように構成されたものがある。図４は差動信号を出力するように構成されたＤＵＴの試験を行う半導体試験装置におけるピンエレクトロニクス部の従来の構成例図である。図４において、ＤＵＴ１は、差動信号ａ，ａ'とシングルエンド信号ｂを出力する。ＤＵＴ１の差動信号ａ，ａ'は、差動増幅回路２と電圧比較回路３に入力される。電圧比較回路３は、差動信号ａ，ａ'のクロス点を検出して、検出信号を同期回路７に出力する。

ＤＵＴ１のシングルエンド信号ｂは、電圧比較回路４に入力され、所定の閾値電圧と比較される。差動増幅回路２は差動信号ａ，ａ'の振幅を増幅拡大するものであり、その出力信号は電圧比較回路５，６に入力され、正負の振幅の大きさがそれぞれ所定の閾値電圧と比較される。これら電圧比較回路４〜６の出力信号は、それぞれ対応するラッチ回路９〜１１に入力される。

同期回路７は、電圧比較回路３の検出信号に基づいて差動信号ａ，ａ'のクロス点と同期をとり、電圧比較回路４〜６の出力信号を各ラッチ回路９〜１１に取り込むタイミングを個別に制御するための複数の位相位置情報信号を生成する。これら複数の位相位置情報信号は、ストローブ発生回路８から各ラッチ回路９〜１１に入力されるストローブ信号ＳＴＢをそれぞれ所定時間遅延させる遅延回路１２〜１４に遅延時間設定データとして入力される。

ラッチ回路９〜１１は、同期回路７から入力される位相位置情報信号に基づいて所定の遅延時間に設定される遅延回路１２〜１４を介して入力されるストローブ信号ＳＴＢのタイミングで、ＤＵＴ１の出力信号に対応する電圧比較回路４〜６の出力信号を取り込む。

これらストローブ信号ＳＴＢのタイミングでラッチ回路９〜１１に取り込まれた電圧比較回路４〜６の出力信号は、判定回路１５に入力されて期待値と比較され、ＤＵＴ１の良／不良が判定される。

特開２０００−３０４８１８号公報

特許文献１には、差動出力を有するＤＵＴの諸特性を測定する半導体試験装置が記載されている。

しかし、図４の回路構成によれば、ＤＵＴ１の差動信号ａ，ａ'の出力端子には差動増幅回路２と電圧比較回路３が接続されるため、ＤＵＴ１から見た負荷が大きくなり、高速信号伝送に悪影響をおよぼすという問題がある。

本発明は、このような問題点に着目したものであり、その目的は、ＤＵＴから見た負荷を軽減してより高速な信号の試験に対応できる半導体試験装置を提供することにある。

このような課題を達成する請求項１の発明は、ＤＵＴの差動信号に同期してＤＵＴの試験を行う半導体試験装置において、前記差動信号が入力される差動増幅回路の後段に、差動信号の位相位置情報を検出する位相検出手段を設けたことを特徴とする。

請求項２の発明は、請求項１記載の半導体試験方法において、前記位相検出手段は電圧比較回路であることを特徴とする。

請求項３の発明は、ＤＵＴの差動信号に同期してＤＵＴの試験を行う半導体試験装置であって、前記差動信号が入力される差動増幅回路と、この差動増幅回路の後段に接続され、正負の振幅の大きさをそれぞれ閾値と比較する電圧比較回路と、前記差動増幅回路の後段に接続され、差動信号の位相位置情報を検出する位相検出手段と、この位相検出手段で検出される位相位置情報に基づき所定の遅延時間を設定するための遅延時間設定データを生成する同期回路と、この同期回路から生成出力される遅延時間設定データに基づき所定の遅延時間が設定される遅延回路を介して入力されるストローブ信号のタイミングで前記電圧比較回路の出力信号を取り込むラッチ回路と、これらラッチ回路に取り込まれた前記電圧比較回路の出力信号を所定の期待値と比較してＤＵＴの良否判定を行う判定回路、とで構成されたことを特徴とする。

請求項４の発明は、請求項３記載の半導体試験装置において、前記同期回路は、位相比較回路と演算回路と遅延回路とで構成され、位相比較回路は前記位相検出手段で検出される位相位置情報と遅延回路の出力の位相を比較して演算回路に入力し、演算回路は位相比較回路から入力される位相差情報に基づき位相差情報が零になるように遅延回路の遅延時間を設定するための遅延時間設定データを演算し、遅延回路は基準信号を遅延させて位相比較回路に出力することを特徴とする。

請求項５の発明は、請求項３または請求項４記載の半導体試験装置において、前記同期回路は、正常状態における位相比較回路の位相差値を記憶しておき、前記位相検出手段の位相位置情報がずれた場合には記憶されている位相差値との差を前記ラッチ回路のストローブ信号を遅延させる遅延回路の遅延時間に反映させることを特徴とする。

これらにより、ＤＵＴから見た負荷を軽減でき、高速な信号の試験に対応できる半導体試験装置が実現できる。

以下、本発明について、図面を用いて説明する。図１は本発明に基づく半導体試験装置のピンエレクトロニクス部の一実施例を示す回路図であり、図４と共通する部分には同一の符号を付けている。図１と図４の相違点は、出力信号が同期回路７に入力される電圧比較回路１６が、差動増幅回路２の後段に設けられていることである。

すなわち、電圧比較回路１６の非反転入力端子には差動増幅回路２の出力端子が接続され、反転入力端子には所定の閾値電圧が入力され、出力端子は同期回路７に接続されている。ここで、電圧比較回路１６の閾値電圧としては、差動増幅回路２の出力信号のゼロクロス点を検出するための零電位またはＤＵＴ１の差動信号ａ，ａ'の特性に応じた所望のオフセット電圧が入力される。

図１において、ＤＵＴ１のシングルエンド信号ｂは、図４と同様に、電圧比較回路４に入力され、所定の閾値電圧と比較される。差動増幅回路２の出力信号も、図４と同様に、電圧比較回路５，６に入力され、それぞれ所定の閾値電圧と比較される。これら電圧比較回路４〜６の出力信号は、それぞれ対応するラッチ回路９〜１１に入力される。

同期回路７は、電圧比較回路１６の検出信号に基づいて、差動増幅回路２の出力信号と閾値電圧のクロス点との同期をとり、図４と同様に、電圧比較回路４〜６の出力信号を各ラッチ回路９〜１１に取り込むタイミングを個別に制御するための複数の位相位置情報信号を生成する。これら複数の位相位置情報信号は、図４と同様に、ストローブ発生回路８から各ラッチ回路９〜１１に入力されるストローブ信号ＳＴＢをそれぞれ所定時間遅延させる遅延回路１２〜１４に遅延時間設定データとして入力される。

ラッチ回路９〜１１は、図４と同様に、同期回路７から入力される位相位置情報信号に基づいて所定の遅延時間に設定される遅延回路１２〜１４を介して入力されるストローブ信号ＳＴＢのタイミングで、ＤＵＴ１の出力信号に対応する電圧比較回路４〜６の出力信号を取り込む。

これらストローブ信号ＳＴＢのタイミングでラッチ回路９〜１１に取り込まれた電圧比較回路４〜６の出力信号は、図４と同様に、判定回路１５に入力されて期待値と比較されることにより、ＤＵＴ１の良／不良が判定される。

図１の構成によれば、同期回路７に出力信号を入力する電圧比較回路１６を差動増幅回路２の後段に設けているのでＤＵＴ１との接続が簡略化され、ＤＵＴ１から見た負荷が図４の回路構成に比べて軽減され、図４の回路構成に比べてより高速な信号の試験に対応可能な半導体試験装置が実現できる。

また、このように電圧比較回路１６を差動増幅回路２の後段に設けることにより、電圧比較回路１６自身の耐圧も低くできるので、回路の簡略化を図ることができる。

図２は、本発明の他の実施例を示す回路図であり、図１と共通する部分には同一の符号を付けている。図２では、図１で用いる同期回路７の具体的な構成を示している。同期回路７は、位相比較回路７１と演算回路７２と遅延回路７３とで構成されている。

位相比較回路７１は、電圧比較回路１６の出力信号の位相と遅延回路７３を介して入力される基準信号の位相とを比較し、検出した位相差を演算回路７２に出力する。

演算回路７２は、位相比較回路７１から入力された位相差情報に基づき、遅延回路１２〜１４および７３にそれぞれ所望の遅延時間を生成させるための遅延時間設定値を演算して出力する。データとして入力される

図２の回路構成において、演算回路７２が、位相比較回路７１に入力される２つの信号の位相差が零になるように遅延回路７３の遅延時間設定値を演算設定することにより、同期回路７は遅延同期ループ（ＤＬＬ）として機能することになり、上記の制御が自動的に行われることになる。

たとえば半導体試験装置の校正時やトレーニング時に、電圧比較回路１６の出力位相とシステムクロックの位相などの基準位相を位相比較回路７１で比較し、その値を記憶しておく。

これにより、たとえばＤＵＴ１の試験実行中に温度変動などに起因してＤＵＴ１の出力位相すなわち電圧比較回路１６の出力位相がずれた場合、位相比較回路７１が検出する位相差の大きさは先に記憶した値と異なることになる。この場合、これら両者の差を遅延回路１２〜１４の遅延時間設定データに反映させることにより、複数ピンの判定タイミングを温度変動などの影響を受けることなく一定に維持できる。

なお、上記各実施例では、ストローブ発生回路８から各ラッチ回路９〜１１に個別に入力されるストローブ信号ＳＴＢを、同期回路７から個別に入力される位相位置情報信号に基づいて所定の遅延時間に設定される遅延回路１２〜１４でそれぞれ所定時間遅延させる例を説明したが、図３（Ａ）〜（Ｄ）に示すような構成であってもよい。

（Ａ）はストローブ発生回路８から各ラッチ回路９〜１１に個別に入力されるストローブ信号ＳＴＢを、同期回路７から共通に入力される位相位置情報信号に基づいて所定の遅延時間に設定される遅延回路１２〜１４でそれぞれ所定時間遅延させる例である。このように構成することにより、遅延時間制御系統を簡略化できる。

（Ｂ）はストローブ発生回路８から各ラッチ回路９〜１１に共通に入力されるストローブ信号ＳＴＢを、同期回路７から個別に入力される位相位置情報信号に基づいて所定の遅延時間に設定される遅延回路１２〜１４でそれぞれ所定時間遅延させる例である。このように構成することにより、ストローブ信号ＳＴＢの供給系統を簡略化できる。

（Ｃ）はストローブ発生回路８から各ラッチ回路９〜１１に共通に入力されるストローブ信号ＳＴＢを、同期回路７から共通に入力される位相位置情報信号に基づいて所定の遅延時間に設定される遅延回路１２〜１４でそれぞれ所定時間遅延させる例である。このように構成することにより、ストローブ信号ＳＴＢの供給系統および遅延時間制御系統を簡略化できる。

（Ｄ）は同期回路７からストローブ発生回路８に位相位置情報信号を入力してストローブ発生回路８から出力されるストローブ信号ＳＴＢに位相位置情報信号を反映させるようにし、このストローブ信号ＳＴＢを各ラッチ回路９〜１１に共通に入力するようにしたものである。このように構成することにより、ストローブ信号ＳＴＢの供給系統を簡略化でき、各ラッチ回路の遅延回路を省略できる。

以上説明したように、本発明によれば、ＤＵＴから見た負荷を軽減してより高速な信号の試験に対応できる半導体試験装置が実現でき、高速ＤＵＴの不良解析も効率よく行うことができる。

本発明に基づく半導体試験装置のピンエレクトロニクス部の一実施例を示す回路図である。本発明の他の実施例を示す回路図である。本発明の他の実施例の主要部を示す回路図である。差動信号を出力するように構成されたＤＵＴの試験を行う半導体試験装置におけるピンエレクトロニクス部の従来の構成例図である。

符号の説明

１ＤＵＴ
２差動増幅回路
３，４〜６電圧比較回路
７同期回路
８ストローブ発生回路
９〜１１ラッチ回路
１２〜１４，７３遅延回路
１５判定回路
７１位相比較回路
７２演算回路

Claims

ＤＵＴの差動信号に同期してＤＵＴの試験を行う半導体試験装置であって、
前記差動信号が入力される差動増幅回路の後段に、差動信号の位相位置情報を検出する位相検出手段を設けたことを特徴とする半導体試験装置。
前記位相検出手段は電圧比較回路であることを特徴とする請求項１記載の半導体試験装置。
ＤＵＴの差動信号に同期してＤＵＴの試験を行う半導体試験装置であって、
前記差動信号が入力される差動増幅回路と、
この差動増幅回路の後段に接続され、正負の振幅の大きさをそれぞれ閾値と比較する電圧比較回路と、
前記差動増幅回路の後段に接続され、差動信号の位相位置情報を検出する位相検出手段と、
この位相検出手段で検出される位相位置情報に基づき所定の遅延時間を設定するための遅延時間設定データを生成する同期回路と、
この同期回路から生成出力される遅延時間設定データに基づき所定の遅延時間が設定される遅延回路を介して入力されるストローブ信号のタイミングで前記電圧比較回路の出力信号を取り込むラッチ回路と、
これらラッチ回路に取り込まれた前記電圧比較回路の出力信号を所定の期待値と比較してＤＵＴの良否判定を行う判定回路、
とで構成されたことを特徴とする半導体試験装置。
前記同期回路は、位相比較回路と演算回路と遅延回路とで構成され、位相比較回路は前記位相検出手段で検出される位相位置情報と遅延回路の出力の位相を比較して演算回路に入力し、演算回路は位相比較回路から入力される位相差情報に基づき位相差情報が零になるように遅延回路の遅延時間を設定するための遅延時間設定データを演算し、遅延回路は基準信号を遅延させて位相比較回路に出力することを特徴とする請求項３記載の半導体試験装置。
前記同期回路は、正常状態における位相比較回路の位相差値を記憶しておき、前記位相検出手段の位相位置情報がずれた場合には記憶されている位相差値との差を前記ラッチ回路のストローブ信号を遅延させる遅延回路の遅延時間に反映させることを特徴とする請求項３または請求項４記載の半導体試験装置。