JP5255282B2 - 試験装置、試験方法、および、プログラム - Google Patents

Description

本発明は、試験装置、試験方法、および、プログラムに関する。特に本発明は、被試験デバイスに対して供給する試験信号のタイミングを調節する試験装置、試験方法、および、プログラムに関する。本出願は、下記の日本特許出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
出願番号 特願２００５−３７８７１６ 出願日 ２００５年１２月２８日

従来、試験装置は、被試験デバイスに対して動作クロック信号を入力し、被試験デバイスをその動作クロック信号によって動作させている。即ち、試験装置と被試験デバイスとの間で動作クロック信号は同期しており、試験装置はその動作クロック信号に基づいて被試験デバイスに試験信号を供給でき、また、試験装置はその動作クロック信号に基づいて被試験デバイスから出力信号を取得できる。
尚、関連する先行技術文献として、下記の特許文献がある。
特開平６−１８８６３５号公報 特開２００３−１４９３０５号公報

しかしながら、被試験デバイスの種類によっては、独自の発振回路によって動作クロック信号を発生させ、試験装置とは独立に動作する場合がある。このような被試験デバイスと試験装置との間では動作クロック信号は同期せず、試験装置は被試験デバイスに試験信号を供給できず、また、試験装置は被試験デバイスから出力信号を取得できない場合がある。

また、被試験デバイスに対する入力信号に、時間成分の雑音（いわゆるジッタ）が含まれる場合には、被試験デバイスの動作クロックとは無関係に入力信号の位相にずれが生じる場合がある。このような位相のずれに対する許容性を試験するために、従来、試験装置は、試験信号を変調させて被試験デバイスに入力し、被試験デバイスが正常動作するか否かを試験する。この試験を実現するために、従来、試験信号の各サイクルについて位相の変更量を設定する方法が用いられている。しかしながら、ジッタの周波数が低い場合には、それぞれのサイクルについて設定する位相の変更量の種類が増加し、レジスタなどのハードウェア資源の必要量が大きくなって現実的ではない。

参考技術として、特許文献１では、メモリに格納された値によって分周器を制御することにより信号波形を整形する技術が提案されている。この技術によれば、メモリが一周期分のデータを記憶しておけばよいので、波形整形に必要なメモリの容量を削減できる。しかしながら、この文献は、波形整形の一手法を示したに過ぎず、波形整形を応用してどのように信号を同期させることができるかについては言及していない。

そこで本発明の一つの側面においては、上記の課題を解決することのできる試験装置、試験方法、および、プログラムを提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するために、本発明の第１の形態においては、被試験デバイスを試験する試験装置であって、被試験デバイスの動作周期に応じた試験周期を定めるレート信号を発生する周期発生器と、被試験デバイスが発生した被試験デバイスの動作クロック信号を入力し、レート信号を基準とした動作クロック信号の位相差を検出する位相比較部と、レート信号に同期して、被試験デバイスに供給すべき試験信号を生成する試験信号発生部と、位相差に応じて試験信号を遅延させ、動作クロック信号と略同期させる遅延部と、遅延された試験信号を被試験デバイスへ供給する試験信号供給部とを備え、位相比較部は、レート信号に対して、設定される相対位相を有するストローブ信号を発生するストローブ生成部と、被試験デバイスが出力する動作クロック信号の位相と、ストローブ信号の位相とを比較するタイミング比較器とを有し、タイミング比較器において、動作クロック信号とストローブ信号との位相が略一致することを検出するまで、ストローブ信号のレート信号に対する相対位相の設定を順次変化させ、且つ、略同一の変化量で、遅延部における遅延量の設定を順次変化させる制御部とをさらに備える試験装置を提供する。

また、位相比較部は、レート信号に対する位相を順次変化させながらストローブ信号を生成するストローブ生成部と、それぞれのストローブ信号により指定されたタイミングで動作クロック信号を取得するタイミング比較器と、それぞれのタイミングにおける動作クロック信号の値に基づいて、動作クロック信号のエッジを検出するエッジ検出部と、レート信号のエッジに対する動作クロック信号のエッジの位置に基づく位相差を出力する位相差出力部とを有してもよい。

また、ストローブ生成部は、レート信号に対する第１の位相および第２の位相のそれぞれについて、複数のストローブ信号を生成し、タイミング比較器は、第１の位相および第２の位相のそれぞれについて、複数のストローブ信号により指定された複数のタイミングで動作クロック信号を取得し、エッジ検出部は、第１の位相において動作クロック信号が第１の論理値である割合が第２の論理値である割合以下であり、第２の位相において動作クロック信号が第１の論理値である割合が第２の論理値である割合以上であることを条件として、第１の位相および第２の位相の間に動作クロック信号のエッジがあることを検出してもよい。

また、ストローブ生成部は、レート信号に対する第１の位相および第２の位相のそれぞれについて、予め定められた数のストローブ信号を生成し、タイミング比較器は、第１の位相および第２の位相のそれぞれについて、それぞれのストローブ信号により指定された複数のタイミングで動作クロック信号を取得し、位相比較部は、第１の位相および第２の位相のそれぞれについて、動作クロック信号が予め定められた論理値であった回数を計測するカウント部を更に有し、エッジ検出部は、第１の位相について計測した回数が予め設定したしきい値以下であり、かつ、第２の位相について計測した回数がしきい値以上であることを条件として、第１位相および第２の位相の間に動作クロック信号のエッジがあることを検出してもよい。

また、ストローブ生成部は、位相を順次増加または減少させながらそれぞれの位相について予め定められた数のストローブ信号を生成し、エッジ検出部は、一の位相についてカウント部が計測した回数がしきい値以上となったことに応じて、動作クロック信号のエッジが当該一の位相と略同一の位置にあると検出してもよい。
また、ストローブ生成部は、レート信号に対する位相の変調量を記憶する変調メモリと、変調メモリに与えるアドレスを出力するアドレスレジスタとを更に備え、アドレスを順次インクリメントまたはデクリメントした結果変調メモリから読み出される変調量に基づいてレート信号に対する位相を定めたストローブ信号を生成してもよい。
また、位相差出力部は、位相差を示す位相差情報を記憶するレジスタを含んでもよい。

また、当該試験装置による被試験デバイスの試験を制御する制御部を更に備え、位相差出力部は、位相差を検出した場合に位相差を検出したことを制御部に通知し、制御部は、位相差の検出を通知されたことに応じて、レジスタに記憶された位相差情報を読み出して遅延部の遅延量を設定し、被試験デバイスを試験するための試験信号の生成を試験信号発生部に指示してもよい。
また、試験信号発生部は、位相比較部により位相差が検出されたことを条件として、被試験デバイスを試験するための試験信号の生成を開始してもよい。

また、試験信号の変調量を複数記録する変調メモリと、変調メモリのアドレスを指定するアドレスレジスタと、アドレスレジスタのアドレス値を順次変更することによって、変調メモリから順次異なる変調量を出力させる制御部とを更に備え、遅延部は、変調メモリから出力された変調量を、位相差に応じて設定した遅延量に加算又は減算することによって、試験信号を変調させてもよい。

本発明の第２の形態においては、被試験デバイスを試験する試験方法であって、被試験デバイスの動作周期に応じた試験周期を定めるレート信号を発生する周期発生段階と、被試験デバイスが発生した被試験デバイスの動作クロック信号を入力し、レート信号を基準とした動作クロック信号の位相差を検出する位相比較段階と、レート信号に同期して、被試験デバイスに供給すべき試験信号を生成する試験信号発生段階と、位相差に応じて試験信号を遅延させ、動作クロック信号と略同期させる遅延段階と、遅延された試験信号を被試験デバイスへ供給する試験信号供給段階とを備え、位相比較段階は、レート信号に対して、設定される相対位相を有するストローブ信号を発生するストローブ生成段階と、被試験デバイスが出力する動作クロック信号の位相と、ストローブ信号の位相とを比較するタイミング比較段階とを有し、タイミング比較段階において、動作クロック信号とストローブ信号との位相が略一致することを検出するまで、ストローブ信号のレート信号に対する相対位相の設定を順次変化させ、且つ、略同一の変化量で、遅延部における遅延量の設定を順次変化させる制御段階とをさらに備える試験方法を提供する。

本発明の第３の形態においては、被試験デバイスを試験する試験装置用のプログラムであって、試験装置を、被試験デバイスの動作周期に応じた試験周期を定めるレート信号を発生する周期発生器と、被試験デバイスが発生した被試験デバイスの動作クロック信号を入力し、レート信号を基準とした動作クロック信号の位相差を検出する位相比較部と、レート信号に同期して、被試験デバイスに供給すべき試験信号を生成する試験信号発生部と、位相差に応じて試験信号を遅延させ、動作クロック信号と略同期させる遅延部と、遅延された試験信号を被試験デバイスへ供給する試験信号供給部と、位相比較部を、レート信号に対して、設定される相対位相を有するストローブ信号を発生するストローブ生成部と、被試験デバイスが出力する動作クロック信号の位相と、ストローブ信号の位相とを比較するタイミング比較器と、さらに、試験装置を、タイミング比較器において、動作クロック信号とストローブ信号との位相が略一致することを検出するまで、ストローブ信号のレート信号に対する相対位相の設定を順次変化させ、且つ、略同一の変化量で、遅延部における遅延量の設定を順次変化させる制御部として機能させるプログラムを提供する。

本発明の第４の形態においては、被試験デバイスを試験する試験装置であって、被試験デバイスの動作周期に応じた試験周期を定めるレート信号を発生する周期発生器と、レート信号に対して、設定される相対位相を有するストローブ信号を発生するストローブ生成部と、被試験デバイスが出力する出力信号の位相と、ストローブ信号の位相とを比較するタイミング比較器と、被試験デバイスに供給すべき試験信号を生成して、被試験デバイスに供給するドライバ部と、ドライバ部が試験信号を出力するタイミングを、レート信号に対して設定される相対位相を有するドライバタイミングに制御するドライバタイミング生成部と、タイミング比較器において、出力信号とストローブ信号との位相が略一致することを検出するまで、ストローブ信号のレート信号に対する相対位相の設定を順次変化させ、且つ、略同一の変化量で、ドライバタイミングのレート信号に対する相対位相の設定を順次変化させる制御部とを備える試験装置を提供する。

本発明の第５の形態においては、被試験デバイスを試験する試験装置であって、被試験デバイスの動作周期に応じた試験周期を定めるレート信号を発生する周期発生器と、レート信号に対して、設定される相対位相を有する第１のストローブ信号を発生する第１のストローブ生成部と、被試験デバイスが発生した被試験デバイスの動作クロック信号の位相と、第１のストローブ信号の位相とを比較する第１のタイミング比較器と、レート信号に対して、設定される相対位相を有する第２のストローブ信号を発生する第２のストローブ生成部と、入力される試験信号に応じて被試験デバイスが出力するデータ信号の位相と、第２のストローブ信号の位相とを比較する第２のタイミング比較器と、第１のタイミング比較器において、動作クロック信号と第１のストローブ信号との位相が略一致することを検出するまで、第１のストローブ信号のレート信号に対する相対位相の設定を順次変化させ、且つ、略同一の変化量で、第２のストローブ信号のレート信号に対する相対位相の設定を順次変化させる制御部とを備える試験装置を提供する。

本発明の第６の形態においては、被試験デバイスを試験する試験装置を機能させるプログラムであって、試験装置を、被試験デバイスの動作周期に応じた試験周期を定めるレート信号を発生する周期発生器と、レート信号に対して、設定される相対位相を有するストローブ信号を発生するストローブ生成部と、被試験デバイスが出力する出力信号の位相と、ストローブ信号の位相とを比較するタイミング比較器と、被試験デバイスに供給すべき試験信号を生成して、被試験デバイスに供給するドライバ部と、ドライバ部が試験信号を出力するタイミングを、レート信号に対して設定される相対位相を有するドライバタイミングに制御するドライバタイミング生成部と、タイミング比較器において、出力信号とストローブ信号との位相が略一致することを検出するまで、ストローブ信号のレート信号に対する相対位相の設定を順次変化させ、且つ、略同一の変化量で、ドライバタイミングのレート信号に対する相対位相の設定を順次変化させる制御部として機能させるプログラムを提供する。

本発明の第７の形態においては、被試験デバイスを試験する試験装置プログラムであって、試験装置を、被試験デバイスの動作周期に応じた試験周期を定めるレート信号を発生する周期発生器と、レート信号に対して、設定される相対位相を有する第１のストローブ信号を発生する第１のストローブ生成部と、被試験デバイスが発生した被試験デバイスの動作クロック信号の位相と、第１のストローブ信号の位相とを比較する第１のタイミング比較器と、レート信号に対して、設定される相対位相を有する第２のストローブ信号を発生する第２のストローブ生成部と、入力される試験信号に応じて被試験デバイスが出力するデータ信号の位相と、第２のストローブ信号の位相とを比較する第２のタイミング比較器と、第１のタイミング比較器において、動作クロック信号と第１のストローブ信号との位相が略一致することを検出するまで、第１のストローブ信号のレート信号に対する相対位相の設定を順次変化させ、且つ、略同一の変化量で、第２のストローブ信号のレート信号に対する相対位相の設定を順次変化させる制御部として機能させるプログラムを提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

試験装置１００の全体構成を示す図である。 位相比較部１８の機能構成を示す図である。 動作クロック信号のエッジを検出する処理を説明する図である。 波形成形器１４の機能構成を示す図である。 比較回路１６の機能構成を示す図である。 試験装置１００の動作を示すフローチャートである。 試験装置１００の他の構成例を示す図である。 試験装置１００の動作の一例を示すタイミングチャートである。 第１コンパレータ部５５０−１及び第２コンパレータ部５５０−２の構成の一例を示す図である。 図７に示した波形成形器１４の構成の一例を示す図である。 制御部３０に与えられるプログラムに含まれる命令群の一例を示す図である。

符号の説明

１０・・・タイミング発生器、１２・・・パターン発生器、１４・・・波形成形器、１６・・・比較回路、１８・・・位相比較部、２０・・・電子デバイス、３０・・・制御部、３２・・・周期発生器、４２・・・セット側ユニット、４５・・・リセット側ユニット、１００・・・試験装置、１５０・・・ＣＤ−ＲＯＭ、２００・・・ストローブ生成部、２０２・・・アドレスレジスタ、２０５・・・変調メモリ、２１０・・・遅延素子、２２０・・・タイミング比較器、２３０・・・エッジ検出部、２３２・・・カウント部、２３４・・・閾値レジスタ、２３６・・・比較器、２４０・・・位相差出力部、２４５・・・レジスタ、２５０・・・リニアライズメモリ、２５２・・・分解能設定部、２５４・・・論理積回路、２５６・・・シフト加算部、２５８・・・データ記憶部、２６２・・・オフセット加算部、２７０・・・ストローブシフト部、３００・・・ドライバタイミング生成部、４００・・・試験信号生成部、４０５・・・遅延素子、４１０・・・遅延部、４１２・・・遅延量レジスタ、４１４・・・加算器、４２０・・・試験信号供給部、４３０・・・アドレスレジスタ、４４０・・・変調メモリ、５００・・・遅延量レジスタ、５１０・・・加算器、５２０・・・遅延素子、５３０・・・信号取込部、５４０・・・判定部、５５０・・・コンパレータ部、５６０・・・ドライバ部

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、試験装置１００の全体構成を示す。試験装置１００は、電子デバイス２０の動作クロック信号と、試験装置１００から発生されるレート信号との位相差を検出して、電子デバイス２０に入力する試験信号をその位相差によって遅延させることにより、電子デバイス２０を適切に試験することを目的とする。これにより、電子デバイス２０が独自の発振回路を有している場合であっても、電子デバイス２０を適切に試験できる。なお、図１において、電子デバイス２０は試験の対象となるデバイスであるから、電子デバイス２０を被試験デバイス（ＤＵＴ：Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ）と表記する。

試験装置１００は、タイミング発生器１０と、パターン発生器１２と、波形成形器１４と、比較回路１６と、位相比較部１８と、制御部３０と、周期発生器３２とを備える。タイミング発生器１０は、パターン発生器１２と共に、本発明に係る試験信号発生部として機能し、周期発生器３２が発生させたレート信号に同期して、電子デバイス２０に供給すべき試験信号を生成する。具体的には、タイミング発生器１０は、試験装置１００を動作させるためのタイミング信号を生成する。例えば、タイミング発生器１０は、パターン発生器１２から、電子デバイス２０に試験パターンを供給するタイミングを示すテストセット信号を受け取り、電子デバイス２０に試験パターンを供給するタイミングを示す信号を、波形成形器１４に供給する。パターン発生器１２は、電子デバイス２０を試験するための試験パターンを生成し、波形成形器１４に供給する。

波形成形器１４は、試験パターンを、タイミング発生器１０から受け取った信号に応じて成形し、試験信号として電子デバイス２０に供給する。比較回路１６は、与えられた試験パターンに応じて電子デバイス２０が出力する出力信号に基づいて、電子デバイス２０の良否を判定する。位相比較部１８は、電子デバイス２０が発生した電子デバイス２０の動作クロック信号を入力し、周期発生器３２が発生したレート信号を基準としたその動作クロック信号の位相差を検出する。位相比較部１８は、位相差を検出した場合にその旨を制御部３０に通知する。

制御部３０は、試験装置１００による電子デバイス２０の試験を制御する。例えば、制御部３０は、位相差の検出を通知されたことに応じて、位相比較部１８中のレジスタに記憶された位相差情報を読み出す。そして、制御部３０は、その位相差情報に基づいて、波形成形器１４および比較回路１６に遅延量を設定する。また、制御部３０は、電子デバイス２０を試験するための試験信号の生成をパターン発生器１２に指示する。周期発生器３２は、基準クロックを試験装置１００の各構成要素に供給する。また、周期発生器３２は、電子デバイス２０の動作周期に応じた試験周期を定めるレート信号を発生し、試験装置１００の各構成要素に供給する。

以上の各機能を実現するプログラムは、ＣＤ−ＲＯＭ１５０から読み出されて、試験装置１００にインストールされて実行される。これに代えて、プログラムは、フレキシブルディスク、又はＩＣカード等の記録媒体に格納されて利用者によって提供されてもよい。記憶媒体としては、ＣＤ−ＲＯＭ１５０、フレキシブルディスク、ＩＣカードの他に、ＤＶＤやＰＤ等の光学記録媒体、ＭＤ等の光磁気記録媒体、テープ媒体、半導体メモリ等を用いることができる。また、専用通信ネットワークやインターネットに接続されたサーバシステムに設けたハードディスク又はＲＡＭ等の記憶装置を記録媒体として使用し、ネットワークを介してプログラムを試験装置１００に提供してもよい。当該プログラムは、試験装置１００を、図１から図１１において説明する試験装置１００として機能させる。当該プログラムは、試験装置１００を、図１から図１１において説明したいずれの形態の試験装置１００として機能させてもよい。例えば制御部３０が、当該プログラムに含まれる各命令を実行することにより、試験装置１００の各構成要素を動作させてよい。当該プログラムには、試験装置１００の各構成要素を、図１から図１１において説明するように機能させる命令が含まれてよい。制御部３０は、当該命令を実行して、各構成要素を制御する演算装置を有してよい。

図２は、位相比較部１８の機能構成を示す。位相比較部１８は、ストローブ生成部２００と、タイミング比較器２２０と、エッジ検出部２３０と、位相差出力部２４０とを備える。ストローブ生成部２００は、レート信号に対する位相を順次変化させながらストローブ信号を生成する。具体的には、ストローブ生成部２００は、アドレスレジスタ２０２と、変調メモリ２０５と、遅延素子２１０とを有する。

変調メモリ２０５は、レート信号に対する位相の変調量を記憶する。アドレスレジスタ２０２は、変調メモリ２０５に与えるアドレスを出力する。与えられたアドレスに基づいて、変調メモリ２０５から位相の変調量が出力される。出力されたこの変調量は、加算器によってタイミング信号と加算され、遅延素子２１０に出力される。遅延素子２１０は、入力されたこの信号に応じてレート信号を遅延させることによりストローブ信号をタイミング比較器２２０に出力する。ストローブ生成部２００は、与えられるアドレスを順次インクリメントまたはデクリメントした結果変調メモリ２０５から読み出される変調量に基づいてレート信号に対する位相を定めたストローブ信号を生成する。

タイミング比較器２２０は、それぞれのストローブ信号により指定されたタイミングで動作クロック信号を電子デバイス２０から取得する。エッジ検出部２３０は、それぞれのタイミングにおける動作クロック信号の値に基づいて、動作クロック信号のエッジを検出する。

エッジ検出部２３０は、カウント部２３２と、閾値レジスタ２３４と、比較器２３６とを有する。カウント部２３２は、タイミング比較器２２０によって取得された動作クロック信号が、予め定められた論理値（例えば、正論理の１、または、負論理の０）であった回数を計測する。即ち、カウント部２３２は、取得された動作クロック信号が、その予め定められた論理値である毎に、計測しているその回数を１増加させる。また、カウント部２３２は、ＴＭ＿ＩＮＣ信号の入力に応じ、カウントしている回数をリセットしてもよい。

閾値レジスタ２３４は、カウント部２３２により計測される回数と比較されるしきい値を記録している。比較器２３６は、カウント部２３２により計測された回数としきい値とを比較する。位相差出力部２４０は、レート信号のエッジに対する動作クロック信号のエッジの位置に基づく位相差を制御部３０に出力する。具体的には、位相差出力部２４０は、位相差を示す位相差情報を記録するレジスタ２４５を有する。そして、位相差出力部２４０は、カウント部２３２により計測された回数がしきい値以上となったことに応じて、その時点でアドレスレジスタ２０２に記録されているアドレス値を位相差情報としてレジスタ２４５に記録する。そして、位相差出力部２４０は、位相差を検出したことを制御部３０に通知するべく、その旨を示すエッジ検出信号を出力する。

図３は、動作クロック信号のエッジを検出する処理を説明する図である。電子デバイス２０は、試験装置１００から受けたクロック信号に基づいて、独自の発振回路によって動作クロック信号を発振している。一方、試験装置１００は、周期発生器３２によって、電子デバイス２０の動作周期に応じた試験周期を定めるレート信号を発生させている。この場合、動作クロック信号とレート信号とは、周期が同じであっても位相が異なる場合がある。ストローブ生成部２００は、これらの位相差を検出するべく、ストローブ信号を生成する。ストローブ信号は、レート信号に対する複数の位相について複数生成される。例えば、レート信号との位相（ａ）〜（ｄ）のそれぞれに対応するストローブ信号を、ストローブ信号（ａ）〜（ｄ）とする。

ストローブ生成部２００は、レート信号に対する位相を順次増加（または減少）させながらそれぞれの位相について予め定められた複数のストローブ信号を生成する。即ち例えば、ストローブ生成部２００は、まず、位相（ａ）について、レート信号の立ち上がり毎にストローブ信号を生成し、生成された回数が予め定められた回数（例えば１００回）に達すると、次に、位相（ｂ）について、レート信号の立ち上がり毎にストローブ信号を生成する。次に、ストローブ生成部２００は、第１の位相の一例である位相（ｃ）についてレート信号の立ち上がり毎にストローブ信号を生成し、次に、第２の位相の一例である位相（ｄ）についてレート信号の立ち上がり毎にストローブ信号を生成する。

タイミング比較器２２０は、複数の位相のそれぞれについて、サイクル毎に順次出力されるストローブ信号により指定されたタイミングで動作クロック信号を取得する。例えば、まず、タイミング比較器２２０は、位相（ｃ）について、複数のストローブ信号により指定された複数のタイミングで動作クロック信号を取得する。位相（ｃ）については、第１回目および第４回目の立ち上がりにおいて、予め定められた論理値（例えば正論理の１）が取得されており、第２回目、第３回目、および、第５回目の立ち上がりにおいてはこれが取得されない。次に、タイミング比較器２２０は、位相（ｄ）について、複数のストローブ信号により指定された複数のタイミングで動作クロック信号を取得する。位相（ｄ）については、第２回目の立ち上がりを除き予め定められた論理値が取得されている。

レジスタ２４５は、それぞれの位相について、動作クロック信号が予め定められた論理値であった回数を計測する。即ち図３の例において、位相（ｃ）について計測された回数は２回であり、位相（ｄ）について計測された回数は４回である。
エッジ検出部２３０は、位相（ｃ）について計測した回数が予め定められたしきい値（例えば３回）以下であり、位相（ｄ）について計測した回数が予め定められたしきい値以上であることを条件に、位相（ｃ）および位相（ｄ）の間に動作クロック信号のエッジがあることを検出する。即ち図３の例において、位相（ｃ）および位相（ｄ）の間に動作クロック信号のエッジがあることが検出される。なお、本実施例におけるこのしきい値とは、例えば、動作クロック信号の論理値を計測した計測回数の半分であってもよい。例えば、エッジ検出部２３０が、ある位相について１００回の論理値を計測する場合において、このしきい値は５０回であってもよい。

これに代えて、エッジ検出部２３０は、位相を順次増加させながら、ある位相についてタイミング比較器２２０が計測した回数がしきい値以上となったことに応じて、動作クロック信号のエッジがその位相と略同一の位置にあると検出してもよい。即ち本図の例では、位相（ｄ）について計測された回数が初めてしきい値以上となるので、動作クロック信号のエッジが位相（ｄ）と略同一の位置にあると検出される。順次増加させる位相の増分が充分に小さければ、この方法によってエッジを精度よく検出することができる。

更に他の例として、エッジ検出部２３０は、ある第１の位相において動作クロック信号が第１の論理値（例えば２値のうち１）である割合が第２の論理値（例えば２値のうち０）である割合以下であり、第２の位相において動作クロック信号が第１の論理値である割合が第２の論理値である割合以上であることを条件として、第１の位相および第２の位相の間に動作クロック信号のエッジがあることを検出してもよい。この方法によれば、特にしきい値を設けなくとも、また、複数の位相のそれぞれについて生成されるストローブ信号の回数が互いに異なる場合であっても、動作クロック信号のエッジを適切に検出できる。

図４は、波形成形器１４の機能構成を示す。本実施例の波形成形器１４は、電子デバイス２０の良否を判定するために電子デバイス２０に入力する試験信号を、電子デバイス２０の動作クロック信号に同期したタイミングで電子デバイス２０に供給することを目的とする。波形成形器１４は、電子デバイス２０の入力ピン毎に、セット側ユニット４２と、リセット側ユニット４５と、試験信号供給部４２０とを有する。セット側ユニット４２は、試験信号を第１の論理値から第２の論理値に変更するタイミングを決定する。一方、リセット側ユニット４５は、試験信号を第２の論理値から第１の論理値に変更するタイミングを決定する。

試験信号供給部４２０は、セット側ユニット４２から受けた信号に応じて試験信号の論理値を変更する。また、試験信号供給部４２０は、リセット側ユニット４５から受けた信号に応じて試験信号の論理値を変更する。この結果、試験信号供給部４２０は、パターン発生器１２により入力されたパターン信号を、レート信号との位相差を所望の大きさとするタイミングで出力する。これにより、電子デバイス２０には、所望の大きさの位相差によって遅延された試験信号が供給される。

セット側ユニット４２は、遅延素子４０５と、遅延部４１０とを有する。セット側ユニット４２は、パターン信号をパターン発生器１２から取得し、基準クロックを周期発生器３２から取得し、タイミング信号をタイミング発生器１０から取得する。また、セット側ユニット４２は、制御部３０から、位相比較部１８により検出された位相差に基づく遅延量の設定を受ける。

遅延部４１０は、位相比較部１８により検出された位相差に応じて試験信号を遅延させ、動作クロック信号と略同期させるべく、基準クロックを遅延させることにより、周期発生器３２によって発生されたレート信号との位相差が所望の大きさとなる信号を生成する。具体的には、遅延部４１０は、遅延量レジスタ４１２と、加算器４１４とを有する。遅延量レジスタ４１２は、制御部３０から、位相比較部１８により検出された位相差に基づく遅延量の設定を受ける。加算器４１４は、タイミング発生器１０により入力されたタイミング信号にその遅延量を加算して出力する。遅延素子４０５は、遅延量の加算されたタイミング信号に応じて、パターン信号と基準クロックとの論理積を遅延させた信号を生成する。そして、遅延素子４０５は、生成したこの信号を、試験信号供給部４２０のセット側端子に対して出力する。

これに加えて、波形成形部１４は、アドレスレジスタ４３０および変調メモリ４４０を更に有してもよい。変調メモリ４４０は、試験信号の変調量を複数記録している。この変調量は、レート信号に対する位相差として与えられていてもよい。アドレスレジスタ４３０は、変調メモリ４４０に与えるアドレスを記録しており、そのアドレスを変調メモリ４４０に出力する。このアドレスのアドレス値は、制御部３０によって設定されてもよい。即ち例えば、制御部３０は、アドレスレジスタ４３０のアドレス値を順次変更することによって、変調メモリ４４０から順次異なる変調量を出力させる。この変調量は正の値であってもよいし負の値であってもよい。遅延部４１０は、変調メモリ４４０から出力された変調量を、基準クロックの位相差に応じて既に遅延量レジスタ４１２に設定された遅延量に加算又は減算する（つまり変調量が正なら加算、負なら減算する）ことによって、試験信号を変調させる。
なお、リセット側ユニット４５は、試験信号供給部４２０のリセット側端子に信号を出力することの他は、セット側ユニット４２と略同一の構成を採るので説明を省略する。

この構成によれば、アドレスレジスタ４３０に記録するアドレス値を順次変更することにより、入力信号のジッタに対する許容性を試験することができる。また、このアドレス値は制御部３０によって変更することができるので、ジッタの制御に対する柔軟性を高めることができる。即ち、従来のタイミングセット（ＴＳ）を用いた制御では、ジッタの周波数に応じた制御用レジスタなどを試験装置に搭載したうえで各制御用レジスタに値を設定する必要があったが、本実施形態に係る試験装置においては、制御部３０の動作を指示するプログラムによってジッタの発生を動的に制御することができる。

なお、レート信号の１周期内に２つの試験信号が出力される場合には、波形成形部１４は、第１の試験信号にジッタを与えるための第１の変調メモリと、第２の試験信号にジッタを与えるための第２の変調メモリとを有していてもよい。このような構成によれば、試験信号毎に独立してジッタを与えることができ、試験のバリエーションを広げることができる。

図５は、比較回路１６の機能構成を示す。本実施例の比較回路１６は、入力した試験信号に応じて電子デバイス２０から出力される出力信号を、電子デバイス２０の動作クロック信号に同期したタイミングで電子デバイス２０から取得することを目的とする。比較回路１６は、電子デバイス２０の出力ピン毎に、遅延量レジスタ５００と、加算器５１０と、遅延素子５２０と、信号取込部５３０と、判定部５４０とを有する。遅延量レジスタ５００は、制御部３０から、位相比較部１８により検出された位相差に基づく遅延量の設定を受ける。

加算器５１０は、タイミング発生器１０により入力されたタイミング信号にその遅延量を加算して出力する。遅延素子５２０は、入力された遅延量に応じ、周期発生器３２により発生されたレート信号を遅延させて信号取込部５３０に入力する。信号取込部５３０は、遅延されたそのレート信号に応じ、電子デバイス２０から出力信号を取得する。判定部５４０は、取得された出力信号に基づいて、試験の成否を判定して、電子デバイス２０の良否を判断する。判断結果は制御部３０等に出力されてもよい。

図６は、試験装置１００の動作を示すフローチャートである。まず、周期発生器３２は、電子デバイス２０の動作周期に応じて試験周期を定めるレート信号の発生を開始する（Ｓ６００）。次に、位相比較部１８は、電子デバイス２０が発生した電子デバイス２０の動作クロック信号を入力し、レート信号を基準とした動作クロック信号の位相差を検出する（Ｓ６１０）。位相差が検出された場合に、位相差出力部２４０は、その旨を制御部３０に通知する。これを受けて、制御部３０は、試験信号の生成開始をパターン発生器１２等に指示する。即ち、パターン発生器１２は、位相比較部１８により位相差が検出されたことを条件として、電子デバイス２０を試験するための試験信号の生成を開始する（Ｓ６２０）。遅延部４１０は、検出された位相差に応じて試験信号を遅延させ、動作クロック信号と略同期させる（Ｓ６３０）。試験信号供給部４２０は、遅延された試験信号を電子デバイス２０へ供給する（Ｓ６４０）。

以上、本実施例に係る試験装置１００によれば、電子デバイス２０が独自の発振回路によって動作クロック信号を発生させている場合であっても、試験装置１００が発生するレート信号をその動作クロック信号に同期させることができる。これにより、電子デバイス２０に対する信号の供給および電子デバイス２０からの信号の取得を適切に行って、電子デバイス２０を適切に試験することができる。信号の同期は、複数のストローブ信号により動作クロック信号のエッジを検出することによって実現される。これにより、レート信号および動作クロック信号を精度良くかつ効率的に同期させることができる。

図７は、試験装置１００の他の構成例を示す図である。図１に関連して説明した試験装置１００は、ストローブ信号の位相を順次シフトさせることにより、動作クロック信号及びレート信号の位相差を検出する。そして、検出した位相差に基づいて遅延素子４０５の遅延量を設定することにより、試験装置１００及び電子デバイス２０の動作を同期させている。これに対し、本例における試験装置１００は、ストローブ信号の位相を順次シフトさせると同時に、試験信号を遅延させる遅延素子の遅延量も、略同一のシフト量でシフトさせる。

そして、ストローブ信号が動作クロック信号のエッジを検出したときの、ストローブ信号の位相及び遅延素子の遅延量を基準値とすることにより、試験装置１００及び電子デバイス２０の動作を同期させる。つまり、ストローブ信号の位相をシフトさせて動作クロック信号と同期させる処理が、図１の試験装置１００におけるレート信号及び動作クロックの位相差を検出する処理に対応し、遅延素子の遅延量を同時にシフトさせる処理が、図１の試験装置１００における位相差に応じて試験信号を遅延させる処理に対応する。

試験装置１００は、ドライバ部５６０（パターン発生器１２及び波形成形器１４）、周期発生器３２、制御部３０、第１コンパレータ部５５０−１、第２コンパレータ部５５０−２、及び判定部５４０を備える。タイミング発生器１０、パターン発生器１２、周期発生器３２、及び波形成形器１４は、図１において同一の符号を付して説明した構成要素と同一であってよい。但し、波形成形器１４の他の構成例を、図１０において後述する。

ドライバ部５６０は、電子デバイス２０に供給すべき試験信号を生成して、電子デバイス２０に供給する。尚、ドライバ部５６０は、図１０において後述するドライバタイミング生成部３００が生成するドライバタイミングに応じて、試験信号を出力する。ドライバタイミングは、レート信号に対して、設定される相対位相を有するタイミングである。

第１コンパレータ部５５０−１及び第２コンパレータ部５５０−２は、電子デバイス２０が出力する出力信号の位相と、与えられるストローブ信号の位相とを比較する。ストローブ信号は、レート信号に対して、設定される相対位相を有するタイミングを示す信号である。

本例において第１コンパレータ部５５０−１は、電子デバイス２０の動作クロック信号ＤＱＳを、当該出力信号として受け取り、第１ストローブ信号と比較する。また、第２コンパレータ部５５０−２は、電子デバイス２０が試験信号に応じて出力するデータ信号ＤＱを、当該出力信号として受け取り、第２ストローブ信号と比較する。ここで、位相の比較とは、ストローブ信号のタイミングにおける、出力信号の論理値を検出する処理であってよい。例えば第１コンパレータ部５５０−１及び第２コンパレータ部５５０−２は、レート信号の各サイクルにおいて、電子デバイス２０の出力信号の論理値を、与えられるストローブ信号のタイミングでサンプリングしてよい。

判定部５４０は、第１コンパレータ部５５０−１及び第２コンパレータ部５５０−２が検出する出力信号の論理値に基づいて、電子デバイス２０の良否を判定する。例えば判定部５４０は、データ信号ＤＱの論理パターンと、期待される論理パターンとを比較することにより、電子デバイス２０の良否を判定してよい。また判定部５４０は、第１コンパレータ部５５０−１及び第２コンパレータ部５５０−２が検出する論理値の遷移タイミングの差異に基づいて、動作クロック信号ＤＱＳ及びデータ信号ＤＱの位相差を検出してよい。判定部５４０は、当該位相差が所定の範囲内であるか否かにより、電子デバイス２０の良否を判定してよい。

制御部３０は、与えられるプログラムに基づいて、試験装置１００を制御して、電子デバイス２０の試験を行う。また、制御部３０は、与えられるプログラムに基づいて、上述したように試験装置１００及び電子デバイス２０の動作を同期させる。試験装置１００及び電子デバイス２０の同期は、電子デバイス２０に試験信号を入力する前に、行ってよい。動作クロック信号は、電子デバイス２０が独立に発生する信号であってよい。この場合、電子デバイス２０に試験信号を入力せずとも、動作クロック信号に基づいて、試験装置１００及び電子デバイス２０を同期させることができる。

また、電子デバイス２０は、試験装置１００から与えられるクロックに応じて動作するデバイスであってもよい。この場合、試験装置１００は、電子デバイス２０に動作クロック信号に入力して、試験装置１００及び電子デバイス２０を同期させる処理を行ってよい。また、これらの処理を行わせるプログラムは、例えば利用者から提供されてよい。また制御部３０は、パターン発生器１２等に組み込まれてよい。

図８は、試験装置１００の動作の一例を示すタイミングチャートである。周期発生器３２は、電子デバイス２０の動作クロック信号ＤＱＳと同期したレート信号を生成する。動作クロック信号ＤＱＳ及びレート信号は独立に生成されるので、図８に示すように位相差を有する場合がある。

まず、制御部３０は、電子デバイス２０に試験信号を入力する前に、第１ストローブ信号、第２ストローブ信号、及びドライバタイミングを略同一のシフト量でシフトさせることにより、それぞれのタイミングを適切に設定する。第１ストローブ信号、第２ストローブ信号、及びドライバタイミングのシフトは、同時に行うことが好ましい。

第１ストローブ信号、第２ストローブ信号、及びドライバタイミングは、レート信号に対して有するべき相対位相（ストローブ位置）が、利用者から提供されるプログラム等により予め設定される。本例において、第１ストローブ信号は、レート信号に対する位相差としてＴ１（＝０）が設定され、第２ストローブ信号は当該位相差としてＴ２が設定され、第３ストローブ信号は当該位相差としてＴ３が設定される。

制御部３０は、レート信号の各サイクルにおいて、第１ストローブ信号の相対位相の設定を順次変化させる。本例において制御部３０は、レート信号の各サイクルにおいて、第１ストローブ信号の相対位相の設定をａずつ増加させる。同時に制御部３０は、略同一の変化量（本例では増加量ａ）で、第２ストローブ信号及びドライバタイミングの相対位相の設定を変化させる。

このとき、第１コンパレータ部５５０−１は、第１ストローブ信号の位相（タイミング）におけるＤＱＳの論理値を検出する。本例では、レート信号の第１サイクル及び第２サイクルで論理値Ｌを検出する。また、レート信号の第３サイクルで論理値Ｈを検出する。

制御部３０は、判定部５４０において、第１コンパレータ部５５０−１が検出した論理値と所定の期待値とを比較した比較結果を受け取り、当該比較結果に基づいて、第１ストローブ信号及びＤＱＳの位相が略一致したかを判定してもよい。例えば判定部５４０には、第１コンパレータ部５５０−１に対応する期待値としてＨ論理が設定されており、制御部３０は、判定部５４０における判定結果がフェイル（期待値と不一致）から、パス（期待値と一致）に遷移した場合に位相が略一致したと判定してよい。

尚、試験装置１００及び電子デバイス２０を同期させる処理を行う間、第２コンパレータ部５５０−２に対応する期待値は、判定部５４０に設定されなくともよい（即ち、ドントケアの期待値であってよい）。また、図７において、判定部５４０は、各コンパレータ部５５０に共通して示されるが、判定部５４０は、コンパレータ部５５０ごとに設けられてよい。また、制御部３０は、パターン発生器１２に組み込まれてよい。試験装置１００及び電子デバイス２０を同期させる処理を行う場合、制御部３０は、予め指定されたコンパレータ部５５０（本例では第１コンパレータ部５５０−１）に対応する比較結果がパスになるタイミングに基づいて、各ピンのタイミングを設定する。

また、制御部３０は、第１コンパレータ部５５０−１が検出する論理値を受け取り、当該論理値に基づいて、第１ストローブ信号及びＤＱＳの位相が略一致したかを判定してもよい。例えば制御部３０は、第１コンパレータ部５５０−１が検出するＤＱＳの論理値が、予め定められた論理値に変化した場合に、第１ストローブ信号及びＤＱＳの位相が略一致したと判定する。本例において、第１コンパレータ部５５０−１は、ＤＱＳの論理値がＨ論理に変化した場合に、第１ストローブ信号及びＤＱＳの位相が略一致したと判定する。

制御部３０は、第１ストローブ信号及びＤＱＳの位相が略一致した場合に、第１ストローブ信号、第２ストローブ信号、及びドライバタイミングの相対位相の設定変化を停止させる。このとき、第１コンパレータ部５５０−１、第２コンパレータ部５５０−２、及びドライバ部５６０には、当該相対位相が保存される。図８の例では、第１コンパレータ部５５０−１は、相対位相２ａを保存する。また第２コンパレータ部５５０−２は、相対位相Ｔ２＋２ａを保存する。またドライバ部５６０は、相対位相Ｔ３＋２ａを保存する。

このように、第１ストローブ信号、第２ストローブ信号、及びドライバタイミングの設定を行った後、制御部３０は、ドライバ部５６０に試験信号を出力させて、電子デバイス２０の試験を行う。このとき、ドライバ部５６０には、相対位相Ｔ３＋２ａが保存されているので、試験信号は、ＤＱＳに対して所望の位相差（本例ではＴ３）を有することになる。尚、試験装置１００及び電子デバイス２０を同期させる処理と、電子デバイス２０に試験信号を入力して試験を行う処理とに渡って、試験装置１００はレート信号を連続して生成する。これにより、試験装置１００及び電子デバイス２０を同期させた状態を維持して、電子デバイス２０の試験を行うことができる。

そして、第２コンパレータ部５５０−２は、電子デバイス２０が出力するデータ信号ＤＱをサンプリングする。このとき、第２コンパレータ部５５０−２には、相対位相Ｔ２＋２ａが保存されているので、ＤＱに対して所望のタイミングでサンプリングを行うことができる。尚、データ信号ＤＱは、動作クロック信号ＤＱＳに同期して出力される信号である。

このような処理により、試験装置１００及び電子デバイス２０を同期させて試験することができる。このため、電子デバイス２０を適切に試験することができる。また、本例における試験装置１００は、レート信号の各サイクルにおいて１回のサンプリングを行うので、図２において説明したエッジ検出部２３０を備えなくともよい。また、試験装置１００は、レート信号及び動作クロック信号の位相差の具体的な値を検出しない。このため、図２において説明した位相差出力部２４０を備えなくともよい。このため、本例における試験装置１００は、比較的に小さい回路規模で、電子デバイス２０を適切に試験することができる。

図９は、第１コンパレータ部５５０−１及び第２コンパレータ部５５０−２の構成の一例を示す図である。尚、第１コンパレータ部５５０−１及び第２コンパレータ部５５０−２は、図９に示す構成をそれぞれ有する。つまり、第１コンパレータ部５５０−１及び第２コンパレータ部５５０−２は、同一の構成を有してよい。以下では、第１コンパレータ部５５０−１及び第２コンパレータ部５５０−２を総称して、コンパレータ部５５０として説明する。

コンパレータ部５５０は、ストローブ生成部２００及びタイミング比較器２２０を有する。タイミング比較器２２０は、電子デバイス２０の出力信号（ＤＱ、又はＤＱＳ）の論理値を、与えられるストローブ信号に応じて検出する。タイミング比較器２２０は、検出した論理値を、判定部５４０及び制御部３０に出力する。

ストローブ生成部２００は、遅延素子２１０、リニアライズメモリ２５０、分解能設定部２５２、及びストローブシフト部２７０を有する。また、ストローブ生成部２００には、例えばタイミング発生器１０から、レート信号に対して有するべき相対位相の初期値を示すタイミング信号Ｔが与えられる。タイミング信号Ｔは、図８において説明した相対位相Ｔ１（＝０）又はＴ２に対応する。

分解能設定部２５２は、ストローブ信号の位相をレート信号のサイクル毎に順次変化させるときの、サイクル毎の単位変化量を示す分解能データａを格納する。タイミング発生器１０から与えられるタイミング信号Ｔ、及び分解能データａは、利用者により予め設定されてよい。例えば、利用者から提供されるプログラムに応じて、制御部３０が設定してよい。

ストローブシフト部２７０は、タイミング信号Ｔ及び分解能データａを受け取り、受け取ったデータに基づいて、遅延素子２１０の遅延量を制御する遅延設定データを生成する。遅延素子２１０は、図２において説明した遅延素子２１０と同様に、周期発生器３２から与えられるレート信号を、与えられる制御信号に応じた遅延量で遅延させて、ストローブ信号として出力する。

リニアライズメモリ２５０は、ストローブシフト部２７０から与えられる遅延設定データに応じた制御信号を遅延素子２１０に供給する。リニアライズメモリ２５０は、それぞれの遅延設定データと、遅延素子２１０に与えるべき制御信号とを対応付けたテーブルを格納してよい。例えばリニアライズメモリ２５０は、それぞれの遅延設定データが示す遅延量と、遅延素子２１０が実際に生成する遅延量とが一致するように、制御信号を遅延設定データに対応付ける。

ストローブシフト部２７０は、遅延素子２１０の遅延量を、タイミング信号Ｔに示される初期遅延量から、分解能データａに示されるシフト量で順次変化させる。例えばストローブシフト部２７０は、Ｔ、Ｔ＋ａ、Ｔ＋２ａ、・・・と順次変化する遅延設定データを出力する。

ストローブシフト部２７０は、論理積回路２５４、シフト加算部２５６、データ記憶部２５８、及びオフセット加算部２６２を有する。論理積回路２５４は、分解能設定部２５２から与えられる分解能データａと、制御信号との論理積を出力する。

シフト加算部２５６は、論理積回路２５４が通過させた分解能データａ、及びデータ記憶部２５８が出力するデータのデータ値を加算して出力する。データ記憶部２５８は、シフト加算部２５６が出力したデータを記憶して出力する。つまり、論理積回路２５４にＨ論理の制御信号が与えられている間、シフト加算部２５６が出力するデータの値は、ａ、２ａ、３ａ、・・・、のように分解能データａずつ増加する。また、シフト加算部２５６は、レート信号と同期して、データ記憶部２５８が出力するデータに、分解能データａを加算して出力してよい。

制御部３０は、試験装置１００及び電子デバイス２０の動作を同期させる処理を開始してから、第１ストローブ信号及びＤＱＳの位相が略一致するまで、Ｈ論理の制御信号を論理積回路２５４に与える。また、第１ストローブ信号及びＤＱＳの位相が一致したことを検出した場合に、制御信号の論理値をＬ論理に遷移させる。制御信号の論理値をＬ論理に遷移させることにより、第１ストローブ信号及びＤＱＳの位相が一致したことを検出したときの、それぞれのストローブ信号の相対位相（本例では相対位相のシフト量）がデータ記憶部２５８に保存される。このような制御により、図８において説明した動作を行うことができる。制御部３０には、制御部３０に当該処理を実行させる命令を含むプログラムが与えられてよい。

オフセット加算部２６２は、データ記憶部２５８が出力するデータ値と、タイミング信号Ｔのデータ値とを加算して、リニアライズメモリ２５０及び位相差出力部２４０に出力する。このような構成により、上述したように、Ｔ、Ｔ＋ａ、Ｔ＋２ａ、・・・と順次変化する遅延設定データを生成することができる。このような構成により、任意の初期位相、任意の分解能でストローブ信号の位相をシフトさせて、それぞれのストローブ信号と、動作クロックＤＱＳとを同期させることができる。

尚、本例におけるストローブ生成部２００は、図２において説明した構成においても用いることができる。この場合、オフセット加算部２６２の出力が、位相差出力部２４０に供給されてよい。

また、図３において説明したように、位相（ａ）〜（ｄ）等のそれぞれの位相において、それぞれ複数回ストローブ信号を生成する場合、当該複数回ストローブ信号を生成する間、論理積回路２５４にはＬ論理の制御信号が与えられてよい。Ｌ論理の制御信号が与えられている間、シフト加算部２５６は、データ記憶部２５８が出力するデータに零を加算して出力するので、遅延設定データは変化しない。即ち、当該位相において複数回のストローブ信号を生成される。そして、当該位相において、所定の回数、ストローブ信号を生成した場合に、Ｈ論理の制御信号が与えられ、遅延設定データに分解能データａが加算される。このような処理を繰り返すことにより、図３において説明したように、それぞれの位相において複数回、ストローブ信号を生成することができる。また、制御信号がＨ論理又はＬ論理を示すタイミングは、タイミング信号Ｔ、分解能データａと同様に、利用者から提供されるプログラムに応じて制御されてよい。

また、以上の例においては、レート信号の各サイクルで一つのストローブ信号を生成する例を説明したが、他の例では、レート信号の各サイクルで複数のストローブ信号を生成してもよい。例えば、電子デバイス２０の一つの出力ピンに対して、図９に示したコンパレータ部５５０を複数割り付けることにより、レート信号の各サイクルにおいて異なる複数のタイミングで、動作クロックＤＱＳをサンプリングすることができる。この場合、例えばタイミング信号Ｔのデータ値を、複数のコンパレータ部５５０で異ならせてよい。そして、複数のコンパレータ部５５０が、動作クロックＤＱＳを分岐して受け取ることにより、レート信号の各サイクルにおいて、複数のタイミングで動作クロックＤＱＳをサンプリングすることができる。

図１０は、図７に示した波形成形器１４の構成の一例を示す図である。本例における波形成形器１４は、図４に示した波形成形器１４の構成に対して、遅延部４１０及び遅延素子４０５に代えて、ドライバタイミング生成部３００を有する。上述したように、ドライバタイミング生成部３００は、ドライバ部５６０が試験信号を出力するタイミングを、レート信号に対して設定される相対位相を有するドライバタイミングに制御する。

ドライバタイミング生成部３００は、図９に関連して説明したストローブ生成部２００と同一の構成を有してよい。但し、遅延素子２１０には、パターン信号と基準クロックとの論理積が入力される。また、遅延素子２１０の出力は、試験信号供給部４２０に接続される。つまり、遅延素子２１０は、図４に示した遅延素子４０５に対応する。

ドライバタイミング生成部３００には、例えばタイミング発生器１０から、レート信号に対して有するべき相対位相の初期値を示すタイミング信号Ｔが与えられる。タイミング信号Ｔは、図８において説明した相対位相Ｔ３に対応する。

分解能設定部２５２は、ドライバタイミングの位相をレート信号のサイクル毎に順次変化させるときの、サイクル毎の単位変化量を示す分解能データａを格納する。タイミング発生器１０から与えられるタイミング信号Ｔ、及び分解能データａは、利用者により予め設定されてよい。例えば、利用者から提供されるプログラムに応じて、制御部３０が設定してよい。また、第１コンパレータ部５５０−１、第２コンパレータ部５５０−２、及びドライバ部５６０に設定される分解能データａは同一であってよい。

ストローブシフト部２７０は、図９又は図１０において説明したストローブシフト部２７０と同一であってよい。制御部３０は、試験装置１００及び電子デバイス２０の動作を同期させる処理を開始してから、第１ストローブ信号及びＤＱＳの位相が略一致するまで、Ｈ論理の制御信号をストローブシフト部２７０の論理積回路２５４に与える。また、第１ストローブ信号及びＤＱＳの位相が一致したことを検出した場合に、制御信号の論理値をＬ論理に遷移させる。

制御信号の論理値をＬ論理に遷移させることにより、第１ストローブ信号及びＤＱＳの位相が一致したことを検出したときの、ドライバタイミングの相対位相（本例では相対位相のシフト量）がデータ記憶部２５８に保存される。このような制御により、図８において説明した動作を行うことができる。制御部３０には、制御部３０に当該処理を実行させる命令を含むプログラムが与えられてよい。このような構成により、任意の初期位相、任意の分解能でストローブ信号の位相をシフトさせて、それぞれのストローブ信号と、動作クロックＤＱＳとを同期させることができる。

図１１は、制御部３０に与えられるプログラムに含まれる命令群の一例を示す図である。尚、本例においては、制御部３０に与えられるプログラムのうち、試験装置１００と電子デバイス２０とを同期させる処理を行う箇所を示す。

当該プログラムには、電子デバイス２０が出力する動作クロック信号が安定するまで、試験装置１００を待機させる空ループ命令が含まれる。ループ回数は、利用者等が定めてよい。

また当該プログラムには、空ループ命令を実行した後において、パターン発生器１２のパイプラインによるデータ伝送に合わせる、ダミーサイクル命令が含まれる。これらの間に、コンパレータ部５５０は、ストローブ信号及び出力信号の位相を比較する。当該プログラムには、コンパレータ部５５０に位相比較させる比較命令が含まれてもよい。

また、当該プログラムには、第１ストローブ信号、第２ストローブ信号、及びドライバタイミングの相対位相をシフトさせるシフト命令（ＴＭ＿ＩＮＣ）が含まれる。制御部３０は、シフト命令を実行することにより、それぞれの相対位相の設定を変更する。また、当該プログラムには、ＤＱＳ及び第１ストローブ信号の位相が略一致するまで、シフト命令を繰り返させるループ命令（Ｉｆ（！ＰＡＳＳ） ＪＭＰ ＬＰ１）が含まれる。

例えば制御部３０は、ＤＱＳ及び第１ストローブ信号の位相が略一致するまでループ命令を実行することにより、図９等に示した制御信号としてＨ論理を出力する動作を行ってよい。このようなプログラムを実行することにより、試験装置１００と電子デバイス２０とを同期させることができる。

以上、本発明の一つの側面を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

以上から明らかなように、本発明の実施形態によれば、高周波数の信号を用いた試験を行うべく、ＦＥＴスイッチのオン抵抗を大きくした場合であっても、当該オン抵抗の変動によるコンパレータの電圧比較精度の劣化を低減することができる。

Claims (9)

1. 被試験デバイスを試験する試験装置であって、
   前記被試験デバイスの動作周期に応じた試験周期を定めるレート信号を発生する周期発生器と、
   前記被試験デバイスが発生した前記被試験デバイスの動作クロック信号を入力し、前記レート信号を基準とした前記動作クロック信号の位相差を検出する位相比較部と、
   前記レート信号に同期して、前記被試験デバイスに供給すべき試験信号を生成する試験信号発生部と、
   前記位相差に応じて前記試験信号を遅延させ、前記動作クロック信号と略同期させる遅延部と、
   遅延された前記試験信号を前記被試験デバイスへ供給する試験信号供給部と
   を備え、
   前記位相比較部は、
   前記レート信号に対して、設定される相対位相を有するストローブ信号を発生するストローブ生成部と、
   前記被試験デバイスが出力する前記動作クロック信号の位相と、前記ストローブ信号の位相とを比較するタイミング比較器と
   を有し、
   前記タイミング比較器において、前記動作クロック信号と前記ストローブ信号との位相が略一致することを検出するまで、前記ストローブ信号の前記レート信号に対する相対位相の設定を順次変化させ、且つ、略同一の変化量で、前記遅延部における遅延量の設定を順次変化させる制御部と
   をさらに備える試験装置。
2. 前記タイミング比較器は、前記被試験デバイスが発生した前記被試験デバイスの動作クロック信号を受け取り、
   前記制御部は、前記被試験デバイスに前記試験信号を供給する前に、前記ストローブ信号の相対位相の設定を順次変化させて、前記動作クロック信号と前記ストローブ信号との位相が略一致したときの前記相対位相の設定を、前記ストローブ生成部に保存させる
   請求項１に記載の試験装置。
3. 前記試験装置は、
   前記被試験デバイスが発生した前記被試験デバイスの動作クロック信号を受け取る第１の前記タイミング比較器と、
   前記第１のタイミング比較器に第１の前記ストローブ信号を供給する第１の前記ストローブ生成部と、
   前記被試験デバイスが、前記試験信号に応じて出力するデータ信号を受け取る第２の前記タイミング比較器と、
   前記第２のタイミング比較器に第２の前記ストローブ信号を供給する第２の前記ストローブ生成部と
   を備え、
   前記制御部は、前記第１のタイミング比較器において前記動作クロック信号と前記第１のストローブ信号との位相が略一致することを検出するまで、前記第１のストローブ信号の前記レート信号に対する相対位相の設定を順次変化させ、且つ、前記第１のストローブ信号と略同一の変化量で、前記第２のストローブ信号及び前記遅延部における遅延量の設定を順次変化させる
   請求項１または２に記載の試験装置。
4. 前記制御部は、
   前記第１のストローブ信号の前記相対位相の設定を順次シフトさせるシフト命令と、
   前記動作クロック信号及び前記第１のストローブ信号の位相が略一致するまで、前記シフト命令を繰り返させるループ命令と
   を含むプログラムを実行する請求項３に記載の試験装置。
5. 前記第１のタイミング比較器は、前記第１のストローブ信号の位相における前記動作クロック信号の論理値を検出し、
   前記制御部は、前記第１のストローブ信号のそれぞれの前記相対位相の設定に対して前記第１のタイミング比較器が検出する前記動作クロック信号の論理値が、予め定められた論理値に変化した場合に、前記第１のストローブ信号及び前記動作クロック信号の位相が略一致したと判定する
   請求項３または４に記載の試験装置。
6. 前記試験信号の変調量を複数記録する変調メモリと、
   前記変調メモリのアドレスを指定するアドレスレジスタと
   を更に備え、
   前記制御部は、前記アドレスレジスタのアドレス値を順次変更することによって、前記変調メモリから順次異なる変調量を出力させて、
   前記遅延部は、前記変調メモリから出力された変調量を、前記位相差に応じて設定した前記遅延量に加算又は減算することによって、前記試験信号を変調させる
   請求項１から５のいずれか一項に記載の試験装置。
7. 被試験デバイスを試験する試験方法であって、
   前記被試験デバイスの動作周期に応じた試験周期を定めるレート信号を発生する周期発生段階と、
   前記被試験デバイスが発生した前記被試験デバイスの動作クロック信号を入力し、前記レート信号を基準とした前記動作クロック信号の位相差を検出する位相比較段階と、
   前記レート信号に同期して、前記被試験デバイスに供給すべき試験信号を生成する試験信号発生段階と、
   前記位相差に応じて前記試験信号を遅延させ、前記動作クロック信号と略同期させる遅延段階と、
   遅延された前記試験信号を前記被試験デバイスへ供給する試験信号供給段階と
   を備え、
   前記位相比較段階は、
   前記レート信号に対して、設定される相対位相を有するストローブ信号を発生するストローブ生成段階と、
   前記被試験デバイスが出力する前記動作クロック信号の位相と、前記ストローブ信号の位相とを比較するタイミング比較段階と
   を有し、
   前記タイミング比較段階において、前記動作クロック信号と前記ストローブ信号との位相が略一致することを検出するまで、前記ストローブ信号の前記レート信号に対する相対位相の設定を順次変化させ、且つ、略同一の変化量で、前記遅延段階における遅延量の設定を順次変化させる制御段階と
   をさらに備える試験方法。
8. 被試験デバイスを試験する試験装置用のプログラムであって、
   前記試験装置を、
   前記被試験デバイスの動作周期に応じた試験周期を定めるレート信号を発生する周期発生器と、
   前記被試験デバイスが発生した前記被試験デバイスの動作クロック信号を入力し、前記レート信号を基準とした前記動作クロック信号の位相差を検出する位相比較部と、
   前記レート信号に同期して、前記被試験デバイスに供給すべき試験信号を生成する試験信号発生部と、
   前記位相差に応じて前記試験信号を遅延させ、前記動作クロック信号と略同期させる遅延部と、
   遅延された前記試験信号を前記被試験デバイスへ供給する試験信号供給部と、
   前記位相比較部を、
   前記レート信号に対して、設定される相対位相を有するストローブ信号を発生するストローブ生成部と、
   前記被試験デバイスが出力する前記動作クロック信号の位相と、前記ストローブ信号の位相とを比較するタイミング比較器と、
   さらに、前記試験装置を、
   前記タイミング比較器において、前記動作クロック信号と前記ストローブ信号との位相が略一致することを検出するまで、前記ストローブ信号の前記レート信号に対する相対位相の設定を順次変化させ、且つ、略同一の変化量で、前記遅延部における遅延量の設定を順次変化させる制御部
   として機能させるプログラム。
9. 被試験デバイスを試験する試験装置を機能させるプログラムであって、
   前記試験装置における前記位相比較部を、
   前記レート信号に対して、設定される相対位相を有する第１のストローブ信号を発生する第１のストローブ生成部と、
   前記被試験デバイスが発生した前記被試験デバイスの動作クロック信号の位相と、前記第１のストローブ信号の位相とを比較する第１のタイミング比較器と、
   前記レート信号に対して、設定される相対位相を有する第２のストローブ信号を発生する第２のストローブ生成部と、
   入力される試験信号に応じて前記被試験デバイスが出力するデータ信号の位相と、前記第２のストローブ信号の位相とを比較する第２のタイミング比較器として機能させて、
   前記試験装置を、
   前記第１のタイミング比較器において、前記動作クロック信号と前記第１のストローブ信号との位相が略一致することを検出するまで、前記第１のストローブ信号の前記レート信号に対する相対位相の設定を順次変化させ、且つ、略同一の変化量で、前記第２のストローブ信号の前記レート信号に対する相対位相の設定および前記遅延部における遅延量を順次変化させる前記制御部として更に機能させる請求項８に記載のプログラム。

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