JP4279489B2 - タイミング発生器、及び試験装置 - Google Patents
タイミング発生器、及び試験装置 Download PDFInfo
- Publication number
- JP4279489B2 JP4279489B2 JP2001342955A JP2001342955A JP4279489B2 JP 4279489 B2 JP4279489 B2 JP 4279489B2 JP 2001342955 A JP2001342955 A JP 2001342955A JP 2001342955 A JP2001342955 A JP 2001342955A JP 4279489 B2 JP4279489 B2 JP 4279489B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- strobe
- unit
- timing
- reference clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31708—Analysis of signal quality
- G01R31/31709—Jitter measurements; Jitter generators
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31922—Timing generation or clock distribution
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31937—Timing aspects, e.g. measuring propagation delay
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/14—Implementation of control logic, e.g. test mode decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、電子デバイスの良否を試験する試験装置に関する。特に、電子デバイスの内部クロックがジッタを有する場合における、電子デバイスの良否を試験する試験装置に関する。
【０００２】
【従来の技術】
近年、半導体デバイス等の電子デバイスの高速化が著しい。例えばＤＤＲ−ＳＤＲＡＭ等の高速メモリデバイス等において、デバイスの内部クロックにジッタが生じている場合、デバイスの出力データと、内部クロックに基づいたクロックであって、出力データの受け渡しに用いられるデータストローブとの双方にジッタ成分が含まれてしまう。
【０００３】
【発明が解決しようとする課題】
しかし、従来の試験装置では、一回の測定で電子デバイスの良否を判定していたため、出力データとデータストローブの双方におけるジッタ成分のため、正確な判定を行うことが困難であった。また、従来の試験装置において、電子デバイスが出力する出力信号を異なるタイミングでサンプリングする場合、サンプリングタイミングの位相を微小時間ずらすために、生成するべき複数のサンプリングタイミングの位相データを試験装置内に記憶する必要があった。試験対象である半導体素子の高速化に伴い、当該サンプリングタイミングのサーチ分解能は、高分解能が要求されている。従来の試験装置では、生成するべき複数のサンプリングタイミングの位相データを試験装置内に記憶しているため、高分解能を達成するためには試験装置内に膨大な位相データを記憶する必要があった。しかし、そのような膨大な位相データを記憶するためのメモリを試験装置内に備えることは、現実的ではなく、生成するべきサンプリングタイミングの位相データの全てを記憶することは、ほぼ不可能であり、電子デバイスを精度よく試験することが困難であった。このため、位相が微小時間ずれた複数のサンプリングタイミングを容易に生成することが望まれていた。
【０００４】
そこで本発明は、上記の課題を解決することのできるタイミング発生器及び試験装置を提供することを目的とする。この目的は、特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【０００５】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の形態においては、タイミング信号を発生するタイミング発生器であって、所定の時間間隔で基準クロックを出力する基準クロック発生部と、基準クロックを受け取り、基準クロックを遅延させた第１遅延信号を出力する第１可変遅延回路部と、基準クロックを受け取り、基準クロックを遅延させた第２遅延信号を出力する第２可変遅延回路部と、第１可変遅延回路部における遅延量を制御する第１遅延制御部と、第２可変遅延回路部における遅延量を制御する第２遅延制御部と、第１遅延信号と、第２遅延信号とに基づいて、タイミング信号を生成するタイミング生成部とを備え、第２遅延制御部は、予め第２基本タイミングデータが設定される第２基本タイミングデータ設定部と、予め第２マルチストローブ分解能データが設定される第２マルチストローブ分解能データ設定部と、第２マルチストローブデータを記憶するマルチストローブデータ記憶部と、基準クロック発生部が基準クロックを発生する毎に、マルチストローブデータ記憶部が記憶した第２マルチストローブデータに、第２マルチストローブ分解能データを加算する第２マルチストローブ分解能データ加算部と、第２基本タイミングデータと、第２マルチストローブデータとに基づいて、第２可変遅延回路部において基準クロックが遅延されるべき遅延量を算出する第２可変遅延量算出部とを有し、第１遅延制御部は、予め第１基本タイミングデータが設定される第１基本タイミングデータ設定部と、予め第１マルチストローブ分解能データが設定される第１マルチストローブ分解能データ設定部と、基準クロック発生部が基準クロックを発生する毎に、マルチストローブデータ記憶部が記憶した第２マルチストローブデータに、第１マルチストローブ分解能データを加算して第１マルチストローブデータを算出する第１マルチストローブ分解能データ加算部と、第１基本タイミングデータと、第１マルチストローブ分解能データ加算部が算出した遅延量とに基づいて、第１可変遅延回路部において基準クロックが遅延されるべき遅延量を算出する第１可変遅延量算出部とを有し、マルチストローブデータ記憶部は、第２マルチストローブ分解能データ加算部において、第２マルチストローブ分解能データが加算された第２マルチストローブデータを新たに記憶することを特徴とするタイミング発生器を提供する。
【０００６】
タイミング生成部は、第１遅延信号と、第２遅延信号とをインターリーブさせた信号に基づいて、タイミングを生成してよい。
【０００７】
また、第１可変遅延量算出部は、第１基本タイミングデータに、第１マルチストローブデータを加算した遅延量を算出し、第２可変遅延量算出部は、第２基本タイミングデータに、第２マルチストローブデータを加算した遅延量を算出してよい。また、第１可変遅延量算出部は、第１基本タイミングデータから、第１マルチストローブデータを減算した遅延量を算出し、第２可変遅延量算出部は、第２基本タイミングデータから、第２マルチストローブデータを減算した遅延量を算出してよい。
【０００９】
第１マルチストローブ分解能データは、第２マルチストローブ分解能データの略半分であってよい。また、タイミング発生器が発生するべきタイミング信号に基づいて、マルチストローブデータ記憶部が記憶する第２マルチストローブデータを零に設定する手段を更に備えてよい。また、タイミング発生器が発生するべきタイミング信号に基づいて、第１基本タイミングデータ設定部に新たな第１基本タイミングデータを設定する手段と、タイミング発生器が発生するべきタイミング信号に基づいて、第２基本タイミングデータ設定部に新たな第２基本タイミングデータを設定する手段とを更に備えてよい。また、タイミング発生器が発生するべきタイミング信号に基づいて、第１マルチストローブ分解能データ設定部に新たな第１マルチストローブ分解能データを設定する手段と、タイミング発生器が発生するべきタイミング信号に基づいて、第２マルチストローブ分解能データ設定部に新たな第２マルチストローブ分解能データを設定する手段とを更に備えてよい。マルチストローブデータ記憶部が記憶する第２マルチストローブデータを零に設定する手段は、マルチストローブデータ記憶部が記憶する第２マルチストローブデータを任意の試験サイクルで零にリセットする機能を有する。
【００１０】
本発明の第２の形態においては、電子デバイスを試験する試験装置であって、電子デバイスを試験するための試験パターンを発生するパターン発生部と、試験パターンを受け取り、試験パターンを整形した整形パターンを電子デバイスに入力する波形整形部と、タイミングを発生する第１タイミング発生器と、電子デバイスが試験パターンに基づいて出力する出力信号を、第１タイミング発生器が発生したタイミングでサンプリングする出力信号サンプリング回路と、出力信号サンプリング回路におけるサンプリング結果に基づいて、電子デバイスの良否を判定する判定部とを備え、第１タイミング発生器は、所定の時間間隔で基準クロックを出力する基準クロック発生部と、基準クロックを受け取り、基準クロックを遅延させた第１遅延信号を出力する第１可変遅延回路部と、基準クロックを受け取り、基準クロックを遅延させた第２遅延信号を出力する第２可変遅延回路部と、第１可変遅延回路部における遅延量を制御する第１遅延制御部と、第２可変遅延回路部における遅延量を制御する第２遅延制御部と、第１遅延信号と、第２遅延信号とに基づいて、タイミングを生成する第１タイミング生成部とを有し、第２遅延制御部は、予め第２基本タイミングデータが設定される第２基本タイミングデータ設定部と、予め第２マルチストローブ分解能データが設定される第２マルチストローブ分解能データ設定部と、第２マルチストローブデータを記憶するマルチストローブデータ記憶部と、基準クロック発生部が基準クロックを発生する毎に、マルチストローブデータ記憶部が記憶した第２マルチストローブデータに、第２マルチストローブ分解能データを加算する第２マルチストローブ分解能データ加算部と、第２基本タイミングデータと、第２マルチストローブデータとに基づいて、第２可変遅延回路部において基準クロックが遅延されるべき遅延量を算出する第２可変遅延量算出部とを含み、第１遅延制御部は、予め第１基本タイミングデータが設定される第１基本タイミングデータ設定部と、予め第１マルチストローブ分解能データが設定される第１マルチストローブ分解能データ設定部と、基準クロック発生部が基準クロックを発生する毎に、マルチストローブデータ記憶部が記憶した第２マルチストローブデータに、第１マルチストローブ分解能データを加算して第１マルチストローブデータを算出する第１マルチストローブ分解能データ加算部と、第１基本タイミングデータと、第１マルチストローブ分解能データ加算部が算出した遅延量とに基づいて、第１可変遅延回路部において基準クロックが遅延されるべき遅延量を算出する第１可変遅延量算出部とを含み、マルチストローブデータ記憶部は、第２マルチストローブ分解能データ加算部において、第２マルチストローブ分解能データが加算された第２マルチストローブデータを新たに記憶することを特徴とする試験装置を提供する。
【００１１】
本発明の第３の形態においては、電子デバイスを試験する試験装置であって、電子デバイスは、内部クロックに応じて出力信号を出力し、電子デバイスを試験するための試験パターンを発生するパターン発生部と、試験パターンを受け取り、試験パターンを整形した整形パターンを電子デバイスに入力する波形整形部と、タイミングを発生する第１タイミング発生器と、電子デバイスが試験パターンに基づいて出力する出力信号を、内部クロックに基づいたクロックであるデータストローブに応じて受け取り、第１タイミング発生器が発生したタイミングでサンプリングする出力信号サンプリング回路と、タイミングを発生する第２タイミング発生器と、データストローブを、第２タイミング発生器が発生したタイミングでサンプリングするデータストローブサンプリング回路と、出力信号サンプリング回路におけるサンプリング結果に基づいて、電子デバイスの良否を判定する判定部とを備え、第１タイミング発生器は、所定の時間間隔で基準クロックを出力する基準クロック発生部と、基準クロックを受け取り、基準クロックを遅延させた第１遅延信号を出力する第１可変遅延回路部と、基準クロックを受け取り、基準クロックを遅延させた第２遅延信号を出力する第２可変遅延回路部と、第１可変遅延回路部における遅延量を制御する第１遅延制御部と、第２可変遅延回路部における遅延量を制御する第２遅延制御部と、第１遅延信号と、第２遅延信号とに基づいて、タイミングを生成する第１タイミング生成部とを含み、第１遅延制御部及び第２遅延制御部は、第１可変遅延回路部及び第２可変遅延回路部における遅延量を、基準クロック発生部が基準クロックを発生する毎に、増加又は減少させ、第２タイミング発生器は、基準クロックを受け取り、基準クロックを遅延させた第３遅延信号を出力する第３可変遅延回路部と、基準クロックを受け取り、基準クロックを遅延させた第４遅延信号を出力する第４可変遅延回路部と、第３可変遅延回路部における遅延量を制御する第３遅延制御部と、第４可変遅延回路部における遅延量を制御する第４遅延制御部と、第３遅延信号と、第４遅延信号とに基づいて、タイミングを生成する第２タイミング生成部とを含み、第３遅延制御部及び第４遅延制御部は、第３可変遅延回路部及び第４可変遅延回路部における遅延量を、基準クロック発生部が基準クロックを発生する毎に、増加又は減少させ、判定部は、データストローブサンプリング回路のサンプリング結果に更に基づいて、電子デバイスの良否を判定することを特徴とする試験装置を提供する。判定部は、出力信号サンプリング回路におけるサンプリング結果に基づいて、出力信号のジッタを算出する手段を有し、判定部は、出力信号のジッタに更に基づいて、電子デバイスの良否を判定してよい。また、判定部は、データストローブサンプリング回路のサンプリング結果に更に基づいて、電子デバイスの良否を判定してよい。
【００１２】
尚、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又、発明となりうる。
【００１３】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１４】
図１は、本発明に係る試験装置１００の構成の一例を示す。試験装置１００は、基準クロックを発生する基準クロック発生部５４と、基準クロックに同期して試験パターンを発生するパターン発生部１０と、基準クロックに基づいてタイミングを発生するタイミング発生器３０と、試験パターンを整形した整形パターンを生成し、タイミング発生器３０が発生したタイミングに基づいて、整形パターンを電子デバイス２０に入力する波形整形部１２と、タイミング発生器３０が発生したタイミングに基づいて、電子デバイス２０が出力する出力信号のパターンである比較パターンを取得する比較器５２と、比較パターンと期待値パターンとに基づいて、電子デバイス２０の良否を判定する判定部２２とを備える。
【００１５】
パターン発生部１０は、電子デバイス２０の試験用の試験パターンと、電子デバイス２０に試験パターンが入力された場合に電子デバイス２０が出力するべき期待値パターンとを発生する。波形整形部１２は、試験パターンを整形した整形パターンを生成し、タイミング発生器３０が発生するタイミングに基づいて、整形パターンを電子デバイス２０に入力する。例えば、波形整形部１２は、タイミング発生器３０が発生するタイミングに基づいて、整形パターンを遅延させ、電子デバイス２０に入力する。比較器５２は、電子デバイス２０が、入力された整形パターンに基づいて出力する出力信号の値を、タイミング発生器３０が発生するタイミングに基づいて取得する。タイミング発生器３０は、複数のタイミングを発生し、比較器は、タイミング発生器３０が発生した複数のタイミングに基づいて、出力信号のパターンを取得し、比較パターンを生成する。判定部２２は、比較パターンと、期待値パターンとに基づいて、電子デバイス２０の良否を判定する。
【００１６】
本例において、タイミング発生器３０は、複数のタイミングを発生する。例えば、タイミング発生器３０には、基準クロック発生部５４から複数のクロックが入力され、タイミング発生器３０は、クロックが入力される毎に、異なる遅延量クロックを遅延させ、波形整形部１２又は比較器５２に入力する。例えば、タイミング発生器３０は、クロックが入力される毎に、クロックを遅延させる遅延量を徐々に増加又は減少させた、マルチストローブを発生する。波形整形部１２にタイミングを供給するタイミング発生器３０と、比較器５２にタイミングを供給するタイミング発生器３０とは、同一又は同様の機能及び構成を有してよい。タイミング発生器３０は、マルチストローブの分解能を設定する手段を有し、クロックが入力される毎に、設定されたマルチストローブの分解能に基づいた遅延量を演算してよい。例えば、タイミング発生器３０は、クロックが入力される毎に、マルチストローブの分解能を加算した遅延量を算出し、算出した遅延量に基づいて、入力されたクロックを遅延させ、出力してよい。本例に説明した試験装置１００によれば、設定されたマルチストローブの分解能に基づいて、遅延量を演算するため、タイミング発生器３０が発生するべきマルチストローブのそれぞれのタイミングの設定値を記憶する必要が無く、試験装置１００における記憶容量不足を解消することができる。以下タイミング発生器３０の構成及び動作について説明する。
【００１７】
図２は、本発明に係るタイミング発生器３０の構成の一例を示すブロック図である。タイミング発生器３０は、第１可変遅延回路部４４ａと、第２可変遅延回路部４４ｂと、第１遅延制御部４２ａと、第２遅延制御部４２ｂと、分解能データ設定部６０と、加算器８２と、基準クロック発生部５４と、タイミング生成部５６とを有する。
【００１８】
基準クロック発生部５４は、所定の時間間隔で基準クロックを発生する。第１可変遅延回路部４４ａ及び第２可変遅延回路部４４ｂは、それぞれ基準クロックを受け取り、基準クロックを遅延させた、第１遅延信号及び第２遅延信号をタイミング生成部５６に出力する。
【００１９】
第１遅延制御部４２ａは、第１可変遅延回路部４４ａにおける遅延量を制御し、第２遅延制御部４２ｂは、第２可変遅延回路部４４ｂにおける遅延量を制御する。タイミング生成部５６は、第１遅延信号と、第２遅延信号とに基づいて、タイミング信号を生成する。第１遅延制御部４２ａ及び第２遅延制御部４２ｂは、第１可変遅延回路部４４ａ及び第２可変遅延回路部４４ｂにおける遅延量を、基準クロック発生部５４が基準クロックを発生する毎に、増加又は減少させる。
【００２０】
分解能データ設定部６０は、タイミング発生器３０が発生するマルチストローブの分解能として、所定の基準値が与えられ、当該基準値に基づく値を、第１遅延制御部４２ａ及び第２遅延制御部４２ｂに供給する。以下、第１遅延制御部４２ａ及び第２遅延制御部４２ｂの構成及び動作について説明する。
【００２１】
第１遅延制御部４２ａと、第２遅延制御部４２ｂとは、同一又は同様の機能及び構成を有してよい。第１遅延制御部４２ａ及び第２遅延制御部４２ｂは、それぞれ、予め基本タイミングデータが設定される基本タイミングデータ設定部３２と、予めマルチストローブ分解能データが設定されるマルチストローブ分解能設定部３４と、基準クロックに応じて、マルチストローブ分解能データに基づいて、マルチストローブデータを算出するマルチストローブデータ算出部４６と、基本タイミングデータとマルチストローブデータとに基づいて、可変遅延回路部４４において基準クロックが遅延されるべき遅延量を算出する可変遅延量算出部とを含む。第２マルチストローブ分解能データ設定部３４ｂは、加算器８２を介し、分解能データ設定部６０から基準値の２倍の値を示すデータを受け取る。また、第１マルチストローブ分解能データ設定部３４ａは、分解能データ設定部６０から基準値と略同一の値を示すデータを受け取る。すなわち、第１マルチストローブ分解能データ設定部３４ｂには、第２マルチストローブ分解能データ設定部３４ｂの略半分の値のデータが設定される。以下、第１遅延制御部４２ａの機能について説明する。
【００２２】
第１マルチストローブデータ算出部４６ａは、基準クロックに同期して第１マルチストローブデータを算出することが好ましい。また、第１マルチストローブデータ算出部４６ａは、基準クロック発生部５４が基準クロックを発生する毎に、第１マルチストローブデータを算出してよい。第１可変遅延量算出部４０ａは、当該基準クロックに応じて算出された第１マルチストローブデータと、第１基本タイミングデータとに基づいて、第１可変遅延回路部４４ａにおいて当該基準クロックが遅延される遅延量を制御してよい。また、第１マルチストローブデータ算出部４６ａは、基準クロック発生部が基準クロックを発生する毎に、略等しい遅延量が加算された第１マルチストローブデータを算出することが好ましい。例えば、第１マルチストローブデータ算出部４６は、基準クロック発生部５４が基準クロックを発生する毎に、第１マルチストローブ分解能データが加算された第１マルチストローブデータを算出してよい。また、第１マルチストローブ分解能データ設定部３４ａは、第２マルチストローブ分解能データ設定部３４ｂと異なるマルチストローブ分解能データが設定できることが好ましい。一例として、第１マルチストローブ分解能データ設定部３４ａには、第２マルチストローブ分解能データ設定部３４ｂの略半分の値のデータが設定される。
【００２３】
第１可変遅延量算出部４０ａは、第１基本タイミングデータに、第１マルチストローブデータを加算した遅延量を算出してよい。第１可変遅延量算出部４０ａは、第２可変遅延量算出部４０ｂが、第２基本タイミングデータに、第２マルチストローブデータを加算した遅延量を算出した場合、第１基本タイミングデータに、第１マルチストローブデータを加算した遅延量を算出することが好ましい。また、第１可変遅延量算出部４０ａは、第１基本タイミングデータから、第１マルチストローブデータを減算した遅延量を算出してよい。第１可変遅延量算出部４０ａは、第２可変遅延量算出部４０ｂが、第２基本タイミングデータに、第２マルチストローブデータを減算した遅延量を算出した場合、第１基本タイミングデータから、第１マルチストローブデータを減算した遅延量を算出することが好ましい。
【００２４】
また、第１遅延制御部４２ａは、第１可変遅延量算出部４０ａが、第１基本タイミングデータに、第１マルチストローブデータを加算した遅延量を算出するか、又は第１基本タイミングデータから、第１マルチストローブデータを減算した遅延量を算出するかを選択する手段を更に含んでよい。第１可変遅延量算出部４０ａ及び第２可変遅延量算出部４０ｂにおける算出方法を選択することにより、タイミング発生器３０が発生するタイミングの位相の変化方向を制御することができる。つまり、電子デバイス２０が出力する出力信号に対して、時間軸において正の方向に位相がずれていくタイミングと、時間軸において負の方向に位相がずれていくタイミングとを選択して発生させることができる。また、本例において、第１遅延制御部４２ａと第２遅延制御部４２ｂとは、それぞれ基本タイミングデータ設定部を有していたが、他の例においては、試験装置１００は、第１遅延制御部４２ａ及び第２遅延制御部４２ｂにおける基本タイミングデータが設定される一つの基本タイミングデータ設定部を備えてよい。第１遅延制御部４２ａと第２遅延制御部４２ｂとにおける、基本タイミングデータは同一であってよい。以下、タイミング発生器３０の構成及び動作を詳細に説明する。
【００２５】
図３は、タイミング発生器３０の構成の一例を示す。図３において、図２と同一の符号を付したものは、図２に関連して説明したものと同一又は同様の機能及び構成を有してよい。タイミング発生器３０は、第１可変遅延回路部４４ａと、第２可変遅延回路部４４ｂと、第１遅延制御部４２ａ（図２参照）と、第２遅延制御部４２ｂ（図２参照）と、分解能データ設定部６０と、加算器８２と、基準クロック発生部５４と、タイミング生成部５６とを有する。第１可変遅延回路部４４ａ及び第２可変遅延回路部４４ｂは、可変遅延回路５０と、リニアライズメモリ４８とを含む。可変遅延回路５０は、複数の遅延素子を有し、当該遅延素子の組み合わせにより遅延すべき遅延量を生成する回路であってよい。リニアライズメモリ４８は、可変遅延回路５０において遅延すべき遅延量に基づいて、可変遅延回路５０における遅延素子の組み合わせを選択する。リニアライズメモリ４８は、可変遅延回路５０において遅延すべき遅延量に基づいた、可変遅延回路５０における信号伝達経路を記憶する記憶部を有してよい。リニアライズメモリ４８には、リニアライズメモリ４８の動作を制御するトリガが入力される。当該トリガは、基準クロックであってよい。
【００２６】
第１遅延制御部４２ａは、第１基本タイミングデータ設定部３２ａと、第１マルチストローブ分解能データ設定部３４ａと、第１可変遅延量算出部４０ａと、第１マルチストローブデータ算出部４６ａとを含む。本例において、第１マルチストローブデータ算出部４６ａは、第１マルチストローブ分解能データ加算部３６ａと、第１マルチストローブデータ記憶部３８とを有する。
【００２７】
第２遅延制御部４２ｂは、第２基本タイミングデータ設定部３２ｂと、第２マルチストローブ分解能データ設定部３４ｂと、第２可変遅延量算出部４０ｂと、第２マルチストローブデータ算出部４６ｂとを含む。本例において、第２マルチストローブデータ算出部４６ｂは、第２マルチストローブ分解能データ加算部３６ｂとを有する。
【００２８】
本例において、第１遅延制御部４２ａ及び第２遅延制御部４２ｂは、ディジタル信号によって、第１可変遅延回路部４０ａ及び第２可変遅延回路部４０ｂにおける遅延量を制御するディジタル回路を有してよい。例えば、第１遅延制御部４２ａ及び第２遅延制御部４２ｂは、１８ビットのディジタル信号によって、第１可変遅延回路部４０ａ及び第２可変遅延回路部４０ｂにおける遅延量を制御する。
【００２９】
分解能データ設定部６０には、所定の基準値である分解能データが与えられ、第２マルチストローブ分解能データ設定部３４ｂは、加算器８２を介し、分解能データ設定部６０から分解能データに基づくデータを受け取る。図３に示すように、加算器８２は、ディジタル回路８６、ディジタル回路８８の出力を加算してディジタル回路８４に供給する。つまり本例において、第２マルチストローブ分解能データ設定部３４ｂには、当該基準値の略２倍の値を示すデータが格納される。また、第１マルチストローブ分解能データ設定部３４ａには、当該基準値と略同一の値を示すデータが格納される。図３に示すディジタル回路８６、ディジタル回路８８、ディジタル回路８４、及びディジタル回路９２は、例えば論理積を出力する論理積回路であってよい。
【００３０】
ディジタル回路８６は、第１設定制御信号と、分解能データとを受け取り、第１設定制御信号と、分解能データとの論理積を、加算器８２及びディジタル回路８４に供給する。第１設定制御信号は、例えば０，１で示されるディジタル信号である。ディジタル回路８６は、第１設定制御信号が１である場合に、分解能データを、加算器８２に供給し、第１設定制御信号が０である場合に、０の値を示すデータを加算器８２に供給する。同様に、ディジタル回路８８は、論理積回路であってよく、第２設定制御信号と、分解能データとの論理積を、加算器８２に供給する。第２設定制御信号は、例えば０，１で示されるディジタル信号である。同様に、ディジタル回路８８は、第２設定制御信号と、分解能データとの論理積を、加算器８２に供給する。第２設定制御信号は、第１設定制御信号と同様のディジタル信号であってよい。
【００３１】
加算器８２は、ディジタル回路８６及びディジタル回路８８から供給されたデータを加算して、ディジタル回路９２を介して第２マルチストローブ分解能データ設定部３４ｂに供給する。つまり、加算器８２は、第１設定制御信号及び第２設定制御信号の組み合わせに基づいて、分解能データ設定部６０に設定された分解能データの、０倍、１倍、又は２倍のいずれかの値を示すデータを、ディジタル回路９２を介して、第２マルチストローブ分解能データ設定部３４ｂに、第２マルチストローブ分解能データとして設定する。また、ディジタル回路９２は、論理積回路であって、第４設定制御信号と、加算器８２が出力したデータとの論理積を出力してよい。つまり、第４設定制御信号が１であった場合、ディジタル回路９２は、第２マルチストローブ分解能データ設定部３４ｂに、第２マルチストローブ分解能データとして０の値を設定し、第４設定制御信号が０であった場合、ディジタル回路９２は、第２マルチストローブ分解能データ設定部３４ｂに、加算器８２から受け取ったデータを、第２マルチストローブ分解能データとして設定する。
【００３２】
また、第１マルチストローブ分解能データ設定部３４ａは、ディジタル回路８６及びディジタル回路８４を介して、分解能データ設定部６０から、分解能データに基づく値を受け取る。ディジタル回路８４は、論理積回路であって、第３設定制御信号と、分解能データとの論理積を、第１マルチストローブ分解能データ設定部３４ａに、第１マルチストローブ分解能データとして設定する。本例において、第３設定制御信号はディジタル信号であって、ディジタル回路８４は、第３設定制御信号が１の場合に、第１マルチストローブ分解能データ設定部３４ａに、０の値を示すデータを、第１マルチストローブ分解能データとして設定し、第４設定制御信号が０の場合に、第１マルチストローブ分解能データ設定部３４ａに分解能データと同一の値を示すデータを設定する。
【００３３】
本例において、第１設定制御信号、及び第２設定制御信号が１であり、第３設定制御信号、及び第４設定制御信号が０である場合、第１マルチストローブ分解能データ設定部３４ａは、第２マルチストローブ分解能データ設定部３４ｂにおけるデータの略半分の値を示すデータを記憶する。また、第１可変遅延回路５０ａ及び第２可変遅延回路５０ｂは、分解能データ設定部６０における分解能データと略同一の遅延量を有する遅延素子を有してよい。また、第１可変遅延回路部５０ａ及び第２可変遅延回路部５０ｂは、分解能データ設定部６０に設定可能な分解能データのうち、最小の分解能データと略同一の遅延量を有する遅延素子を有してよい。また、分解能第１マルチストローブ分解能データ設定部３４ａ、及び第２マルチストローブ分解能設定部３４ｂは、例えばディジタル信号を記憶するレジスタであってよい。また、第１マルチストローブ分解能データ設定部３４ａ及び第２マルチストローブ分解能設定部３４ｂには、それぞれの動作を制御するトリガが入力される。当該トリガは、基準クロックであってよい。
【００３４】
第１基本タイミングデータ設定部３２ａ及び第２基本タイミングデータ設定部３２ｂには、第１基本タイミングデータ及び第２基本タイミングデータが設定される。第１基本タイミングデータ設定部３２ａ及び第２基本タイミングデータ設定部３２ｂは、それぞれ設定された基本タイミングデータを例えば１８ビットのディジタル信号として、可変遅延量算出部４０に出力する。第１基本タイミングデータ設定部３２ａ、及び第２基本タイミングデータ設定部３２ｂは、例えばディジタル信号を記憶するレジスタであってよい。また、第１基本タイミングデータ設定部３２ａ及び第２基本タイミングデータ設定部３２ｂには、それぞれの動作を制御するトリガが入力される。当該トリガは、基準クロックであってよい。
【００３５】
第１マルチストローブ分解能データ設定部３４ａは、第１マルチストローブ分解能データを第１マルチストローブ分解能データ加算部３６ａに供給する。第１マルチストローブ分解能データ加算部３６ａは、基準クロック発生部５４が基準クロックを発生する毎に、マルチストローブデータ記憶部３８が記憶した第２マルチストローブデータに、第１マルチストローブ分解能データを加算する。つまり、第１マルチストローブ分解能データ加算部３６ａは、前サイクルにおいて、第２マルチストローブ分解能データ加算部３６ｂが出力した第２マルチストローブデータに、第１マルチストローブ分解能データを加算する。本例において、第１マルチストローブ分解能データ加算部３６ａは、図３に示すように、ディジタル回路９４を介して、前サイクルの第２マルチストローブデータを受け取る。
ディジタル回路９４は、論理積回路であって、第５設定制御信号と、マルチストローブデータ記憶部３８が記憶した前サイクルの第２マルチストローブデータとの論理積を、第１マルチストローブ分解能データ加算部３６ａに供給する。第５設定制御信号は、ディジタル信号であってよい。つまり、ディジタル回路９４は、第５設定制御信号が０である場合に、第２マルチストローブデータを第１マルチストローブ分解能データ加算部３６ａに供給し、第５設定制御信号が１である場合に、０の値を示すデータを第１マルチストローブ分解能データ加算部３６ａに供給してよい。
【００３６】
第２遅延制御部４２ｂは、第２基本タイミングデータ設定部３２ｂと、第２マルチストローブ分解能データ設定部３４ｂと、第２可変遅延量算出部４０ｂと、第２マルチストローブデータ算出部４６ｂと、第２マルチストローブ分解能データ加算部３６ｂとを含む。第２基本タイミングデータ設定部３２ｂは、上述した第１基本タイミングデータ設定部３２ａと同一又は同様の機能及び構成を有してよい。
【００３７】
第２マルチストローブ分解能データ設定部３４ｂは、上述した第１マルチストローブ分解能データ設定部３４ａと同一又は同様の機能及び構成を有してよい。第２マルチストローブ分解能データ設定部３４ｂに設定される第２マルチストローブ分解能データは、前述したように、第１から第４設定制御信号の組み合わせに基づいて与えられる。第２マルチストローブ分解能データは、第１マルチストローブ分解能データの略２倍の値を示すデータであってよい。
【００３８】
第２マルチストローブデータ算出部４６ｂは、上述した第１マルチストローブデータ算出部４６ａと同一又は同様の機能及び構成を有してよい。本例において、第２マルチストローブデータ算出部４６ｂは、第２マルチストローブ分解能データ加算部３６ｂと、マルチストローブデータ記憶部３８とを有する。第２マルチストローブ分解能データ加算部３６ｂは、基準クロックに応じて、マルチストローブデータ記憶部３８に格納されている前サイクルの第２マルチストローブデータに、第２マルチストローブ分解能データを加算し、新たに第２マルチストローブ分解能データとしてマルチストローブデータ記憶部３８に格納する。第２マルチストローブ分解能データ加算部３６ｂは、図３に示すように、ディジタル回路９６を介して、マルチストローブデータ記憶部３８が格納した第２マルチストローブデータを受け取る。ディジタル回路９６は、論理積回路であって、第６設定制御信号と、マルチストローブデータ記憶部３８が格納した前サイクルの第２マルチストローブデータとの論理積を、第２マルチストローブ分解能データ加算部３６ｂに供給する。第６設定制御信号は、ディジタル信号であってよい。つまり、ディジタル回路９６は、第６設定制御信号が０である場合に、前サイクルの第２マルチストローブデータを第２マルチストローブ分解能データ加算部３６ｂに供給し、第６設定制御信号が１である場合に、０の値を示すデータを第２マルチストローブ分解能データ加算部３６ｂに供給する。
【００３９】
マルチストローブデータ記憶部３８は、第２マルチストローブデータ算出部４６ｂの第２マルチストローブ分解能データ加算部３６ｂが算出した第２マルチストローブデータを格納する。第２マルチストローブ分解能データ加算部３６ｂは、ディジタル信号を加算する論理回路を含む加算回路であってよい。初期状態において、マルチストローブデータ記憶部３８には、所望の値が第２マルチストローブデータの初期値として与えられてよい。本例において、マルチストローブデータ記憶部３８には、第２マルチストローブデータの初期値として零が与えられる。
【００４０】
第１マルチストローブデータ算出部４６ａは、第１マルチストローブデータ記憶部３８が記憶した、第１マルチストローブデータを例えば９ビットのディジタル信号として、第１可変遅延量算出部４０ａに出力する。第１マルチストローブデータ記憶部３８は、ディジタル信号を記憶するレジスタであってよい。また、第１マルチストローブデータ記憶部３８には、第１マルチストローブデータ記憶部３８の動作を制御するトリガが入力される。当該トリガは、基準クロックであってよい。
【００４１】
第１可変遅延量算出部４０ａは、第１基本タイミングデータと、第１マルチストローブデータ算出部４６ａが算出した、第１マルチストローブデータとに基づいて、第１可変遅延回路部４４ａにおいて基準クロックが遅延されるべき遅延量を算出する。以上説明した第１遅延量制御部４２ａによれば、基準クロックのサイクルに応じて、第１マルチストローブ分解能データだけ増加した遅延設定値を容易に生成することができる。
【００４２】
本例においては、第１可変遅延量算出部４０ａは、１８ビットの第１基本タイミングデータと、９ビットの第１マルチストローブデータとを受け取り、第１基本タイミングデータの下位９ビットに、第１マルチストローブデータの９ビットを加算する。また、他の例においては、第１可変遅延量算出部４０ａは、第１基本タイミングデータの下位９ビットから、第１マルチストローブデータの９ビットを減算してよい。また、第１遅延制御部４２ａは、第１可変遅延量算出部４０ａにおける加算又は減算を選択する、選択手段を更に含んでよい。第１可変遅延量算出部４０ａは、例えば第１基本タイミングデータと第１マルチストローブデータとの加算を行う加算論理回路、及び／又は第１基本タイミングデータと第１マルチストローブデータとの減算を行う減算論理回路を有してよい。また、第１可変遅延量算出部４０ａは、当該加算論理回路又は当該減算論理回路のいずれかを選択し、加算又は減算のいずれを行うかを選択する選択部を有してもよい。また、タイミング発生器３０に含まれる構成要素は、基準クロックに基づいて、それぞれの動作を行ってよい。
【００４３】
第２可変遅延量算出部４０ｂは、第２基本タイミングデータと、マルチストローブデータ記憶部３８が記憶した、第２マルチストローブデータとに基づいて、第２可変遅延回路部４４ｂにおいて基準クロックが遅延されるべき遅延量を算出する。第２基本タイミングデータ設定部３２ｂは、任意のデータを第２基本タイミングデータとして格納してよい。第２可変遅延量算出部４０ｂは、上述した第１可変遅延量算出部４０ａと同一又は同様の機能及び構成を有してよい。以上説明した第２遅延量制御部４２ｂによれば、基準クロックのサイクルに応じて、第２マルチストローブ分解能データだけ増加した遅延設定値を容易に生成することができる。
【００４４】
タイミング生成部５６は、第１可変遅延回路部４４ａが出力する第１遅延信号と、第２可変遅延回路部４４ｂが出力する第２遅延信号とに基づいて、タイミング信号を生成する。タイミング生成部５６は、第１遅延信号と、第２遅延信号とをインターリーブした信号に基づいて、タイミング信号を生成することが好ましい。すなわち、タイミング生成部５６は、第１遅延信号の信号系列と、第２遅延信号の信号系列とに基づいて、それぞれの信号系列の信号順序を崩さずに、それぞれの信号系列の遅延信号を交互に配置したタイミング信号を生成することが好ましい。
【００４５】
上述したタイミング発生器３０の構成により、電子デバイス２０が出力する信号に対して、位相が微小時間づつずれた、複数のタイミング（マルチストローブ）を有するタイミング信号を容易に生成することができる。例えば、第１マルチストローブ分解能データが示す設定値が、第２マルチストローブ分解能データが示す設定値の略半分の大きさである場合、電子デバイス２０が出力する信号に対して、位相が所定の微小時間づつずれる、マルチストローブを容易に生成することができる。本例において、当該微小時間は、分解能データと各制御信号の組み合わせとに基づいて定まる。また、タイミング発生器３０を構成する素子の特性により、単独の遅延信号では精度よく生成することのできない高分解能のマルチストローブを、２つの遅延信号をインターリーブし、マルチストローブを生成することにより、容易に生成することができる。本例において、電子デバイス２０は、試験サイクルと同期して出力信号を出力する。本例におけるタイミング発生器３０によれば、当該出力信号に対して位相が微小時間づつずれる、マルチストローブを容易に生成することができる。
【００４６】
また、タイミング発生器３０は、第１基本タイミングデータ設定部３２ａ及び第２基本タイミングデータ設定部３２ｂに、徐々に増加又は減少する基本タイミングデータを設定する、基本タイミングデータ算出部を更に有してよい。基本タイミングデータ算出部は、マルチストローブ算出部４６ａ、マルチストローブ算出部４６ｂ、分解能データ設定部６０、加算器８２、第１マルチストローブ分解能データ設定部３４ａ、第２マルチストローブ分解能データ設定部３４ｂ、並びにディジタル回路（８２，８４，８６、８８、及び９２）と同一又は同様の機能及び構成を有してよい。
【００４７】
また、本例におけるタイミング発生器３０によれば、第１から第６設定制御信号の値を調整することにより、マルチストローブの位相を、所望の位相に容易に調整することができる。タイミング発生器３０は、電子デバイス２０を試験すべき試験パターンに基づいて、マルチストローブデータ記憶部３８が記憶する第２マルチストローブデータを零に設定する手段を有してよい。例えば、タイミング発生器３０は、電子デバイス２０を試験すべき試験パターンに基づいて、第１から第６設定制御信号の値を所定の値に設定し、マルチストローブデータ記憶部３８が記憶する第２マルチストローブデータを零に設定してよい。
【００４８】
また、タイミング発生器３０は、電子デバイス２０を試験すべき試験パターンに基づいて、所定のタイミングで、第１基本タイミングデータ設定部３２ａ及び／又は第２基本タイミング設定部３２ｂに新たな基本タイミングデータを設定する手段を含んでよい。また、タイミング発生器３０は、電子デバイス２０を試験すべき試験パターンに基づいて、所定のタイミングで、第１マルチストローブ分解能データ設定部３４ａ及び／又は第２マルチストローブ分解能データ設定部３４ｂに新たなマルチストローブ分解能データを設定する手段を含んでよい。例えば、タイミング発生器３０は、電子デバイス２０を試験すべき試験パターンに基づいて、第１から第４設定制御信号に所定の値を設定し、第１マルチストローブ分解能データ設定部３４ａ及び／又は第２マルチストローブ分解能データ設定部３４ｂに新たなマルチストローブ分解能データを設定してよい。
【００４９】
上述した、新たな基本タイミングデータを設定する手段、及び新たなマルチストローブ分解能データを設定する手段は、電子デバイス２０を試験する一連の試験サイクルが終了した場合に、新たな基本タイミングデータ及び新たなマルチストローブ分解能データを設定することが好ましい。つまり、新たな基本タイミングデータを設定する手段、及び新たなマルチストローブ分解能データを設定する手段は、次に電子デバイス２０を試験するべき一連の試験サイクルにおいて、タイミング発生器３０が発生するべきマルチストローブに基づいた設定値を新たに設定することが好ましい。また、パターン発生部１０（図１参照）第１マルチストローブデータ算出部４６ａ及び／又は第２マルチストローブデータ算出部４６ｂにおいて、マルチストローブ分解能データの加算を開始する信号を、第１マルチストローブデータ算出部４６ａ及び／又は第２マルチストローブデータ算出部４６ｂに入力する手段を含んでよい。第１マルチストローブデータ算出部４６ａ及び第２マルチストローブデータ算出部４６ｂは、マルチストローブ分解能データの加算を開始する信号を受け取った場合に、マルチストローブデータ記憶部３８から、第１マルチストローブ分解能データ加算部３６ａ又は第２マルチストローブ分解能データ加算部３６ｂに対する、前サイクルの第２マルチストローブデータのフィードバックを開始する。当該開始する信号は、第５設定制御信号及び第６設定制御信号であってよい。また、第１マルチストローブ分解能データは、第２マルチストローブ分解能データの略半分であってよい。以下、各設定制御信号及び、マルチストローブデータ算出部４６の動作の一例を、タイミングチャートを用いて説明する。
【００５０】
図４は、マルチストローブデータ算出部４６の動作の一例を示すタイミングチャートである。図４において、横軸は時間を表し、１目盛りが２ｎｓ（ナノ秒）を示す。基準クロック段は、基準クロック発生部５４が発生する基準クロックを、分解能設定データ段は、分解能データ設定部６０に設定される分解能データを、各設定制御信号段は、それぞれ対応する設定制御信号を、各マルチストローブ分解能データ段は、それぞれ対応するマルチストローブ分解能データ設定部３４に設定されるマルチストローブ分解能データを、各マルチストローブデータ段は、それぞれ対応するマルチストローブデータ算出部４６が出力するマルチストローブデータを示す。
【００５１】
本例においては、初期状態として、分解能設定部６０に、分解能設定データとして、１２５ｐｓが設定されている。本例において、基準クロックの１周期を１サイクルとして説明する。まず、第１マルチストローブ分解能データ段及び第２マルチストローブ分解能データ段について説明する。
【００５２】
第１サイクルで、ディジタル回路８６に、第１設定制御信号として１が入力される。同様に、ディジタル回路８８に第２設定制御信号として１が入力される。この場合、加算器８２は、分解能データである１２５ｐｓの２倍の値を示すデータ、すなわち２５０ｐｓをディジタル回路９２に出力する。ディジタル回路９２は、第４設定制御信号の反転信号である１を受け取り、２５０ｐｓを出力する。第１マルチストローブ分解能データ設定部３４ａは、図４に示すように、次サイクルの基準クロックの立ち上がりに基づくタイミングで、ディジタル回路８４から、１２５ｐｓを受け取り、第１マルチストローブ分解能データとして設定する。同様に、第２マルチストローブ分解能データ設定部３４ｂは、ディジタル回路９２から、２５０ｐｓを受け取り、第２マルチストローブ分解能データとして設定する。
【００５３】
図４に示すように、第３サイクルの始まりで、第１設定制御信号が０となる。このため、ディジタル回路８６は、０を示すデータを、ディジタル回路８４を介して第１マルチストローブ分解能データ設定部３４ａに供給する。第１マルチストローブ分解能データ設定部３４ａは、次サイクルである第４サイクルで、ディジタル回路８４から０ｐｓを受け取り、第１マルチストローブ分解能データとして設定する。また、加算器８２は、ディジタル回路８８の出力である０ｐｓと、ディジタル回路８６の出力である１２５ｐｓとの和である１２５ｐｓを、ディジタル回路９２を介して、第２マルチストローブ分解能データ設定部３４ｂに供給する。第２マルチストローブ分解能データ設定部３４ｂは、第４サイクルで、ディジタル回路９２から１２５ｐｓを受け取り、第２マルチストローブ分解能データとして設定する。
【００５４】
次に、第４サイクルの始まりで、第２設定制御信号が０となる。このため、ディジタル回路８８は、０を示すデータを加算器８２に供給する。加算器８２は、ディジタル回路８６の出力である０ｐｓと、ディジタル回路８８の出力である０ｐｓの和である０ｐｓを、ディジタル回路９２を介して、第２マルチストローブ分解能データ設定部３４ｂに供給する。第２マルチストローブ分解能データ設定部３４ｂは、第５サイクルで、０ｐｓを第２マルチストローブ分解能データとして設定する。
【００５５】
以下同様に、第３設定制御信号及び第４設定制御信号が０の場合、第１マルチストローブ分解能データ及び第２マルチストローブ分解能データは、第１設定制御信号及び第２設定制御信号の組み合わせに基づいて定まる。第３設定制御信号が１になった場合、図４に示すように、第２マルチストローブ分解能データとして、０ｐｓが設定される。また、同様に第４設定制御信号が０になった場合、第１マルチストローブ分解能データとして、０ｐｓが設定される。
【００５６】
次に、第１マルチストローブデータについて説明する。第１マルチストローブ分解能データ加算部３６ａは、ディジタル回路９４が出力するデータと、第１マルチストローブ分解能データ設定部３４ａが格納した、第１マルチストローブ分解能データとの和を第１マルチストローブデータとして出力する。ディジタル回路９４は、一例としてマルチストローブデータ記憶部３８が格納した前サイクルの第２マルチストローブデータと、第５設定制御信号の反転信号との論理積を出力する。第５設定制御信号が０の場合、第１マルチストローブデータ加算部３６ａは、前サイクルの第２マルチストローブデータと、第１マルチストローブ分解能データとの和を出力する。つまり、図４に示すように、第５設定制御信号が０の場合、第１マルチストローブ分解能データ加算部３６ａは、第１マルチストローブ分解能データを次サイクルで受け取り、前サイクルの第２マルチストローブデータとの和を出力する。
【００５７】
本例においては、図４の矢印で示すように、第３サイクルで、第１マルチストローブ分解能データとして１２５ｐｓを受け取り、前サイクルの第２マルチストローブデータとして０ｐｓを受け取り、現サイクルの第１マルチストローブデータとして１２５ｐｓを出力する。本例において、マルチストローブデータ記憶部３８には、第２マルチストローブデータの初期値として０ｐｓが与えられる。第４サイクルでは、第１マルチストローブ分解能データとして１２５ｐｓを受け取り、前サイクルの第２マルチストローブデータとして２５０ｐｓを受け取り、現サイクルの第１マルチストローブデータとして３７５ｐｓを出力する。第５設定制御信号が０の場合は、以下同様に、第１マルチストローブデータを算出し、出力する。第５設定制御信号が１の場合、現サイクルの第１マルチストローブデータとして、第１マルチストローブ分解能データを出力する。
【００５８】
次に、第２マルチストローブデータ段について説明する。第２マルチストローブ分解能データ加算部３６ｂは、ディジタル回路９６が出力するデータと、第２マルチストローブ分解能データ設定部３４ｂが格納した、第２マルチストローブ分解能データとの和を、新たな第２マルチストローブデータとして出力する。ディジタル回路９６は、一例としてマルチストローブデータ記憶部３８が格納した前サイクルの第２マルチストローブデータと、第６設定制御信号の反転信号との論理積を出力する。第６設定制御信号が０の場合、第２マルチストローブデータ加算部３６ｂは、前サイクルの第２マルチストローブデータと、第２マルチストローブ分解能データとの和を出力する。つまり、図４に示すように、第６設定制御信号が０の場合、第２マルチストローブ分解能データ加算部３６ｂは、第２マルチストローブ分解能データを次サイクルで受け取り、前サイクルの第２マルチストローブデータとの和を出力する。
【００５９】
本例においては、図４の矢印に示すように、第３サイクルで、第２マルチストローブ分解能データとして２５０ｐｓを受け取り、前サイクルの第２マルチストローブデータとして０ｐｓを受け取り、現サイクルの第２マルチストローブデータとして２５０ｐｓを出力する。第４サイクルでは、第２マルチストローブ分解能データとして２５０ｐｓを受け取り、前サイクルの第２マルチストローブデータとして２５０ｐｓを受け取り、現サイクルの第２マルチストローブデータとして５００ｐｓを出力する。第６設定制御信号が０の場合は、他のサイクルでも同様に、第２マルチストローブデータを算出し、出力する。第６設定制御信号が１の場合、図４の第８サイクルに示すように、現サイクルの第２マルチストローブデータとして、第２マルチストローブ分解能データを出力する。
【００６０】
本例において、分解能設定データは１２５ｐｓであったが、他の値が設定されて良いことは明らかである。分解能設定データは、タイミング発生器３０が発生するタイミングの位相変化の分解能を示す。つまり、分解能設定データを変化させることにより、所望の位相変化の分解能を有するタイミングを発生させることができる。また、基本タイミングデータも、マルチストローブ分解能データと同様に、パターン発生部１０が発生するテストパターンに基づいて、新たな遅延量が設定されてよい。また、本例においては、基準クロックの１周期を１サイクルとして、タイミング発生器３０が動作したが、他の例においては、タイミング発生器３０は、基準クロックの１周期の整数倍の周期を１サイクルとして動作してよい。
【００６１】
また、本例においては、タイミング発生器３０は、二つの可変遅延回路部４４を有し、二つの可変遅延回路部４４において遅延された二つの遅延信号に基づいて、タイミング信号を生成していたが、他の例においては、タイミング発生器３０は、複数の可変遅延回路部４４と、複数の遅延制御部４２とを有し、複数の可変遅延回路部４４において遅延された複数の遅延信号に基づいて、タイミング信号を生成してよい。複数の遅延制御部４２におけるそれぞれのマルチストローブ分解能データは、所定の基準値の整数倍がそれぞれ与えられることが好ましい。また、複数の遅延制御部４２の複数のマルチストローブ分解能データ加算部３６は、所定のマルチストローブ分解能データ加算部３６が出力したマルチストローブデータに、それぞれのマルチストローブ分解能データを加算して出力することが好ましい。
【００６２】
図５は、複数のマルチストローブをインターリーブする場合の、マルチストローブ分解能データ設定部３４及びマルチストローブデータ算出部４６の構成の一例を示す。分解能データ設定部６０には、所定の基準値が与えられる。図５に示すように、第１マルチストローブ分解能データ設定部３４ａには、当該基準値の４倍の値が、第２マルチストローブ分解能データ設定部３４ｂには、当該基準値の３倍の値が、第３マルチストローブ分解能データ設定部３４ｃには、当該基準値の２倍の値が、第４マルチストローブ分解能データ設定部３４ｄには、当該基準値の１倍の値が、それぞれマルチストローブ分解能データとして与えられる。また、図３に関連して説明した各設定制御信号及びディジタル回路により、各マルチストローブ分解能データ設定部３４に設定されるマルチストローブ分解能データを、所望の値に制御してもよい。
【００６３】
第１マルチストローブ分解能データ加算部３６ａは、マルチストローブデータ記憶部３８に記憶される第１マルチストローブデータに、第１マルチストローブ分解能データを加算し、出力する。マルチストローブデータ記憶部３８は、第１マルチストローブ加算部３６ａが出力した第１マルチストローブデータを、新たに第１マルチストローブデータとして記憶する。マルチストローブデータ記憶部３８には、初期状態として所定の値が与えられる。第２マルチストローブ分解能データ加算部３６ｂは、マルチストローブデータ記憶部３８に記憶される第１マルチストローブデータに、第２マルチストローブ分解能データを加算し、出力する。第３マルチストローブ分解能データ加算部３６ｃは、マルチストローブデータ記憶部３８に記憶される第１マルチストローブデータに、第３マルチストローブ分解能データを加算し、出力する。第４マルチストローブ分解能データ加算部３６ｄは、マルチストローブデータ記憶部３８に記憶される第１マルチストローブデータに、第４マルチストローブ分解能データを加算し、出力する。
【００６４】
例えば、分解能データ設定部６０に１２５ｐｓが設定され、マルチストローブデータ記憶部３８に０ｐｓが初期状態として記憶されている場合、第１から第４のマルチストローブ分解能データ設定部には、それぞれ５００ｐｓ、３７５ｐｓ、２５０ｐｓ、１２５ｐｓが設定される。第４マルチストローブ分解能データ加算部３６ｄは、１２５ｐｓを出力し、第３マルチストローブ分解能データ加算部３６ｃは、２５０ｐｓを出力し、第２マルチストローブ分解能データ加算部３６ｂは、３７５ｐｓを出力し、第１マルチストローブ分解能データ加算部３６ａは、５００ｐｓを出力する。マルチストローブデータ記憶部３８は、５００ｐｓを新たにマルチストローブデータとして記憶する。それぞれのマルチストローブ分解能データ加算部３６は、新たに記憶された５００ｐｓに基づいて、マルチストローブデータを算出し、出力する。つまり、第４マルチストローブ分解能データ加算部３６ｄは、６２５ｐｓを出力し、第３マルチストローブ分解能データ加算部３６ｃは、７５０ｐｓを出力し、第２マルチストローブ分解能データ加算部３６ｂは、８７５ｐｓを出力し、第１マルチストローブ分解能データ加算部３６ａは、１０００ｐｓを出力する。マルチストローブデータ記憶部３８は新たに１０００ｐｓをマルチストローブデータとして記憶する。
【００６５】
上述した動作を繰り返すことにより、所定の時間づつ位相がずれた複数のタイミングを有するマルチストローブを容易に生成することが可能となる。また、本例においては、４つのマルチストローブデータを算出したが、他の例においては、更に多くのマルチストローブデータを算出し、マルチストローブを生成してよい。つまり本発明は、Ｎ（Ｎは任意の整数）本のマルチストローブを生成し、それぞれをインターリーブし、高分解能のマルチストローブを生成できるタイミング発生器に拡張可能であることは、本例における説明から明らかである。
【００６６】
図６は、マルチストローブデータ算出部４６の構成の他の例を示す。マルチストローブデータ算出部４６ａ及び４６ｂは、それぞれシフト回路６２、セレクタ６４、加算器６６，マルチストローブデータ記憶部６８を有する。まず、マルチストローブデータ算出部４６ａの動作について説明する。
【００６７】
分解能データ設定部６０は、図３、及び図５に関連して説明した分解能データ設定部６０と同様の機能を有する。分解能データ設定部６０には、マルチストローブの分解能データである所定の基準値が設定される。第１シフト回路６２ａは、分解能データ設定部６０から、当該所定の基準値をディジタル信号として受け取り、当該ディジタル信号を１ビット左にシフトさせ、第１セレクタ６４ａに出力する。つまり、第１シフト回路６２ａは、所定の基準値（分解能データ）の２倍の値を第１セレクタ６４ａに出力する。
【００６８】
第１セレクタ６４ａは、第１シフト回路６２ａから分解能データの２倍の値を受け取り、分解能データ設定部６０から分解能データを受け取る。一例として、第１セレクタ６４ａは、図６のように０〜３で示される経路からデータを受け取る。本例において、第１セレクタ６４ａは、３で示される経路から、分解能データの２倍の値を受け取り、２及び１で示される経路から、分解能データを受け取り、０で示される経路から、０を示すデータを受け取る。第１セレクタ６４ａは、Ｓ０及びＳ１に入力されるデータに基づいて、所定の番号で示される経路を選択し、選択した経路から受け取ったデータを第１加算器６６ａに出力する。例えば、第１セレクタ６４ａは、Ｓ０及びＳ１の端子に、０又は１で表されるディジタル信号を受け取り、Ｓ０、Ｓ１に入力されたディジタル信号の値の組み合わせに基づいて、０〜３の経路のいずれかを選択し、選択した経路から受け取ったデータを、加算器６６ａに出力する。
【００６９】
加算器６６ａは、第１セレクタ６４ａが出力したデータと、ディジタル回路７２ａが出力したデータとを加算し、加算したデータを第１マルチストローブデータ記憶部６８ａに供給する。第１マルチストローブデータ記憶部６８ａは、加算器６６ａから受け取ったデータを、マルチストローブデータとして出力する。ディジタル回路７２ａは、前ストローブ発生サイクル（以下、前サイクルとする）において、第１マルチストローブデータ記憶部６８ａが出力したマルチストローブデータを受け取り、受け取った前サイクルのマルチストローブデータを、加算器６６ａに供給するか否かを選択する。ディジタル回路７２ａは、図６に示すように、論理積回路であってよい。つまり、ディジタル回路７２ａは、前サイクルのマルチストローブデータに、第１セレクタ６４ａが出力したデータを加算したデータを、第１マルチストローブデータ記憶部６８ａに供給するか、第１セレクタ６４ａが出力したデータと同一のデータを第１マルチストローブデータ記憶部６８ａに供給するかを選択する。
【００７０】
ディジタル回路７４ａ、及びディジタル回路７６ｂは、第１セレクタ６４ａがどの経路のデータを選択するかを制御する信号を、第１セレクタ６４ａに供給する。ディジタル回路７４ａ、及びディジタル回路７６ｂは、図６に示すように論理積回路であってよい。つまり、ディジタル回路７４ａ、及びディジタル回路７６ｂは、第１セレクタ６４ａのＳ０、及びＳ１端子に、データ選択用の信号を供給する。
【００７１】
ディジタル回路７２ａ、ディジタル回路７４ａ、及びディジタル回路７６ａは、それぞれ制御信号を受け取る。本例においては、ディジタル回路７２ａは、MUTCMD2_1st▲１▼、及びMUTCMD2_2nd▲２▼を受け取り、ディジタル回路７４ａは、MUTCMD1_1st▲１▼、及びMUTCMD2_1st▲２▼を受け取り、ディジタル回路７６ａは、MUTCMD1_2nd▲２▼、MUTCMD2_1st▲１▼、及びMUTCMD2_2nd▲２▼を受け取る。本例において、MUTCMD1_1st▲１▼、及びMUTCMD2_1st▲１▼は、現サイクルにおいて、マルチストローブデータ算出部４６ａに与えられる制御信号であって、MUTCMD1_2nd▲２▼、及びMUTCMD2_2nd▲２▼は、前ストローブ発生サイクル（以下、前サイクルとする）において、マルチストローブデータ算出部４６ｂに与えられた制御信号である。MUTCMD1_1st▲１▼、MUTCMD1_2nd▲２▼、MUTCMD２_1st▲１▼、及びMUTCMD２_2nd▲２▼の値と、マルチストローブデータ算出部４６ａが出力するマルチストローブデータとの真理値表の一例を図６（ｂ）に示す。
【００７２】
マルチストローブデータ算出部４６ａにおいて、図６（ｂ）の現サイクルMUTCMD1は、MUTCMD1_1st▲１▼を指し、前サイクルMUTCMD１は、MUTCMD1_2nd▲２▼を指し、現サイクルMUTCMD2は、MUTCMD2_1st▲１▼を指し、前サイクルMUTCMD２は、MUTCMD2_2nd▲２▼を指す。また、図６（ｂ）におけるOFFSET DATAは、マルチストローブデータ算出部４６が出力するマルチストローブデータを指す。つまり、OFFSET DATAは、可変遅延回路部における遅延量を指す。また、OFFSET DATAにおける、前値は、前サイクルにおける、マルチストローブデータであり、分解能データは、分解能データ設定部６０に設定される分解能データを指す。
【００７３】
ディジタル回路７２ａ、ディジタル回路７４ａ、及びディジタル回路７６ａは、それぞれ図６（ｂ）に示す真理値表を満たす回路構成を有する。例えば、ディジタル回路７２ａは、MUTCMD2_1st▲１▼及びMUTCMD2_2nd▲２▼の少なくともいずれかが１の場合、０を出力する。つまり、真理値表に示すように、ディジタル回路７２ｂは、MUTCMD2_1st▲１▼及びMUTCMD2_2nd▲２▼の少なくともいずれかが１の場合、前サイクルのマルチストローブデータを加算器６６ａに供給しない。
【００７４】
第１セレクタ６４ａは、一例として、Ｓ１、Ｓ０に共に１が入力された場合に、３で示される経路から受け取ったデータを出力し、Ｓ１、Ｓ０に共に０が入力された場合に、０番地のアドレスに記憶したデータを出力し、Ｓ１、Ｓ０に異なる値が入力された場合に、１又は２番地のアドレスに記憶したデータを出力する。ディジタル回路７４ａ及びディジタル回路７６ａは、前述したように制御信号を受け取り、制御信号に基づいて、第１セレクタ６４ａにディジタル信号を供給する。以下、MUTCMD2_1st▲１▼、及びMUTCMD2_2nd▲２▼が共に０の場合、すなわち図６（ｂ）に示す真理値表における上４段について説明する。
【００７５】
MUTCMD1_1st▲１▼とMUTCMD1_2nd▲２▼とが共に０であるとき、図６（ａ）から明らかなように、ディジタル回路７４ａ及びディジタル回路７６ａは、共に０を出力する。このため、第１セレクタ６４ａは０で示される経路から受け取るデータ、すなわち０を加算器６６ａに供給する。MUTCMD1_1st▲１▼とMUTCMD1_2nd▲２▼とが異なる値を取るとき、図６（ａ）から明らかなように、ディジタル回路７４ａ及びディジタル回路７６ａは、それぞれ異なる値を出力する。このため、第１セレクタ６４ａは、１又は２で示される経路から受け取るデータ、すなわち分解能データを加算器６６ａに供給する。MUTCMD1_1st▲１▼とMUTCMD1_2nd▲２▼とが共に１であるとき、図６（ａ）から明らかなように、ディジタル回路７４ａ及びディジタル回路７６ａは、それぞれ１を出力する。このため、第１セレクタ６４ａは、３で示される経路から受け取るデータ、すなわち分解能の２倍のデータを出力する。
【００７６】
MUTCMD2_1st▲１▼、及びMUTCMD2_2nd▲２▼が共に０の場合、ディジタル回路７２ａは、前サイクルのマルチストローブデータを、加算器６６ａに供給する。このため、第１マルチストローブデータ記憶部６８ａが出力するマルチストローブデータ（ＯＦＦＳＥＴ ＤＡＴＡ）は、図６（ｂ）に示すデータとなる。
【００７７】
次に、MUTCMD2_1st▲１▼、及びMUTCMD2_2nd▲２▼のすくなくともいずれかが１で有る場合、すなわち図６（ｂ）に示す真理値表の下４段について説明する。MUTCMD2_1st▲１▼、及びMUTCMD2_2nd▲２▼のすくなくともいずれかが１で有る場合、ディジタル回路７２ａは、加算器６６ａに０を供給する。
【００７８】
MUTCMD2_1st▲１▼、及びMUTCMD2_2nd▲２▼が共に１で有る場合、ディジタル回路７４ａ及びディジタル回路７６ａは、共に０を出力する。このため、第１セレクタ６４ａは、０で示される経路から受け取ったデータ、すなわち０を加算器６６ａに供給する。この場合、第１マルチストローブデータ記憶部６８ａが出力するマルチストローブデータは、真理値表の８段目に示すように、０となる。
【００７９】
MUTCMD2_1st▲１▼が１、MUTCMD2_2nd▲２▼が０である場合、ディジタル回路７４ａ及びディジタル回路７６ａは、共に０を出力する。このため、第１セレクタ６４ａは、０で示される経路から受け取ったデータ、すなわち０を加算器６６ａに供給する。この場合、第１マルチストローブデータ記憶部６８ａが出力するマルチストローブデータは、真理値表の７段目に示すように、０となる。
【００８０】
MUTCMD2_1st▲１▼が０、MUTCMD2_2nd▲２▼が１である場合、ディジタル回路７６ａは、０を出力する。ディジタル回路７４ａは、MUTCMD1_1ST▲１▼の値によって、異なる値を出力する。つまり、ディジタル回路７４ａは、MUTCMD1_1ST▲１▼が１の場合、１を出力し、MUTCMD1_1STが０の場合、０を出力する。MUTCMD1_1ST▲１▼が１の場合、ディジタル回路７４ａが出力する値とディジタル回路７６ａが出力する値とは異なる。このため、第１セレクタは、１又は２で示される経路から受け取ったデータ、すなわち分解能データを加算器６６ｂに出力する。このため、第１マルチストローブデータ記憶部６８ａが出力するマルチストローブデータは、真理値表の６段目に示すように、分解能データとなる。MUTCMD1_1ST▲１▼が０の場合、ディジタル回路７４ａ及びディジタル回路７６ａは、共に０を出力する。このため、真理値表の５段目に示すように、マルチストローブデータは０となる。
【００８１】
本例において、マルチストローブデータ算出部４６ａは、図６（ｂ）に示した真理値表に基づいたディジタル回路７２ａ、ディジタル回路７４ａ、及びディジタル回路７６ａを有していたが、他の例においては、マルチストローブデータ算出部４６ａは、他の真理値表に基づいたディジタル回路７２ａ、ディジタル回路７４ａ、及びディジタル回路７６ａを有してよい。本例において説明したマルチストローブデータ算出部４６ａによれば、マルチストローブデータ算出部４６ａに適当な制御信号を与えることにより、図２から図４に関連して説明したマルチストローブデータ算出部４６と同様に、位相が微小時間ずつずれたマルチストローブデータを生成することができる。
【００８２】
マルチストローブデータ算出部４６ｂは、マルチストローブデータ算出部４６ａと同一又は同様の機能及び構成を有してよい。マルチストローブデータ算出部４６ｂは、第２マルチストローブデータ記憶部６８ｂ、加算器６６ｂ、第２セレクタ６４ｂ、第２シフト回路６２ｂ、ディジタル回路７２ｂ、ディジタル回路７４ｂ、及びディジタル回路７６ｂを有する。第２マルチストローブデータ記憶部６８ｂ、加算器６６ｂ、第２セレクタ６４ｂ、第２シフト回路６２ｂ、ディジタル回路７２ｂ、ディジタル回路７４ｂ、及びディジタル回路７６ｂは、それぞれ第１マルチストローブデータ記憶部６８ａ、加算器６６ａ、第１セレクタ６４ａ、第１シフト回路６２ａ、ディジタル回路７２ａ、ディジタル回路７４ａ、及びディジタル回路７６ａと同一又は同様の機能及び構成を有してよい。また、マルチストローブデータ算出部４６ｂは、マルチストローブデータ算出部４６ａと同様に、図６（ｂ）に示した真理値表に基づいた動作をしてよい。マルチストローブ算出部４６ｂにおいて、現サイクルMUTCMD1は、MUTCMD1_2nd▲１▼を指し、前サイクルMUTCMD1は、MUTCMD1_1st▲２▼を指し、現サイクルMUTCMD2は、MUTCMD2_2nd▲１▼を指し、前サイクルMUTCMD2は、MUTCMD2_1st▲２▼を指す。本例において説明したマルチストローブデータ算出部４６ｂによれば、マルチストローブデータ算出部４６ｂに適当な制御信号を与えることにより、マルチストローブデータ算出部４６ａと同様に、位相が微小時間ずつずれたマルチストローブデータを生成することができる。本例において説明したマルチストローブデータ算出部４６によれば、図３に関連して説明したマルチストローブデータ算出部４６に比べ、回路規模が小さくできる。以下、タイミングチャートを用いて、マルチストローブデータ算出部４６ａ及びマルチストローブデータ算出部４６ｂの動作を説明する。
【００８３】
図７は、マルチストローブデータ算出部４６の動作の一例を示すタイミングチャートである。図７において、横軸は時間を表し、１目盛りが２ｎｓ（ナノ秒）を示す。基準クロック段は、基準クロック発生部５４が発生する基準クロックを、分解能設定データ段は、分解能データ設定部６０に設定される分解能データを、各MUTCMD段は、それぞれ対応するMUTCMD信号を、各ディジタル回路７２の出力段は、対応するディジタル回路７２の出力を、各セレクタ６４の出力段は、対応するセレクタ６４の出力を、各マルチストローブデータ段は、対応するマルチストローブデータ記憶部６８が出力するマルチストローブデータを示す。
【００８４】
本例においては、初期状態として、分解能設定部６０に、分解能設定データとして、１２５ｐｓが設定されている。本例において、基準クロックの１周期を１サイクルとして説明する。各MUTCMD段には、図７に示すような値が与えられる。まず、ディジタル回路７２ａの出力段、第１セレクタ６４ａの出力段、及び第１マルチストローブデータ段について説明する。
【００８５】
本例において、MUTCMD２_1st▲１▼及びMUTCMD2_2nd▲２▼は、図７に示すように常に０であるとする。この場合、図６（ｂ）の真理値表に関連して説明したように、第１セレクタ６４ａは、MUTCMD1_1st▲１▼及びMUTCMD1_2nd▲２▼の値に基づいた値を出力する。第２サイクルで、MUTCMD1_1st▲１▼に１が与えられ、第１セレクタ６４ａは、分解能データである１２５ｐｓを出力する。第３サイクルで、MUTCMD1_1st▲１▼及びMUTCMD1_2nd▲２▼に共に１が与えられ、第１セレクタ６４ａは、分解能データの２倍の２５０ｐｓを出力する。以下同様に、第４から第６サイクルで、第１セレクタ６４ａは１２５ｐｓを出力し、第７サイクルで２５０ｐｓを出力し、第８及び第９サイクルで０ｐｓを出力する。
【００８６】
第２サイクルで、加算器６６ａは、ディジタル回路７２ａの出力である０ｐｓと、第１セレクタ６４ａの出力である１２５ｐｓを加算したデータである１２５ｐｓを、第１マルチストローブデータ記憶部６８ａに出力する。次サイクルである第３サイクルで、図７に示すように、第１マルチストローブデータ記憶部６８ａは、１２５ｐｓをマルチストローブデータとして出力する。
【００８７】
本例において、MUTCMD２_1st▲１▼及びMUTCMD2_2nd▲２▼は、図７に示すように常に０であるため、ディジタル回路７２ａは、第１マルチストローブデータ記憶部６８ａが出力したマルチストローブデータを、加算器６６ａに出力する。第３サイクルで、ディジタル回路７２ａは、第１マルチストローブデータ記憶部６８ａが出力したマルチストローブデータである１２５ｐｓを、加算器６６ａに出力する。加算器６６ａは、図７に示すように、ディジタル回路７２ａの出力である１２５ｐｓと、第１セレクタ６４ａの出力である２５０ｐｓとを加算したデータを、第１マルチストローブデータ記憶部６８ａに出力する。第１マルチストローブデータ記憶部６８ａは、図７に示すように、次サイクルである第４サイクルで、加算器６６ａから受け取ったデータを、マルチストローブデータとして出力する。同様に、第５サイクル以下において、第１マルチストローブデータ記憶部６８ａは、図７に示すようなデータを出力する。第８サイクルで、MUTCMD2_2nd▲２▼に１が与えられ、ディジタル回路７２ａの出力は０ｐｓとなる。また、第８サイクルで、MUTCMD2_2nd▲２▼に１が与えられ、MUTCMD1_1st▲１▼に１が与えられ、第１セレクタ６４ａの出力は０ｐｓとなる。この場合、次サイクルから、異なる試験パターン等による次の試験を行ってよい。
【００８８】
次に、ディジタル回路７２ｂの出力段、第２セレクタ６４ｂの出力段、及び第２マルチストローブデータ段について説明する。本例において、MUTCMD２_1st▲２▼は、図７に示すように常に０であるとする。ディジタル回路７２ｂは、図６に示すように、MUTCMD2_2nd▲１▼及びMUTCMD2_1st▲２▼の値に基づいて、第２マルチストローブデータ記憶部６８ｂが出力したマルチストローブデータを、加算器６６ｂに供給するか否かを決定する。本例において図７にしめすように、MUTCMD2_1st▲２▼は、常に０であるので、ディジタル回路７２ｂは、MUTCMD2_2nd▲１▼の値に基づいて、マルチストローブデータを加算器６６ｂに供給するか否かを選択する。図６（ｂ）の真理値表に示すように、ディジタル回路７２ｂは、MUTCMD2_2nd▲１▼の値が０の場合、前サイクルにおいて第２マルチストローブデータ記憶部６８ｂが出力したマルチストローブデータを、加算器６６ｂに供給する。図７に示すように、MUTCMD2_2nd▲１▼は第７サイクルで１の値が与えられ、ディジタル回路７２ｂは、第７サイクルで０ｐｓを加算器６６ｂに供給し、他のサイクルでは、第２マルチストローブデータ記憶部６８ｂが前サイクルにおいて出力したマルチストローブデータを、加算器６６ｂに供給する。
【００８９】
第２セレクタ６４ｂは、MUTCMD2_2nd▲１▼、MUTCMD2_1st▲２▼、MUTCMD1_2nd▲１▼、及びMUTCMD1_1st▲２▼に基づいて、図６（ｂ）に示した真理値表に従い、加算器６６ｂにデータを供給する。第２セレクタ６４ｂの動作は、第１セレクタ６４ａと同様である。
【００９０】
第２マルチストローブデータ記憶部６８ｂは、第２マルチストローブデータ段に示すようなマルチストローブデータを出力する。第２マルチストローブデータ記憶部６８ｂの動作は、第１マルチストローブデータ記憶部６８ａの動作と同様である。以上説明したマルチストローブデータ算出部４６によれば、第１マルチストローブデータ及び第２マルチストローブデータに基づいて、微小時間ずつタイミングが変化した複数のストローブを有するマルチストローブを容易に生成することができる。
【００９１】
図８は、本発明に係る試験装置１００の構成の他の例を示す。図８において、図１から図６と同一の符号を付したものは、図１から図６に関連して説明したものと同一又は同様の機能及び構成を有してよい。試験装置１００は、電子デバイス２０の内部クロックに基づいたクロックであるデータストローブに応じて、電子デバイス２０から出力信号を受け取る。試験装置１００は、基準クロックを発生する基準クロック発生部５４と、基準クロックに同期して試験パターンを発生するパターン発生部１０と、試験パターンを整形する波形整形部１２と、電子デバイス２０と信号を受け渡しする信号入出力部１４と、タイミングを発生する第１タイミング発生器３０ａと、タイミングを発生する第２タイミング発生器３０ｂと、電子デバイス２０が出力する出力信号をサンプリングする出力信号サンプリング回路２４と、データストローブをサンプリングするデータストローブサンプリング回路２６と、電子デバイス２０の良否を判定する判定部２２とを備える。
【００９２】
パターン発生部１０は、基準クロックに同期して、電子デバイス２０の試験用の試験パターンを発生し、電子デバイス２０に、波形整形部１２及び信号入出力部１４を介して入力する。基準クロック発生部５４は、基準クロックを発生し、第１タイミング発生器３０ａ及び第２タイミング発生器３０ｂに供給する。基準クロック発生部５４は、当該試験パターンに基づいた基準クロックを発生することが好ましい。波形整形部１２は、パターン発生部１０が生成した試験パターンを整形する。例えば、波形整形部１２は、パターン発生部１０が生成した試験パターンを所望の時間遅延させた整形パターンを信号入出力部１４に入力する。信号入出力部１４は、電子デバイス２０と電気的に接続され、波形整形部１２から受け取った整形パターンを、電子デバイス２０に入力する。また、信号入出力部１４は、整形パターンに基づいて電子デバイス２０が出力する出力信号を受け取り、出力信号サンプリング回路２４に出力する。また、信号入出力部１４は、データストローブを受け取り、データストローブサンプリング回路２６に出力する。
【００９３】
第１タイミング発生器３０ａは、電子デバイス２０の出力信号に対して、微小時間ずつ位相がずれた複数のタイミングを、出力信号サンプリング回路２４に供給する。出力信号サンプリング回路２４は、電子デバイス２０が試験パターンに基づいて出力する出力信号を、第１タイミング発生器３０ａが発生したタイミングでサンプリングする。
【００９４】
第２タイミング発生器３０ｂは、データストローブに対して、微小時間ずつ位相がずれた複数のタイミングを、データストローブサンプリング回路２６に供給する。データストローブサンプリング回路２６は、データストローブを、第２タイミング発生器３０ｂが発生したタイミングでサンプリングする。第１タイミング発生器３０ａ及び第２タイミング発生器３０ｂは、図１から図６に関連して説明したタイミング発生器３０と同一又は同様の機能及び構成を有してよい。
【００９５】
判定部２２は、出力信号サンプリング回路２６におけるサンプリング結果、データストローブサンプリング回路２８におけるサンプリング結果の少なくともいずれかに基づいて、電子デバイス２０の良否を判定する。判定部２２は、出力信号サンプリング回路２４におけるサンプリング結果に基づいて、電子デバイス２０が出力する出力信号のジッタを算出する出力信号ジッタ算出手段を有してよい。また、判定部２２は、データストローブサンプリング回路２６におけるサンプリング結果に基づいて、データストローブのジッタを算出するデータストローブジッタ算出手段を有してよい。また、判定部２０は、出力信号サンプリング回路２６におけるサンプリング結果に基づいて、出力信号のジッタを算出する出力信号ジッタ算出手段及び、データストローブサンプリング回路２８におけるサンプリング結果に基づいて、データストローブのジッタを算出するデータストローブジッタ算出手段を有してよい。この場合、判定部は、出力信号サンプリング回路２６におけるサンプリング結果、データストローブサンプリング回路２８におけるサンプリング結果、出力信号のジッタ、データストローブのジッタの少なくともいずれかに基づいて、前記電子デバイスの良否を判定してよい。
【００９６】
例えば、判定部２２は、出力信号ジッタ算出手段が算出した出力信号のジッタ、及びデータストローブジッタ算出手段が算出したデータストローブのジッタに基づいて、電子デバイス２０の良否を判定してよい。つまり、判定部２２は、予めジッタ基準値が与えられ、与えられたジッタ基準値と、出力信号のジッタ及びデータストローブのジッタとを比較して、電子デバイス２０の良否を判定してよい。この場合、出力信号サンプリング回路２６は、受け取った位相の異なる複数のタイミング毎に、電子デバイス２０の出力信号を複数回サンプリングすることが好ましい。また、出力信号ジッタ算出手段は、予め基準値が与えられ、出力信号サンプリング回路２６において、位相の異なる複数のタイミング毎に複数回サンプリングした結果と当該基準値とを比較し、位相の異なるそれぞれのタイミングにおける当該サンプリング結果が、当該基準値以上となる回数分布に基づいて、電子デバイス２０の出力信号のジッタを算出してよい。
【００９７】
また、データストローブサンプリング回路２８は、受け取った位相の異なる複数のタイミング毎に、電子デバイス２０のデータストローブを複数回サンプリングすることが好ましい。また、データストローブジッタ算出手段は、予め基準値が与えられ、データストローブサンプリング回路２８において、位相の異なる複数のタイミング毎に複数回サンプリングした結果と当該基準値とを比較し、位相の異なるそれぞれのタイミングにおける当該サンプリング結果が、当該基準値以上となる回数分布に基づいて、電子デバイス２０のデータストローブのジッタを算出してよい。また、判定部２２には、異なる複数のジッタ基準値が与えられ、異なる複数のジッタ基準値と、算出したジッタとを比較し、それぞれのジッタ基準値に対して電子デバイス２０の良否を判定し、電子デバイス２０の品質を判定してよい。つまり、判定部２２は、算出したジッタに基づいて、電子デバイス２０の品質を判定してよい。
【００９８】
また、他の例においては、判定部２２は、出力信号サンプリング回路２６におけるサンプリング結果、及びデータストローブサンプリング回路２８におけるサンプリング結果に基づいて、電子デバイス２０の良否を判定してよい。例えば、いわゆるデータのSetup／Holdのタイミングに関する基準を満たすか否かに基づいて、電子デバイス２０の良否を判定してよい。例えば、判定部２２は、電子デバイス２０の出力信号が、予め与えられた出力信号の基準値となるタイミングと、データストローブが予め与えられたデータストローブの基準値となるタイミングとに基づいて、電子デバイス２０の良否を判定してよい。電子デバイス２０の出力信号が、予め与えられた出力信号の基準値となるタイミングと、データストローブが予め与えられたデータストローブの基準値となるタイミングとの前後関係に基づいて、電子デバイス２０の良否を判定してよい。
【００９９】
第１タイミング発生器３０ａは、第１可変遅延回路部４４ａと、第２可変遅延回路部４４ｂと、第１遅延制御部４２ａと、第２遅延制御部４２ｂとを有し、第２タイミング発生器３０ｂは、第３可変遅延回路部４４ｃと、第４可変遅延回路部４４ｄと、第３遅延制御部４２ｃと、第４遅延制御部４２ｄとを有する。第１可変遅延回路部４４ａ及び第３可変遅延回路部４４ｃは、図２から図４に関連して説明した第１可変遅延回路部４４ａと同一又は同様の機能及び構成を有してよい。第２可変遅延回路部４４ｂ及び第４可変遅延回路部４４ｄは、図２から図４に関連して説明した第２可変遅延回路部４４ｂと同一又は同様の機能及び構成を有してよい。また、第１遅延制御部４２ａと第３遅延制御部４２ｃは、図２から図６に関連して説明した第１遅延制御部４２ａと同一又は同様の機能及び構成を有してよい。第２遅延制御部４２ｂと第４遅延制御部４２ｄは、図２から図６に関連して説明した第２遅延制御部４２ｂと同一又は同様の機能及び構成を有してよい。
【０１００】
以上説明した試験装置１００によれば、電子デバイス２０の出力信号又はデータストローブに対して、微小時間ずつ位相のずれた複数のタイミングを容易に生成することができる。このため、電子デバイス２０の出力信号又はデータストローブを異なる位相を有する複数のタイミングで容易にサンプリングすることができる。また、異なる位相を有するサンプリングタイミングの位相データをサンプリングタイミング毎に有する必要が無いため、試験装置１００の記憶容量に対する負荷を低減することができる。
【０１０１】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【０１０２】
【発明の効果】
本発明に係る試験装置１００によれば、微小時間ずつ位相のずれた複数のタイミングを容易に生成することができ、電子デバイス２０の出力信号又はデータストローブを異なる位相を有する複数のタイミングで容易にサンプリングすることができる。
【図面の簡単な説明】
【図１】 本発明に係る試験装置１００の構成の一例を示す。
【図２】 本発明に係るタイミング発生器３０の構成の一例を示すブロック図である。
【図３】 タイミング発生器３０の構成の一例を示す。
【図４】 タイミング発生器３０の動作の一例を示すタイミングチャートである。
【図５】 複数の遅延制御部４４におけるそれぞれのマルチストローブデータを説明する。
【図６】 マルチストローブデータ算出部４６の構成の他の例を示す。
【図７】 タイミング発生器３０の動作の一例を示すタイミングチャートである。
【図８】 本発明に係る試験装置１００の構成の他の例を示す。
【符号の説明】
１０・・・パターン発生部、１２・・・波形整形部、１４・・・信号入出力部、２０・・・電子デバイス、２２・・・判定部、２４・・・出力信号サンプリング回路、２６・・・データストローブサンプリング回路、３０・・・タイミング発生器、３２・・・基本タイミングデータ設定部、３４・・・マルチストローブ分解能データ設定部、３６・・・マルチストローブ分解能データ加算部、３８・・・マルチストローブ分解能データ記憶部、４０・・・可変遅延量算出部、４２・・・遅延制御部、４４・・・可変遅延回路部、４６・・・マルチストローブデータ算出部、４８・・・リニアライズメモリ、５０・・・可変遅延回路、５４・・・基準クロック発生部、５６・・・タイミング生成部、６０・・・分解能データ設定部、７２、７４、７６・・・ディジタル回路、１００・・・試験装置
【発明の属する技術分野】
本発明は、電子デバイスの良否を試験する試験装置に関する。特に、電子デバイスの内部クロックがジッタを有する場合における、電子デバイスの良否を試験する試験装置に関する。
【０００２】
【従来の技術】
近年、半導体デバイス等の電子デバイスの高速化が著しい。例えばＤＤＲ−ＳＤＲＡＭ等の高速メモリデバイス等において、デバイスの内部クロックにジッタが生じている場合、デバイスの出力データと、内部クロックに基づいたクロックであって、出力データの受け渡しに用いられるデータストローブとの双方にジッタ成分が含まれてしまう。
【０００３】
【発明が解決しようとする課題】
しかし、従来の試験装置では、一回の測定で電子デバイスの良否を判定していたため、出力データとデータストローブの双方におけるジッタ成分のため、正確な判定を行うことが困難であった。また、従来の試験装置において、電子デバイスが出力する出力信号を異なるタイミングでサンプリングする場合、サンプリングタイミングの位相を微小時間ずらすために、生成するべき複数のサンプリングタイミングの位相データを試験装置内に記憶する必要があった。試験対象である半導体素子の高速化に伴い、当該サンプリングタイミングのサーチ分解能は、高分解能が要求されている。従来の試験装置では、生成するべき複数のサンプリングタイミングの位相データを試験装置内に記憶しているため、高分解能を達成するためには試験装置内に膨大な位相データを記憶する必要があった。しかし、そのような膨大な位相データを記憶するためのメモリを試験装置内に備えることは、現実的ではなく、生成するべきサンプリングタイミングの位相データの全てを記憶することは、ほぼ不可能であり、電子デバイスを精度よく試験することが困難であった。このため、位相が微小時間ずれた複数のサンプリングタイミングを容易に生成することが望まれていた。
【０００４】
そこで本発明は、上記の課題を解決することのできるタイミング発生器及び試験装置を提供することを目的とする。この目的は、特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【０００５】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の形態においては、タイミング信号を発生するタイミング発生器であって、所定の時間間隔で基準クロックを出力する基準クロック発生部と、基準クロックを受け取り、基準クロックを遅延させた第１遅延信号を出力する第１可変遅延回路部と、基準クロックを受け取り、基準クロックを遅延させた第２遅延信号を出力する第２可変遅延回路部と、第１可変遅延回路部における遅延量を制御する第１遅延制御部と、第２可変遅延回路部における遅延量を制御する第２遅延制御部と、第１遅延信号と、第２遅延信号とに基づいて、タイミング信号を生成するタイミング生成部とを備え、第２遅延制御部は、予め第２基本タイミングデータが設定される第２基本タイミングデータ設定部と、予め第２マルチストローブ分解能データが設定される第２マルチストローブ分解能データ設定部と、第２マルチストローブデータを記憶するマルチストローブデータ記憶部と、基準クロック発生部が基準クロックを発生する毎に、マルチストローブデータ記憶部が記憶した第２マルチストローブデータに、第２マルチストローブ分解能データを加算する第２マルチストローブ分解能データ加算部と、第２基本タイミングデータと、第２マルチストローブデータとに基づいて、第２可変遅延回路部において基準クロックが遅延されるべき遅延量を算出する第２可変遅延量算出部とを有し、第１遅延制御部は、予め第１基本タイミングデータが設定される第１基本タイミングデータ設定部と、予め第１マルチストローブ分解能データが設定される第１マルチストローブ分解能データ設定部と、基準クロック発生部が基準クロックを発生する毎に、マルチストローブデータ記憶部が記憶した第２マルチストローブデータに、第１マルチストローブ分解能データを加算して第１マルチストローブデータを算出する第１マルチストローブ分解能データ加算部と、第１基本タイミングデータと、第１マルチストローブ分解能データ加算部が算出した遅延量とに基づいて、第１可変遅延回路部において基準クロックが遅延されるべき遅延量を算出する第１可変遅延量算出部とを有し、マルチストローブデータ記憶部は、第２マルチストローブ分解能データ加算部において、第２マルチストローブ分解能データが加算された第２マルチストローブデータを新たに記憶することを特徴とするタイミング発生器を提供する。
【０００６】
タイミング生成部は、第１遅延信号と、第２遅延信号とをインターリーブさせた信号に基づいて、タイミングを生成してよい。
【０００７】
また、第１可変遅延量算出部は、第１基本タイミングデータに、第１マルチストローブデータを加算した遅延量を算出し、第２可変遅延量算出部は、第２基本タイミングデータに、第２マルチストローブデータを加算した遅延量を算出してよい。また、第１可変遅延量算出部は、第１基本タイミングデータから、第１マルチストローブデータを減算した遅延量を算出し、第２可変遅延量算出部は、第２基本タイミングデータから、第２マルチストローブデータを減算した遅延量を算出してよい。
【０００９】
第１マルチストローブ分解能データは、第２マルチストローブ分解能データの略半分であってよい。また、タイミング発生器が発生するべきタイミング信号に基づいて、マルチストローブデータ記憶部が記憶する第２マルチストローブデータを零に設定する手段を更に備えてよい。また、タイミング発生器が発生するべきタイミング信号に基づいて、第１基本タイミングデータ設定部に新たな第１基本タイミングデータを設定する手段と、タイミング発生器が発生するべきタイミング信号に基づいて、第２基本タイミングデータ設定部に新たな第２基本タイミングデータを設定する手段とを更に備えてよい。また、タイミング発生器が発生するべきタイミング信号に基づいて、第１マルチストローブ分解能データ設定部に新たな第１マルチストローブ分解能データを設定する手段と、タイミング発生器が発生するべきタイミング信号に基づいて、第２マルチストローブ分解能データ設定部に新たな第２マルチストローブ分解能データを設定する手段とを更に備えてよい。マルチストローブデータ記憶部が記憶する第２マルチストローブデータを零に設定する手段は、マルチストローブデータ記憶部が記憶する第２マルチストローブデータを任意の試験サイクルで零にリセットする機能を有する。
【００１０】
本発明の第２の形態においては、電子デバイスを試験する試験装置であって、電子デバイスを試験するための試験パターンを発生するパターン発生部と、試験パターンを受け取り、試験パターンを整形した整形パターンを電子デバイスに入力する波形整形部と、タイミングを発生する第１タイミング発生器と、電子デバイスが試験パターンに基づいて出力する出力信号を、第１タイミング発生器が発生したタイミングでサンプリングする出力信号サンプリング回路と、出力信号サンプリング回路におけるサンプリング結果に基づいて、電子デバイスの良否を判定する判定部とを備え、第１タイミング発生器は、所定の時間間隔で基準クロックを出力する基準クロック発生部と、基準クロックを受け取り、基準クロックを遅延させた第１遅延信号を出力する第１可変遅延回路部と、基準クロックを受け取り、基準クロックを遅延させた第２遅延信号を出力する第２可変遅延回路部と、第１可変遅延回路部における遅延量を制御する第１遅延制御部と、第２可変遅延回路部における遅延量を制御する第２遅延制御部と、第１遅延信号と、第２遅延信号とに基づいて、タイミングを生成する第１タイミング生成部とを有し、第２遅延制御部は、予め第２基本タイミングデータが設定される第２基本タイミングデータ設定部と、予め第２マルチストローブ分解能データが設定される第２マルチストローブ分解能データ設定部と、第２マルチストローブデータを記憶するマルチストローブデータ記憶部と、基準クロック発生部が基準クロックを発生する毎に、マルチストローブデータ記憶部が記憶した第２マルチストローブデータに、第２マルチストローブ分解能データを加算する第２マルチストローブ分解能データ加算部と、第２基本タイミングデータと、第２マルチストローブデータとに基づいて、第２可変遅延回路部において基準クロックが遅延されるべき遅延量を算出する第２可変遅延量算出部とを含み、第１遅延制御部は、予め第１基本タイミングデータが設定される第１基本タイミングデータ設定部と、予め第１マルチストローブ分解能データが設定される第１マルチストローブ分解能データ設定部と、基準クロック発生部が基準クロックを発生する毎に、マルチストローブデータ記憶部が記憶した第２マルチストローブデータに、第１マルチストローブ分解能データを加算して第１マルチストローブデータを算出する第１マルチストローブ分解能データ加算部と、第１基本タイミングデータと、第１マルチストローブ分解能データ加算部が算出した遅延量とに基づいて、第１可変遅延回路部において基準クロックが遅延されるべき遅延量を算出する第１可変遅延量算出部とを含み、マルチストローブデータ記憶部は、第２マルチストローブ分解能データ加算部において、第２マルチストローブ分解能データが加算された第２マルチストローブデータを新たに記憶することを特徴とする試験装置を提供する。
【００１１】
本発明の第３の形態においては、電子デバイスを試験する試験装置であって、電子デバイスは、内部クロックに応じて出力信号を出力し、電子デバイスを試験するための試験パターンを発生するパターン発生部と、試験パターンを受け取り、試験パターンを整形した整形パターンを電子デバイスに入力する波形整形部と、タイミングを発生する第１タイミング発生器と、電子デバイスが試験パターンに基づいて出力する出力信号を、内部クロックに基づいたクロックであるデータストローブに応じて受け取り、第１タイミング発生器が発生したタイミングでサンプリングする出力信号サンプリング回路と、タイミングを発生する第２タイミング発生器と、データストローブを、第２タイミング発生器が発生したタイミングでサンプリングするデータストローブサンプリング回路と、出力信号サンプリング回路におけるサンプリング結果に基づいて、電子デバイスの良否を判定する判定部とを備え、第１タイミング発生器は、所定の時間間隔で基準クロックを出力する基準クロック発生部と、基準クロックを受け取り、基準クロックを遅延させた第１遅延信号を出力する第１可変遅延回路部と、基準クロックを受け取り、基準クロックを遅延させた第２遅延信号を出力する第２可変遅延回路部と、第１可変遅延回路部における遅延量を制御する第１遅延制御部と、第２可変遅延回路部における遅延量を制御する第２遅延制御部と、第１遅延信号と、第２遅延信号とに基づいて、タイミングを生成する第１タイミング生成部とを含み、第１遅延制御部及び第２遅延制御部は、第１可変遅延回路部及び第２可変遅延回路部における遅延量を、基準クロック発生部が基準クロックを発生する毎に、増加又は減少させ、第２タイミング発生器は、基準クロックを受け取り、基準クロックを遅延させた第３遅延信号を出力する第３可変遅延回路部と、基準クロックを受け取り、基準クロックを遅延させた第４遅延信号を出力する第４可変遅延回路部と、第３可変遅延回路部における遅延量を制御する第３遅延制御部と、第４可変遅延回路部における遅延量を制御する第４遅延制御部と、第３遅延信号と、第４遅延信号とに基づいて、タイミングを生成する第２タイミング生成部とを含み、第３遅延制御部及び第４遅延制御部は、第３可変遅延回路部及び第４可変遅延回路部における遅延量を、基準クロック発生部が基準クロックを発生する毎に、増加又は減少させ、判定部は、データストローブサンプリング回路のサンプリング結果に更に基づいて、電子デバイスの良否を判定することを特徴とする試験装置を提供する。判定部は、出力信号サンプリング回路におけるサンプリング結果に基づいて、出力信号のジッタを算出する手段を有し、判定部は、出力信号のジッタに更に基づいて、電子デバイスの良否を判定してよい。また、判定部は、データストローブサンプリング回路のサンプリング結果に更に基づいて、電子デバイスの良否を判定してよい。
【００１２】
尚、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又、発明となりうる。
【００１３】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１４】
図１は、本発明に係る試験装置１００の構成の一例を示す。試験装置１００は、基準クロックを発生する基準クロック発生部５４と、基準クロックに同期して試験パターンを発生するパターン発生部１０と、基準クロックに基づいてタイミングを発生するタイミング発生器３０と、試験パターンを整形した整形パターンを生成し、タイミング発生器３０が発生したタイミングに基づいて、整形パターンを電子デバイス２０に入力する波形整形部１２と、タイミング発生器３０が発生したタイミングに基づいて、電子デバイス２０が出力する出力信号のパターンである比較パターンを取得する比較器５２と、比較パターンと期待値パターンとに基づいて、電子デバイス２０の良否を判定する判定部２２とを備える。
【００１５】
パターン発生部１０は、電子デバイス２０の試験用の試験パターンと、電子デバイス２０に試験パターンが入力された場合に電子デバイス２０が出力するべき期待値パターンとを発生する。波形整形部１２は、試験パターンを整形した整形パターンを生成し、タイミング発生器３０が発生するタイミングに基づいて、整形パターンを電子デバイス２０に入力する。例えば、波形整形部１２は、タイミング発生器３０が発生するタイミングに基づいて、整形パターンを遅延させ、電子デバイス２０に入力する。比較器５２は、電子デバイス２０が、入力された整形パターンに基づいて出力する出力信号の値を、タイミング発生器３０が発生するタイミングに基づいて取得する。タイミング発生器３０は、複数のタイミングを発生し、比較器は、タイミング発生器３０が発生した複数のタイミングに基づいて、出力信号のパターンを取得し、比較パターンを生成する。判定部２２は、比較パターンと、期待値パターンとに基づいて、電子デバイス２０の良否を判定する。
【００１６】
本例において、タイミング発生器３０は、複数のタイミングを発生する。例えば、タイミング発生器３０には、基準クロック発生部５４から複数のクロックが入力され、タイミング発生器３０は、クロックが入力される毎に、異なる遅延量クロックを遅延させ、波形整形部１２又は比較器５２に入力する。例えば、タイミング発生器３０は、クロックが入力される毎に、クロックを遅延させる遅延量を徐々に増加又は減少させた、マルチストローブを発生する。波形整形部１２にタイミングを供給するタイミング発生器３０と、比較器５２にタイミングを供給するタイミング発生器３０とは、同一又は同様の機能及び構成を有してよい。タイミング発生器３０は、マルチストローブの分解能を設定する手段を有し、クロックが入力される毎に、設定されたマルチストローブの分解能に基づいた遅延量を演算してよい。例えば、タイミング発生器３０は、クロックが入力される毎に、マルチストローブの分解能を加算した遅延量を算出し、算出した遅延量に基づいて、入力されたクロックを遅延させ、出力してよい。本例に説明した試験装置１００によれば、設定されたマルチストローブの分解能に基づいて、遅延量を演算するため、タイミング発生器３０が発生するべきマルチストローブのそれぞれのタイミングの設定値を記憶する必要が無く、試験装置１００における記憶容量不足を解消することができる。以下タイミング発生器３０の構成及び動作について説明する。
【００１７】
図２は、本発明に係るタイミング発生器３０の構成の一例を示すブロック図である。タイミング発生器３０は、第１可変遅延回路部４４ａと、第２可変遅延回路部４４ｂと、第１遅延制御部４２ａと、第２遅延制御部４２ｂと、分解能データ設定部６０と、加算器８２と、基準クロック発生部５４と、タイミング生成部５６とを有する。
【００１８】
基準クロック発生部５４は、所定の時間間隔で基準クロックを発生する。第１可変遅延回路部４４ａ及び第２可変遅延回路部４４ｂは、それぞれ基準クロックを受け取り、基準クロックを遅延させた、第１遅延信号及び第２遅延信号をタイミング生成部５６に出力する。
【００１９】
第１遅延制御部４２ａは、第１可変遅延回路部４４ａにおける遅延量を制御し、第２遅延制御部４２ｂは、第２可変遅延回路部４４ｂにおける遅延量を制御する。タイミング生成部５６は、第１遅延信号と、第２遅延信号とに基づいて、タイミング信号を生成する。第１遅延制御部４２ａ及び第２遅延制御部４２ｂは、第１可変遅延回路部４４ａ及び第２可変遅延回路部４４ｂにおける遅延量を、基準クロック発生部５４が基準クロックを発生する毎に、増加又は減少させる。
【００２０】
分解能データ設定部６０は、タイミング発生器３０が発生するマルチストローブの分解能として、所定の基準値が与えられ、当該基準値に基づく値を、第１遅延制御部４２ａ及び第２遅延制御部４２ｂに供給する。以下、第１遅延制御部４２ａ及び第２遅延制御部４２ｂの構成及び動作について説明する。
【００２１】
第１遅延制御部４２ａと、第２遅延制御部４２ｂとは、同一又は同様の機能及び構成を有してよい。第１遅延制御部４２ａ及び第２遅延制御部４２ｂは、それぞれ、予め基本タイミングデータが設定される基本タイミングデータ設定部３２と、予めマルチストローブ分解能データが設定されるマルチストローブ分解能設定部３４と、基準クロックに応じて、マルチストローブ分解能データに基づいて、マルチストローブデータを算出するマルチストローブデータ算出部４６と、基本タイミングデータとマルチストローブデータとに基づいて、可変遅延回路部４４において基準クロックが遅延されるべき遅延量を算出する可変遅延量算出部とを含む。第２マルチストローブ分解能データ設定部３４ｂは、加算器８２を介し、分解能データ設定部６０から基準値の２倍の値を示すデータを受け取る。また、第１マルチストローブ分解能データ設定部３４ａは、分解能データ設定部６０から基準値と略同一の値を示すデータを受け取る。すなわち、第１マルチストローブ分解能データ設定部３４ｂには、第２マルチストローブ分解能データ設定部３４ｂの略半分の値のデータが設定される。以下、第１遅延制御部４２ａの機能について説明する。
【００２２】
第１マルチストローブデータ算出部４６ａは、基準クロックに同期して第１マルチストローブデータを算出することが好ましい。また、第１マルチストローブデータ算出部４６ａは、基準クロック発生部５４が基準クロックを発生する毎に、第１マルチストローブデータを算出してよい。第１可変遅延量算出部４０ａは、当該基準クロックに応じて算出された第１マルチストローブデータと、第１基本タイミングデータとに基づいて、第１可変遅延回路部４４ａにおいて当該基準クロックが遅延される遅延量を制御してよい。また、第１マルチストローブデータ算出部４６ａは、基準クロック発生部が基準クロックを発生する毎に、略等しい遅延量が加算された第１マルチストローブデータを算出することが好ましい。例えば、第１マルチストローブデータ算出部４６は、基準クロック発生部５４が基準クロックを発生する毎に、第１マルチストローブ分解能データが加算された第１マルチストローブデータを算出してよい。また、第１マルチストローブ分解能データ設定部３４ａは、第２マルチストローブ分解能データ設定部３４ｂと異なるマルチストローブ分解能データが設定できることが好ましい。一例として、第１マルチストローブ分解能データ設定部３４ａには、第２マルチストローブ分解能データ設定部３４ｂの略半分の値のデータが設定される。
【００２３】
第１可変遅延量算出部４０ａは、第１基本タイミングデータに、第１マルチストローブデータを加算した遅延量を算出してよい。第１可変遅延量算出部４０ａは、第２可変遅延量算出部４０ｂが、第２基本タイミングデータに、第２マルチストローブデータを加算した遅延量を算出した場合、第１基本タイミングデータに、第１マルチストローブデータを加算した遅延量を算出することが好ましい。また、第１可変遅延量算出部４０ａは、第１基本タイミングデータから、第１マルチストローブデータを減算した遅延量を算出してよい。第１可変遅延量算出部４０ａは、第２可変遅延量算出部４０ｂが、第２基本タイミングデータに、第２マルチストローブデータを減算した遅延量を算出した場合、第１基本タイミングデータから、第１マルチストローブデータを減算した遅延量を算出することが好ましい。
【００２４】
また、第１遅延制御部４２ａは、第１可変遅延量算出部４０ａが、第１基本タイミングデータに、第１マルチストローブデータを加算した遅延量を算出するか、又は第１基本タイミングデータから、第１マルチストローブデータを減算した遅延量を算出するかを選択する手段を更に含んでよい。第１可変遅延量算出部４０ａ及び第２可変遅延量算出部４０ｂにおける算出方法を選択することにより、タイミング発生器３０が発生するタイミングの位相の変化方向を制御することができる。つまり、電子デバイス２０が出力する出力信号に対して、時間軸において正の方向に位相がずれていくタイミングと、時間軸において負の方向に位相がずれていくタイミングとを選択して発生させることができる。また、本例において、第１遅延制御部４２ａと第２遅延制御部４２ｂとは、それぞれ基本タイミングデータ設定部を有していたが、他の例においては、試験装置１００は、第１遅延制御部４２ａ及び第２遅延制御部４２ｂにおける基本タイミングデータが設定される一つの基本タイミングデータ設定部を備えてよい。第１遅延制御部４２ａと第２遅延制御部４２ｂとにおける、基本タイミングデータは同一であってよい。以下、タイミング発生器３０の構成及び動作を詳細に説明する。
【００２５】
図３は、タイミング発生器３０の構成の一例を示す。図３において、図２と同一の符号を付したものは、図２に関連して説明したものと同一又は同様の機能及び構成を有してよい。タイミング発生器３０は、第１可変遅延回路部４４ａと、第２可変遅延回路部４４ｂと、第１遅延制御部４２ａ（図２参照）と、第２遅延制御部４２ｂ（図２参照）と、分解能データ設定部６０と、加算器８２と、基準クロック発生部５４と、タイミング生成部５６とを有する。第１可変遅延回路部４４ａ及び第２可変遅延回路部４４ｂは、可変遅延回路５０と、リニアライズメモリ４８とを含む。可変遅延回路５０は、複数の遅延素子を有し、当該遅延素子の組み合わせにより遅延すべき遅延量を生成する回路であってよい。リニアライズメモリ４８は、可変遅延回路５０において遅延すべき遅延量に基づいて、可変遅延回路５０における遅延素子の組み合わせを選択する。リニアライズメモリ４８は、可変遅延回路５０において遅延すべき遅延量に基づいた、可変遅延回路５０における信号伝達経路を記憶する記憶部を有してよい。リニアライズメモリ４８には、リニアライズメモリ４８の動作を制御するトリガが入力される。当該トリガは、基準クロックであってよい。
【００２６】
第１遅延制御部４２ａは、第１基本タイミングデータ設定部３２ａと、第１マルチストローブ分解能データ設定部３４ａと、第１可変遅延量算出部４０ａと、第１マルチストローブデータ算出部４６ａとを含む。本例において、第１マルチストローブデータ算出部４６ａは、第１マルチストローブ分解能データ加算部３６ａと、第１マルチストローブデータ記憶部３８とを有する。
【００２７】
第２遅延制御部４２ｂは、第２基本タイミングデータ設定部３２ｂと、第２マルチストローブ分解能データ設定部３４ｂと、第２可変遅延量算出部４０ｂと、第２マルチストローブデータ算出部４６ｂとを含む。本例において、第２マルチストローブデータ算出部４６ｂは、第２マルチストローブ分解能データ加算部３６ｂとを有する。
【００２８】
本例において、第１遅延制御部４２ａ及び第２遅延制御部４２ｂは、ディジタル信号によって、第１可変遅延回路部４０ａ及び第２可変遅延回路部４０ｂにおける遅延量を制御するディジタル回路を有してよい。例えば、第１遅延制御部４２ａ及び第２遅延制御部４２ｂは、１８ビットのディジタル信号によって、第１可変遅延回路部４０ａ及び第２可変遅延回路部４０ｂにおける遅延量を制御する。
【００２９】
分解能データ設定部６０には、所定の基準値である分解能データが与えられ、第２マルチストローブ分解能データ設定部３４ｂは、加算器８２を介し、分解能データ設定部６０から分解能データに基づくデータを受け取る。図３に示すように、加算器８２は、ディジタル回路８６、ディジタル回路８８の出力を加算してディジタル回路８４に供給する。つまり本例において、第２マルチストローブ分解能データ設定部３４ｂには、当該基準値の略２倍の値を示すデータが格納される。また、第１マルチストローブ分解能データ設定部３４ａには、当該基準値と略同一の値を示すデータが格納される。図３に示すディジタル回路８６、ディジタル回路８８、ディジタル回路８４、及びディジタル回路９２は、例えば論理積を出力する論理積回路であってよい。
【００３０】
ディジタル回路８６は、第１設定制御信号と、分解能データとを受け取り、第１設定制御信号と、分解能データとの論理積を、加算器８２及びディジタル回路８４に供給する。第１設定制御信号は、例えば０，１で示されるディジタル信号である。ディジタル回路８６は、第１設定制御信号が１である場合に、分解能データを、加算器８２に供給し、第１設定制御信号が０である場合に、０の値を示すデータを加算器８２に供給する。同様に、ディジタル回路８８は、論理積回路であってよく、第２設定制御信号と、分解能データとの論理積を、加算器８２に供給する。第２設定制御信号は、例えば０，１で示されるディジタル信号である。同様に、ディジタル回路８８は、第２設定制御信号と、分解能データとの論理積を、加算器８２に供給する。第２設定制御信号は、第１設定制御信号と同様のディジタル信号であってよい。
【００３１】
加算器８２は、ディジタル回路８６及びディジタル回路８８から供給されたデータを加算して、ディジタル回路９２を介して第２マルチストローブ分解能データ設定部３４ｂに供給する。つまり、加算器８２は、第１設定制御信号及び第２設定制御信号の組み合わせに基づいて、分解能データ設定部６０に設定された分解能データの、０倍、１倍、又は２倍のいずれかの値を示すデータを、ディジタル回路９２を介して、第２マルチストローブ分解能データ設定部３４ｂに、第２マルチストローブ分解能データとして設定する。また、ディジタル回路９２は、論理積回路であって、第４設定制御信号と、加算器８２が出力したデータとの論理積を出力してよい。つまり、第４設定制御信号が１であった場合、ディジタル回路９２は、第２マルチストローブ分解能データ設定部３４ｂに、第２マルチストローブ分解能データとして０の値を設定し、第４設定制御信号が０であった場合、ディジタル回路９２は、第２マルチストローブ分解能データ設定部３４ｂに、加算器８２から受け取ったデータを、第２マルチストローブ分解能データとして設定する。
【００３２】
また、第１マルチストローブ分解能データ設定部３４ａは、ディジタル回路８６及びディジタル回路８４を介して、分解能データ設定部６０から、分解能データに基づく値を受け取る。ディジタル回路８４は、論理積回路であって、第３設定制御信号と、分解能データとの論理積を、第１マルチストローブ分解能データ設定部３４ａに、第１マルチストローブ分解能データとして設定する。本例において、第３設定制御信号はディジタル信号であって、ディジタル回路８４は、第３設定制御信号が１の場合に、第１マルチストローブ分解能データ設定部３４ａに、０の値を示すデータを、第１マルチストローブ分解能データとして設定し、第４設定制御信号が０の場合に、第１マルチストローブ分解能データ設定部３４ａに分解能データと同一の値を示すデータを設定する。
【００３３】
本例において、第１設定制御信号、及び第２設定制御信号が１であり、第３設定制御信号、及び第４設定制御信号が０である場合、第１マルチストローブ分解能データ設定部３４ａは、第２マルチストローブ分解能データ設定部３４ｂにおけるデータの略半分の値を示すデータを記憶する。また、第１可変遅延回路５０ａ及び第２可変遅延回路５０ｂは、分解能データ設定部６０における分解能データと略同一の遅延量を有する遅延素子を有してよい。また、第１可変遅延回路部５０ａ及び第２可変遅延回路部５０ｂは、分解能データ設定部６０に設定可能な分解能データのうち、最小の分解能データと略同一の遅延量を有する遅延素子を有してよい。また、分解能第１マルチストローブ分解能データ設定部３４ａ、及び第２マルチストローブ分解能設定部３４ｂは、例えばディジタル信号を記憶するレジスタであってよい。また、第１マルチストローブ分解能データ設定部３４ａ及び第２マルチストローブ分解能設定部３４ｂには、それぞれの動作を制御するトリガが入力される。当該トリガは、基準クロックであってよい。
【００３４】
第１基本タイミングデータ設定部３２ａ及び第２基本タイミングデータ設定部３２ｂには、第１基本タイミングデータ及び第２基本タイミングデータが設定される。第１基本タイミングデータ設定部３２ａ及び第２基本タイミングデータ設定部３２ｂは、それぞれ設定された基本タイミングデータを例えば１８ビットのディジタル信号として、可変遅延量算出部４０に出力する。第１基本タイミングデータ設定部３２ａ、及び第２基本タイミングデータ設定部３２ｂは、例えばディジタル信号を記憶するレジスタであってよい。また、第１基本タイミングデータ設定部３２ａ及び第２基本タイミングデータ設定部３２ｂには、それぞれの動作を制御するトリガが入力される。当該トリガは、基準クロックであってよい。
【００３５】
第１マルチストローブ分解能データ設定部３４ａは、第１マルチストローブ分解能データを第１マルチストローブ分解能データ加算部３６ａに供給する。第１マルチストローブ分解能データ加算部３６ａは、基準クロック発生部５４が基準クロックを発生する毎に、マルチストローブデータ記憶部３８が記憶した第２マルチストローブデータに、第１マルチストローブ分解能データを加算する。つまり、第１マルチストローブ分解能データ加算部３６ａは、前サイクルにおいて、第２マルチストローブ分解能データ加算部３６ｂが出力した第２マルチストローブデータに、第１マルチストローブ分解能データを加算する。本例において、第１マルチストローブ分解能データ加算部３６ａは、図３に示すように、ディジタル回路９４を介して、前サイクルの第２マルチストローブデータを受け取る。
ディジタル回路９４は、論理積回路であって、第５設定制御信号と、マルチストローブデータ記憶部３８が記憶した前サイクルの第２マルチストローブデータとの論理積を、第１マルチストローブ分解能データ加算部３６ａに供給する。第５設定制御信号は、ディジタル信号であってよい。つまり、ディジタル回路９４は、第５設定制御信号が０である場合に、第２マルチストローブデータを第１マルチストローブ分解能データ加算部３６ａに供給し、第５設定制御信号が１である場合に、０の値を示すデータを第１マルチストローブ分解能データ加算部３６ａに供給してよい。
【００３６】
第２遅延制御部４２ｂは、第２基本タイミングデータ設定部３２ｂと、第２マルチストローブ分解能データ設定部３４ｂと、第２可変遅延量算出部４０ｂと、第２マルチストローブデータ算出部４６ｂと、第２マルチストローブ分解能データ加算部３６ｂとを含む。第２基本タイミングデータ設定部３２ｂは、上述した第１基本タイミングデータ設定部３２ａと同一又は同様の機能及び構成を有してよい。
【００３７】
第２マルチストローブ分解能データ設定部３４ｂは、上述した第１マルチストローブ分解能データ設定部３４ａと同一又は同様の機能及び構成を有してよい。第２マルチストローブ分解能データ設定部３４ｂに設定される第２マルチストローブ分解能データは、前述したように、第１から第４設定制御信号の組み合わせに基づいて与えられる。第２マルチストローブ分解能データは、第１マルチストローブ分解能データの略２倍の値を示すデータであってよい。
【００３８】
第２マルチストローブデータ算出部４６ｂは、上述した第１マルチストローブデータ算出部４６ａと同一又は同様の機能及び構成を有してよい。本例において、第２マルチストローブデータ算出部４６ｂは、第２マルチストローブ分解能データ加算部３６ｂと、マルチストローブデータ記憶部３８とを有する。第２マルチストローブ分解能データ加算部３６ｂは、基準クロックに応じて、マルチストローブデータ記憶部３８に格納されている前サイクルの第２マルチストローブデータに、第２マルチストローブ分解能データを加算し、新たに第２マルチストローブ分解能データとしてマルチストローブデータ記憶部３８に格納する。第２マルチストローブ分解能データ加算部３６ｂは、図３に示すように、ディジタル回路９６を介して、マルチストローブデータ記憶部３８が格納した第２マルチストローブデータを受け取る。ディジタル回路９６は、論理積回路であって、第６設定制御信号と、マルチストローブデータ記憶部３８が格納した前サイクルの第２マルチストローブデータとの論理積を、第２マルチストローブ分解能データ加算部３６ｂに供給する。第６設定制御信号は、ディジタル信号であってよい。つまり、ディジタル回路９６は、第６設定制御信号が０である場合に、前サイクルの第２マルチストローブデータを第２マルチストローブ分解能データ加算部３６ｂに供給し、第６設定制御信号が１である場合に、０の値を示すデータを第２マルチストローブ分解能データ加算部３６ｂに供給する。
【００３９】
マルチストローブデータ記憶部３８は、第２マルチストローブデータ算出部４６ｂの第２マルチストローブ分解能データ加算部３６ｂが算出した第２マルチストローブデータを格納する。第２マルチストローブ分解能データ加算部３６ｂは、ディジタル信号を加算する論理回路を含む加算回路であってよい。初期状態において、マルチストローブデータ記憶部３８には、所望の値が第２マルチストローブデータの初期値として与えられてよい。本例において、マルチストローブデータ記憶部３８には、第２マルチストローブデータの初期値として零が与えられる。
【００４０】
第１マルチストローブデータ算出部４６ａは、第１マルチストローブデータ記憶部３８が記憶した、第１マルチストローブデータを例えば９ビットのディジタル信号として、第１可変遅延量算出部４０ａに出力する。第１マルチストローブデータ記憶部３８は、ディジタル信号を記憶するレジスタであってよい。また、第１マルチストローブデータ記憶部３８には、第１マルチストローブデータ記憶部３８の動作を制御するトリガが入力される。当該トリガは、基準クロックであってよい。
【００４１】
第１可変遅延量算出部４０ａは、第１基本タイミングデータと、第１マルチストローブデータ算出部４６ａが算出した、第１マルチストローブデータとに基づいて、第１可変遅延回路部４４ａにおいて基準クロックが遅延されるべき遅延量を算出する。以上説明した第１遅延量制御部４２ａによれば、基準クロックのサイクルに応じて、第１マルチストローブ分解能データだけ増加した遅延設定値を容易に生成することができる。
【００４２】
本例においては、第１可変遅延量算出部４０ａは、１８ビットの第１基本タイミングデータと、９ビットの第１マルチストローブデータとを受け取り、第１基本タイミングデータの下位９ビットに、第１マルチストローブデータの９ビットを加算する。また、他の例においては、第１可変遅延量算出部４０ａは、第１基本タイミングデータの下位９ビットから、第１マルチストローブデータの９ビットを減算してよい。また、第１遅延制御部４２ａは、第１可変遅延量算出部４０ａにおける加算又は減算を選択する、選択手段を更に含んでよい。第１可変遅延量算出部４０ａは、例えば第１基本タイミングデータと第１マルチストローブデータとの加算を行う加算論理回路、及び／又は第１基本タイミングデータと第１マルチストローブデータとの減算を行う減算論理回路を有してよい。また、第１可変遅延量算出部４０ａは、当該加算論理回路又は当該減算論理回路のいずれかを選択し、加算又は減算のいずれを行うかを選択する選択部を有してもよい。また、タイミング発生器３０に含まれる構成要素は、基準クロックに基づいて、それぞれの動作を行ってよい。
【００４３】
第２可変遅延量算出部４０ｂは、第２基本タイミングデータと、マルチストローブデータ記憶部３８が記憶した、第２マルチストローブデータとに基づいて、第２可変遅延回路部４４ｂにおいて基準クロックが遅延されるべき遅延量を算出する。第２基本タイミングデータ設定部３２ｂは、任意のデータを第２基本タイミングデータとして格納してよい。第２可変遅延量算出部４０ｂは、上述した第１可変遅延量算出部４０ａと同一又は同様の機能及び構成を有してよい。以上説明した第２遅延量制御部４２ｂによれば、基準クロックのサイクルに応じて、第２マルチストローブ分解能データだけ増加した遅延設定値を容易に生成することができる。
【００４４】
タイミング生成部５６は、第１可変遅延回路部４４ａが出力する第１遅延信号と、第２可変遅延回路部４４ｂが出力する第２遅延信号とに基づいて、タイミング信号を生成する。タイミング生成部５６は、第１遅延信号と、第２遅延信号とをインターリーブした信号に基づいて、タイミング信号を生成することが好ましい。すなわち、タイミング生成部５６は、第１遅延信号の信号系列と、第２遅延信号の信号系列とに基づいて、それぞれの信号系列の信号順序を崩さずに、それぞれの信号系列の遅延信号を交互に配置したタイミング信号を生成することが好ましい。
【００４５】
上述したタイミング発生器３０の構成により、電子デバイス２０が出力する信号に対して、位相が微小時間づつずれた、複数のタイミング（マルチストローブ）を有するタイミング信号を容易に生成することができる。例えば、第１マルチストローブ分解能データが示す設定値が、第２マルチストローブ分解能データが示す設定値の略半分の大きさである場合、電子デバイス２０が出力する信号に対して、位相が所定の微小時間づつずれる、マルチストローブを容易に生成することができる。本例において、当該微小時間は、分解能データと各制御信号の組み合わせとに基づいて定まる。また、タイミング発生器３０を構成する素子の特性により、単独の遅延信号では精度よく生成することのできない高分解能のマルチストローブを、２つの遅延信号をインターリーブし、マルチストローブを生成することにより、容易に生成することができる。本例において、電子デバイス２０は、試験サイクルと同期して出力信号を出力する。本例におけるタイミング発生器３０によれば、当該出力信号に対して位相が微小時間づつずれる、マルチストローブを容易に生成することができる。
【００４６】
また、タイミング発生器３０は、第１基本タイミングデータ設定部３２ａ及び第２基本タイミングデータ設定部３２ｂに、徐々に増加又は減少する基本タイミングデータを設定する、基本タイミングデータ算出部を更に有してよい。基本タイミングデータ算出部は、マルチストローブ算出部４６ａ、マルチストローブ算出部４６ｂ、分解能データ設定部６０、加算器８２、第１マルチストローブ分解能データ設定部３４ａ、第２マルチストローブ分解能データ設定部３４ｂ、並びにディジタル回路（８２，８４，８６、８８、及び９２）と同一又は同様の機能及び構成を有してよい。
【００４７】
また、本例におけるタイミング発生器３０によれば、第１から第６設定制御信号の値を調整することにより、マルチストローブの位相を、所望の位相に容易に調整することができる。タイミング発生器３０は、電子デバイス２０を試験すべき試験パターンに基づいて、マルチストローブデータ記憶部３８が記憶する第２マルチストローブデータを零に設定する手段を有してよい。例えば、タイミング発生器３０は、電子デバイス２０を試験すべき試験パターンに基づいて、第１から第６設定制御信号の値を所定の値に設定し、マルチストローブデータ記憶部３８が記憶する第２マルチストローブデータを零に設定してよい。
【００４８】
また、タイミング発生器３０は、電子デバイス２０を試験すべき試験パターンに基づいて、所定のタイミングで、第１基本タイミングデータ設定部３２ａ及び／又は第２基本タイミング設定部３２ｂに新たな基本タイミングデータを設定する手段を含んでよい。また、タイミング発生器３０は、電子デバイス２０を試験すべき試験パターンに基づいて、所定のタイミングで、第１マルチストローブ分解能データ設定部３４ａ及び／又は第２マルチストローブ分解能データ設定部３４ｂに新たなマルチストローブ分解能データを設定する手段を含んでよい。例えば、タイミング発生器３０は、電子デバイス２０を試験すべき試験パターンに基づいて、第１から第４設定制御信号に所定の値を設定し、第１マルチストローブ分解能データ設定部３４ａ及び／又は第２マルチストローブ分解能データ設定部３４ｂに新たなマルチストローブ分解能データを設定してよい。
【００４９】
上述した、新たな基本タイミングデータを設定する手段、及び新たなマルチストローブ分解能データを設定する手段は、電子デバイス２０を試験する一連の試験サイクルが終了した場合に、新たな基本タイミングデータ及び新たなマルチストローブ分解能データを設定することが好ましい。つまり、新たな基本タイミングデータを設定する手段、及び新たなマルチストローブ分解能データを設定する手段は、次に電子デバイス２０を試験するべき一連の試験サイクルにおいて、タイミング発生器３０が発生するべきマルチストローブに基づいた設定値を新たに設定することが好ましい。また、パターン発生部１０（図１参照）第１マルチストローブデータ算出部４６ａ及び／又は第２マルチストローブデータ算出部４６ｂにおいて、マルチストローブ分解能データの加算を開始する信号を、第１マルチストローブデータ算出部４６ａ及び／又は第２マルチストローブデータ算出部４６ｂに入力する手段を含んでよい。第１マルチストローブデータ算出部４６ａ及び第２マルチストローブデータ算出部４６ｂは、マルチストローブ分解能データの加算を開始する信号を受け取った場合に、マルチストローブデータ記憶部３８から、第１マルチストローブ分解能データ加算部３６ａ又は第２マルチストローブ分解能データ加算部３６ｂに対する、前サイクルの第２マルチストローブデータのフィードバックを開始する。当該開始する信号は、第５設定制御信号及び第６設定制御信号であってよい。また、第１マルチストローブ分解能データは、第２マルチストローブ分解能データの略半分であってよい。以下、各設定制御信号及び、マルチストローブデータ算出部４６の動作の一例を、タイミングチャートを用いて説明する。
【００５０】
図４は、マルチストローブデータ算出部４６の動作の一例を示すタイミングチャートである。図４において、横軸は時間を表し、１目盛りが２ｎｓ（ナノ秒）を示す。基準クロック段は、基準クロック発生部５４が発生する基準クロックを、分解能設定データ段は、分解能データ設定部６０に設定される分解能データを、各設定制御信号段は、それぞれ対応する設定制御信号を、各マルチストローブ分解能データ段は、それぞれ対応するマルチストローブ分解能データ設定部３４に設定されるマルチストローブ分解能データを、各マルチストローブデータ段は、それぞれ対応するマルチストローブデータ算出部４６が出力するマルチストローブデータを示す。
【００５１】
本例においては、初期状態として、分解能設定部６０に、分解能設定データとして、１２５ｐｓが設定されている。本例において、基準クロックの１周期を１サイクルとして説明する。まず、第１マルチストローブ分解能データ段及び第２マルチストローブ分解能データ段について説明する。
【００５２】
第１サイクルで、ディジタル回路８６に、第１設定制御信号として１が入力される。同様に、ディジタル回路８８に第２設定制御信号として１が入力される。この場合、加算器８２は、分解能データである１２５ｐｓの２倍の値を示すデータ、すなわち２５０ｐｓをディジタル回路９２に出力する。ディジタル回路９２は、第４設定制御信号の反転信号である１を受け取り、２５０ｐｓを出力する。第１マルチストローブ分解能データ設定部３４ａは、図４に示すように、次サイクルの基準クロックの立ち上がりに基づくタイミングで、ディジタル回路８４から、１２５ｐｓを受け取り、第１マルチストローブ分解能データとして設定する。同様に、第２マルチストローブ分解能データ設定部３４ｂは、ディジタル回路９２から、２５０ｐｓを受け取り、第２マルチストローブ分解能データとして設定する。
【００５３】
図４に示すように、第３サイクルの始まりで、第１設定制御信号が０となる。このため、ディジタル回路８６は、０を示すデータを、ディジタル回路８４を介して第１マルチストローブ分解能データ設定部３４ａに供給する。第１マルチストローブ分解能データ設定部３４ａは、次サイクルである第４サイクルで、ディジタル回路８４から０ｐｓを受け取り、第１マルチストローブ分解能データとして設定する。また、加算器８２は、ディジタル回路８８の出力である０ｐｓと、ディジタル回路８６の出力である１２５ｐｓとの和である１２５ｐｓを、ディジタル回路９２を介して、第２マルチストローブ分解能データ設定部３４ｂに供給する。第２マルチストローブ分解能データ設定部３４ｂは、第４サイクルで、ディジタル回路９２から１２５ｐｓを受け取り、第２マルチストローブ分解能データとして設定する。
【００５４】
次に、第４サイクルの始まりで、第２設定制御信号が０となる。このため、ディジタル回路８８は、０を示すデータを加算器８２に供給する。加算器８２は、ディジタル回路８６の出力である０ｐｓと、ディジタル回路８８の出力である０ｐｓの和である０ｐｓを、ディジタル回路９２を介して、第２マルチストローブ分解能データ設定部３４ｂに供給する。第２マルチストローブ分解能データ設定部３４ｂは、第５サイクルで、０ｐｓを第２マルチストローブ分解能データとして設定する。
【００５５】
以下同様に、第３設定制御信号及び第４設定制御信号が０の場合、第１マルチストローブ分解能データ及び第２マルチストローブ分解能データは、第１設定制御信号及び第２設定制御信号の組み合わせに基づいて定まる。第３設定制御信号が１になった場合、図４に示すように、第２マルチストローブ分解能データとして、０ｐｓが設定される。また、同様に第４設定制御信号が０になった場合、第１マルチストローブ分解能データとして、０ｐｓが設定される。
【００５６】
次に、第１マルチストローブデータについて説明する。第１マルチストローブ分解能データ加算部３６ａは、ディジタル回路９４が出力するデータと、第１マルチストローブ分解能データ設定部３４ａが格納した、第１マルチストローブ分解能データとの和を第１マルチストローブデータとして出力する。ディジタル回路９４は、一例としてマルチストローブデータ記憶部３８が格納した前サイクルの第２マルチストローブデータと、第５設定制御信号の反転信号との論理積を出力する。第５設定制御信号が０の場合、第１マルチストローブデータ加算部３６ａは、前サイクルの第２マルチストローブデータと、第１マルチストローブ分解能データとの和を出力する。つまり、図４に示すように、第５設定制御信号が０の場合、第１マルチストローブ分解能データ加算部３６ａは、第１マルチストローブ分解能データを次サイクルで受け取り、前サイクルの第２マルチストローブデータとの和を出力する。
【００５７】
本例においては、図４の矢印で示すように、第３サイクルで、第１マルチストローブ分解能データとして１２５ｐｓを受け取り、前サイクルの第２マルチストローブデータとして０ｐｓを受け取り、現サイクルの第１マルチストローブデータとして１２５ｐｓを出力する。本例において、マルチストローブデータ記憶部３８には、第２マルチストローブデータの初期値として０ｐｓが与えられる。第４サイクルでは、第１マルチストローブ分解能データとして１２５ｐｓを受け取り、前サイクルの第２マルチストローブデータとして２５０ｐｓを受け取り、現サイクルの第１マルチストローブデータとして３７５ｐｓを出力する。第５設定制御信号が０の場合は、以下同様に、第１マルチストローブデータを算出し、出力する。第５設定制御信号が１の場合、現サイクルの第１マルチストローブデータとして、第１マルチストローブ分解能データを出力する。
【００５８】
次に、第２マルチストローブデータ段について説明する。第２マルチストローブ分解能データ加算部３６ｂは、ディジタル回路９６が出力するデータと、第２マルチストローブ分解能データ設定部３４ｂが格納した、第２マルチストローブ分解能データとの和を、新たな第２マルチストローブデータとして出力する。ディジタル回路９６は、一例としてマルチストローブデータ記憶部３８が格納した前サイクルの第２マルチストローブデータと、第６設定制御信号の反転信号との論理積を出力する。第６設定制御信号が０の場合、第２マルチストローブデータ加算部３６ｂは、前サイクルの第２マルチストローブデータと、第２マルチストローブ分解能データとの和を出力する。つまり、図４に示すように、第６設定制御信号が０の場合、第２マルチストローブ分解能データ加算部３６ｂは、第２マルチストローブ分解能データを次サイクルで受け取り、前サイクルの第２マルチストローブデータとの和を出力する。
【００５９】
本例においては、図４の矢印に示すように、第３サイクルで、第２マルチストローブ分解能データとして２５０ｐｓを受け取り、前サイクルの第２マルチストローブデータとして０ｐｓを受け取り、現サイクルの第２マルチストローブデータとして２５０ｐｓを出力する。第４サイクルでは、第２マルチストローブ分解能データとして２５０ｐｓを受け取り、前サイクルの第２マルチストローブデータとして２５０ｐｓを受け取り、現サイクルの第２マルチストローブデータとして５００ｐｓを出力する。第６設定制御信号が０の場合は、他のサイクルでも同様に、第２マルチストローブデータを算出し、出力する。第６設定制御信号が１の場合、図４の第８サイクルに示すように、現サイクルの第２マルチストローブデータとして、第２マルチストローブ分解能データを出力する。
【００６０】
本例において、分解能設定データは１２５ｐｓであったが、他の値が設定されて良いことは明らかである。分解能設定データは、タイミング発生器３０が発生するタイミングの位相変化の分解能を示す。つまり、分解能設定データを変化させることにより、所望の位相変化の分解能を有するタイミングを発生させることができる。また、基本タイミングデータも、マルチストローブ分解能データと同様に、パターン発生部１０が発生するテストパターンに基づいて、新たな遅延量が設定されてよい。また、本例においては、基準クロックの１周期を１サイクルとして、タイミング発生器３０が動作したが、他の例においては、タイミング発生器３０は、基準クロックの１周期の整数倍の周期を１サイクルとして動作してよい。
【００６１】
また、本例においては、タイミング発生器３０は、二つの可変遅延回路部４４を有し、二つの可変遅延回路部４４において遅延された二つの遅延信号に基づいて、タイミング信号を生成していたが、他の例においては、タイミング発生器３０は、複数の可変遅延回路部４４と、複数の遅延制御部４２とを有し、複数の可変遅延回路部４４において遅延された複数の遅延信号に基づいて、タイミング信号を生成してよい。複数の遅延制御部４２におけるそれぞれのマルチストローブ分解能データは、所定の基準値の整数倍がそれぞれ与えられることが好ましい。また、複数の遅延制御部４２の複数のマルチストローブ分解能データ加算部３６は、所定のマルチストローブ分解能データ加算部３６が出力したマルチストローブデータに、それぞれのマルチストローブ分解能データを加算して出力することが好ましい。
【００６２】
図５は、複数のマルチストローブをインターリーブする場合の、マルチストローブ分解能データ設定部３４及びマルチストローブデータ算出部４６の構成の一例を示す。分解能データ設定部６０には、所定の基準値が与えられる。図５に示すように、第１マルチストローブ分解能データ設定部３４ａには、当該基準値の４倍の値が、第２マルチストローブ分解能データ設定部３４ｂには、当該基準値の３倍の値が、第３マルチストローブ分解能データ設定部３４ｃには、当該基準値の２倍の値が、第４マルチストローブ分解能データ設定部３４ｄには、当該基準値の１倍の値が、それぞれマルチストローブ分解能データとして与えられる。また、図３に関連して説明した各設定制御信号及びディジタル回路により、各マルチストローブ分解能データ設定部３４に設定されるマルチストローブ分解能データを、所望の値に制御してもよい。
【００６３】
第１マルチストローブ分解能データ加算部３６ａは、マルチストローブデータ記憶部３８に記憶される第１マルチストローブデータに、第１マルチストローブ分解能データを加算し、出力する。マルチストローブデータ記憶部３８は、第１マルチストローブ加算部３６ａが出力した第１マルチストローブデータを、新たに第１マルチストローブデータとして記憶する。マルチストローブデータ記憶部３８には、初期状態として所定の値が与えられる。第２マルチストローブ分解能データ加算部３６ｂは、マルチストローブデータ記憶部３８に記憶される第１マルチストローブデータに、第２マルチストローブ分解能データを加算し、出力する。第３マルチストローブ分解能データ加算部３６ｃは、マルチストローブデータ記憶部３８に記憶される第１マルチストローブデータに、第３マルチストローブ分解能データを加算し、出力する。第４マルチストローブ分解能データ加算部３６ｄは、マルチストローブデータ記憶部３８に記憶される第１マルチストローブデータに、第４マルチストローブ分解能データを加算し、出力する。
【００６４】
例えば、分解能データ設定部６０に１２５ｐｓが設定され、マルチストローブデータ記憶部３８に０ｐｓが初期状態として記憶されている場合、第１から第４のマルチストローブ分解能データ設定部には、それぞれ５００ｐｓ、３７５ｐｓ、２５０ｐｓ、１２５ｐｓが設定される。第４マルチストローブ分解能データ加算部３６ｄは、１２５ｐｓを出力し、第３マルチストローブ分解能データ加算部３６ｃは、２５０ｐｓを出力し、第２マルチストローブ分解能データ加算部３６ｂは、３７５ｐｓを出力し、第１マルチストローブ分解能データ加算部３６ａは、５００ｐｓを出力する。マルチストローブデータ記憶部３８は、５００ｐｓを新たにマルチストローブデータとして記憶する。それぞれのマルチストローブ分解能データ加算部３６は、新たに記憶された５００ｐｓに基づいて、マルチストローブデータを算出し、出力する。つまり、第４マルチストローブ分解能データ加算部３６ｄは、６２５ｐｓを出力し、第３マルチストローブ分解能データ加算部３６ｃは、７５０ｐｓを出力し、第２マルチストローブ分解能データ加算部３６ｂは、８７５ｐｓを出力し、第１マルチストローブ分解能データ加算部３６ａは、１０００ｐｓを出力する。マルチストローブデータ記憶部３８は新たに１０００ｐｓをマルチストローブデータとして記憶する。
【００６５】
上述した動作を繰り返すことにより、所定の時間づつ位相がずれた複数のタイミングを有するマルチストローブを容易に生成することが可能となる。また、本例においては、４つのマルチストローブデータを算出したが、他の例においては、更に多くのマルチストローブデータを算出し、マルチストローブを生成してよい。つまり本発明は、Ｎ（Ｎは任意の整数）本のマルチストローブを生成し、それぞれをインターリーブし、高分解能のマルチストローブを生成できるタイミング発生器に拡張可能であることは、本例における説明から明らかである。
【００６６】
図６は、マルチストローブデータ算出部４６の構成の他の例を示す。マルチストローブデータ算出部４６ａ及び４６ｂは、それぞれシフト回路６２、セレクタ６４、加算器６６，マルチストローブデータ記憶部６８を有する。まず、マルチストローブデータ算出部４６ａの動作について説明する。
【００６７】
分解能データ設定部６０は、図３、及び図５に関連して説明した分解能データ設定部６０と同様の機能を有する。分解能データ設定部６０には、マルチストローブの分解能データである所定の基準値が設定される。第１シフト回路６２ａは、分解能データ設定部６０から、当該所定の基準値をディジタル信号として受け取り、当該ディジタル信号を１ビット左にシフトさせ、第１セレクタ６４ａに出力する。つまり、第１シフト回路６２ａは、所定の基準値（分解能データ）の２倍の値を第１セレクタ６４ａに出力する。
【００６８】
第１セレクタ６４ａは、第１シフト回路６２ａから分解能データの２倍の値を受け取り、分解能データ設定部６０から分解能データを受け取る。一例として、第１セレクタ６４ａは、図６のように０〜３で示される経路からデータを受け取る。本例において、第１セレクタ６４ａは、３で示される経路から、分解能データの２倍の値を受け取り、２及び１で示される経路から、分解能データを受け取り、０で示される経路から、０を示すデータを受け取る。第１セレクタ６４ａは、Ｓ０及びＳ１に入力されるデータに基づいて、所定の番号で示される経路を選択し、選択した経路から受け取ったデータを第１加算器６６ａに出力する。例えば、第１セレクタ６４ａは、Ｓ０及びＳ１の端子に、０又は１で表されるディジタル信号を受け取り、Ｓ０、Ｓ１に入力されたディジタル信号の値の組み合わせに基づいて、０〜３の経路のいずれかを選択し、選択した経路から受け取ったデータを、加算器６６ａに出力する。
【００６９】
加算器６６ａは、第１セレクタ６４ａが出力したデータと、ディジタル回路７２ａが出力したデータとを加算し、加算したデータを第１マルチストローブデータ記憶部６８ａに供給する。第１マルチストローブデータ記憶部６８ａは、加算器６６ａから受け取ったデータを、マルチストローブデータとして出力する。ディジタル回路７２ａは、前ストローブ発生サイクル（以下、前サイクルとする）において、第１マルチストローブデータ記憶部６８ａが出力したマルチストローブデータを受け取り、受け取った前サイクルのマルチストローブデータを、加算器６６ａに供給するか否かを選択する。ディジタル回路７２ａは、図６に示すように、論理積回路であってよい。つまり、ディジタル回路７２ａは、前サイクルのマルチストローブデータに、第１セレクタ６４ａが出力したデータを加算したデータを、第１マルチストローブデータ記憶部６８ａに供給するか、第１セレクタ６４ａが出力したデータと同一のデータを第１マルチストローブデータ記憶部６８ａに供給するかを選択する。
【００７０】
ディジタル回路７４ａ、及びディジタル回路７６ｂは、第１セレクタ６４ａがどの経路のデータを選択するかを制御する信号を、第１セレクタ６４ａに供給する。ディジタル回路７４ａ、及びディジタル回路７６ｂは、図６に示すように論理積回路であってよい。つまり、ディジタル回路７４ａ、及びディジタル回路７６ｂは、第１セレクタ６４ａのＳ０、及びＳ１端子に、データ選択用の信号を供給する。
【００７１】
ディジタル回路７２ａ、ディジタル回路７４ａ、及びディジタル回路７６ａは、それぞれ制御信号を受け取る。本例においては、ディジタル回路７２ａは、MUTCMD2_1st▲１▼、及びMUTCMD2_2nd▲２▼を受け取り、ディジタル回路７４ａは、MUTCMD1_1st▲１▼、及びMUTCMD2_1st▲２▼を受け取り、ディジタル回路７６ａは、MUTCMD1_2nd▲２▼、MUTCMD2_1st▲１▼、及びMUTCMD2_2nd▲２▼を受け取る。本例において、MUTCMD1_1st▲１▼、及びMUTCMD2_1st▲１▼は、現サイクルにおいて、マルチストローブデータ算出部４６ａに与えられる制御信号であって、MUTCMD1_2nd▲２▼、及びMUTCMD2_2nd▲２▼は、前ストローブ発生サイクル（以下、前サイクルとする）において、マルチストローブデータ算出部４６ｂに与えられた制御信号である。MUTCMD1_1st▲１▼、MUTCMD1_2nd▲２▼、MUTCMD２_1st▲１▼、及びMUTCMD２_2nd▲２▼の値と、マルチストローブデータ算出部４６ａが出力するマルチストローブデータとの真理値表の一例を図６（ｂ）に示す。
【００７２】
マルチストローブデータ算出部４６ａにおいて、図６（ｂ）の現サイクルMUTCMD1は、MUTCMD1_1st▲１▼を指し、前サイクルMUTCMD１は、MUTCMD1_2nd▲２▼を指し、現サイクルMUTCMD2は、MUTCMD2_1st▲１▼を指し、前サイクルMUTCMD２は、MUTCMD2_2nd▲２▼を指す。また、図６（ｂ）におけるOFFSET DATAは、マルチストローブデータ算出部４６が出力するマルチストローブデータを指す。つまり、OFFSET DATAは、可変遅延回路部における遅延量を指す。また、OFFSET DATAにおける、前値は、前サイクルにおける、マルチストローブデータであり、分解能データは、分解能データ設定部６０に設定される分解能データを指す。
【００７３】
ディジタル回路７２ａ、ディジタル回路７４ａ、及びディジタル回路７６ａは、それぞれ図６（ｂ）に示す真理値表を満たす回路構成を有する。例えば、ディジタル回路７２ａは、MUTCMD2_1st▲１▼及びMUTCMD2_2nd▲２▼の少なくともいずれかが１の場合、０を出力する。つまり、真理値表に示すように、ディジタル回路７２ｂは、MUTCMD2_1st▲１▼及びMUTCMD2_2nd▲２▼の少なくともいずれかが１の場合、前サイクルのマルチストローブデータを加算器６６ａに供給しない。
【００７４】
第１セレクタ６４ａは、一例として、Ｓ１、Ｓ０に共に１が入力された場合に、３で示される経路から受け取ったデータを出力し、Ｓ１、Ｓ０に共に０が入力された場合に、０番地のアドレスに記憶したデータを出力し、Ｓ１、Ｓ０に異なる値が入力された場合に、１又は２番地のアドレスに記憶したデータを出力する。ディジタル回路７４ａ及びディジタル回路７６ａは、前述したように制御信号を受け取り、制御信号に基づいて、第１セレクタ６４ａにディジタル信号を供給する。以下、MUTCMD2_1st▲１▼、及びMUTCMD2_2nd▲２▼が共に０の場合、すなわち図６（ｂ）に示す真理値表における上４段について説明する。
【００７５】
MUTCMD1_1st▲１▼とMUTCMD1_2nd▲２▼とが共に０であるとき、図６（ａ）から明らかなように、ディジタル回路７４ａ及びディジタル回路７６ａは、共に０を出力する。このため、第１セレクタ６４ａは０で示される経路から受け取るデータ、すなわち０を加算器６６ａに供給する。MUTCMD1_1st▲１▼とMUTCMD1_2nd▲２▼とが異なる値を取るとき、図６（ａ）から明らかなように、ディジタル回路７４ａ及びディジタル回路７６ａは、それぞれ異なる値を出力する。このため、第１セレクタ６４ａは、１又は２で示される経路から受け取るデータ、すなわち分解能データを加算器６６ａに供給する。MUTCMD1_1st▲１▼とMUTCMD1_2nd▲２▼とが共に１であるとき、図６（ａ）から明らかなように、ディジタル回路７４ａ及びディジタル回路７６ａは、それぞれ１を出力する。このため、第１セレクタ６４ａは、３で示される経路から受け取るデータ、すなわち分解能の２倍のデータを出力する。
【００７６】
MUTCMD2_1st▲１▼、及びMUTCMD2_2nd▲２▼が共に０の場合、ディジタル回路７２ａは、前サイクルのマルチストローブデータを、加算器６６ａに供給する。このため、第１マルチストローブデータ記憶部６８ａが出力するマルチストローブデータ（ＯＦＦＳＥＴ ＤＡＴＡ）は、図６（ｂ）に示すデータとなる。
【００７７】
次に、MUTCMD2_1st▲１▼、及びMUTCMD2_2nd▲２▼のすくなくともいずれかが１で有る場合、すなわち図６（ｂ）に示す真理値表の下４段について説明する。MUTCMD2_1st▲１▼、及びMUTCMD2_2nd▲２▼のすくなくともいずれかが１で有る場合、ディジタル回路７２ａは、加算器６６ａに０を供給する。
【００７８】
MUTCMD2_1st▲１▼、及びMUTCMD2_2nd▲２▼が共に１で有る場合、ディジタル回路７４ａ及びディジタル回路７６ａは、共に０を出力する。このため、第１セレクタ６４ａは、０で示される経路から受け取ったデータ、すなわち０を加算器６６ａに供給する。この場合、第１マルチストローブデータ記憶部６８ａが出力するマルチストローブデータは、真理値表の８段目に示すように、０となる。
【００７９】
MUTCMD2_1st▲１▼が１、MUTCMD2_2nd▲２▼が０である場合、ディジタル回路７４ａ及びディジタル回路７６ａは、共に０を出力する。このため、第１セレクタ６４ａは、０で示される経路から受け取ったデータ、すなわち０を加算器６６ａに供給する。この場合、第１マルチストローブデータ記憶部６８ａが出力するマルチストローブデータは、真理値表の７段目に示すように、０となる。
【００８０】
MUTCMD2_1st▲１▼が０、MUTCMD2_2nd▲２▼が１である場合、ディジタル回路７６ａは、０を出力する。ディジタル回路７４ａは、MUTCMD1_1ST▲１▼の値によって、異なる値を出力する。つまり、ディジタル回路７４ａは、MUTCMD1_1ST▲１▼が１の場合、１を出力し、MUTCMD1_1STが０の場合、０を出力する。MUTCMD1_1ST▲１▼が１の場合、ディジタル回路７４ａが出力する値とディジタル回路７６ａが出力する値とは異なる。このため、第１セレクタは、１又は２で示される経路から受け取ったデータ、すなわち分解能データを加算器６６ｂに出力する。このため、第１マルチストローブデータ記憶部６８ａが出力するマルチストローブデータは、真理値表の６段目に示すように、分解能データとなる。MUTCMD1_1ST▲１▼が０の場合、ディジタル回路７４ａ及びディジタル回路７６ａは、共に０を出力する。このため、真理値表の５段目に示すように、マルチストローブデータは０となる。
【００８１】
本例において、マルチストローブデータ算出部４６ａは、図６（ｂ）に示した真理値表に基づいたディジタル回路７２ａ、ディジタル回路７４ａ、及びディジタル回路７６ａを有していたが、他の例においては、マルチストローブデータ算出部４６ａは、他の真理値表に基づいたディジタル回路７２ａ、ディジタル回路７４ａ、及びディジタル回路７６ａを有してよい。本例において説明したマルチストローブデータ算出部４６ａによれば、マルチストローブデータ算出部４６ａに適当な制御信号を与えることにより、図２から図４に関連して説明したマルチストローブデータ算出部４６と同様に、位相が微小時間ずつずれたマルチストローブデータを生成することができる。
【００８２】
マルチストローブデータ算出部４６ｂは、マルチストローブデータ算出部４６ａと同一又は同様の機能及び構成を有してよい。マルチストローブデータ算出部４６ｂは、第２マルチストローブデータ記憶部６８ｂ、加算器６６ｂ、第２セレクタ６４ｂ、第２シフト回路６２ｂ、ディジタル回路７２ｂ、ディジタル回路７４ｂ、及びディジタル回路７６ｂを有する。第２マルチストローブデータ記憶部６８ｂ、加算器６６ｂ、第２セレクタ６４ｂ、第２シフト回路６２ｂ、ディジタル回路７２ｂ、ディジタル回路７４ｂ、及びディジタル回路７６ｂは、それぞれ第１マルチストローブデータ記憶部６８ａ、加算器６６ａ、第１セレクタ６４ａ、第１シフト回路６２ａ、ディジタル回路７２ａ、ディジタル回路７４ａ、及びディジタル回路７６ａと同一又は同様の機能及び構成を有してよい。また、マルチストローブデータ算出部４６ｂは、マルチストローブデータ算出部４６ａと同様に、図６（ｂ）に示した真理値表に基づいた動作をしてよい。マルチストローブ算出部４６ｂにおいて、現サイクルMUTCMD1は、MUTCMD1_2nd▲１▼を指し、前サイクルMUTCMD1は、MUTCMD1_1st▲２▼を指し、現サイクルMUTCMD2は、MUTCMD2_2nd▲１▼を指し、前サイクルMUTCMD2は、MUTCMD2_1st▲２▼を指す。本例において説明したマルチストローブデータ算出部４６ｂによれば、マルチストローブデータ算出部４６ｂに適当な制御信号を与えることにより、マルチストローブデータ算出部４６ａと同様に、位相が微小時間ずつずれたマルチストローブデータを生成することができる。本例において説明したマルチストローブデータ算出部４６によれば、図３に関連して説明したマルチストローブデータ算出部４６に比べ、回路規模が小さくできる。以下、タイミングチャートを用いて、マルチストローブデータ算出部４６ａ及びマルチストローブデータ算出部４６ｂの動作を説明する。
【００８３】
図７は、マルチストローブデータ算出部４６の動作の一例を示すタイミングチャートである。図７において、横軸は時間を表し、１目盛りが２ｎｓ（ナノ秒）を示す。基準クロック段は、基準クロック発生部５４が発生する基準クロックを、分解能設定データ段は、分解能データ設定部６０に設定される分解能データを、各MUTCMD段は、それぞれ対応するMUTCMD信号を、各ディジタル回路７２の出力段は、対応するディジタル回路７２の出力を、各セレクタ６４の出力段は、対応するセレクタ６４の出力を、各マルチストローブデータ段は、対応するマルチストローブデータ記憶部６８が出力するマルチストローブデータを示す。
【００８４】
本例においては、初期状態として、分解能設定部６０に、分解能設定データとして、１２５ｐｓが設定されている。本例において、基準クロックの１周期を１サイクルとして説明する。各MUTCMD段には、図７に示すような値が与えられる。まず、ディジタル回路７２ａの出力段、第１セレクタ６４ａの出力段、及び第１マルチストローブデータ段について説明する。
【００８５】
本例において、MUTCMD２_1st▲１▼及びMUTCMD2_2nd▲２▼は、図７に示すように常に０であるとする。この場合、図６（ｂ）の真理値表に関連して説明したように、第１セレクタ６４ａは、MUTCMD1_1st▲１▼及びMUTCMD1_2nd▲２▼の値に基づいた値を出力する。第２サイクルで、MUTCMD1_1st▲１▼に１が与えられ、第１セレクタ６４ａは、分解能データである１２５ｐｓを出力する。第３サイクルで、MUTCMD1_1st▲１▼及びMUTCMD1_2nd▲２▼に共に１が与えられ、第１セレクタ６４ａは、分解能データの２倍の２５０ｐｓを出力する。以下同様に、第４から第６サイクルで、第１セレクタ６４ａは１２５ｐｓを出力し、第７サイクルで２５０ｐｓを出力し、第８及び第９サイクルで０ｐｓを出力する。
【００８６】
第２サイクルで、加算器６６ａは、ディジタル回路７２ａの出力である０ｐｓと、第１セレクタ６４ａの出力である１２５ｐｓを加算したデータである１２５ｐｓを、第１マルチストローブデータ記憶部６８ａに出力する。次サイクルである第３サイクルで、図７に示すように、第１マルチストローブデータ記憶部６８ａは、１２５ｐｓをマルチストローブデータとして出力する。
【００８７】
本例において、MUTCMD２_1st▲１▼及びMUTCMD2_2nd▲２▼は、図７に示すように常に０であるため、ディジタル回路７２ａは、第１マルチストローブデータ記憶部６８ａが出力したマルチストローブデータを、加算器６６ａに出力する。第３サイクルで、ディジタル回路７２ａは、第１マルチストローブデータ記憶部６８ａが出力したマルチストローブデータである１２５ｐｓを、加算器６６ａに出力する。加算器６６ａは、図７に示すように、ディジタル回路７２ａの出力である１２５ｐｓと、第１セレクタ６４ａの出力である２５０ｐｓとを加算したデータを、第１マルチストローブデータ記憶部６８ａに出力する。第１マルチストローブデータ記憶部６８ａは、図７に示すように、次サイクルである第４サイクルで、加算器６６ａから受け取ったデータを、マルチストローブデータとして出力する。同様に、第５サイクル以下において、第１マルチストローブデータ記憶部６８ａは、図７に示すようなデータを出力する。第８サイクルで、MUTCMD2_2nd▲２▼に１が与えられ、ディジタル回路７２ａの出力は０ｐｓとなる。また、第８サイクルで、MUTCMD2_2nd▲２▼に１が与えられ、MUTCMD1_1st▲１▼に１が与えられ、第１セレクタ６４ａの出力は０ｐｓとなる。この場合、次サイクルから、異なる試験パターン等による次の試験を行ってよい。
【００８８】
次に、ディジタル回路７２ｂの出力段、第２セレクタ６４ｂの出力段、及び第２マルチストローブデータ段について説明する。本例において、MUTCMD２_1st▲２▼は、図７に示すように常に０であるとする。ディジタル回路７２ｂは、図６に示すように、MUTCMD2_2nd▲１▼及びMUTCMD2_1st▲２▼の値に基づいて、第２マルチストローブデータ記憶部６８ｂが出力したマルチストローブデータを、加算器６６ｂに供給するか否かを決定する。本例において図７にしめすように、MUTCMD2_1st▲２▼は、常に０であるので、ディジタル回路７２ｂは、MUTCMD2_2nd▲１▼の値に基づいて、マルチストローブデータを加算器６６ｂに供給するか否かを選択する。図６（ｂ）の真理値表に示すように、ディジタル回路７２ｂは、MUTCMD2_2nd▲１▼の値が０の場合、前サイクルにおいて第２マルチストローブデータ記憶部６８ｂが出力したマルチストローブデータを、加算器６６ｂに供給する。図７に示すように、MUTCMD2_2nd▲１▼は第７サイクルで１の値が与えられ、ディジタル回路７２ｂは、第７サイクルで０ｐｓを加算器６６ｂに供給し、他のサイクルでは、第２マルチストローブデータ記憶部６８ｂが前サイクルにおいて出力したマルチストローブデータを、加算器６６ｂに供給する。
【００８９】
第２セレクタ６４ｂは、MUTCMD2_2nd▲１▼、MUTCMD2_1st▲２▼、MUTCMD1_2nd▲１▼、及びMUTCMD1_1st▲２▼に基づいて、図６（ｂ）に示した真理値表に従い、加算器６６ｂにデータを供給する。第２セレクタ６４ｂの動作は、第１セレクタ６４ａと同様である。
【００９０】
第２マルチストローブデータ記憶部６８ｂは、第２マルチストローブデータ段に示すようなマルチストローブデータを出力する。第２マルチストローブデータ記憶部６８ｂの動作は、第１マルチストローブデータ記憶部６８ａの動作と同様である。以上説明したマルチストローブデータ算出部４６によれば、第１マルチストローブデータ及び第２マルチストローブデータに基づいて、微小時間ずつタイミングが変化した複数のストローブを有するマルチストローブを容易に生成することができる。
【００９１】
図８は、本発明に係る試験装置１００の構成の他の例を示す。図８において、図１から図６と同一の符号を付したものは、図１から図６に関連して説明したものと同一又は同様の機能及び構成を有してよい。試験装置１００は、電子デバイス２０の内部クロックに基づいたクロックであるデータストローブに応じて、電子デバイス２０から出力信号を受け取る。試験装置１００は、基準クロックを発生する基準クロック発生部５４と、基準クロックに同期して試験パターンを発生するパターン発生部１０と、試験パターンを整形する波形整形部１２と、電子デバイス２０と信号を受け渡しする信号入出力部１４と、タイミングを発生する第１タイミング発生器３０ａと、タイミングを発生する第２タイミング発生器３０ｂと、電子デバイス２０が出力する出力信号をサンプリングする出力信号サンプリング回路２４と、データストローブをサンプリングするデータストローブサンプリング回路２６と、電子デバイス２０の良否を判定する判定部２２とを備える。
【００９２】
パターン発生部１０は、基準クロックに同期して、電子デバイス２０の試験用の試験パターンを発生し、電子デバイス２０に、波形整形部１２及び信号入出力部１４を介して入力する。基準クロック発生部５４は、基準クロックを発生し、第１タイミング発生器３０ａ及び第２タイミング発生器３０ｂに供給する。基準クロック発生部５４は、当該試験パターンに基づいた基準クロックを発生することが好ましい。波形整形部１２は、パターン発生部１０が生成した試験パターンを整形する。例えば、波形整形部１２は、パターン発生部１０が生成した試験パターンを所望の時間遅延させた整形パターンを信号入出力部１４に入力する。信号入出力部１４は、電子デバイス２０と電気的に接続され、波形整形部１２から受け取った整形パターンを、電子デバイス２０に入力する。また、信号入出力部１４は、整形パターンに基づいて電子デバイス２０が出力する出力信号を受け取り、出力信号サンプリング回路２４に出力する。また、信号入出力部１４は、データストローブを受け取り、データストローブサンプリング回路２６に出力する。
【００９３】
第１タイミング発生器３０ａは、電子デバイス２０の出力信号に対して、微小時間ずつ位相がずれた複数のタイミングを、出力信号サンプリング回路２４に供給する。出力信号サンプリング回路２４は、電子デバイス２０が試験パターンに基づいて出力する出力信号を、第１タイミング発生器３０ａが発生したタイミングでサンプリングする。
【００９４】
第２タイミング発生器３０ｂは、データストローブに対して、微小時間ずつ位相がずれた複数のタイミングを、データストローブサンプリング回路２６に供給する。データストローブサンプリング回路２６は、データストローブを、第２タイミング発生器３０ｂが発生したタイミングでサンプリングする。第１タイミング発生器３０ａ及び第２タイミング発生器３０ｂは、図１から図６に関連して説明したタイミング発生器３０と同一又は同様の機能及び構成を有してよい。
【００９５】
判定部２２は、出力信号サンプリング回路２６におけるサンプリング結果、データストローブサンプリング回路２８におけるサンプリング結果の少なくともいずれかに基づいて、電子デバイス２０の良否を判定する。判定部２２は、出力信号サンプリング回路２４におけるサンプリング結果に基づいて、電子デバイス２０が出力する出力信号のジッタを算出する出力信号ジッタ算出手段を有してよい。また、判定部２２は、データストローブサンプリング回路２６におけるサンプリング結果に基づいて、データストローブのジッタを算出するデータストローブジッタ算出手段を有してよい。また、判定部２０は、出力信号サンプリング回路２６におけるサンプリング結果に基づいて、出力信号のジッタを算出する出力信号ジッタ算出手段及び、データストローブサンプリング回路２８におけるサンプリング結果に基づいて、データストローブのジッタを算出するデータストローブジッタ算出手段を有してよい。この場合、判定部は、出力信号サンプリング回路２６におけるサンプリング結果、データストローブサンプリング回路２８におけるサンプリング結果、出力信号のジッタ、データストローブのジッタの少なくともいずれかに基づいて、前記電子デバイスの良否を判定してよい。
【００９６】
例えば、判定部２２は、出力信号ジッタ算出手段が算出した出力信号のジッタ、及びデータストローブジッタ算出手段が算出したデータストローブのジッタに基づいて、電子デバイス２０の良否を判定してよい。つまり、判定部２２は、予めジッタ基準値が与えられ、与えられたジッタ基準値と、出力信号のジッタ及びデータストローブのジッタとを比較して、電子デバイス２０の良否を判定してよい。この場合、出力信号サンプリング回路２６は、受け取った位相の異なる複数のタイミング毎に、電子デバイス２０の出力信号を複数回サンプリングすることが好ましい。また、出力信号ジッタ算出手段は、予め基準値が与えられ、出力信号サンプリング回路２６において、位相の異なる複数のタイミング毎に複数回サンプリングした結果と当該基準値とを比較し、位相の異なるそれぞれのタイミングにおける当該サンプリング結果が、当該基準値以上となる回数分布に基づいて、電子デバイス２０の出力信号のジッタを算出してよい。
【００９７】
また、データストローブサンプリング回路２８は、受け取った位相の異なる複数のタイミング毎に、電子デバイス２０のデータストローブを複数回サンプリングすることが好ましい。また、データストローブジッタ算出手段は、予め基準値が与えられ、データストローブサンプリング回路２８において、位相の異なる複数のタイミング毎に複数回サンプリングした結果と当該基準値とを比較し、位相の異なるそれぞれのタイミングにおける当該サンプリング結果が、当該基準値以上となる回数分布に基づいて、電子デバイス２０のデータストローブのジッタを算出してよい。また、判定部２２には、異なる複数のジッタ基準値が与えられ、異なる複数のジッタ基準値と、算出したジッタとを比較し、それぞれのジッタ基準値に対して電子デバイス２０の良否を判定し、電子デバイス２０の品質を判定してよい。つまり、判定部２２は、算出したジッタに基づいて、電子デバイス２０の品質を判定してよい。
【００９８】
また、他の例においては、判定部２２は、出力信号サンプリング回路２６におけるサンプリング結果、及びデータストローブサンプリング回路２８におけるサンプリング結果に基づいて、電子デバイス２０の良否を判定してよい。例えば、いわゆるデータのSetup／Holdのタイミングに関する基準を満たすか否かに基づいて、電子デバイス２０の良否を判定してよい。例えば、判定部２２は、電子デバイス２０の出力信号が、予め与えられた出力信号の基準値となるタイミングと、データストローブが予め与えられたデータストローブの基準値となるタイミングとに基づいて、電子デバイス２０の良否を判定してよい。電子デバイス２０の出力信号が、予め与えられた出力信号の基準値となるタイミングと、データストローブが予め与えられたデータストローブの基準値となるタイミングとの前後関係に基づいて、電子デバイス２０の良否を判定してよい。
【００９９】
第１タイミング発生器３０ａは、第１可変遅延回路部４４ａと、第２可変遅延回路部４４ｂと、第１遅延制御部４２ａと、第２遅延制御部４２ｂとを有し、第２タイミング発生器３０ｂは、第３可変遅延回路部４４ｃと、第４可変遅延回路部４４ｄと、第３遅延制御部４２ｃと、第４遅延制御部４２ｄとを有する。第１可変遅延回路部４４ａ及び第３可変遅延回路部４４ｃは、図２から図４に関連して説明した第１可変遅延回路部４４ａと同一又は同様の機能及び構成を有してよい。第２可変遅延回路部４４ｂ及び第４可変遅延回路部４４ｄは、図２から図４に関連して説明した第２可変遅延回路部４４ｂと同一又は同様の機能及び構成を有してよい。また、第１遅延制御部４２ａと第３遅延制御部４２ｃは、図２から図６に関連して説明した第１遅延制御部４２ａと同一又は同様の機能及び構成を有してよい。第２遅延制御部４２ｂと第４遅延制御部４２ｄは、図２から図６に関連して説明した第２遅延制御部４２ｂと同一又は同様の機能及び構成を有してよい。
【０１００】
以上説明した試験装置１００によれば、電子デバイス２０の出力信号又はデータストローブに対して、微小時間ずつ位相のずれた複数のタイミングを容易に生成することができる。このため、電子デバイス２０の出力信号又はデータストローブを異なる位相を有する複数のタイミングで容易にサンプリングすることができる。また、異なる位相を有するサンプリングタイミングの位相データをサンプリングタイミング毎に有する必要が無いため、試験装置１００の記憶容量に対する負荷を低減することができる。
【０１０１】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【０１０２】
【発明の効果】
本発明に係る試験装置１００によれば、微小時間ずつ位相のずれた複数のタイミングを容易に生成することができ、電子デバイス２０の出力信号又はデータストローブを異なる位相を有する複数のタイミングで容易にサンプリングすることができる。
【図面の簡単な説明】
【図１】 本発明に係る試験装置１００の構成の一例を示す。
【図２】 本発明に係るタイミング発生器３０の構成の一例を示すブロック図である。
【図３】 タイミング発生器３０の構成の一例を示す。
【図４】 タイミング発生器３０の動作の一例を示すタイミングチャートである。
【図５】 複数の遅延制御部４４におけるそれぞれのマルチストローブデータを説明する。
【図６】 マルチストローブデータ算出部４６の構成の他の例を示す。
【図７】 タイミング発生器３０の動作の一例を示すタイミングチャートである。
【図８】 本発明に係る試験装置１００の構成の他の例を示す。
【符号の説明】
１０・・・パターン発生部、１２・・・波形整形部、１４・・・信号入出力部、２０・・・電子デバイス、２２・・・判定部、２４・・・出力信号サンプリング回路、２６・・・データストローブサンプリング回路、３０・・・タイミング発生器、３２・・・基本タイミングデータ設定部、３４・・・マルチストローブ分解能データ設定部、３６・・・マルチストローブ分解能データ加算部、３８・・・マルチストローブ分解能データ記憶部、４０・・・可変遅延量算出部、４２・・・遅延制御部、４４・・・可変遅延回路部、４６・・・マルチストローブデータ算出部、４８・・・リニアライズメモリ、５０・・・可変遅延回路、５４・・・基準クロック発生部、５６・・・タイミング生成部、６０・・・分解能データ設定部、７２、７４、７６・・・ディジタル回路、１００・・・試験装置
Claims (12)
- タイミング信号を発生するタイミング発生器であって、
所定の時間間隔で基準クロックを出力する基準クロック発生部と、
前記基準クロックを受け取り、前記基準クロックを遅延させた第１遅延信号を出力する第１可変遅延回路部と、
前記基準クロックを受け取り、前記基準クロックを遅延させた第２遅延信号を出力する第２可変遅延回路部と、
前記第１可変遅延回路部における遅延量を制御する第１遅延制御部と、
前記第２可変遅延回路部における遅延量を制御する第２遅延制御部と、
前記第１遅延信号と、前記第２遅延信号とに基づいて、前記タイミング信号を生成するタイミング生成部と
を備え、
前記第２遅延制御部は、
予め第２基本タイミングデータが設定される第２基本タイミングデータ設定部と、
予め第２マルチストローブ分解能データが設定される第２マルチストローブ分解能データ設定部と、
第２マルチストローブデータを記憶するマルチストローブデータ記憶部と、
前記基準クロック発生部が前記基準クロックを発生する毎に、前記マルチストローブデータ記憶部が記憶した前記第２マルチストローブデータに、前記第２マルチストローブ分解能データを加算する第２マルチストローブ分解能データ加算部と、
前記第２基本タイミングデータと、前記第２マルチストローブデータとに基づいて、前記第２可変遅延回路部において前記基準クロックが遅延されるべき遅延量を算出する第２可変遅延量算出部とを有し、
前記第１遅延制御部は、
予め第１基本タイミングデータが設定される第１基本タイミングデータ設定部と、
予め第１マルチストローブ分解能データが設定される第１マルチストローブ分解能データ設定部と、
前記基準クロック発生部が前記基準クロックを発生する毎に、前記マルチストローブデータ記憶部が記憶した前記第２マルチストローブデータに、前記第１マルチストローブ分解能データを加算して第１マルチストローブデータを算出する第１マルチストローブ分解能データ加算部と、
前記第１基本タイミングデータと、前記第１マルチストローブ分解能データ加算部が算出した遅延量とに基づいて、前記第１可変遅延回路部において前記基準クロックが遅延されるべき遅延量を算出する第１可変遅延量算出部とを有し、
前記マルチストローブデータ記憶部は、前記第２マルチストローブ分解能データ加算部において、前記第２マルチストローブ分解能データが加算された前記第２マルチストローブデータを新たに記憶する
ことを特徴とするタイミング発生器。 - 前記タイミング生成部は、前記第１遅延信号と、前記第２遅延信号とをインターリーブさせた信号に基づいて、前記タイミングを生成することを特徴とする請求項１に記載のタイミング発生器。
- 前記第１可変遅延量算出部は、前記第１基本タイミングデータに、前記第１マルチストローブデータを加算した遅延量を算出し、
前記第２可変遅延量算出部は、前記第２基本タイミングデータに、前記第２マルチストローブデータを加算した遅延量を算出することを特徴とする請求項１に記載のタイミング発生器。 - 前記第１可変遅延量算出部は、前記第１基本タイミングデータから、前記第１マルチストローブデータを減算した遅延量を算出し、
前記第２可変遅延量算出部は、前記第２基本タイミングデータから、前記第２マルチストローブデータを減算した遅延量を算出することを特徴とする請求項１に記載のタイミング発生器。 - 前記第１マルチストローブ分解能データは、前記第２マルチストローブ分解能データの略半分であることを特徴とする請求項１から４のいずれかに記載のタイミング発生器。
- 前記タイミング発生器が発生するべき前記タイミング信号に基づいて、前記マルチストローブデータ記憶部が記憶する前記第２マルチストローブデータを零に設定する手段を更に備えることを特徴とする請求項１から５のいずれかに記載のタイミング発生器。
- 前記タイミング発生器が発生するべき前記タイミング信号に基づいて、前記第１基本タイミングデータ設定部に新たな第１基本タイミングデータを設定する手段と、
前記タイミング発生器が発生するべき前記タイミング信号に基づいて、前記第２基本タイミングデータ設定部に新たな第２基本タイミングデータを設定する手段と
を更に備えることを特徴とする請求項１から６のいずれかに記載のタイミング発生器。 - 前記タイミング発生器が発生するべき前記タイミング信号に基づいて、前記第１マルチストローブ分解能データ設定部に新たな第１マルチストローブ分解能データを設定する手段と、
前記タイミング発生器が発生するべき前記タイミング信号に基づいて、前記第２マルチストローブ分解能データ設定部に新たな第２マルチストローブ分解能データを設定する手段と
を更に備えることを特徴とする請求項１から７のいずれかに記載のタイミング発生器。 - 電子デバイスを試験する試験装置であって、
前記電子デバイスを試験するための試験パターンを発生するパターン発生部と、
前記試験パターンを受け取り、前記試験パターンを整形した整形パターンを前記電子デバイスに入力する波形整形部と、
タイミングを発生する第１タイミング発生器と、
前記電子デバイスが前記試験パターンに基づいて出力する出力信号を、前記第１タイミング発生器が発生したタイミングでサンプリングする出力信号サンプリング回路と、
前記出力信号サンプリング回路におけるサンプリング結果に基づいて、前記電子デバイスの良否を判定する判定部と
を備え、
前記第１タイミング発生器は、
所定の時間間隔で基準クロックを出力する基準クロック発生部と、
前記基準クロックを受け取り、前記基準クロックを遅延させた第１遅延信号を出力する第１可変遅延回路部と、
前記基準クロックを受け取り、前記基準クロックを遅延させた第２遅延信号を出力する第２可変遅延回路部と、
前記第１可変遅延回路部における遅延量を制御する第１遅延制御部と、
前記第２可変遅延回路部における遅延量を制御する第２遅延制御部と、
前記第１遅延信号と、前記第２遅延信号とに基づいて、前記タイミングを生成するタイミング生成部と
を有し、
前記第２遅延制御部は、
予め第２基本タイミングデータが設定される第２基本タイミングデータ設定部と、
予め第２マルチストローブ分解能データが設定される第２マルチストローブ分解能データ設定部と、
第２マルチストローブデータを記憶するマルチストローブデータ記憶部と、
前記基準クロック発生部が前記基準クロックを発生する毎に、前記マルチストローブデータ記憶部が記憶した前記第２マルチストローブデータに、前記第２マルチストローブ分解能データを加算する第２マルチストローブ分解能データ加算部と、
前記第２基本タイミングデータと、前記第２マルチストローブデータとに基づいて、前記第２可変遅延回路部において前記基準クロックが遅延されるべき遅延量を算出する第２可変遅延量算出部とを有し、
前記第１遅延制御部は、
予め第１基本タイミングデータが設定される第１基本タイミングデータ設定部と、
予め第１マルチストローブ分解能データが設定される第１マルチストローブ分解能データ設定部と、
前記基準クロック発生部が前記基準クロックを発生する毎に、前記マルチストローブデータ記憶部が記憶した前記第２マルチストローブデータに、前記第１マルチストローブ分解能データを加算して第１マルチストローブデータを算出する第１マルチストローブ分解能データ加算部と、
前記第１基本タイミングデータと、前記第１マルチストローブ分解能データ加算部が算出した遅延量とに基づいて、前記第１可変遅延回路部において前記基準クロックが遅延されるべき遅延量を算出する第１可変遅延量算出部とを有し、
前記マルチストローブデータ記憶部は、前記第２マルチストローブ分解能データ加算部において、前記第２マルチストローブ分解能データが加算された前記第２マルチストローブデータを新たに記憶する
ことを特徴とする試験装置。 - 電子デバイスを試験する試験装置であって、
前記電子デバイスは、内部クロックに応じて出力信号を出力し、
前記電子デバイスを試験するための試験パターンを発生するパターン発生部と、
前記試験パターンを受け取り、前記試験パターンを整形した整形パターンを前記電子デバイスに入力する波形整形部と、
タイミングを発生する第１タイミング発生器と、
前記電子デバイスが前記試験パターンに基づいて出力する出力信号を、前記内部クロックに基づいたクロックであるデータストローブに応じて受け取り、前記第１タイミング発生器が発生したタイミングでサンプリングする出力信号サンプリング回路と、
タイミングを発生する第２タイミング発生器と、
前記データストローブを、前記第２タイミング発生器が発生したタイミングでサンプリングするデータストローブサンプリング回路と、
前記出力信号サンプリング回路におけるサンプリング結果に基づいて、前記電子デバイスの良否を判定する判定部と
を備え、
前記第１タイミング発生器は、
所定の時間間隔で基準クロックを出力する基準クロック発生部と、
前記基準クロックを受け取り、前記基準クロックを遅延させた第１遅延信号を出力する第１可変遅延回路部と、
前記基準クロックを受け取り、前記基準クロックを遅延させた第２遅延信号を出力する第２可変遅延回路部と、
前記第１可変遅延回路部における遅延量を制御する第１遅延制御部と、
前記第２可変遅延回路部における遅延量を制御する第２遅延制御部と、
前記第１遅延信号と、前記第２遅延信号とに基づいて、前記タイミングを生成する第１タイミング生成部と
を含み、
前記第１遅延制御部及び前記第２遅延制御部は、前記第１可変遅延回路部及び前記第２可変遅延回路部における遅延量を、前記基準クロック発生部が前記基準クロックを発生する毎に、増加又は減少させ、
前記第２タイミング発生器は、
前記基準クロックを受け取り、前記基準クロックを遅延させた第３遅延信号を出力する第３可変遅延回路部と、
前記基準クロックを受け取り、前記基準クロックを遅延させた第４遅延信号を出力する第４可変遅延回路部と、
前記第３可変遅延回路部における遅延量を制御する第３遅延制御部と、
前記第４可変遅延回路部における遅延量を制御する第４遅延制御部と、
前記第３遅延信号と、前記第４遅延信号とに基づいて、前記タイミングを生成する第２タイミング生成部と
を含み、
前記第３遅延制御部及び前記第４遅延制御部は、前記第３可変遅延回路部及び前記第４可変遅延回路部における遅延量を、前記基準クロック発生部が前記基準クロックを発生する毎に、増加又は減少させ、
前記判定部は、前記データストローブサンプリング回路のサンプリング結果に更に基づいて、前記電子デバイスの良否を判定することを特徴とする試験装置。 - 前記判定部は、前記出力信号サンプリング回路におけるサンプリング結果に基づいて、前記出力信号のジッタを算出する手段を有し、
前記判定部は、前記出力信号のジッタに更に基づいて、前記電子デバイスの良否を判定することを特徴とする請求項１０に記載の試験装置。 - 前記判定部は、前記データストローブサンプリング回路におけるサンプリング結果に基づいて、前記データストローブのジッタを算出する手段を更に有し、
前記判定部は、前記データストローブのジッタに更に基づいて、前記電子デバイスの良否を判定することを特徴とする請求項１０又は１１に記載の試験装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001342955A JP4279489B2 (ja) | 2001-11-08 | 2001-11-08 | タイミング発生器、及び試験装置 |
| KR1020047006943A KR100860647B1 (ko) | 2001-11-08 | 2002-11-07 | 타이밍 발생기 및 시험 장치 |
| DE2002197436 DE10297436T5 (de) | 2001-11-08 | 2002-11-07 | Zeitgenerator und Prüfvorrichtung |
| PCT/JP2002/011610 WO2003040738A1 (fr) | 2001-11-08 | 2002-11-07 | Generateur de synchronisation et appareil d'essai |
| US10/842,188 US7010729B2 (en) | 2001-11-08 | 2004-05-10 | Timing generator and test apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001342955A JP4279489B2 (ja) | 2001-11-08 | 2001-11-08 | タイミング発生器、及び試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003149305A JP2003149305A (ja) | 2003-05-21 |
| JP4279489B2 true JP4279489B2 (ja) | 2009-06-17 |
Family
ID=19156726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001342955A Expired - Fee Related JP4279489B2 (ja) | 2001-11-08 | 2001-11-08 | タイミング発生器、及び試験装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7010729B2 (ja) |
| JP (1) | JP4279489B2 (ja) |
| KR (1) | KR100860647B1 (ja) |
| DE (1) | DE10297436T5 (ja) |
| WO (1) | WO2003040738A1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4251800B2 (ja) * | 2001-11-08 | 2009-04-08 | 株式会社アドバンテスト | 試験装置 |
| DE10392393T5 (de) * | 2002-03-08 | 2005-06-16 | Advantest Corp. | Halbleiterprüfvorrichtung und Zeitmessverfahren hierfür |
| JP4002811B2 (ja) | 2002-10-04 | 2007-11-07 | 株式会社アドバンテスト | マルチストローブ生成装置、試験装置、及び調整方法 |
| US7240249B2 (en) * | 2003-06-26 | 2007-07-03 | International Business Machines Corporation | Circuit for bit skew suppression in high speed multichannel data transmission |
| US7185239B2 (en) * | 2003-09-29 | 2007-02-27 | Stmicroelectronics Pvt. Ltd. | On-chip timing characterizer |
| JP4564250B2 (ja) * | 2003-10-09 | 2010-10-20 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置のファンクションテスト方法 |
| JPWO2005066646A1 (ja) * | 2004-01-09 | 2007-12-20 | 株式会社アドバンテスト | タイミングクロック校正方法 |
| JP4669258B2 (ja) * | 2004-10-13 | 2011-04-13 | 株式会社アドバンテスト | タイミング発生器、及び試験装置 |
| US7583772B2 (en) * | 2005-02-22 | 2009-09-01 | Broadcom Corporation | System for shifting data bits multiple times per clock cycle |
| JP4895551B2 (ja) * | 2005-08-10 | 2012-03-14 | 株式会社アドバンテスト | 試験装置および試験方法 |
| DE112006003595T5 (de) | 2005-12-28 | 2008-11-13 | Advantest Corporation | Prüfvorrichtung, Prüfverfahren und Programm |
| KR101228270B1 (ko) * | 2006-05-01 | 2013-01-30 | 주식회사 아도반테스토 | 시험 장치 및 시험 방법 |
| WO2009001451A1 (ja) * | 2007-06-27 | 2008-12-31 | Advantest Corporation | 検出装置及び試験装置 |
| WO2010125610A1 (ja) * | 2009-04-30 | 2010-11-04 | 株式会社アドバンテスト | クロック生成装置、試験装置およびクロック生成方法 |
| KR101227670B1 (ko) * | 2009-05-11 | 2013-01-29 | 가부시키가이샤 어드밴티스트 | 수신 장치, 시험 장치, 수신 방법 및 시험 방법 |
| TWI461717B (zh) * | 2012-11-05 | 2014-11-21 | Realtek Semiconductor Corp | 掃描時脈產生器以及掃描時脈產生方法 |
| TWI562541B (en) * | 2015-12-09 | 2016-12-11 | Chroma Ate Inc | Wave form generating apparatus capable of calibration and calibrating method thereof |
| CN114199519B (zh) * | 2021-10-31 | 2024-04-16 | 昆山丘钛光电科技有限公司 | 一种测试装置及系统 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2952131B2 (ja) * | 1993-05-11 | 1999-09-20 | シャープ株式会社 | 半導体集積回路の試験装置 |
| JP2605300Y2 (ja) | 1993-11-01 | 2000-07-04 | 株式会社アドバンテスト | 半導体試験装置用周期発生器 |
| WO1996032654A1 (fr) * | 1995-04-13 | 1996-10-17 | Advantest Corporation | Generateur de periodes pour dispositif d'essai de semi-conducteurs |
| JPH11304888A (ja) * | 1998-04-17 | 1999-11-05 | Advantest Corp | 半導体試験装置 |
| JP4215860B2 (ja) * | 1998-06-04 | 2009-01-28 | 株式会社ルネサステクノロジ | タイミングパルス発生回路および半導体試験装置 |
| WO2000040984A1 (fr) * | 1999-01-08 | 2000-07-13 | Advantest Corporation | Dispositif de generation de forme d'onde |
| JP4118463B2 (ja) * | 1999-07-23 | 2008-07-16 | 株式会社アドバンテスト | タイミング保持機能を搭載したｉｃ試験装置 |
| US6377065B1 (en) * | 2000-04-13 | 2002-04-23 | Advantest Corp. | Glitch detection for semiconductor test system |
| JP4251800B2 (ja) * | 2001-11-08 | 2009-04-08 | 株式会社アドバンテスト | 試験装置 |
-
2001
- 2001-11-08 JP JP2001342955A patent/JP4279489B2/ja not_active Expired - Fee Related
-
2002
- 2002-11-07 WO PCT/JP2002/011610 patent/WO2003040738A1/ja active Application Filing
- 2002-11-07 DE DE2002197436 patent/DE10297436T5/de not_active Withdrawn
- 2002-11-07 KR KR1020047006943A patent/KR100860647B1/ko active IP Right Grant
-
2004
- 2004-05-10 US US10/842,188 patent/US7010729B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040074983A (ko) | 2004-08-26 |
| DE10297436T5 (de) | 2005-01-13 |
| JP2003149305A (ja) | 2003-05-21 |
| US20040208048A1 (en) | 2004-10-21 |
| US7010729B2 (en) | 2006-03-07 |
| WO2003040738A1 (fr) | 2003-05-15 |
| KR100860647B1 (ko) | 2008-09-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4279489B2 (ja) | タイミング発生器、及び試験装置 | |
| JP4251800B2 (ja) | 試験装置 | |
| US7327816B2 (en) | High resolution synthesizer with improved signal purity | |
| JP4806631B2 (ja) | タイミング発生器および半導体試験装置 | |
| KR100389608B1 (ko) | 높은데이타속도로동작하는자동테스트장치용타이밍발생기 | |
| JPH04264931A (ja) | 高速タイミング発生器 | |
| KR19990083175A (ko) | 반도체 시험 장치 | |
| KR100269704B1 (ko) | 지연 소자 시험 장치 및 시험 기능을 갖는 집적 회로 | |
| JP2907033B2 (ja) | タイミング信号発生装置 | |
| JP3633988B2 (ja) | 半導体ｉｃ試験装置のタイミングエッジ生成回路 | |
| KR101052458B1 (ko) | 시험장치 및 시험방법 | |
| KR20040075864A (ko) | 타이밍 발생 장치 및 시험 장치 | |
| JP4394788B2 (ja) | 遅延時間判定装置 | |
| JP2001339282A (ja) | 可変遅延回路及び半導体回路試験装置 | |
| US20060164146A1 (en) | Edge shifted pulse train generator | |
| JP4866514B2 (ja) | 遅延回路、及び試験装置 | |
| JP4215347B2 (ja) | 移相器 | |
| JP3119388B2 (ja) | Ｉｃ試験装置 | |
| JP4866509B2 (ja) | タイミング発生器及び試験装置 | |
| JPH0774818B2 (ja) | テスターのタイミング信号発生回路 | |
| JP4412775B2 (ja) | 遅延信号生成装置およびその遅延量を調整する方法 | |
| JP2001235521A (ja) | タイミング発生器 | |
| JP2012052913A (ja) | 試験装置および信号発生装置 | |
| JP2005037269A (ja) | シフトクロック発生装置、タイミング発生器、及び試験装置 | |
| JP2004144599A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040609 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070814 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071011 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090303 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090312 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120319 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120319 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130319 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130319 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130319 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140319 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |