JP2001235521A

JP2001235521A - タイミング発生器

Info

Publication number: JP2001235521A
Application number: JP2000044383A
Authority: JP
Inventors: Kanji Suzuki; 貫二鈴木
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2000-02-22
Filing date: 2000-02-22
Publication date: 2001-08-31

Abstract

(57)【要約】【課題】タイミング調整時間の増大及び回路規模の増
大を防止できるタイミング発生器を実現することを目的
にする。【解決手段】本発明は、エッジ信号を出力するタイミ
ング発生器に改良を加えたものである。本装置は、クロ
ック信号を出力すると共に、レート累計時間を出力する
レートジェネレータと、このレートジェネレータからク
ロック信号とレート累計時間とを入力し、レート累計時
間にエッジ信号のタイミング情報を加算し、この加算値
の上位ビット分のクロック信号による周期を仮エッジ信
号とし、この仮エッジ信号を、加算値の下位ビット分遅
延させて、エッジ信号を出力するエッジジェネレータと
を有することを特徴とする装置である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、ＩＣテス
タに用いられるタイミング発生器に関し、タイミング調
整時間の増大及び回路規模の増大を防止できるタイミン
グ発生器に関するものである。

【０００２】

【従来の技術】ＩＣテスタは、被試験対象（以下ＤＵＴ
と略す）に試験パターンを与え、この試験パターンに基
づいて被試験対象が出力した応答信号と期待値パターン
とを比較して、被試験対象の合否を判定するものであ
る。

【０００３】ＩＣテスタの内部では、レートジェネレー
タが出力するレート信号に基づいて、パターンジェネレ
ータはパターンアドレスを出力する。ここで、レート信
号は、被試験対象のテストサイクルを示す信号である。
そして、パターンジェネレータが出力するパターンアド
レスによりパターンメモリがパターンデータを出力して
いる。このパターンデータは、試験パターンと期待値パ
ターンとフォーマッタ情報等により構成される。

【０００４】このような装置を従来の構成を図４に示
す。図において、１はレートジェネレータで、ＲＴＴＣ
（リアルタイム・タイミング・コントロール）アドレス
（ＲＡ）を入力し、レート信号を発生する。レートジェ
ネレータ１は、クロック発生器１１と低分解能レート発
生回路１２とプログラマブルディレイライン１３とで構
成される。

【０００５】低分解能レート発生回路１２は、レート信
号の粗い分解能のタイミングを発生する回路で、内部に
レート信号の周期情報が予め格納されている。このメモ
リはＲＴＴＣアドレスによりその情報が出される。この
動作は、クロック発生器１１が発生する基準クロックの
パルス数が周期情報の粗い部分と一致したところでパル
スを発生する。すなわち、ＲＴＴＣアドレスに対応した
タイミングで、クロック周期に等しい分解能を持つレー
ト信号を発生する。

【０００６】プログラマブルディレイライン１３は、低
分解能レート発生回路１２の内部メモリに格納された周
期情報の細かい部分で制御され、低分解能レート発生回
路１２が出力するレート信号の分解能を細かくしてレー
ト信号として出力する。このレート信号の周期は実際に
テストに使用されるタイミングとなる。その分解能は一
般に数十ｐｓないし数百ｐｓの値である。

【０００７】２はパターンジェネレータ（アドレスジェ
ネレータ）で、レートジェネレータ１からレート信号を
入力し、ＲＴＴＣアドレスとパターンアドレス（ＰＡ）
とを出力する。これらは、レート信号に同期して出力さ
れる。

【０００８】３はパターンメモリで、レートジェネレー
タ１からのレート信号とパターンジェネレータ２からの
パターンアドレスとを入力し、パターンデータ（試験パ
ターン，期待値パターン，フォーマット情報等）を出力
する。

【０００９】４はピンエレクトロニクスボードで、テス
トヘッド内に複数枚円周に放射状に配置され、エッジジ
ェネレータ５とピンエレクトロニクス６とを搭載する。

【００１０】エッジジェネレータ５は、レートジェネレ
ータ１からのレート信号と、パターンジェネレータ２か
らのＲＴＴＣアドレスと、パターンメモリ３からパター
ンデータ（ＰＤ）とを入力する。そして、エッジジェネ
レータ５は、プログラマブルディレイライン５１，５２
とエッジタイミング情報発生回路５３とからなる。実際
には、エッジジェネレータ５は、複雑な制御を行なって
おり、パターンデータ中のドライバデータ，ドライバイ
ネーブル／ディセーブル，フォーマット情報によりエッ
ジ起動制御を行なっている。

【００１１】プログラマブルディレイライン５１は、レ
ートジェネレータ１からのレート信号を入力し、レート
信号のスキューを補正する。

【００１２】プログラマブルディレイライン５２は、プ
ログラマブルディレイライン５１からのレート信号を入
力し、エッジを出力する。このエッジの分解能は一般的
に数十ｐｓないし数百ｐｓの値である。

【００１３】エッジタイミング情報発生回路５３は、複
数あり、内部にメモリを有し、エッジのタイミング情報
が予め格納されており、ＲＴＴＣアドレスにより遅延の
データがプログラマブルディレーライン５２に出力され
る。

【００１４】ピンエレクトロニクス６は、複数のピン分
あり、ドライバ、コンパレータ、アクティブロード等を
含む回路ブロックで、被試験対象（ＤＵＴ）７に接続さ
れ、エッジ信号に基づいて試験信号を出力する。

【００１５】このような装置の動作を以下で説明する。
レートジェネレータ１は、ＲＴＴＣアドレスに基づい
て、レート信号を出力する。このレート信号を受けて、
パターンジェネレータ２は、ＲＴＴＣアドレスをレート
ジェネレータ１に出力すると共に、パターンアドレスを
出力する。そして、パターンアドレスを入力したパター
ンメモリ３は、レート信号に同期してパターンデータを
出力する。

【００１６】エッジジェネレータ５は、レートジェネレ
ータ１からのレート信号を入力する。そして、エッジジ
ェネレータ５は、レート信号とパターンジェネレータ２
が出力するＲＴＴＣアドレスとパターンメモリからのパ
ターンデータとに基づいて、エッジ信号をピンエレクト
ロニクス６に出力する。ピンエレクトロニクス６は、エ
ッジ信号により試験信号を生成し、被試験対象７に出力
する。

【００１７】

【発明が解決しようとする課題】このような装置では、
以下のような問題点があった。１）レート信号を複数のエッジジェネレータ５に分配す
るため、各エッジジェネレータ５において、レート信号
のタイミングスキューが生じる。これを補正するため
に、プログラマブルディレーライン５１が、エッジジェ
ネレータ５ごとに必要になってしまう。

【００１８】２）レート信号の分配系で発生するレート
のジッタが、そのままエッジ信号のタイミング精度にき
いてくるため、レート信号のジッタをできるだけ小さく
する手段が必要になる。

【００１９】３）一般にＩＣテスタは、レート信号、エ
ッジ信号ともに、数十ｐｓ〜数百ｐｓの分解能と、レー
ト信号を越えるエッジ信号の設定が要求される。エッジ
信号の最大設定値をレート以上できるようにするために
は、プログラマブルディレーライン５２を多重化する必
要がある。

【００２０】この結果、タイミング調整時間の増大、回
路規模の増大、コストの増大などが発生してしまう。

【００２１】そこで、本発明の目的は、タイミング調整
時間の増大及び回路規模の増大を防止できるタイミング
発生器を実現することにある。

【００２２】

【課題を解決するための手段】本発明は、エッジ信号を
出力するタイミング発生器において、クロック信号を出
力すると共に、レート累計時間を出力するレートジェネ
レータと、このレートジェネレータからクロック信号と
レート累計時間とを入力し、レート累計時間にエッジ信
号のタイミング情報を加算し、この加算値の上位ビット
分のクロック信号による周期を仮エッジ信号とし、この
仮エッジ信号を、加算値の下位ビット分遅延させて、エ
ッジ信号を出力するエッジジェネレータとを有すること
を特徴とするものである。

【００２３】

【発明の実施の形態】以下図面を用いて本発明の実施の
形態を説明する。図１は本発明の一実施例を示した要部
構成図である。ここで、他の部分は、図４に示す装置と
同一である。

【００２４】図において、８はレートジェネレータで、
図４に示すレートジェネレータ１の代わりに設けられ、
ＲＴＴＣアドレス（ＲＡ）を入力し、クロック信号、仮
レート信号、レート累計時間を出力する。レートジェネ
レータ８は、クロック発生器８１、カウンタ８２、レー
トメモリ８３、加算器８４、フリップフロップ８５、コ
ンパレータ８６で構成される。

【００２５】クロック発生器８１は、クロック信号を発
生する。カウンタ８２は、初期化信号をリセット端子に
入力し、クロック発生器８１のクロック信号を入力し、
絶対時間となるカウント値を出力する。レートメモリ８
３は、ＲＴＴＣアドレスを入力し、ＲＴＴＣアドレスに
よりレート信号の周期情報（レートデータ）を出力す
る。加算器８４は、レートメモリ８３からの周期情報と
フリップフロップ８５の出力とを加算し、出力する。フ
リップフロップ８５は、初期化信号をリセット端子に入
力し、加算器８４の出力を入力し、レート累計時間を保
持する。コンパレータ８６は、カウンタ８２のカウント
値と加算器８４の加算結果とを比較し、仮レート信号を
出力し、仮レート信号をフリップフロップ８５のクロッ
ク端子に入力する。

【００２６】９はエッジジェネレータで、図４に示すエ
ッジジェネレータ５の代わりに設けられ、ＲＴＴＣアド
レス（ＲＡ）、レートジェネレータ８からのクロック信
号、仮レート信号、レート累計時間を入力し、エッジ信
号を出力する。

【００２７】エッジジェネレータ９は、カウンタ９１、
ＳＲフリップフロップ９２、エッジメモリ９３、加算器
９４、ＦＩＦＯ（First-In First-Out）メモリ９５、コ
ンパレータ９６、フリップフロップ９７、プログラマブ
ルディレーライン９８から構成される。そして、エッジ
メモリ９３、加算器９４、ＦＩＦＯメモリ９５、コンパ
レータ９６、フリップフロップ９７、プログラマブルデ
ィレーライン９８は、エッジ発生部９０を構成する。エ
ッジ発生部９０は、複数用意され、複数のエッジ信号を
出力する。

【００２８】カウンタ９１は、レートジェネレータ８
（クロック発生器８１）からのクロック信号を入力し、
絶対時間となるカウント値を出力する。ＳＲフリップフ
ロップ９２は、セット端子にレートジェネレータ８（コ
ンパレータ８６）からの仮レート信号を入力し、リセッ
ト端子に初期化信号を入力し、出力をカウンタ９１のリ
セット端子に入力する。

【００２９】エッジメモリ９３は、ＲＴＴＣアドレスを
入力し、エッジ信号のタイミング情報を（エッジデー
タ）出力する。加算器９４は、レートジェネレータ８
（フリップフロップ８５）からのレート累計時間とエッ
ジメモリ９３からのタイミング情報とを加算し、エッジ
絶対時間とする。ＦＩＦＯメモリ９５は、加算器９４の
エッジ絶対時間を、レートジェネレータ８（コンパレー
タ８６）の仮レート信号で入力し、エッジ信号で出力す
る。コンパレータ９６は、カウンタ９１の絶対時間とＦ
ＩＦＯメモリ９５のエッジ絶対時間の上位ビットとを比
較し、仮エッジ信号を出力する。フリップフロップ９７
は、コンパレータ９６の仮エッジ信号を、レートジェネ
レータ８（クロック発生器８１）からのクロック信号で
リタイミングする。プログラマブルディレーライン９８
は、フリップフロップ９７から仮エッジ信号を入力し、
ＦＩＦＯメモリ９５からのエッジ絶対時間の下位ビット
分遅延し、エッジ信号を出力する。

【００３０】このような装置の動作を以下で説明する。
ここで、図２に示すようなレートとエッジ信号の関係を
なす信号出力について説明する。図２において、（ａ）
はレート、（ｂ）はエッジ信号、（ｃ）は絶対時間を示
す。

【００３１】図３は図１に示す装置の動作を説明するタ
イミングチャートである。図３において、（ａ）はレー
トジェネレータ８におけるエッジと絶対時間の関係、
（ｂ）はクロック信号、（ｃ）はカウンタ８２出力、
（ｄ）はＲＴＴＣアドレス、（ｅ）はレートメモリ８３
出力、（ｆ）は加算器８４出力、（ｇ）はＦＦ８５出
力、（ｈ）は仮レート信号である。

【００３２】また、（ｉ）はカウンタ９１出力、（ｊ）
はエッジメモリ９３出力、（ｋ）は加算器９４出力、
（ｌ）はＦＩＦＯメモリ９５出力、（ｍ）は仮エッジ信
号、（ｎ）はエッジ信号、（ｏ）はエッジジェネレータ
９におけるエッジと絶対時間の関係である。

【００３３】初期化信号により、カウンタ８２、フリッ
プフロップ８５をリセットし、ＳＲフリップフロップ９
２を介して、カウンタ９１をリセットする。これによ
り、カウンタ８２，９１の絶対時間を”０”とする。そ
して、スタート時のＲＴＴＣアドレス”０”をレートメ
モリ８３、エッジメモリ９３に入力する。レートメモリ
８３は、ＲＴＴＣアドレス”０”により、レートデー
タ”Ｒ０”を出力し、フリップフロップ８５はリセット
されたので”０”となる。加算器８４は、レートメモリ
８３の出力”Ｒ０”とフリップフロップ８５の出力”
０”とを加算し、”Ｒ０”を出力する。同様に、エッジ
メモリ９３は、ＲＴＴＣアドレス”０”により、エッジ
データ”Ｅ０”を出力する。加算器９４は、フリップフ
ロップ８５の出力”０”とエッジメモリ９３の出力”Ｅ
０”とを加算し、”Ｅ０”を出力する。

【００３４】クロック発生器８１がクロック信号を出力
し、このクロック信号により、カウンタ８２がカウント
を行う（ｓ１，ｓ２）。このカウンタ８２の出力と加算
器８４の出力”Ｒ０”の上位１７ビットとを比較し、コ
ンパレータ８６は、仮レート信号を出力する（ｓ３）。
この仮レート信号は、サイクルの替わり目を示す信号と
なるが、レート累計時間の更新タイミングとしても使用
される。この仮レート信号が、パターンジェネレータ
（図示せず）に入力され、ＲＴＴＣアドレスが”１”に
なる（ｓ４）。ＲＴＴＣアドレスが”１”に変化すると
同時に、レートメモリ８３の出力が”Ｒ１”になり（ｓ
５）、エッジメモリ９３の出力が”Ｅ１”になる（ｓ
６）。

【００３５】そして、フリップフロップ８５が、コンパ
レータ８６からの仮レート信号により、加算器８４の出
力”Ｒ０”を保持する（ｓ７）。加算器８４は、レート
メモリ８３の出力”Ｒ１”とフリップフロップ８５の出
力”Ｒ０”とを加算し、レート累計時間”Ｒ０＋Ｒ１”
を出力する（ｓ８）。

【００３６】加算器９４は、フリップフロップ８５の出
力”Ｒ０”とエッジメモリ９３の出力”Ｅ１”とを加算
し、”Ｒ０＋Ｅ１”を出力する（ｓ９，ｓ１０）。この
とき、ＦＩＦＯメモリ９５は、加算器９４の出力”Ｅ
０”を、コンパレータ８６からの仮レート信号の立ち上
がりタイミングで書き込み、初めてのデータなので、す
ぐに出力する（ｓ１１）。

【００３７】仮レート信号がＳＲフリップフロップ９２
のセット端子に入力し、ＳＲフリップフロップ９２の出
力がハイになり、カウンタ９１のリセットが解除され
る。そして、クロック信号発生器８１のクロック信号ご
とに、カウンタ９１はカウントを行う（ｓ１２）。

【００３８】そして、カウンタ９１の出力とＦＩＦＯメ
モリ９５の出力”Ｅ０”の上位１７ビットとを比較し、
コンパレータ９６は、仮エッジ信号を出力する（ｓ１
３）。この仮エッジ信号は、フリップフロップ９７で、
クロック発生器８１のクロック信号によりリタイミング
が行われる。フリップフロップ９７から出力される仮エ
ッジ信号は、プログラマブルディレーライン９８で、Ｆ
ＩＦＯメモリ９５の出力”Ｅ０”の下位７ビット分遅延
され、エッジ信号となる（ｓ１４）。

【００３９】このとき、レート信号の立ち上がりによる
タイミングで、ＦＩＦＯメモリ９５は、加算器９４の出
力”Ｒ０＋Ｅ１”が書き込まれている。そして、ＦＩＦ
Ｏメモリ９５は、プログラマブルディレーライン９８か
ら出力されるエッジ信号を入力し、”Ｒ０＋Ｅ１”を出
力する（ｓ１５）。

【００４０】このように、レートジェネレータ８が出力
するクロック信号とレート累計時間とをエッジジェネレ
ータ９に入力し、エッジジェネレータ９は、レート累計
時間にエッジ信号のタイミング情報を加算し、この加算
値の上位ビット倍のクロック信号をエッジ信号とし、こ
のエッジ信号を加算値の下位ビット分遅延させて出力す
るので、レートを越えるエッジの設定があっても、プロ
グラマブルディレーラインの多重化を行う必要がない。
従って、タイミング調整時間の増大及び回路規模の増大
を防止できる。

【００４１】また、エッジジェネレータ９の最終段では
じめて実タイミングエッジを作るので、レート分配スキ
ュー、レートジッタの影響を考える必要がなくなり、タ
イミング精度がよくなる。つまり、クロック信号は、固
定周波数なので、容易に高品質とすることができるの
で、タイミング精度をよくすることができる。

【００４２】そして、エッジ信号の品質を決定するの
が、クロック信号とプログラマブルディレーラインだけ
となるので、タイミングの管理しやすくなる。つまり、
クロック信号はスキューが小さいので、補正する必要が
なく、ジッタもクロック信号は常時発生しているので、
測定・評価がしやすい。

【００４３】なお、本発明はこれに限定されるものでは
なく、エッジ設定値が２レート以上になっても、ＦＩＦ
Ｏメモリの段数を多くすることで対応できる。

【００４４】

【発明の効果】本発明によれば、以下のような効果があ
る。レートジェネレータが出力するクロック信号とレー
ト累計時間とをエッジジェネレータに入力し、エッジジ
ェネレータは、レート累計時間にエッジ信号のタイミン
グ情報を加算し、この加算値の上位ビット倍のクロック
信号をエッジ信号とし、このエッジ信号を加算値の下位
ビット分遅延させて出力するので、レートを越えるエッ
ジの設定があっても、プログラマブルディレーラインの
多重化を行う必要がない。従って、タイミング調整時間
の増大及び回路規模の増大を防止できる。

【００４５】また、エッジジェネレータの最終段ではじ
めて実タイミングエッジを作るので、レート分配スキュ
ー、レートジッタの影響を考える必要がなくなり、タイ
ミング精度がよくなる。

【００４６】そして、エッジ信号の品質を決定するの
が、クロック信号とプログラマブルディレーラインだけ
となるので、タイミングの管理しやすくなる。

【図面の簡単な説明】

【図１】本発明の一実施例を示した構成図である。

【図２】レートとエッジ信号の関係を示すタイミングチ
ャートである。

【図３】図１に示す装置の動作を示したタイミングチャ
ートである。

【図４】従来のＩＣテスタの構成を示した図である。

【符号の説明】

２パターンジェネレータ（アドレスジェネレータ）８レートジェネレータ９エッジジェネレータ８１クロック発生器８２，９１カウンタ８３レートメモリ８４，９４加算器８６，９６コンパレータ９３エッジメモリ９５ＦＩＦＯメモリ９８プログラマブルディレーライン

Claims

【特許請求の範囲】

【請求項１】エッジ信号を出力するタイミング発生器
において、クロック信号を出力すると共に、レート累計時間を出力
するレートジェネレータと、このレートジェネレータからクロック信号とレート累計
時間とを入力し、レート累計時間にエッジ信号のタイミ
ング情報を加算し、この加算値の上位ビット分のクロッ
ク信号による周期を仮エッジ信号とし、この仮エッジ信
号を、加算値の下位ビット分遅延させて、エッジ信号を
出力するエッジジェネレータとを有することを特徴とす
るタイミング発生器。
【請求項２】エッジ信号を出力するタイミング発生器
において、クロック信号を発生するクロック発生器と、このクロッ
ク発生器のクロック信号ごとにカウントするカウンタ
と、周期情報を記憶するレートメモリと、このレートメ
モリの周期情報を累積加算し、レート累計時間を得る加
算器と、前記カウンタのカウント値と加算器のレート累
計時間の上位ビットとを比較し、仮レート信号を出力す
るコンパレータとを有するレートジェネレータと、前記エッジ信号のタイミング情報を記憶するエッジメモ
リと、前記レートジェネレータからのレート累計時間と
前記エッジメモリのタイミング情報とを加算する加算器
と、この加算器の加算値を前記レートジェネレータから
の仮レート信号で入力し、エッジ信号で出力するＦＩＦ
Ｏメモリと、レートジェネレータからのクロック信号ご
とにカウントするカウンタと、このカウンタのカウント
値とＦＩＦＯメモリの出力の上位ビットとを比較し、仮
エッジ信号を出力するコンパレータと、このコンパレー
タが出力する仮エッジ信号を、ＦＩＦＯメモリの出力の
下位ビット分遅延し、エッジ信号を出力するプログラマ
ブルディレーラインとを有するエッジジェネレータとを
設けたことを特徴とするタイミング発生器。
【請求項３】レートジェネレータの仮レート信号によ
り、レートメモリ、エッジメモリにアドレスを与えるア
ドレスジェネレータを設けたことを特徴とする請求項２
記載のタイミング発生器。