JP3799067B2 - Ic試験装置 - Google Patents
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Description
【産業上の利用分野】
本発明はIC試験装置に関する。
【0002】
【従来の技術】
ディジタル回路装置の従来技術について、IC試験装置等に見られるような、周期可変のクロックの発生機能を有し、この周期可変クロックを他の回路部へ分配供給し動作するものと、マイクロプロセッサ等のような一定周期クロックの分配供給を受け動作するものとに分けて、順次説明する。
【0003】
一般に、被試験対象としてのICの機能の試験は、各基本(試験)周期内で、IC試験装置からは被試験ICに各種の試験信号が印加され、その被試験ICからの各種の応答信号各々はIC試験装置内に取り込まれ、各々についての判定タイミング下にその良否判定が行なわれることによって、ICとしての機能が正常であるかどうか否かが試験されるものとなっている。ところで、近年、IC類一般の高速動作化に伴い、それらIC類を試験するに際しては、試験信号相互の位相差および応答信号の判定タイミング相互の位相差は、高精度に所望の関係を保つことが必要となっている。
【0004】
図16は、このような試験に供される従来のIC試験装置の一例を示すブロック図である。本例によれば、タイミング発生回路J02には、システムクロックオシレータ(以下原振という)J01よりの原振クロックJ18が供給され、試験周期を決定する周期クロック、印加試験信号のタイミングと応答信号の判定タイミングを決定するエッジクロック(以下、後者を判定ストローブと呼ぶ)を発生する。これらエッジクロックは、後述のエッジクロック間の位相ずれを調整するための遅延回路B(J04)を経て、ピン制御部J05へ供給され、ピン制御部内の波形生成回路J05aおよび比較判定回路J05bにおいて、各々印加試験信号の生成と応答信号の判定が基本周期毎に行なわれる。フェイルメモリJ05cは、判定結果を保持記憶しておくものである。ピンエレクトロニクス部J06のドライバJ06aは波形生成回路J05aで生成された試験信号を被試験IC(J08)の信号レベルに合致させるためのものであり、コンパレータJ06bはリファレンス電源J06cより供給される基準電圧を用いて応答信号を比較判定回路J05bの信号レベルに合致させるものである。また、被試験用IC電源J09は被試験IC(J08)へ電源を供給するための可変電源であり、DC測定回路J10は機能試験とは別途行なわれる直流試験のために設けられている。位相ずれ調整回路J11は、各々の試験信号間を所定の位相関係に保って印加し、また被試験IC(J08)からの応答信号各々の判定についてもそれら相互間で所定の位相関係で行なわれる様に、エッジクロックを調整するためのものである。以上の様な一連の試験の実行制御および試験結果の解析等は、テスト制御部J13が、適時バスJ12を介して行なう。
【0005】
さらに、タイミング発生回路J02の構成及び位相調整の方法について、図17〜図19を用いて詳細に説明する。図17は位相調整用の遅延回路B(J04)と共に示したタイミング発生回路J02の一例のブロック図であり、図18はエッジクロック発生のタイムチャート、図19は位相調整の動作タイムチャートである。周期クロック発生回路K01内のカウンタ回路A(K03)は、原振クロックJ18を計数した後、計数出力クロックK09を遅延回路A(K04)で遅延させて、サイクル毎に所望の周期R(K)、R(K+1)を有する周期クロックK10を発生する(Kはサイクル数)。この所望の周期のことを設定周期とよび、予めデータ設定回路K05内のメモリ等に設定、記憶されており、必要に応じて読み出されるものである。読み出しに必要なメモりのアドレスA(K)、A(K+1)は(図18中には図示せず)、パターン発生回路J03から供給される。一方、エッジクロック発生回路K02でも同様に原振クロックJ18をカウンタ回路B(K06)で計数し、原振の周期の整数倍の遅延量を持つ計数クロックK12を作成し、これを遅延回路A(K07)により遅延させて、図18に示すように所望の遅延量E1(K)、E1(K+1)を持つエッジクロックK13を発生する。このエッジクロック発生回路は複数個設けられるが、図18のE2(K)、E2(K+1)に示されるように、各々には異なった遅延量が設定される場合がある。また、この例では、エッジクロックの遅延量が周期クロックの設定周期を越える場合(E2(K)>R(K))を示している。
【0006】
また、各エッジクロックは、各々異なった経路及び回路構成素子を経由して、波形生成回路J05a、ドライバJ06aおよび比較判定回路J05bに供給されるため、生成した試験信号間の位相関係、及び各々の応答信号の比較判定タイミングの位相関係が所望のものとならずに、位相ずれが発生するため、この位相ずれをゼロとなるように遅延回路B(J04)が位相ずれ調整回路J11により、試験に先だって調整される。図19は、この調整の様子を示したものであり、図17におけるエッジクロック発生回路1〜3に同一の設定遅延量Ta、Tb、Tcが設定され、エッジクロック1〜3が発生されるが、実際には、各エッジクロック発生回路で発生する位相ずれも含まれて、A’〜C’の位置に発生してしまう。位相ずれ調整は、このように発生されたエッジクロック1〜3を遅延回路B(J04)にてそれぞれta、tb、tcだけ増減することにより、A〜Cの位置へ時間的に移動することで行なわれる(説明の便宜上、図19では、A、B、Cで示される位置が、上述の試験信号間及び判定タイミング間の位相ずれがゼロとなるものとした)。
【0007】
尚、この種の装置として関連する公知例として、特開昭58ー32178号、特開昭61ー81026号、特開昭63ー298076号、特開平3ー131778号、特開平3ー135779号の各公報記載のものがある。
【0008】
一方、マイクロプロセッサ等のディジタル回路では、図20に示すように、原振3より、一定周期のクロックが遅延回路1A,1B,1Cを経由して各回路に分配供給される。分配のための回路素子(以下、分配素子と称する)2A,2B,2Cは駆動すべき各回路群5A,5B,5C内の各回路へクロックを分配するために設けられる。この様な構成の回路装置では、論理ゲートで構成される分配回路6から駆動すべき回路群5A,5B,5Cまでの配線長や回路構成素子の遅延時間の違いにより、クロックが原振3から各回路ブロックに到達するまでの遅延時間に差を生じる。さらに、駆動すべき回路群が多数となる場合には、原振3と駆動すべき回路群の間の分配回路での遅延時間自体と、各回路に到達するまでの遅延時間の差(位相ずれ)も大きなものとなり、分配に要する遅延時間そのものも大きくなるため、例えば位相基準としての原振3からのクロックとの位相ずれが大きくなる。遅延回路1A,1B,1Cは、これらの位相ずれを調整して同一位相でクロックが回路群5A,5B,5Cに入力されるように設けられている。尚、調整のためには前述のIC試験装置のように、位相ずれ調整回路等が必要となるが、図20においては省略されたものとなっている。図21はこの調整の様子を示したものであり、原振3から供給されるクロックと分配されたクロックが回路群5A,5B,5Cの入力8A,8B,8Cで同一位相となるように、予め調整される。即ち、原振3より供給された分配クロック7A,7B,7Cは、それぞれ異なった遅延時間T1、T3、T5の後、遅延回路1A,1B,1Cに到達するが、別途設けられた位相ずれ調整回路により、遅延回路1A,1B,1Cにおいて各々T2、T4、T6なる遅延時間が生じるようにデータ設定レジスタ4A,4B,4Cから、データ設定がなされ、原振クロックと同じ位相関係として入力する。尚、この種の装置として関連するものには、アイイーイーイー ジャーナル オブ ソリッドステート サーキッツ 23巻 5号 1218頁から1223頁(IEEE JOURNAL OF SOLIDーSTATE CIRCUITS VOL23 NO.5 PP1218〜1223)記載のものがある。
【0009】
【発明が解決しようとする課題】
従来IC試験装置においては、信号伝達系の素子、経路長にもとずく各信号遅延時間の不一致(位相ずれ)は是正された状態で、被試験IC(J08)に対しては各種試験が行なわれているが、IC試験装置の動作条件や周囲環境条件に大きな変動が生じない場合は特に問題は生じないものとなっている。しかしながら、例えば周囲温度や供給電源電圧等が試験実行中あるいはその前後に大きく変動することによって、エッジクロック発生回路各々における遅延回路の遅延特性が変化すれば、その遅延回路に対する設定遅延時間もまた、一定の割合で変動することになるが、それら遅延回路各々には一般に異なる遅延時間が設定されていることから、それら遅延回路各々での設定遅延時間からの遅延時間変動分は、それら遅延回路相互間では相異なるというものである。従って、試験信号相互間での位相関係や判定ストローブ相互間の位相関係が正確に規定の位相差関係にはならずに位相ずれが発生し、試験を良好に行なえないことになるが、従来のIC試験装置ではこの点が考慮されていないものとなっている。
【0011】
本発明の目的は、例えばMOSLSIを用いて作成される等により、装置自体の動作条件や周囲環境条件に大きな変動が生じるた場合でも、装置本来の動作である試験や、クロック分配および処理を停止することなく、高い精度で試験を行なえるIC試験装置やクロック分配を行なえるディジタル回路装置を供給することである。
【0012】
【課題を解決するための手段】
上記目的の少なくともいずれかを達成するために、本願において開示されるIC試験装置は次の通りである。
パターン発生回路と、タイミング発生回路と、前記パターン発生回路と前記タイミング発生回路から得られた信号を用いて被試験ICに与える試験波形を生成する波形生成回路とを有するIC試験装置であって、前記タイミング発生回路は、原振からの信号を取り込んで周期クロックを発生させる周期クロック発生回路と、前記原振からの信号および前記周期クロック発生回路からの信号を用い第1の遅延回路によりエッジクロックを発生させるエッジクロック発生回路と、前記第1の遅延回路の遅延時間の変動割合を求めるための第2の遅延回路と、IC試験中に前記第2の遅延回路の遅延時間を測定する遅延時間測定回路と、前記遅延時間測定回路で測定した測定値に基づいて前記IC試験中に前記第2の遅延回路の遅延時間の変動割合を求める第1の演算回路とを有し、前記第1の演算回路で得られた変動割合に基づき、前記IC試験中に前記第1の遅延回路に設定されている遅延時間を補正することを特徴とするIC試験装置である。
上記記載のIC試験装置であって、前記遅延時間測定回路の数は前記第2の遅延回路の数よりも少ないことを特徴とするIC試験装置である。
また、パターン発生回路と、タイミング発生回路と、前記パターン発生回路と前記タイミング発生回路から得られた信号を用いて被試験ICに与える試験波形を生成する波形生成回路とを有するIC試験装置であって、前記タイミング発生回路は、原振からの信号を取り込んで周期クロックを発生させる周期クロック発生回路と、前記原振からの信号および前記周期クロック発生回路からの信号を用い第1の遅延回路によりエッジクロックを発生させるエッジクロック発生回路と、前記エッジクロック発生回路から出力された信号を遅延させる第2の遅延回路と、IC試験中に前記第1の遅延回路及び第2の遅延回路と同一の遅延特性を有する第3の遅延回路を備えた発振回路からの出力信号の周期を測定する周期測定回路と、前記周期測定回路で測定された測定値から前記IC試験中に前記第1の遅延回路の遅延時間の変動割合を求める第1の演算回路を有し、前記第1の演算回路で得られた変動割合に基づき、前記IC試験中に前記第1の遅延回路の遅延時間を補正することを特徴とするIC試験装置である。
また、パターン発生回路と、タイミング発生回路と、前記パターン発生回路と前記タイミング発生回路から得られた信号を用いて被試験ICに与える試験波形を生成する波形生成回路とを有するIC試験装置であって、前記タイミング発生回路は、原振からの信号を取り込んで周期クロックを発生させる周期クロック発生回路と、前記原振からの信号および前記周期クロック発生回路からの信号を用い第1の遅延回路によりエッジクロックを発生させるエッジクロック発生回路と、前記エッジクロック発生回路から出力された信号を遅延させる第2の遅延回路と、IC試験中に前記エッジクロック発生回路からの出力信号の周期を測定する周期測定回路と、前記周期測定回路で測定された測定値から前記IC試験中に前記第1の遅延回路の遅延時間の変動割合を求める第1の演算回路を有し、前記第1の演算回路で得られた変動割合に基づき、前記IC試験中に前記第1の遅延回路に設定されている遅延時間を補正することを特徴とするIC試験装置である。
また、以上に記載のIC試験装置のいずれかであって、前記タイミング発生回路はMOSLSIであることを特徴とするIC試験装置である。
【0014】
【実施例】
図1に、本発明によるディジタル回路装置を用いたIC試験装置の要部であるタイミング発生回路の構成を示す。図1によれば、遅延回路の分解能補正のために基準クロック発生回路101、位相一致検出回路102、補正データ制御回路103a,103bが設けられ、装置の動作・環境条件変動による位相ずれの調整のために遅延時間測定回路105、演算回路B104、演算回路A106a,106bが設けられる。まず、分解能補正について説明し、その後位相ずれに調整ついて順次説明する。
【0015】
図1において、周期クロック発生回路K01は、所望設定周期に応じた周期クロックを出力端子J15に発生する。エッジクロック発生回路K02a,K02b内のカウンタ回路B(K06a,K06b)では、公知の様にそれぞれの設定遅延量に応じて、原振J01から供給される原振クロックをディジタル計数し、原振周期の整数倍を有する計数クロックを後段の遅延回路A(K07a,K07b)へ出力するものである。カウンタ回路B(K06a,K06b)では得られない微小な遅延時間は、遅延回路A(K07a,K07b)で、この入力された計数クロックを、それぞれの設定遅延量に応じて、原振周期以下の遅延量で遅延させることにより得る。このようにして、所望の設定遅延量を持つエッジクロックを作成し、出力端子J16a,J16bへ出力する。
【0016】
遅延回路A(K07a,K07b)の分解能精度を補償するために、本実施例では、原振J01からの原振クロックを入力して、基準となる高精度な分解能を有する基準クロックを作成するための基準クロック用カウンタ回路発生回路101内にはカウンタ回路および基準遅延回路と、基準クロックを各遅延回路に選択的に分配する分配回路が設けられ、基準クロックと計数クロックとを選択的に遅延回路へ入力するための選択ゲート107a,107bと、基準クロックが入力された遅延回路Aと計数クロックが入力された遅延回路Aに接続され、基準クロックと計数クロックとの位相一致を検出する位相一致検出回路102、位相一致検出のための遅延回路へのデータを設定し、位相一致が検出された時の設定データを記憶するための補正データ制御回路103a,103bが設けられる。
【0017】
図2に、補正データ制御回路103の構成例を示す。この補正データ制御回路103は、エッジクロックK13を計数するカウンタ204と、遅延回路A(K07)の高精度分解能を保証する設定データを格納するメモリ202と、このメモリのアドレスを出力するアドレスカウンタ205と、カウンタ204またはメモリ202の出力を選択して遅延回路A(K07)へ供給するセレクタ201、アドレスカウンタ205の出力と演算回路A106(データ設定回路K108)からの設定データを選択してメモリ202のアドレスとするセレクタ203から成る。セレクタ201、203は、図示しない制御レジスタ等によって、遅延回路の補正設定データ決定時には、各々、カウンタ204の出力、カウンタ205の出力を選択し、実際のIC試験時には各々、メモリ202の出力、演算回路A106(データ設定回路K108)の出力を選択する様に切り換え制御される。
【0018】
以下の説明では便宜上、 出力端子J16a、J16bから出力されるエッジクロックの分解能を補正する場合について述べる。基準クロック発生回路101内のカウンタ回路はエッジクロック発生回路K02a内のカウンタ回路B等が出力する計数クロックと同一周期となるように設定されており、基準遅延回路は、補正に先だって必要とされる分解能のクロックが高精度に作成できるように事前補正されている。
【0019】
このようにして作成された基準クロックは分配回路に入力され、まず遅延回路A(K07a)にはカウンタ回路B(K06a)からの計数クロックが供給され、遅延回路A(K07b)には分配回路から基準クロックが供給されるように、カウンタ回路B(K06b)の出力と分配回路出力111aとが共にローレベルに制御される。この後、補正データ制御回路103aから遅延回路A(K07a)へ一連の、例えばビットサーチ用のデータ(図2ではエッジクロックK13の計数値)を順次供給し、位相一致検出回路102により計数クロックと基準クロックとの位相一致が検出されるまで、遅延回路A(K07a)による計数クロックの遅延量を変化させ、計数クロックと基準クロックとの位相一致が検出された時の遅延回路A(K07a)へのデータを検知し、このデータを補正データ制御回路103aに記憶する。即ち、図2の補正データ制御回路では、位相一致信号108に従って、その時点のカウンタ204の計数出力がメモリ202に格納される。これと共に、カウンタ204が次のビットサーチ用データの生成ためにリセットされる。カウンタ204をリセットして再度計数を始めるのは、後述するような低精度の遅延回路を用いた時に、遅延回路に与える制御データの大きさと得られる遅延量とは比例しないだけでなく、部分的には制御データの増加に対して遅延量が減少するような場合も考えられるからである。
【0020】
次に、基準クロック発生回路101内の基準遅延回路の設定遅延量を補正したい分解能の量だけ増加して設定する。その後、前述と同様に、補正データ制御回路103により、遅延回路A(K07a)から出力されるエッジクロックK13の遅延量を変化させて、位相一致検出回路102により、エッジクロックと基準クロックの位相一致が検出されたときの遅延回路A(K07a)に与えたデータを補正データ制御回路103aに記憶する。以降、順次同様に、基準遅延回路の設定遅延量を所望分解能に応じて増加し、一致検出時の遅延回路A(K07a)の設定データを記憶する動作を繰り返して行なうことにより、出力端子J16aより出力されるエッジクロックの分解能の補正が行なわれる。この様に、位相一致検出時に遅延回路Aに与えた設定データを記憶しておき、必要時にこの設定データを用いれば正確な分解能でクロックを出力することが可能となる。
【0021】
一方、遅延回路A(K07b)の分解能補正は、遅延回路A(K07b)に計数クロックが入力され、遅延回路A(K07a)に基準クロックが入力されるようにしておき、以上の説明と同様の手順で行なえばよい。
【0022】
次にエッジクロック発生回路の構成例について、図3〜図5を用いて説明する。発生しようとするクロックは、図4に示す周期クロックJ15およびエッジクロックJ16である。これらのクロックの発生に先だって、周期クロックJ15では所望の設定周期R(K)が、エッジクロックJ16では周期クロックからの設定遅延時間E(K)が決定され、設定周期R(K)および設定遅延時間E(K)は、予めメモリA805、メモリB809にそれぞれ格納されている(K=1、2、3...N...)。尚、メモリC810は、メモリA805と同一の内容(設定周期)が格納されているものである。本例では、これら設定値R(K)、E(K)を図5に示す様に原振周期tの任意数倍で表し、設定されているものとする。なお、本実施例を、前述の分解能補正及び装置動作条件等の変動による位相ずれ補正の実施例と組み合せて、遅延回路A(K07)を補正しておくことができるが、以下の説明では便宜的に、遅延回路A(K07)はこれら補正の必要のない高精度なものとする。
【0023】
図3に示すように本例では、原振J01からの原振クロックを計数するためのカウンタ801が設けられ、カウンタ出力は一致回路802、一致回路814に入力される。一方、メモリA805では、ラッチA804を介して設定周期が格納されてているアドレス(図4のA(K))が供給され、このアドレスに従って設定周期R(K)が、加算回路A806、ラッチB807で構成される演算回路へ読み出される。この演算回路は、メモリA805から読み出される設定周期を順次加算し、累積しておくためのものである。演算回路の出力(ラッチB807)は遅延回路A(K07)の遅延量を制御する。一致回路A802では、演算回路の出力値(図4のC(K))とカウンタ出力値との一致が見られた場合に、ゲート803を開き原振クロックを通過させることにより、原振周期の整数倍のクロックを作成し、遅延回路A(K07)に入力する。遅延回路A(K07)では、原振周期以下の遅延量が設定されており、所望の設定周期を有する周期クロックJ15が作成される。例えば、設定周期R(N)=1.75tに相当する周期クロックを発生する場合には、演算回路の出力値C(N)は12.25t=12t+0.25tであり、カウンタ801の出力値が12となった時に一致回路802で一致が検出され、ゲート803よりクロックパルスが出力される。この時、遅延回路A(K07)には、0.25tの遅延量が設定されており、この設定値に応じてクロックパルスが遅延され、周期1.75tの周期クロックJ15が出力される。
【0024】
エッジクロックJ16の発生に関しては、設定周期R(K)および設定遅延時間E(K)が格納されているメモリC810、メモリB809のアドレスが、周期クロックJ15に同期して先入れ・先出し(FIFO)メモリ808へ書き込まれ、エッジクロックJ16が与えるタイミングで出力され、メモリC810、メモリB809から、設定周期R(K)及び設定遅延時間E(K)が読み出される。加算回路B811とラッチC812手構成される演算回路では、前述と同様にK−1番目までの設定周期の加算と累積が行なわれ、この累積値が加算回路C813により設定遅延時間E(K)と加算され、その出力値D(K)が演算回路106、補正データ制御回路103を経て、一致回路814にてカウンタ801の出力値との一致が検出される。但し、前述のように説明の便宜上、加算回路C(K08)の出力値D(K)は演算回路A106、補正データ制御回路103を経由してそのままD(K)として出力されるものとした。ゲート815は一致が検出された時に開き、原振J01からのクロックパルスを通過させ、原振周期の整数倍の周期を有するクロックを作成し、遅延回路A(K07)により原振周期以下の遅延を行なって、所望のエッジクロックJ16を得る。遅延回路A(K07)の遅延量は、加算回路C(813)の出力値D(K)により制御される。例えば、図4、図5に示す、設定周期R(N)=1.75tに対して設定遅延時間E(N)=2tのエッジクロックを発生する場合には、加算回路C813の出力値D(N)は12.5t=12t+0.5tであり、カウンタ801の出力値が12となった時に一致回路814で一致が検出され、ゲート815からクロックパルスが出力される。この時、遅延回路(K07)には、0.5tの遅延量が設定されており、この設定値に応じてクロックパルスが遅延され、設定遅延時間2tのエッジクロックJ16が出力される。また、この場合には、エッジクロックに同期してデータ(メモリB、Cのアドレス)を出力する先入れ・先出しメモリ808を設けたことにより、N番目のエッジクロックの設定遅延時間E(N)を、周期クロックJ15のN番目の設定周期R(N)よりも大きな値な値とすることができ、N+1番目の周期クロックよりも時間的に後ろに設定することが可能となっている。本例では、N番目のエッジクロックの設定は、先入れ・先出しメモリの深さをM段とすれば、N+Mー1番目の周期クロックよりも後ろに設定することが可能である。
【0025】
以上の説明における遅延回路は、例えば図6に示される回路構成で実現できる。図6において、本例による遅延回路には遅延されるべきパルスが、緩衝回路である入力用インバータC01を経て次段のインバータC02に入力される。インバータC02のPチャネルトランジスタ(以下、PーCHトランジスタとする)C02aと電源VCCとの間には、それぞれ直列接続数が1、2、3、および4であるPーCHトランジスタ列C05、C06、C07およびC08が並列に接続された遅延制御回路と、制御入力C09〜C12が設けられている。従って、制御入力C09〜C12のいずれかにローレベル論理信号を与えることにより、対応したトランジスタ列毎にオン状態とし、インバータC02と電源VCC間を、PーCHトランジスタのオン抵抗を介して導通状態とすることができ、ローレベル論理信号の与え方により遅延制御回路内のオン抵抗の値を変えることが可能である。一方、インバータC02に入力されるパルスの遅延時間は近似的に、インバータC02のPーCHトランジスタと遅延制御回路と出力用インバータC03の入力までで構成される回路の時定数に比例したものとなるため、制御入力C09〜C12に入力するローレベル論理信号の与え方を変えれば、異なったオン抵抗の値に応じて、異なった遅延量を持つパルスがインバータC02より出力される。一例として、制御入力C12にローレベル論理信号を与え、制御入力C09〜C11にハイレベル論理信号を与えた場合には、トランジスタ列C08だけがオン状態となり、1つのPーCHトランジスタのオン抵抗をRとおくと、インバータC02と電源VCCは4Rの抵抗を介して接続されたことになり、インバータC02のPーCHトランジスタと直列接続されるため、オン抵抗の総和は5Rである。これに対して、制御入力C11だけにローレベル論理信号を入力した場合には、オン抵抗の総和は3R+R=4Rとなる。従って、この2つの場合に得られる入力パルスの遅延時間の差は、近似的にオン抵抗の変化分で決定し、5Rー4R=Rに対応した遅延時間差が得られることになる。図7に、本実施例で得られるオン抵抗の全ての組み合せについて示す。図7において、Aはトランジスタ列C05を、Bはトランジスタ列C06を、Cはトランジスタ列C07を、Dはトランジスタ列C08を表すものであり、A^B^C^は、トランジスタ列C05、C06、C07がオン状態となり、並列に接続されたことを示す。以上のようにして遅延された入力パルスは、出力回路であるインバータC03に入力され、正規の論理電圧レベルを有するパルスに復元され出力される。本遅延回路は、縦続に接続するか、あるいは遅延制御回路内の直並列に設けたトランジスタの個数を適宜変えて、より大きな遅延時間幅またはより小さな遅延時間差を得るものである。
【0026】
図6における第2出力用インバータC04は、遅延制御回路内の直列トランジスタの導通を試験するために設けられたものである。例えば、まず制御入力C11だけにローレベル論理信号を与えた後、入力C15にローレベル信号を与えた時に、出力C16がハイレベルとなることによりトランジスタ列C07が導通したことを検知する。次に入力C15にハイレベル論理信号を与えて、出力C16をローレベルとした後、次に制御入力C09〜C12の全てにハイレベル論理信号を入力し、入力C13にローレベル論理信号を入力しても、出力C16がローレベルのままであることを確認した後に、制御入力C12にローレベル論理信号、入力C15にローレベル信号を順次与えて、出力C16がハイレベルとなることを検知することによりトランジスタ列C08の導通を試験することができる。尚、本説明中の第2出力用インバータC04は、本遅延回路が縦続に接続された際に、各遅延制御回路の導通試験を個別、並列に実施するためのものであり、同様の試験はインバータC01〜C03を用いても実施可能である。
【0027】
次に、装置の動作・環境条件変動等により発生した位相ずれの調整について説明する。図1に示すように、本例では、各種信号相互間位相ずれ調整用遅延回路B(J04a,J04b)での遅延時間の変動割合にもとずき、エッジクロック発生回路K02a,K02b各々におけるカウンタ回路B(K06a,K06b)、遅延回路A(K07a,K07b)各々に対する設定遅延時間が補正されるものである。即ち、エッジクロック発生回路K02aからのエッジクロックJ16aは、位相ずれ調整用の遅延回路B(J04a)で遅延されるが、その際での実際の遅延時間、即ち、実遅延時間は遅延時間測定回路105で測定されるものとなっている。遅延回路B(J04a)へのエッジクロックK13の出現時点と、遅延回路B(J04a)からのエッジクロック信号J16aの出現時点との時間差が遅延時間測定回路105で監視検出されることで、遅延回路B(J04a)での実遅延時間が測定されるものである。但し、その際、遅延回路B(J04a)への遅延時間の設定は、既述した如く、試験開始に先だって位相ずれの調整のために既に行なわれており、試験開始後においてはその設定遅延時間値は変更されないものとなっている。
【0028】
さて、試験中にIC試験装置の動作条件、例えば周囲温度や供給電源電圧等に変動が生じたことによって、遅延回路B(J04a)での実遅延時間が一定の割合で変動したとすれば、エッジクロック発生回路K02a,K02b各々における遅延回路A(K07a,K07b)には相異なる遅延時間が設定されていることから、それら遅延回路A(K07a,K07b)各々での実遅延時間の絶対的な変動量もまた、相異なることから、各種信号相互間での位相ずれを調整できなくなるが、遅延回路J04aでの遅延時間の変動割合にもとずき、エッジクロック発生回路K02a,K02b各々に対する設定遅延時間が所定に補正される場合は、各種信号相互間での位相ずれは調整できることになる。さらに詳細に説明すれば、例えば位相ずれ調整が行なわれた時点での遅延回路B(J04a)の実遅延時間が既に遅延時間測定回路105によって測定された上、演算回路B104に転送記憶されているものとして、試験実行中でのその実遅延時間112を測定するようにすれば、演算回路B104での演算によって実遅延時間の絶体的な変動量と遅延時間変動割合113が求められるものである。この遅延時間変動割合113は全てのエッジクロック発生回路K02a,K02b各々に設けられている演算回路106a,106bに転送されるが、演算回路106a,106bでは、遅延時間変動割合にもとずきデータ設定回路K08a,K08bからの設定遅延データを補正した後、カウンタ回路B(K06a,K06b)および遅延回路A(K07a,K07b)へ再設定されるものである。
【0029】
以上のように、遅延時間変動割合113にもとずきデータ設定回路K08a,K08bからの設定遅延時間データは補正されるが、この様子をエッジクロック発生回路K02a,K02bを例にとって、図8により具体的に説明すれば以下のようである。但し、図8には位相ずれ調整後での試験時間実行中の各エッジクロックの位相関係が示されており、遅延回路B(J04)各々での位相ずれ調整のための設定遅延時間は図示省略されたものとなっている。
【0030】
即ち、図8には、エッジクロック発生回路K02a,K02b各々での設定遅延時間は、各々Ta1、Ta2、Tb1、Tb2として示されており、基本周期毎にそれら設定遅延時間は異なるものとしてデータ設定回路K08a,K08bより設定されるものとなっている。先述の如く、それら設定遅延量はカウンタ回路B(K06a,K06b)の設定遅延時間と遅延回路A(K07a,K07b)への設定遅延時間との和として表され(基本周期Tr1内でのエッジクロックJ16aを例にとれば、Ta1=Tac1+Tad1)、このように設定されたエッジクロックJ16a,J16bはそれぞれ本来、位置A、Bに発生するはずであるが、動作条件等の変動により遅延回路A(K07a、K07b)への設定遅延時間の一定割合だけ変動する結果として、例えば位置A’、B’に発生するようになっている。この場合での変動割合をKとすれば、エッジクロックJ16a、J16b各々での変動量は各々、K・Tad1、K・Tbd1となり、変動割合Kが一定であっても、それら変動量は等しくならないことから、各種信号相互間の位相ずれを補正し得ないものとなる。その位相ずれを補正可能とすべく、遅延時間測定回路105および演算回路B104では、予め位相ずれ調整時に測定されている遅延回路J04aの実遅延時間Tsと、試験実行中に測定された遅延回路J04aの実遅延時間Ttからは実遅延時間の変動割合Kが、K=(Tt−Ts)/Tsとして演算された上、エッジクロック発生回路K02a内の演算回路A(106a)に転送されるものとなっている。演算回路A(106a)では、その変動割合Kにもとずき、データ設定回路K08aからの遅延回路A(K07a)への設定遅延時間Tad1より遅延回路A(K07a)での変動量K・Tad1が演算された上、設定遅延時間Ta1は補正後の設定遅延時間(=Ta1−K・Tad1)に変更設定されることによって、本来の位置AにエッジクロックJ16aを発生させる。他のエッジクロック発生回路K02bでも、同様な補正が行なわれることによって、本来の位置BにエッジクロックJ16bが発生されるものである。このような補正動作は基本周期がTr2の時でも同様であり、基本周期毎に同様な補正が行なわれる。
【0031】
図9及び図10は装置動作条件等の変動による位相ずれの補正に関する他の実施例を示したものであり、以下順次説明する。
【0032】
9は、装置動作条件等の変動による位相ずれ補正の他の例での構成を示したものである。図示のように、本例においては、遅延回路A(K07a,K07b)および遅延回路B(J04a,J04b)と同一遅延特性の遅延回路504を少なくとも1回路以上用い構成された発振回路501と、この発振回路501からの発振出力の実周期を測定する発振周期測定回路502とが設けられたものとなっている。試験実行に先だって、例えば位相ずれ調整直後に、スタート制御回路より発振回路501が発振起動されることで、実発振周期Tsが測定される。その後は、試験実行中に実発振周期Ttが測定されるが、演算回路B503ではそれら実発振周期Ts、Ttより遅延回路A(K07a,K07b)での変動割合Kが、K=(Tt−Ts)/Tsとして求められるものとなっている。このようにして求められた変動割合Kは、先述の場合と同様に、エッジクロック発生回路K02a,K02bにおける演算回路A(106a,106b)に転送された上、補正処理に供されているものである。
【0033】
本実施例によれば、発振回路及び発振周期測定回路が、エッジクロック発生回路等の試験に必要となる回路部とは別途、独立に設けられているため、試験の実行如何に関わらず、常時、装置動作条件等の変動を監視することができ、試験開始から補正処理を行なうことが可能である。
【0034】
図10は、装置動作条件等の変動による位相ずれ補正の更に異なる他の例での構成を示したものである。本例では、図示のように、基本周期Tr1内でのエッジクロック発生回路K02aからのエッジクロックK13の出現時点から、基本周期Tr2内でのエッジクロックK13の出現時点までの時間(エッジクロックK13の周期)Tmを測定する周期測定回路601と、基本周期Tr1、Tr2各々でのエッジクロックK02aへの設定遅延時間Ta1、Ta2、Tad1、Tad2とから、エッジクロック発生回路K02aでの遅延時間の変動割合を求める演算回路B(602)が設けられたものとなっている。詳細な説明は省略するが、演算回路B(602)では、変動割合Kが、K=(Tm−Tr1+Ta1−Ta2)/(Tad2−Tad1)として求められているものである。このようにして求められた変動割合Kは、先述の場合と同様に、エッジクロックK02a,K02b各々における演算回路A(604a,604b)に転送された上、補正処理に供されているものである。尚、本例では、エッジクロック間時間Tmは隣接する基本周期間のものとして測定されたが、2つの基本周期との間に1以上の基本周期を介在させるようにして、それら2つの基本周期間のものとして測定してもよい。
【0035】
以上、装置動作条件等の変動による位相ずれ補正について説明したが、補正対象である遅延回路Aおよび、遅延時間測定回路105や発振周期測定回路502により変動割合が測定される遅延回路(図1の遅延回路B(J04a)、図9の遅延回路504)が、図11に示す遅延回路701のように、変動特性が異なる複数の遅延回路702、703より構成されている場合には、それぞれの遅延回路702、703対応に遅延時間測定回路704、705、あるいは発振回路対応に発振周期測定回路が設けられた上、変動が個別に測定され、補正されるものであり、本発明の本質が遅延回路の構成等により変わるものではない。 また、遅延時間測定回路105や発振周期測定回路502、周期測定回路601の個数を1回路としたものについて説明したが、複数個設けられる場合には、それに応じて変動割合演算用の演算回路も複数設けられることで、同様な補正が行なえることは明らかである。
【0036】
図12には、一例として、図1で説明した分解能補正と装置の動作条件等の変動による位相ずれ補正を行なうための各種回路部を適用した場合のIC試験装置の構成例を示す。
【0041】
【発明の効果】
本発明にかかるIC試験装置では、装置自体の動作条件や周囲環境条件に大きな変動が生じた場合であっても、高精度な試験を実現できる。
また、MOSの使用による回路の高集積化が可能となり装置の小形化が図れる。
【図面の簡単な説明】
【図1】本発明によるディジタル回路装置を用いたIC試験装置におけるタイミング発生回路の一実施例である。
【図2】図1に示した補正データ制御回路の一実施例である。
【図3】タイミング発生回路の構成例である。
【図4】タイミング発生回路の動作タイムチャートである。
【図5】図4に示すタイミング発生回路における各設定値の説明図である。
【図6】遅延回路の構成例である。
【図7】図6に示す遅延回路における各抵抗値の説明図である
【図8】位相ずれ調整を説明するためのタイムチャートである。
【図9】本発明によるディジタル回路装置を用いたIC試験装置におけるタイミング発生回路の他の一実施例である。
【図10】本発明によるディジタル回路装置を用いたIC試験装置におけるタイミング発生回路の他の一実施例である。
【図11】遅延時間測定対象としての遅延回路が複数の、変動特性が異なる遅延回路により構成されている場合を説明するための図である。
【図12】本発明によるディジタル回路装置を用いたIC試験装置の構成例である。
【図13】本発明による分配クロック補正回路付きディジタル回路装置の実施例である。
【図14】図13を説明するための動作タイムチャートである。
【図15】本発明による分配クロック補正回路付きディジタル回路装置の他の実施例である。
【図16】従来のIC試験装置の構成例のブロック図である。
【図17】従来のIC試験装置におけるタイミング発生回路の構成例ブロック図である。
【図18】図17に示すタイミング発生回路の動作を説明するためのタイムチャートである。
【図19】従来のIC試験装置における位相ずれ調整を説明するためのタイムチャートである。
【図20】従来ディジタル回路装置のクロック分配回路の例である。
【図21】図20に示すクロック分配回路の動作を説明するためのタイムチャートである。
【符号の説明】
J01...原振、J02...タイミング発生回路、J04...遅延回路B、K01...周期クロック発生回路、K02...エッジクロック発生回路、101...基準クロック発生回路、105...遅延時間測定回路、102...位相一致検出回路
5A〜C...回路ブロック、6...分配素子、1A〜C...遅延回路
Claims (5)
- パターン発生回路と、タイミング発生回路と、前記パターン発生回路と前記タイミング発生回路から得られた信号を用いて被試験ICに与える試験波形を生成する波形生成回路とを有するIC試験装置であって、
前記タイミング発生回路は、原振からの信号を取り込んで周期クロックを発生させる周期クロック発生回路と、前記原振からの信号および前記周期クロック発生回路からの信号を用い第1の遅延回路によりエッジクロックを発生させるエッジクロック発生回路と、前記第1の遅延回路の遅延時間の変動割合を求めるための第2の遅延回路と、IC試験中に前記第2の遅延回路の遅延時間を測定する遅延時間測定回路と、前記遅延時間測定回路で測定した測定値に基づいて前記IC試験中に前記第2の遅延回路の遅延時間の変動割合を求める第1の演算回路とを有し、
前記第1の演算回路で得られた変動割合に基づき、前記IC試験中に前記第1の遅延回路に設定されている遅延時間を補正することを特徴とするIC試験装置。 - 請求項1に記載のIC試験装置であって、前記遅延時間測定回路の数は前記第2の遅延回路の数よりも少ないことを特徴とするIC試験装置。
- パターン発生回路と、タイミング発生回路と、前記パターン発生回路と前記タイミング発生回路から得られた信号を用いて被試験ICに与える試験波形を生成する波形生成回路とを有するIC試験装置であって、
前記タイミング発生回路は、原振からの信号を取り込んで周期クロックを発生させる周期クロック発生回路と、前記原振からの信号および前記周期クロック発生回路からの信号を用い第1の遅延回路によりエッジクロックを発生させるエッジクロック発生回路と、前記エッジクロック発生回路から出力された信号を遅延させる第2の遅延回路と、IC試験中に前記第1の遅延回路及び第2の遅延回路と同一の遅延特性を有する第3の遅延回路を備えた発振回路からの出力信号の周期を測定する周期測定回路と、前記周期測定回路で測定された測定値から前記IC試験中に前記第1の遅延回路の遅延時間の変動割合を求める第1の演算回路を有し、
前記第1の演算回路で得られた変動割合に基づき、前記IC試験中に前記第1の遅延回路の遅延時間を補正することを特徴とするIC試験装置。 - パターン発生回路と、タイミング発生回路と、前記パターン発生回路と前記タイミング発生回路から得られた信号を用いて被試験ICに与える試験波形を生成する波形生成回路とを有するIC試験装置であって、
前記タイミング発生回路は、原振からの信号を取り込んで周期クロックを発生させる周期クロック発生回路と、前記原振からの信号および前記周期クロック発生回路からの信号を用い第1の遅延回路によりエッジクロックを発生させるエッジクロック発生回路と、前記エッジクロック発生回路から出力された信号を遅延させる第2の遅延回路と、IC試験中に前記エッジクロック発生回路からの出力信号の周期を測定する周期測定回路と、前記周期測定回路で測定された測定値から前記IC試験中に前記第1の遅延回路の遅延時間の変動割合を求める第1の演算回路を有し、
前記第1の演算回路で得られた変動割合に基づき、前記IC試験中に前記第1の遅延回路に設定されている遅延時間を補正することを特徴とするIC試験装置。 - 請求項1から4のいずれか1項に記載のIC試験装置であって、前記タイミング発生回路はMOSLSIであることを特徴とするIC試験装置。
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