JP2023167995A - 試験回路、および半導体試験装置 - Google Patents
試験回路、および半導体試験装置 Download PDFInfo
- Publication number
- JP2023167995A JP2023167995A JP2022079585A JP2022079585A JP2023167995A JP 2023167995 A JP2023167995 A JP 2023167995A JP 2022079585 A JP2022079585 A JP 2022079585A JP 2022079585 A JP2022079585 A JP 2022079585A JP 2023167995 A JP2023167995 A JP 2023167995A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- test
- timing
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 206
- 239000004065 semiconductor Substances 0.000 title claims description 37
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims abstract description 52
- 230000004044 response Effects 0.000 claims description 15
- 238000009795 derivation Methods 0.000 claims description 8
- 238000006243 chemical reaction Methods 0.000 claims description 6
- 238000012545 processing Methods 0.000 abstract description 15
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 230000002123 temporal effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 20
- 230000006870 function Effects 0.000 description 11
- 230000001934 delay Effects 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000006399 behavior Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 238000012805 post-processing Methods 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3177—Testing of logic operation, e.g. by logic analysers
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
Abstract
【課題】動作環境の変動により生じ得るタイミング発生回路とタイミング補正制御回路の変動量の差を抑制しつつ、処理負荷を低減する。【解決手段】試験回路は、マスタクロックの周期刻みで遅延を発生するカウンタと、前記カウンタからの信号に対して前記マスタクロックの周期より細かい時間分解能で所定の遅延を発生する遅延回路と、パターン信号と、前記遅延回路からの信号に基づいて、試験に係る信号を生成する信号生成回路と、前記カウンタ、前記遅延回路、および前記信号生成回路に対応する回路構成を用いて、タイミングの変動量を導出するタイミングキャリブレーション回路と、前記パターン信号に含まれるタイミング制御信号によりタイミング情報が格納されたメモリから読み出されたタイミング設定値に、前記タイミングキャリブレーション回路にて導出した変動量を加算し、前記カウンタと前記遅延回路の制御信号を出力する加算器とを有する。【選択図】図2
Description
本願発明は、試験回路、および半導体試験装置に関する。
従来、半導体の製造において、半導体の品質を試験するための半導体試験装置が用いられている。半導体試験装置では、被試験体であるDUT(Device Under Test:被試験デバイス)に対し、処理負荷を抑えつつ、精度良く試験することが望まれている。
例えば、特許文献1では、試験の精度に影響する遅延量変動に起因する誤差を、比較的安価な回路を用いて低減させ、タイミング精度を向上する構成が開示されている。
半導体試験装置では、その機能に応じて様々な回路を有し、DUTに印加する試験信号やDUTからの応答波形を比較判定するタイミング精度が重要となる。試験信号や比較判定信号に対するタイミング補正制御には、様々な回路構成を適用することが可能であるが、タイミング発生と補正制御のための回路構成が異なった場合には、動作環境に応じて、正確なタイミング補正が実現できない問題がある。例えば、動作環境として、周辺温度や電源電圧などが挙げられるが、回路構成が異なれば、その動作環境の変化によるタイミング変動量の影響も異なる。
例えば、特許文献1のタイミング回路の構成では、エッジ発生回路と変動量演算回路はそれぞれ異なる構成にて遅延制御を行っている。そのため、周辺温度などの動作環境が変化した際に生じる影響、例えば、周波数の変動割合が異なり変動割合の差がタイミング補正誤差となり、半導体試験装置のタイミング精度を劣化させる。
上記課題を鑑み、本願発明は、動作環境の変動により生じ得るタイミング発生回路とタイミング補正制御回路の変動量の差を抑制することを可能とし、また、タイミング補正制御の処理負荷を低減することを可能とする。更には、その回路構成を用いて半導体試験装置による試験精度を向上させることを目的とする。
上記課題を解決するために本願発明は以下の構成を有する。すなわち、被試験デバイスの試験を行う半導体試験装置に用いられる試験回路であって、
マスタクロックの周期刻みで遅延を発生する第1のカウンタと、
前記第1のカウンタからの信号に対して前記マスタクロックの周期より細かい時間分解能で所定の遅延を発生する第1の遅延回路と、
パターン信号と、前記第1の遅延回路からの信号に基づいて、前記試験に係る信号を生成する第1の信号生成回路と、
前記第1のカウンタ、前記第1の遅延回路、および前記第1の信号生成回路に対応する回路構成を用いて、タイミングの変動量を導出するタイミングキャリブレーション回路と、
前記パターン信号に含まれるタイミング制御信号によりタイミング情報が格納されたメモリから読み出されたタイミング設定値に、前記タイミングキャリブレーション回路にて導出した変動量を加算して、前記第1のカウンタと前記第1の遅延回路の制御信号を出力する加算器と、
を有する。
マスタクロックの周期刻みで遅延を発生する第1のカウンタと、
前記第1のカウンタからの信号に対して前記マスタクロックの周期より細かい時間分解能で所定の遅延を発生する第1の遅延回路と、
パターン信号と、前記第1の遅延回路からの信号に基づいて、前記試験に係る信号を生成する第1の信号生成回路と、
前記第1のカウンタ、前記第1の遅延回路、および前記第1の信号生成回路に対応する回路構成を用いて、タイミングの変動量を導出するタイミングキャリブレーション回路と、
前記パターン信号に含まれるタイミング制御信号によりタイミング情報が格納されたメモリから読み出されたタイミング設定値に、前記タイミングキャリブレーション回路にて導出した変動量を加算して、前記第1のカウンタと前記第1の遅延回路の制御信号を出力する加算器と、
を有する。
また、本願発明の別の形態は以下の構成を有する。すなわち、半導体試験装置であって、
マスタクロックを提供する発振器と、
パターン信号を生成するパターン生成回路と、
試験回路と、
前記試験回路にて生成された試験信号および制御信号に基づいて、前記被試験デバイスに試験波形を印加するドライバと、
前記被試験デバイスからの応答波形と、所定の電圧との比較を行う比較回路と、
を有し、
前記試験回路は、
マスタクロックの周期刻みで遅延を発生する第1のカウンタと、
前記第1のカウンタからの信号に対して前記マスタクロックの周期より細かい時間分解能で所定の遅延を発生する第1の遅延回路と、
パターン信号と、前記第1の遅延回路からの信号に基づいて、前記試験に係る信号を生成する第1の信号生成回路と、
前記第1のカウンタ、前記第1の遅延回路、および前記第1の信号生成回路に対応する回路構成を用いて、タイミングの変動量を導出するタイミングキャリブレーション回路と、
前記パターン信号に含まれるタイミング制御信号によりタイミング情報が格納されたメモリから読み出されたタイミング設定値に、前記タイミングキャリブレーション回路にて導出した変動量を加算して、前記第1のカウンタと前記第1の遅延回路の制御信号を出力する加算器と、
を有する。
マスタクロックを提供する発振器と、
パターン信号を生成するパターン生成回路と、
試験回路と、
前記試験回路にて生成された試験信号および制御信号に基づいて、前記被試験デバイスに試験波形を印加するドライバと、
前記被試験デバイスからの応答波形と、所定の電圧との比較を行う比較回路と、
を有し、
前記試験回路は、
マスタクロックの周期刻みで遅延を発生する第1のカウンタと、
前記第1のカウンタからの信号に対して前記マスタクロックの周期より細かい時間分解能で所定の遅延を発生する第1の遅延回路と、
パターン信号と、前記第1の遅延回路からの信号に基づいて、前記試験に係る信号を生成する第1の信号生成回路と、
前記第1のカウンタ、前記第1の遅延回路、および前記第1の信号生成回路に対応する回路構成を用いて、タイミングの変動量を導出するタイミングキャリブレーション回路と、
前記パターン信号に含まれるタイミング制御信号によりタイミング情報が格納されたメモリから読み出されたタイミング設定値に、前記タイミングキャリブレーション回路にて導出した変動量を加算して、前記第1のカウンタと前記第1の遅延回路の制御信号を出力する加算器と、
を有する。
本願発明により、動作環境の変動により生じ得るタイミング発生回路とタイミング補正制御回路の変動量の差を抑制でき、また、タイミング補正制御の処理負荷を低減することが可能となる。
以下、本願発明を実施するための形態について図面などを参照して説明する。なお、以下に説明する実施形態は、本願発明を説明するための一実施形態であり、本願発明を限定して解釈されることを意図するものではなく、また、各実施形態で説明されている全ての構成が本願発明の課題を解決するために必須の構成であるとは限らない。また、各図面において、同じ構成要素については、同じ参照番号を付すことにより対応関係を示す。
<第1の実施形態>
以下、本願発明の第1の実施形態について説明を行う。
以下、本願発明の第1の実施形態について説明を行う。
本実施形態に係る半導体試験装置は、被試験デバイス(DUT)に対して所定の電気信号を印加し、その出力値(応答値)と期待値との比較により検査を行うための装置である。特に、本実施形態に係る半導体試験装置は、ウェーハ検査工程でも、パッケージされた半導体の後工程においても利用可能である。以下の説明はウェーハ検査工程での実施形態である。
図1は、本実施形態に係る半導体試験装置100の概略構成を示す図である。半導体試験装置100には、不図示のプローブカードやウェーハが接続される。ウェーハ上には、すでに試験対象である複数のDUT200(具体的には、LSI(Large Scale Integrated Circuit)などの集積回路)が形成されているものとする。なお、図1に示す構成例は、本実施形態に係る構成に着目して示したものであり、半導体試験装置100は更なる部位を備えていてよい。例えば、図1には示していないが、半導体試験装置100は、装置全体の制御を司る制御部、テストヘッド、ステージ部、ステージ駆動部、ウェーハ搬送部、ユーザ操作部などを含んで構成されてよい。
また、各図に示す回路や部位の入出力の接続状態、接続端子や接続線の数などは一例であり、これに限定するものではない。例えば、複数の接続端子や接続線が1つにまとめて示されている場合もあるし、省略されている場合もある。本実施形態では、代表的な構成に着目して説明を行う。
半導体試験装置100は、発振器110、パターン発生器130、および、複数のピン試験回路140を含んで構成される。発振器110は、半導体試験装置100内にて共通的に用いられる原発振(マスタクロック)を供給する。パターン発生器130は、試験に用いられるパターン信号を発生させる。パターン信号は、予め規定されていてもよいし、半導体試験装置100の利用者によりDUT200に応じて指定されてもよい。本実施形態においてパターン信号には、タイミング制御信号、テストデータ、期待値、I/O信号など、いくつかの種類の信号を含むものとし、詳細については後述する。半導体試験装置100には、試験可能なDUT200のピン数や一度に試験するDUTの数に応じて、複数のピン試験回路140が設けられてよい。
複数のピン試験回路140はそれぞれ、試験信号発生器300、DUT信号検出器400、I/O信号発生器500、ドライバ141、アナログコンパレータ142、143を含んで構成される試験回路である。詳細については後述するが、本実施形態に係るタイミングキャリブレーション回路は、試験信号発生器300、DUT信号検出器400、およびI/O信号発生器500それぞれに対応して構成される。
試験信号発生器300は、発振器110およびパターン発生器130からの信号に基づいて、対応するDUT200に対する試験信号を生成する。つまり、試験信号発生器300は、DUT200に対する試験信号を生成する試験信号生成回路として機能する。試験信号発生器300により生成された試験信号はドライバ141へ出力される。試験信号発生器300の構成の詳細については後述する。
DUT信号検出器400は、発振器110、パターン発生器130、アナログコンパレータ142、143からの信号に基づいて、対応するDUT200からの応答波形が期待通りであるか判定する。つまり、DUT信号検出器400は、DUT200からの応答信号とパターン発生器130からの期待値に基づいて、判定を行う判定回路として機能する。DUT信号検出器400により検出された結果は、DUT200に対応付けて半導体試験装置100の利用者に通知されたり、フェイルメモリ(不図示)などに試験結果として記録されたりする。
I/O信号発生器500は、発振器110およびパターン発生器130からの信号に基づいて、ドライバ141をハイインピーダンス状態や終端電位等に制御するための制御信号を生成する。つまり、I/O信号発生器500は、ドライバ141を制御するための制御信号を生成する制御信号生成回路として機能する。I/O信号発生器500により生成された制御信号はドライバ141へ出力される。
ドライバ141は、試験信号発生器300からの試験信号に基づいて、ドライバの出力電圧を決定する電源(不図示)により、所望の電圧を持った試験波形(電気信号)を形成し、対応する被試験デバイス200へ印加する。このとき、ドライバ141は、I/O信号発生器500からの制御信号に基づき、ドライバ141から試験信号をDUT200へ印加したり、DUT200からの応答波形を受信するためにハイインピーダンス状態や終端電圧を出力したりする制御を行う。
アナログコンパレータ142は、DUT200からの出力と、VOHとを比較し、その結果をDUT信号検出器400へ出力する。VOHの値は予め規定され、所定の電源回路(不図示)から提供される。
アナログコンパレータ143は、DUT200からの出力と、VOLとを比較し、その結果をDUT信号検出器400へ出力する。VOLの値は予め規定され、所定の電源回路(不図示)から提供される。
以下、本実施形態に係るタイミングキャリブレーション回路を含んで構成可能な試験信号発生器300、DUT信号検出器400、およびI/O信号発生器500の構成例についてそれぞれ説明する。
(試験信号発生器)
図2は、本実施形態に係る試験信号発生器300の回路構成の例を示す図である。図1にて示したように、試験信号発生器300には、発振器110からのマスタクロックと、パターン発生器130からのパターン信号(タイミング制御信号、テストデータなど)が入力される。また、試験信号発生器300からは、試験信号とテスト周期信号が出力される。
図2は、本実施形態に係る試験信号発生器300の回路構成の例を示す図である。図1にて示したように、試験信号発生器300には、発振器110からのマスタクロックと、パターン発生器130からのパターン信号(タイミング制御信号、テストデータなど)が入力される。また、試験信号発生器300からは、試験信号とテスト周期信号が出力される。
試験信号発生器300は、フリップフロップ回路301、メモリ302、カウンタ303、複数のエッジ発生器310、ドライバフォーマッタ304、およびタイミングキャリブレーション回路320を含んで構成される。フリップフロップ回路301は、カウンタ303からの出力(テスト周期信号)をクロック入力とし、タイミング制御信号をテスト周期ごとに保持する。フリップフロップ回路301からのタイミング制御信号は、メモリ302および複数のエッジ発生器310それぞれに出力される。カウンタ303は、テスト周期信号が発生されている時、マスタクロックの立ち上がりエッジでメモリ302からの周期信号設定値(分周数N)を取り込み、クロックをN個計数した時点でテスト周期信号を発生する。カウンタ303はこの動作を繰り返して、テスト周期信号を発生する。カウンタ303によるテスト周期信号は、フリップフロップ回路301や複数のエッジ発生器310それぞれにも出力される。
複数のエッジ発生器310はそれぞれ、メモリ311、加算器312、カウンタ313、および遅延回路314を含んで構成される。メモリ311にタイミング情報として格納されているエッジ信号の設定遅延時間値(タイミング設定値)の中から、フリップフロップ回路301の出力であるタイミング制御信号を参照先のアドレスとして用いて読み出し、タイミングキャリブレーション回路320からのオフセット値を加算器312で加算し、その値をカウンタ313と遅延回路314に設定する。カウンタ313への遅延時間設定値は、テスト周期信号が発生されている時、マスタクロックの立ち上がりエッジでカウンタ313に設定される。つまり、加算器312がメモリ311からのエッジ信号の設定遅延時間値に対して、タイミングキャリブレーション回路320からのオフセット値を加算することにより、タイミング変動に対する補正が行われる。ここで、カウンタ313は、マスタクロック周期の整数倍の遅延を行い、遅延回路314は、マスタクロックの周期未満の遅延を行う。つまり、遅延回路314は、マスタクロックの周期より細かい時間分解能での遅延を行う。なお、信号のエッジは、電位がLow(L)レベルからHigh(H)レベルへ遷移すること(立ち上がり)、または、電位がHigh(H)レベルからLow(L)レベルへ遷移すること(立ち下がり)を指し、ここでは立ち上がりエッジを基準とした例を用いて説明する。
ドライバフォーマッタ304は、パターン発生器130からのテストデータ、およびエッジ発生器310からの信号を入力とし、試験信号を生成する信号生成回路として機能する。
図3Aは、本実施形態に係る試験信号発生器300に備えられるタイミングキャリブレーション回路320の構成例を示す回路図である。タイミングキャリブレーション回路320は、エッジ発生器310にて生じるタイミングの変動量(オフセット値)を導出する。図2にて示したように、タイミングキャリブレーション回路320には、発振器110からのマスタクロックが入力される。
タイミングキャリブレーション回路320は、分周器321、カウンタ322、遅延回路323、ドライバフォーマッタ324、フリップフロップ回路325、位相比較器326、RSフリップフロップ回路327、負論理AND回路328、遅延素子329、およびカウンタ330を含んで構成される。分周器321は、マスタクロックをN分周し、その信号を、カウンタ322、およびフリップフロップ回路325へ出力する。カウンタ322は、分周器321から信号が出力されている時、マスタクロックの立ち上がりエッジで、後述するカウンタ330で得られるオフセット値に基づいて設定され、マスタクロック周期の整数倍の遅延を行う。
遅延回路323は、カウンタ330からの信号(すなわち、タイミングキャリブレーション回路320にて導出したオフセット値)に基づき、マスタクロック周期未満の遅延を行い、ドライバフォーマッタ324へ出力する。ドライバフォーマッタ324は、図2に示す試験信号発生器300が備えるドライバフォーマッタ304と同等の構成を有する。すなわち、図2のカウンタ313、遅延回路314、およびドライバフォーマッタ304の構成と、タイミングキャリブレーション回路320のカウンタ322、遅延回路323、およびドライバフォーマッタ324の構成とが対応するように設けられる。このように構成することで、動作条件などの変動によって各構成にて生じる信号の遅延を同一または略同一とすることができる。また、ドライバフォーマッタ304で生じる遅延が無視できる程度に小さい場合には、タイミングキャリブレーション回路320内のドライバフォーマッタ324を省略してもよい。
フリップフロップ回路325は、マスタクロックと、分周器321からの信号を入力として、信号を位相比較器326へ出力する。本実施形態では、カウンタ322と、フリップフロップ回路325に同じクロック(すなわち、マスタクロック)を入力とすることで、これらの同期をとる。
位相比較器326は、ドライバフォーマッタ324からの信号、および、フリップフロップ回路325からの信号を入力とし、これらの位相差に応じて信号を出力する。本例では、位相比較器326において、FBの位相がRに比べて遅れていれば端子U側から、位相差と同じ幅の信号をH(High)として出力する。また、位相比較器326において、FBの位相がRに比べて進んでいれば端子D側から、位相差と同じ幅の信号をH(High)として出力する。
RSフリップフロップ回路327は、位相比較器326からの2つの出力(図3Aの端子Uと端子Dからの出力)を入力とし、FBの位相がRと比べて遅れていれば(すなわち、端子Uの値がHである)Hの反転値(すなわち、L)を出力し、FBの位相がRと比べて進んでいれば(すなわち、端子Dの値がHである)Lの反転値(すなわち、H)を出力し、位相差が無い場合は前の出力を維持する。つまり、RSフリップフロップ回路327は、2つの入力信号の位相関係を検出し、出力する位相関係出力回路として機能する。
負論理AND回路328は、位相比較器326からの2つの出力(図3Aの端子Uと端子D)を入力とし、位相比較器326のUとDは同時にHが出力されないので、UとDのどちらかがHになると、Hを出力する。負論理AND回路328の出力は、遅延素子329へ入力される。遅延素子329は、入力された信号を一定の時間遅延させ、カウンタ330へ出力する。ここでの一定時間は、カウンタ330のクロックに対するU/D信号のセットアップ時間に応じて規定される。具体的な例については、タイミングチャートを用いて後述する。
カウンタ330は、遅延素子329からの信号をクロック入力、RSフリップフロップ回路327からの信号をアップ/ダウンの切り替え用入力として、カウントを行い、カウント値をタイミングの変動量(オフセット値)として出力するアップ/ダウンカウンタである。カウンタ330は、N進アップダウンカウンタにて構成される。つまり、カウンタ330は、入力された信号を、所定のビット数のデータのタイミングの変動量(オフセット値)に変換する変換回路として機能する。
図3Bは、タイミングキャリブレーション回路320のタイミングチャートを示し、上から順に、マスタクロック、位相比較器326の入力であるRおよびFBを示す。ここでのマスタクロックの周期は特に限定するものではなく、DUT200の構成等に応じて設定されてよい。マスタクロックのN倍の周期の長さ(N*CLK)をエッジ周期Tpd(edge)とし、本例では、N=8の例を示している。FBにおいて、太い破線はマスタクロックの周期未満においてRに対して進んでいる状態を示し、細い破線はRに対してマスタクロックの周期未満において遅れている状態を示している。
図4Aは、タイミングキャリブレーション回路320のタイミングチャートを示し、上から順に、マスタクロック、分周器321による出力、位相比較器326の入力であるRおよびFBを示す。図4Aの例では、FBがRに対して遅れている状態を示す。
図4Bは、図4Aに示したタイミングチャートに基づき、各信号の状態を示す。R、FB、U、Dは、位相比較器326(PSD)の入出力に対応する。また、下の3つのタイミングチャートは、図3Aに示したカウンタ330の入出力に対応し、上から順に、(1)RSフリップフロップ回路327の出力、(2)遅延素子329の出力、(3)カウンタ330の出力を示す。なお、下の3つのタイミングチャートにおいて破線の楕円にて示すように、カウンタ330のアップ/ダウンのセットアップには、一定の時間を要する。そのため、図3Aに示すように、遅延素子329を設けることで、このセットアップ時間に対応した遅延時間を設ける。
図4Bの「N*CLK」で示された範囲の振る舞いを具体的に説明する。RがHになるタイミングからFBがHになるタイミングまで、位相比較器326のUとDは、それぞれHとLを出力する。この間、RSフリップフロップ回路327のSとRには、それぞれHとLが入力されるため、RSフリップフロップ回路327の反転出力はLとなる(図4Bの(1))。したがって、カウンタ330は「ダウン」にセットされる。
また、負論理AND回路328はHを出力し、遅延素子329を経てカウンタ330のクロックに入力される(図4Bの(2))。この結果、カウンタ330のカウント数が1つ減算される。
さらに、FBがHになったタイミング以降は、UとDが共にLになるので、RSフリップフロップ回路327は前の出力を維持し(カウンタ330は「ダウン」のまま)、負論理AND回路328の出力はLになる。
上記のようなタイミングキャリブレーション回路320の構成により、FBが進んで(遅れて)いる場合には、遅延回路323の設定値が1LSB(Least Significant Bit:最下位ビット)増加(減少)し、FBとRの位相が一致したところでUとDは共にLとなる。この結果、RSフリップフロップ回路327は前の状態を維持し、負論理AND回路328の出力はLのままになるため、アップダウンカウンタのカウント値(オフセット値)は一定値になる。なお、遅延回路323の設定値が上限に達した場合には、遅延回路323の設定値はゼロになり、カウンタ322のLSBが+1される。ここでのオフセット値がエッジ発生器310の加算器312に入力される。その結果、エッジ発生器310の残留遅延時間(設定値:0[ns])は常にマスタクロックの周期のN倍になる。
以上のように、半導体試験装置100のピン試験回路140に設けられる試験信号発生器300では、タイミングキャリブレーション回路320にてタイミングの変動量を導出する際の構成を、エッジ発生器310における構成と対応させて共通化することで、動作条件などの変動によって各構成にて生じる信号の遅延時間変動量をより精度良く補正することを可能としている。
図3Cは、試験信号発生器300のタイミングキャリブレーション回路320の別構成の例を示す図である。図3Aに示したタイミングキャリブレーション回路320との差分は、カウンタ330の後にデジタルLPF(Low Pass Filter)331が設けられている点である。デジタルLPF331によって高周波成分を除去することで、信号のノイズを除去することができる。これにより、例えば、信号波形のジッタを除去することができる。なお、デジタルLPF331にて用いられるローパスフィルタの構成は特に限定するものではなく、フィルタリング対象の周波数帯域などは、半導体試験装置100の利用者が任意に設定できてもよいし、予め規定されていてもよい。
(DUT信号検出器)
図5は、本実施形態に係るDUT信号検出器400の回路構成の例を示す図である。図1にて示したように、DUT信号検出器400には、発振器110からのマスタクロック、パターン発生器130からのパターン信号(タイミング制御信号、期待値)、対応するDUT200からの応答信号(図1の構成では、アナログコンパレータ142、143からの信号)が入力される。
図5は、本実施形態に係るDUT信号検出器400の回路構成の例を示す図である。図1にて示したように、DUT信号検出器400には、発振器110からのマスタクロック、パターン発生器130からのパターン信号(タイミング制御信号、期待値)、対応するDUT200からの応答信号(図1の構成では、アナログコンパレータ142、143からの信号)が入力される。
DUT信号検出器400は、フリップフロップ回路401、メモリ402、カウンタ403、複数のエッジ発生器410、デジタルコンパレータ404、およびタイミングキャリブレーション回路420を含んで構成される。本実施形態に係るDUT信号検出器400は、デジタルコンパレータ404以外の構成については、図2を用いて示した試験信号発生器300と共通である。
デジタルコンパレータ404は、パターン発生器130からの期待値、エッジ発生器410からの信号、および、DUT200からの応答信号を入力とし、パターン発生器130からの期待値とDUT200からの応答信号の比較を行うことで、試験の成功または失敗を示す信号(パス/フェイル信号)を出力する。したがって、デジタルコンパレータ404は、試験結果を示す信号を生成する信号生成回路として機能する。パス/フェイル信号は、試験信号発生器300の表示部(不図示)などを介して利用者に通知する際に用いられてもよいし、フェイルメモリ(不図示)などに記憶されてもよい。
図6Aは、本実施形態に係るDUT信号検出器400に備えられるタイミングキャリブレーション回路420の構成例を示す図である。本実施形態において、タイミングキャリブレーション回路420の構成は、ドライバフォーマッタ324に代えてデジタルコンパレータ424が設けられている構成以外は、図3Aに示した試験信号発生器300のタイミングキャリブレーション回路320の構成と同様である。
デジタルコンパレータ424は、図5に示すDUT信号検出器400が備えるデジタルコンパレータ404と同等の構成を有する。すなわち、図5のカウンタ413、遅延回路414、およびデジタルコンパレータ404の構成と、タイミングキャリブレーション回路420のカウンタ422、遅延回路423、およびデジタルコンパレータ424の構成とが対応するように設けられる。このように構成することで、動作条件などの変動によって各構成にて生じる信号の遅延を同一または略同一とすることができる。また、デジタルコンパレータ404で生じる遅延が無視できる程度に小さい場合には、タイミングキャリブレーション回路420内のデジタルコンパレータ424を省略してもよい。
図6Bは、タイミングキャリブレーション回路420のタイミングチャートを示し、図3Bと同様となる。また、図6Cは、DUT信号検出器400のタイミングキャリブレーション回路420の別構成の例を示す図であり、図3Cの構成例に対応する。
(I/O信号発生器)
図7は、本実施形態に係るI/O信号発生器500の回路構成の例を示す図である。図1にて示したように、I/O信号発生器500には、発振器110からのマスタクロックと、パターン発生器130からのパターン信号(タイミング制御信号、I/O信号)が入力される。また、I/O信号発生器500は、ドライバ141に対する制御信号を出力する。
図7は、本実施形態に係るI/O信号発生器500の回路構成の例を示す図である。図1にて示したように、I/O信号発生器500には、発振器110からのマスタクロックと、パターン発生器130からのパターン信号(タイミング制御信号、I/O信号)が入力される。また、I/O信号発生器500は、ドライバ141に対する制御信号を出力する。
I/O信号発生器500は、フリップフロップ回路501、メモリ502、カウンタ503、複数のエッジ発生器510、I/Oフォーマッタ504、およびタイミングキャリブレーション回路520を含んで構成される。本実施形態に係るI/O信号発生器500は、I/Oフォーマッタ504以外の構成については、図2を用いて示した試験信号発生器300と共通である。
I/Oフォーマッタ504は、パターン発生器130からのI/O信号、およびエッジ発生器510からの信号を入力とし、ドライバコンパレータ(本例では、ドライバ141)の出力を切り替えるための制御信号を生成する信号生成回路として機能する。
図8Aは、本実施形態に係るI/O信号発生器500に備えられるタイミングキャリブレーション回路520の構成例を示す図である。本実施形態において、タイミングキャリブレーション回路520の構成は、ドライバフォーマッタ324に代えてI/Oフォーマッタ524が設けられている構成以外は、図3Aに示した試験信号発生器300のタイミングキャリブレーション回路320の構成と同様である。
I/Oフォーマッタ524は、図7に示すI/O信号発生器500が備えるI/Oフォーマッタ504と同等の構成を有する。すなわち、図7のカウンタ513、遅延回路514、およびI/Oフォーマッタ504の構成と、タイミングキャリブレーション回路520のカウンタ522、遅延回路523、およびI/Oフォーマッタ524の構成とが対応するように設けられる。このように構成することで、動作条件などの変動によって各構成にて生じる信号の遅延を同一または略同一とすることができる。また、I/Oフォーマッタ504で生じる遅延が無視できる程度に小さい場合には、タイミングキャリブレーション回路520内のI/Oフォーマッタ524を省略してもよい。
また、図8Bは、タイミングキャリブレーション回路520のタイミングチャートを示し、図3Bと同様となる。また、図8Cは、I/O信号発生器500のタイミングキャリブレーション回路520の別構成の例を示す図であり、図3Cの構成例に対応する。
上述したように、タイミングキャリブレーション回路320、420、520はそれぞれ、変動量を導出するための回路と同じ構成を有することで、動作状況の変化の影響を同等にすることとなる。その結果、タイミングに対する変動量の導出の精度を向上させている。例えば、タイミングキャリブレーション回路の周辺温度などの動作環境が変化した場合でも、その影響は略同一となり、回路間の差異が大きくなることを抑制することができる。
また、上述した構成では、タイミングキャリブレーション回路により導出した変動量については、1つの加算器による1回の加算のみを行うため、補正に係る処理負荷を抑えることが可能である。例えば、特許文献1に示すような構成では、タイミングの補正に係る処理において、2カ所にて除算処理を行っている。つまり、本実施形態では、除算演算よりも処理負荷の低い、加算演算を1回のみ行っているため、このような構成と比較しても処理負荷を抑制でき、装置の高速化が可能となる。更には、回路の小型化も可能となる。
なお、本実施形態では、半導体試験装置100が備える試験信号発生器300、DUT信号検出器400、およびI/O信号発生器500について、タイミングキャリブレーション回路を適用する構成を説明したが、これに限定するものではない。例えば、上記の3つの回路のうちのいずれかに本実施形態に係るタイミングキャリブレーション回路の構成を適用して、その出力であるオフセット値を他の2つの回路の加算器に入力して遅延時間変動を抑制してもよいし、複数のピン試験回路140のいずれか一つにキャリブレーション回路を設け、オフセット値を他のピン試験回路に分配してもよい。また、半導体試験装置100が備える他の回路に本実施形態に係るタイミングキャリブレーション回路の構成を適用してもよい。各回路の温度や電源電圧が等しい場合には、これらの構成を適用しても、高精度で試験を行うことが可能となる。
<その他の実施形態>
本願発明において、上述した1以上の実施形態の機能を実現するためのプログラムやアプリケーションを、ネットワーク又は記憶媒体等を用いてシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける1つ以上のプロセッサがプログラムを読出し実行する処理でも実現可能である。
本願発明において、上述した1以上の実施形態の機能を実現するためのプログラムやアプリケーションを、ネットワーク又は記憶媒体等を用いてシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける1つ以上のプロセッサがプログラムを読出し実行する処理でも実現可能である。
また、1以上の機能を実現する回路(例えば、ASIC(Application Specific Integrated Circuit)やFPGA(Field Programmable Gate Array))によって実現してもよい。
このように、本願発明は上記の実施形態に限定されるものではなく、実施形態の各構成を相互に組み合わせることや、明細書の記載、並びに周知の技術に基づいて、当業者が変更、応用することも本願発明の予定するところであり、保護を求める範囲に含まれる。
また、本明細書や特許請求の範囲の記載において、用語「第1の」、「第2の」は、他の構成と区別するために便宜的に用いているものである。したがって、必ずしもこれらの用語が特定の構成要素のみを限定的に解釈されることを意図するものでは無く、例えば、実施形態や構成に応じて適宜読み替えられるものとする。
以上の通り、本明細書には次の事項が開示されている。
(1) 被試験デバイス(例えば、200)の試験を行う半導体試験装置(例えば、100)に用いられる試験回路(例えば、140)であって、
マスタクロックの周期刻みで遅延を発生する第1のカウンタ(例えば、313、413、513)と、
前記第1のカウンタからの信号に対して前記マスタクロックの周期より細かい時間分解能で所定の遅延を発生する第1の遅延回路(例えば、314、414、514)と、
パターン信号と、前記第1の遅延回路からの信号に基づいて、前記試験に係る信号を生成する第1の信号生成回路(例えば、304、404、504)と、
前記第1のカウンタ、前記第1の遅延回路、および前記第1の信号生成回路に対応する回路構成を用いて、タイミングの変動量を導出するタイミングキャリブレーション回路(例えば、320、420、520)と、
前記パターン信号に含まれるタイミング制御信号によりタイミング情報が格納されたメモリ(例えば、311)から読み出されたタイミング設定値に、前記タイミングキャリブレーション回路にて導出した変動量を加算して、前記第1のカウンタと前記第1の遅延回路の制御信号を出力する加算器(例えば、312、412、512)と、
を有する試験回路。
(1) 被試験デバイス(例えば、200)の試験を行う半導体試験装置(例えば、100)に用いられる試験回路(例えば、140)であって、
マスタクロックの周期刻みで遅延を発生する第1のカウンタ(例えば、313、413、513)と、
前記第1のカウンタからの信号に対して前記マスタクロックの周期より細かい時間分解能で所定の遅延を発生する第1の遅延回路(例えば、314、414、514)と、
パターン信号と、前記第1の遅延回路からの信号に基づいて、前記試験に係る信号を生成する第1の信号生成回路(例えば、304、404、504)と、
前記第1のカウンタ、前記第1の遅延回路、および前記第1の信号生成回路に対応する回路構成を用いて、タイミングの変動量を導出するタイミングキャリブレーション回路(例えば、320、420、520)と、
前記パターン信号に含まれるタイミング制御信号によりタイミング情報が格納されたメモリ(例えば、311)から読み出されたタイミング設定値に、前記タイミングキャリブレーション回路にて導出した変動量を加算して、前記第1のカウンタと前記第1の遅延回路の制御信号を出力する加算器(例えば、312、412、512)と、
を有する試験回路。
この構成によれば、動作環境の変動により生じ得るタイミング発生回路とタイミング補正制御回路の変動量の差を抑制でき、また、タイミング補正制御の処理負荷を低減することが可能となる。
(2) 前記タイミングキャリブレーション回路は、
前記第1のカウンタに対応する第2のカウンタ(例えば、322、422、522)と、
前記第1の遅延回路に対応する第2の遅延回路(例えば、323、423、523)と、
前記第1の信号生成回路に対応する第2の信号生成回路(例えば、324、424、524)と、
前記第2の信号生成回路からの信号と前記マスタクロックとに基づいて、前記変動量を導出する導出回路(例えば、326~330、426~430、526~530)と、
を有する、(1)に記載の試験回路。
前記第1のカウンタに対応する第2のカウンタ(例えば、322、422、522)と、
前記第1の遅延回路に対応する第2の遅延回路(例えば、323、423、523)と、
前記第1の信号生成回路に対応する第2の信号生成回路(例えば、324、424、524)と、
前記第2の信号生成回路からの信号と前記マスタクロックとに基づいて、前記変動量を導出する導出回路(例えば、326~330、426~430、526~530)と、
を有する、(1)に記載の試験回路。
この構成によれば、タイミング補正制御回路は、タイミング発生回路が備えるカウンタ、遅延回路、信号生成回路に対応した構成を有することで、これらにて生じるタイミングの変動量を精度良く導出することが可能となる。
(3) 前記タイミングキャリブレーション回路は更に、前記導出回路にて導出した変動量の信号に対するローパスフィルタ(例えば、331、431、531)を有する(2)に記載の試験回路。
この構成によれば、導出した信号におけるノイズを除去し、適切な信号を生成することが可能となる。
(4) 前記導出回路は、
前記第2の信号生成回路からの信号と前記マスタクロックに基づく所定の周期のクロックとの位相差を検出する位相比較回路(例えば、326、426、526)と、
前記第2の信号生成回路からの信号と前記所定の周期のクロックとの位相関係を検出する位相関係出力回路(例えば、327、427、527)と、
前記位相差と前記位相関係を用いて、前記変動量を導出する変換回路(例えば、330、430、530)と、
を有する、(2)または(3)に記載の試験回路。
前記第2の信号生成回路からの信号と前記マスタクロックに基づく所定の周期のクロックとの位相差を検出する位相比較回路(例えば、326、426、526)と、
前記第2の信号生成回路からの信号と前記所定の周期のクロックとの位相関係を検出する位相関係出力回路(例えば、327、427、527)と、
前記位相差と前記位相関係を用いて、前記変動量を導出する変換回路(例えば、330、430、530)と、
を有する、(2)または(3)に記載の試験回路。
この構成によれば、タイミング発生回路が備えるカウンタ、遅延回路、信号生成回路に対応した構成により得られる遅延量を簡易な構成にて導出することが可能となる。
(5) 前記導出回路は、前記変換回路によるセットアップ時間に対応して遅延を生じさせる遅延素子(例えば、329、429、529)を更に有する、(4)に記載の試験回路。
この構成によれば、変換回路による信号生成の際に要する時間に対応して信号を遅延させることで、より精度の良い遅延量の導出が可能となる。
(6) 前記試験回路は、
前記被試験デバイスに対する試験信号を生成する試験信号生成回路(例えば、300)と、
前記被試験デバイスからの応答波形に基づいて、前記被試験デバイスの判定を行う判定回路(例えば、400)と、
前記試験信号から前記被試験デバイスに対する波形信号を生成するドライバ(例えば、141)の制御信号を生成する制御信号生成回路(例えば、500)と、
を備え、
前記第1のカウンタ、前記第1の遅延回路、前記第1の信号生成回路、前記タイミングキャリブレーション回路、および前記加算器は、前記試験信号生成回路、前記判定回路、および前記制御信号生成回路の少なくともいずれかに対応して設けられる、
(1)から(5)のいずれかに記載の試験回路。
前記被試験デバイスに対する試験信号を生成する試験信号生成回路(例えば、300)と、
前記被試験デバイスからの応答波形に基づいて、前記被試験デバイスの判定を行う判定回路(例えば、400)と、
前記試験信号から前記被試験デバイスに対する波形信号を生成するドライバ(例えば、141)の制御信号を生成する制御信号生成回路(例えば、500)と、
を備え、
前記第1のカウンタ、前記第1の遅延回路、前記第1の信号生成回路、前記タイミングキャリブレーション回路、および前記加算器は、前記試験信号生成回路、前記判定回路、および前記制御信号生成回路の少なくともいずれかに対応して設けられる、
(1)から(5)のいずれかに記載の試験回路。
この構成によれば、試験回路が備える試験信号生成回路、判定回路、および信号生成回路の少なくとも1つにおいて、動作環境の変動により生じ得るタイミング発生回路とタイミング補正制御制御回路の変動量の差を抑制でき、また、タイミング補正制御の処理負荷を低減することが可能となる。
(7) 前記試験信号生成回路に対応して設けられる前記第1の信号生成回路は、前記パターン信号に含まれるテストデータと、前記第1の遅延回路からの信号に基づいて、前記被試験デバイスに対する試験信号を生成する回路(例えば、304)である、(6)に記載の試験回路。
この構成によれば、試験回路が備える試験信号生成回路において、動作環境の変動により生じ得るタイミング発生回路とタイミング補正制御回路の変動量の差を抑制でき、また、タイミング補正制御の処理負荷を低減することが可能となる。
(8) 前記判定回路に対応して設けられる前記第1の信号生成回路は、前記パターン信号に含まれる期待値、前記被試験デバイスからの応答波形、および前記第1の遅延回路からの信号に基づいて、前記被試験デバイスの試験結果を示す信号を生成する回路(例えば、404)である、(6)または(7)に記載の試験回路。
この構成によれば、試験回路が備える判定回路において、動作環境の変動により生じ得るタイミング発生回路とタイミング補正制御回路の変動量の差を抑制でき、また、タイミング補正制御の処理負荷を低減することが可能となる。
(9) 前記制御信号生成回路に対応して設けられる前記第1の信号生成回路は、前記パターン信号に含まれる制御信号と、前記第1の遅延回路からの信号に基づいて、前記ドライバに対する制御信号を生成する回路(例えば、504)である、(6)から(8)のいずれかに記載の試験回路。
この構成によれば、試験回路が備える制御信号生成回路において、動作環境の変動により生じ得るタイミング発生回路とタイミング補正制御回路の変動量の差を抑制でき、また、タイミング補正制御の処理負荷を低減することが可能となる。
(10) マスタクロックを提供する発振器(例えば、110)と、
パターン信号を生成するパターン生成回路(例えば、130)と、
(6)から(9)のいずれかに記載の試験回路(例えば、140)と、
前記試験回路にて生成された試験信号および制御信号に基づいて、前記被試験デバイスに試験波形を印加するドライバ(例えば、141)と、
前記被試験デバイスからの応答波形と、所定の電圧との比較を行う比較回路(例えば、142、143)と、
を有する半導体試験装置。
パターン信号を生成するパターン生成回路(例えば、130)と、
(6)から(9)のいずれかに記載の試験回路(例えば、140)と、
前記試験回路にて生成された試験信号および制御信号に基づいて、前記被試験デバイスに試験波形を印加するドライバ(例えば、141)と、
前記被試験デバイスからの応答波形と、所定の電圧との比較を行う比較回路(例えば、142、143)と、
を有する半導体試験装置。
この構成によれば、半導体試験装置において、動作環境の変動により生じ得るタイミング発生回路とタイミング補正制御回路の変動量の差を抑制することを可能とし、また、タイミング補正制御の処理負荷を低減することを可能とする。更には、試験精度を向上させることが可能となる。
本願発明は、例えば、半導体の製造における、半導体の品質を試験するための半導体試験装置に適用可能である。
100…半導体試験装置
110…発振器
130…パターン発生器
140…ピン試験回路
141…ドライバ
142、143…アナログコンパレータ
200…被試験デバイス(DUT)
300…試験信号発生器
304、324…ドライバフォーマッタ
310、410、510…エッジ発生器
311、411、511…メモリ
312、412、512…加算器
313、322、413、422、513、522…カウンタ
314、323…遅延回路
320、420、520…タイミングキャリブレーション回路
326、426、526…位相比較器(PSD)
327、427、527…RSフリップフロップ回路
329、429、529…遅延素子
330、430、530…カウンタ
331、431、531…デジタルLPF(Low Pass Filter)
400…DUT信号検出器
404、424…デジタルコンパレータ
500…I/O信号発生器
504、524…I/Oフォーマッタ
110…発振器
130…パターン発生器
140…ピン試験回路
141…ドライバ
142、143…アナログコンパレータ
200…被試験デバイス(DUT)
300…試験信号発生器
304、324…ドライバフォーマッタ
310、410、510…エッジ発生器
311、411、511…メモリ
312、412、512…加算器
313、322、413、422、513、522…カウンタ
314、323…遅延回路
320、420、520…タイミングキャリブレーション回路
326、426、526…位相比較器(PSD)
327、427、527…RSフリップフロップ回路
329、429、529…遅延素子
330、430、530…カウンタ
331、431、531…デジタルLPF(Low Pass Filter)
400…DUT信号検出器
404、424…デジタルコンパレータ
500…I/O信号発生器
504、524…I/Oフォーマッタ
Claims (10)
- 被試験デバイスの試験を行う半導体試験装置に用いられる試験回路であって、
マスタクロックの周期刻みで遅延を発生する第1のカウンタと、
前記第1のカウンタからの信号に対して前記マスタクロックの周期より細かい時間分解能で所定の遅延を発生する第1の遅延回路と、
パターン信号と、前記第1の遅延回路からの信号に基づいて、前記試験に係る信号を生成する第1の信号生成回路と、
前記第1のカウンタ、前記第1の遅延回路、および前記第1の信号生成回路に対応する回路構成を用いて、タイミングの変動量を導出するタイミングキャリブレーション回路と、
前記パターン信号に含まれるタイミング制御信号によりタイミング情報が格納されたメモリから読み出されたタイミング設定値に、前記タイミングキャリブレーション回路にて導出した変動量を加算して、前記第1のカウンタと前記第1の遅延回路の制御信号を出力する加算器と、
を有する試験回路。 - 前記タイミングキャリブレーション回路は、
前記第1のカウンタに対応する第2のカウンタと、
前記第1の遅延回路に対応する第2の遅延回路と、
前記第1の信号生成回路に対応する第2の信号生成回路と、
前記第2の信号生成回路からの信号と前記マスタクロックとに基づいて、前記変動量を導出する導出回路と、
を有する、請求項1に記載の試験回路。 - 前記タイミングキャリブレーション回路は更に、前記導出回路にて導出した変動量の信号に対するローパスフィルタを有する請求項2に記載の試験回路。
- 前記導出回路は、
前記第2の信号生成回路からの信号と前記マスタクロックに基づく所定の周期のクロックとの位相差を検出する位相比較回路と、
前記第2の信号生成回路からの信号と前記所定の周期のクロックとの位相関係を検出する位相関係出力回路と、
前記位相差と前記位相関係を用いて、前記変動量を導出する変換回路と、
を有する、請求項2に記載の試験回路。 - 前記導出回路は、前記変換回路によるセットアップ時間に対応して遅延を生じさせる遅延素子を更に有する、請求項4に記載の試験回路。
- 前記試験回路は、
前記被試験デバイスに対する試験信号を生成する試験信号生成回路と、
前記被試験デバイスからの応答波形に基づいて、前記被試験デバイスの判定を行う判定回路と、
前記試験信号から前記被試験デバイスに対する波形信号を生成するドライバの制御信号を生成する制御信号生成回路と、
を備え、
前記第1のカウンタ、前記第1の遅延回路、前記第1の信号生成回路、前記タイミングキャリブレーション回路、および前記加算器は、前記試験信号生成回路、前記判定回路、および前記制御信号生成回路の少なくともいずれかに対応して設けられる、
請求項1に記載の試験回路。 - 前記試験信号生成回路に対応して設けられる前記第1の信号生成回路は、前記パターン信号に含まれるテストデータと、前記第1の遅延回路からの信号に基づいて、前記被試験デバイスに対する試験信号を生成する回路である、請求項6に記載の試験回路。
- 前記判定回路に対応して設けられる前記第1の信号生成回路は、前記パターン信号に含まれる期待値、前記被試験デバイスからの応答波形、および前記第1の遅延回路からの信号に基づいて、前記被試験デバイスの試験結果を示す信号を生成する回路である、請求項6に記載の試験回路。
- 前記制御信号生成回路に対応して設けられる前記第1の信号生成回路は、前記パターン信号に含まれる制御信号と、前記第1の遅延回路からの信号に基づいて、前記ドライバに対する制御信号を生成する回路である、請求項6に記載の試験回路。
- マスタクロックを提供する発振器と、
パターン信号を生成するパターン生成回路と、
請求項6から9のいずれか一項に記載の試験回路と、
前記試験回路にて生成された試験信号および制御信号に基づいて、前記被試験デバイスに試験波形を印加するドライバと、
前記被試験デバイスからの応答波形と、所定の電圧との比較を行う比較回路と、
を有する半導体試験装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2022079585A JP2023167995A (ja) | 2022-05-13 | 2022-05-13 | 試験回路、および半導体試験装置 |
PCT/JP2023/016550 WO2023218973A1 (ja) | 2022-05-13 | 2023-04-26 | 試験回路、および半導体試験装置 |
TW112117702A TW202401029A (zh) | 2022-05-13 | 2023-05-12 | 測試電路及半導體測試裝置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2022079585A JP2023167995A (ja) | 2022-05-13 | 2022-05-13 | 試験回路、および半導体試験装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2023167995A true JP2023167995A (ja) | 2023-11-24 |
Family
ID=88730384
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2022079585A Pending JP2023167995A (ja) | 2022-05-13 | 2022-05-13 | 試験回路、および半導体試験装置 |
Country Status (3)
Country | Link |
---|---|
JP (1) | JP2023167995A (ja) |
TW (1) | TW202401029A (ja) |
WO (1) | WO2023218973A1 (ja) |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5832178A (ja) * | 1981-08-19 | 1983-02-25 | Advantest Corp | Icテスタ |
JP2624681B2 (ja) * | 1987-05-29 | 1997-06-25 | 株式会社日立製作所 | タイミング信号発生器 |
JPH03186010A (ja) * | 1989-12-15 | 1991-08-14 | Hitachi Ltd | 遅延回路の校正方法および装置 |
JP3049127B2 (ja) * | 1991-09-19 | 2000-06-05 | 株式会社日立製作所 | 可変遅延回路の校正方法およびタイミング信号発生器並びに半導体試験装置 |
JP3799067B2 (ja) * | 1992-06-05 | 2006-07-19 | 株式会社日立製作所 | Ic試験装置 |
JP2000206212A (ja) * | 1999-01-11 | 2000-07-28 | Asia Electronics Inc | 半導体試験方法および半導体試験装置 |
US20020077763A1 (en) * | 2000-12-20 | 2002-06-20 | Chang Edward C.M. | Automatic tester having separate coarse and precise timing modules |
-
2022
- 2022-05-13 JP JP2022079585A patent/JP2023167995A/ja active Pending
-
2023
- 2023-04-26 WO PCT/JP2023/016550 patent/WO2023218973A1/ja unknown
- 2023-05-12 TW TW112117702A patent/TW202401029A/zh unknown
Also Published As
Publication number | Publication date |
---|---|
WO2023218973A1 (ja) | 2023-11-16 |
TW202401029A (zh) | 2024-01-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4520394B2 (ja) | Dll回路及びその試験方法 | |
US6597753B1 (en) | Delay clock generating apparatus and delay time measuring apparatus | |
US20080012576A1 (en) | Test apparatus, adjustment method and recording medium | |
KR100891335B1 (ko) | 비트 에러율 측정을 수행 할 수 있는 클럭 발생 장치 | |
JP4649480B2 (ja) | 試験装置、クロック発生装置、及び電子デバイス | |
US7496137B2 (en) | Apparatus for measuring jitter and method of measuring jitter | |
JP4925630B2 (ja) | 試験装置および試験方法 | |
JP4002811B2 (ja) | マルチストローブ生成装置、試験装置、及び調整方法 | |
JPWO2008032701A1 (ja) | クロック調整回路と半導体集積回路装置 | |
KR20050046818A (ko) | 지터측정장치 및 시험장치 | |
US7808252B2 (en) | Measurement apparatus and measurement method | |
JP2017103629A (ja) | 遅延回路、dll回路および遅延回路の故障救済方法 | |
JPWO2005026759A1 (ja) | キャリブレーション用比較回路 | |
US7262627B2 (en) | Measuring apparatus, measuring method, and test apparatus | |
US8392145B2 (en) | Timing generator | |
WO2023218973A1 (ja) | 試験回路、および半導体試験装置 | |
JP4394788B2 (ja) | 遅延時間判定装置 | |
JP5243287B2 (ja) | ジッタ印加回路、パターン発生器、試験装置、および、電子デバイス | |
JP2006226791A (ja) | 試験装置、タイミング発生器、及びプログラム | |
US9645195B2 (en) | System for testing integrated circuit | |
JP3847150B2 (ja) | 半導体集積回路とそのジッタ測定方法 | |
JPH0743406A (ja) | パルス位相測定装置 | |
JP4412775B2 (ja) | 遅延信号生成装置およびその遅延量を調整する方法 | |
JP4630359B2 (ja) | 遅延クロック生成装置および遅延時間測定装置 | |
JP4967942B2 (ja) | 半導体試験装置 |