JPH03186010A - 遅延回路の校正方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は設定値に対する遅延量が未知の遅延回路の校正
方法および装置に関する。

〔従来の技術〕

従来の可変遅延回路の校正方法および装置は。

特開昭５５−１１４０１８号公報に記載のように、可変
遅延回路の出力から入力への帰還路と帰還路内の単安定
マルチバイブレータを設け、可変遅延回路を発振状態と
してその周波数を測定することにより。

所望の遅延量を得ていた。なお、この種の装置として関
連するものには、例えばアイ・イー・イーインターナシ
ョナル　テスト　コンファレンス１９８７　　プロシイ
−デインゲス（１９８７年）第７７９頁から第７８９頁
（ＩＥＥＥ、　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｔｅ５ｔ
　Ｃｏｎｆｅｒｅｎｃｅ１９８７　Ｐｒｏｃｅｅｄｉｎ
ｇｓ　（１９８７）　ｐｐ、７７９−７８９）等が挙げ
られる。

〔発明が解決しようとする課題〕

上記従来技術は、遅延回路または時間調整を行ないたい
回路の出力から人力への帰還路を設けて発振状態にする
ため、遅延回路を校正する周波数が発振周波数となって
おり、したがって広範囲な周波数によって校正する点に
ついては配慮がされておらず１周波数依存性のある遅延
回路を校正するには問題があった。また周波数を測定す
るため、測定精度を向上させるためには測定時間が長く
なるという問題があった。

本発明の目的は任意の周波数で校正可能な遅延回路の校
正方法および装置を提供することにある。

本発明の他の目的は校正時間を短かくすることのできる
遅延回路の校正方法および装置を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するために、本発明による遅延回路の校
正方法および装置は、基準となる可変遅延回路を設け、
同一の信号を入力する被校正回路と基準可変遅延回路の
出力信号を位相比較して、被校正遅延回路の校正値を高
速かつ高精度に任意周波数で求められるようにしたもの
である。

〔作　用〕

上記遅延回路の校正方法および装置は、被校正遅延回路
と基準可変遅延回路に同一の信号を分配入力して、その
面出力の位相差を測定するが、そのさい基準可変遅延回
路の設定値を順次に変更して、常に位相差が一定となる
被校正遅延回路の設定データを探すことにより、被校正
遅延回路の設定遅延時間に対する設定データを得て校正
値とする。

〔実施例〕

以下に本発明の実施例を第１図から第４図により説明す
る。

第上図は本発明による遅延回路の校正方法および装置の
一実施例を示す構成図である。第１図において、１００
はシンセサイザ、１０１は分配器、１０２は被校正ＩＩ
：１１路、１０３は基準遅延回路、１０４は位相比較器
、１０５はＡ／Ｄ変換器、１０６は計算機、１０７は計
算機１０６の制御用バスである。

この構成で、まず計算機１０６によって校正する周波数
をシンセサイザ１００にセットする。その後に被校正遅
延回路１０２の設定値１０を“Ｏ”にし、基準可変遅延
回路１０３の設定値１１を０秒にして、位相比較器１０
４により出力信号の位相差を測定し、Ａ／Ｄ変換器１０
５によりディジタルデータ１２に変換した後に、計算機
１０６に位相差の初期値として取り込み記憶する。

次に校正する時間分解能Δを秒だけ基準可変遅延回路１
０３の設定値１１を増加し、先と同様に位相差を測定し
、測定値が位相差の初期値と等しくなるように被校正遅
延回路１０２の設定値１０を変更する。ここで位相差が
初期値と等しくなった時の被校正遅延回路１０２の設定
値１０の値が被校正遅延回路１０２をΔを秒遅延させる
ための校正値となる。

再び基準可変遅延回路１０３の設定値１１をΔを秒だけ
増加させ、同様の操作をくり返すことにより、被校正回
路１０２の遅延量をΔを秒だけ増加させるととの校正値
を得る。

第２図は本発明によるパーピン方式の半導体試験装置内
の可変遅延回路の校正方法および装置の他の実施例を示
す構成図である。第２図において、被試験素子１１３の
ビンに対応してフェイズ発生器１１６を装備したパーピ
ン方式の半導体試験装置内の可変遅延回路１１０の校正
装置の構成を示し、このパーピン方式の半導体試験装置
はシンセサイザ１００と、テスト周期カウンタ１０７と
、被試験素子１１３のビンに対応したビンモジュール１
１７　（１１７ａ〜１１７ｃ）と、計算機１０６と、セ
レクタ１１４．１１５と。

基準可変遅延回路１０３と、位相比較器１０４と、Ａ／
■）変換器１０５とより成り、さらにピンモジュール１
１７はフェイズ発生器１１６と、パターン発生器１０８
と、フォーマツタ１１１と、コンパレータ１１２とより
成り、またフェイズ発生器１１６は遅延カウンタ１０９
と、可変遅延回路１１０とより成る。

この構成で、先ずパーピン方式の半導体試験装置の動作
を説明すると、シンセサイザ１００によって作成された
基準クロックをテスト周期カウンタ１０７で計数し、試
験の１単位を示すレイト信号を作成して、各ビンモジュ
ール１１７ａ〜１１７ｃに分配する。ビンモジュール１
１７ａではレイト信号の開始点から任意時間遅延したフ
ェイズ信号を作成するためにフェイズ発生器１１６が設
けである。ここでの遅延の方法は基準タロツクをレイト
信号開始点から遅延カウンタ１０９によって計数し、計
算機１０６によって設定された値と一致した時点で計数
終了（８号を出力する。この信号は基準クロックの分解
能で遅延されているが、さらに高い分解能でフェイズイ
、１号を作成するために可変遅延回路１１０を用いる。

このようにして作成したフェイズ信号と、パターン発生
器１０８からのテストパターンとをフォーマツタ１１１
で合成して、被試験素子１１３に印加する試験信号を作
成する。一方で被試験素子１１３からの応答はパターン
発生器１０８で作成した期待値と一致しているかをコン
パレータ１１２で判定するが、その判定するタイミング
はフェイズ発生器１１６で作成する。

次にフェイズ発生器１１６内の可変遅延回路１１０の校
正方法を説明する。まず校正するにあたってシンセサイ
ザ１００およびテスト周期カウンタ１０７に可変遅延回
路１１０を校正する周波数を発生させるための値を設定
する。遅延カウンタ１０９の設定は遅延を制御するため
のものであるので任意でよい。

このようにして校正する可変遅延回路１１０に校正する
ための信号を入力する。ここでセレクタ１１４゜１１５
で複数あるビンモジュール１１７８〜１１７ｃのうちの
１つを選択し、可変遅延回路１１０の入力信号と出力信
号をそれぞれ基壁可変遅延回路１０３と位相比較器１０
４に入力する。以下は第１−図の実施例と同様に校正し
たい分解能で基準可変遅延回路１０３の設定値を変えな
がら、各設定値に対して位相差が一番小さくなる可変遅
延回路１１０の設定値を求め、この校正値を計算機１０
６に取り込む、このようにして得た校正値を用いて高精
度にタイミングを設定することができる。

第３図は本発明によるパーピン方式の半導体試験装置内
の−ｒ変遅延回路の校正方法および装置のさらに他の実
施例を示す構成図である。第３図において、第２図の基
準可変遅延回路１０３と位相比較器１０４を位相差測定
器１１８に置き換えた構成を示す。

この構成で、まず可変遅延回路１１０の設定値をｔＬ　
ＯＩＩにセットした後に、可変遅延回路１１０の入力信
シ）と出力信号をそれぞれセレクタ１１４とセレクタ１
１５を介して位相差測定器１１８に入力し、その位相差
に比例したアナログ出力をＡ／Ｄ変換器１０５を介して
計算機１０６に格納する０次に所望の時間分解能を実現
する位相差となるように可変遅延！ｊｊｔ路１１０の設
定値を変更して、所望の遅延時間を得るための設定値を
校正値として順次に求める。

第４図は本発明によるパーピン方式の半導体試験装置内
の可変遅延回路の校正方法および装置のさらに他の実施
例を示す構成図である。第４図において、第２図の位相
比較器１０４を時間差比較器１１９に置き換えた構成を
示す。

この構成で、基準可変遅延回路１０３と校正対象の可変
遅延回路１１０の両者の初期設定後の設定値を変えて、
両者の出力の時間差を時間差比較器１１９で比較するこ
とにより、同様にして可変遅延回路１１０の各遅延時間
に対する設定値より校正値を得ることができる。

〔発明の効果〕

本発明によれば、遅延回路を校正する周波数を任意に選
ぶことができるので、被試験素子を試験する速度で遅延
回路を校正することができ、高い時間精度でＬＳＩの試
験を行なうことができる効果がある。

また遅延回路の位相差や時間差を測定しているので、従
来の周波数測定に比較して校正時間を短かくすることが
できる効果がある。

【図面の簡単な説明】

第１図は本発明による遅延回路の校正方法および装置の
一実施例を示す構成図、第２図は本発明によるバーピン
方式の半導体試験装置内の可変遅延１１Ｊ１路の校正方
法および装置の他の実施例を示す構成図、第３図は本発
明による同じくさらに他の実施例の構成図、第４図は本
発明による同じくさらに他の実施例の構成図である。 １・・・シンセサイザ、１０１・・・分配器、１０２・
・・被校正遅延回路、１０３・・・基準可変遅延回路、
１０４・・・位相比較器、１０５・・・Ａ／Ｄ変換器、
１０６・・・計算機、１１Ｏ・・・可変遅延回路、　１
１４．１１５・・・セレクタ、１１８・・・位相差？ｌ
ｌ’ｌ定器、１１９・・・時間差比較器。

Claims (1)

1. 【特許請求の範囲】 １、被校正遅延回路と基準遅延手段とに校正周波数の同
   一信号を入力し、その被校正遅延回路と基準遅延手段の
   出力信号を位相比較して、被校正遅延回路の校正値を求
   めることを特徴とする遅延回路の校正方法。 ２、校正周波数の入力信号の信号発生手段と、基準遅延
   手段と、被校正遅延回路と基準遅延手段とに同一の上記
   入力信号を入力する手段と、その被校正遅延回路と基準
   遅延手段の出力信号を位相比較する位相比較手段と、そ
   の結果より被校正遅延回路の校正値を求める手段とから
   成ることを特徴とする遅延回路の校正装置。 ３、上記位相比較手段に代えて、時間差を測定する時間
   差測定手段を有することを特徴とする請求項２記載の遅
   延回路の校正装置。 ４、校正周波数の入力信号の信号発生手段と、被校正遅
   延回路に上記入力信号を入力する手段と、その被校正遅
   延回路の入力信号と出力信号の位相差測定手段と、その
   測定結果より被校正遅延回路の校正値を求める手段とか
   ら成ることを特徴とする遅延回路の校正装置。 ５、複数の被校正遅延回路の入力信号と出力信号を選択
   する手段を有することを特徴とする請求項２または請求
   項３または請求項４記載の遅延回路の校正装置。 ６、上記複数の被校正遅延回路はパーピン方式の半導体
   試験装置のタイミング発生器内の可変遅延回路であるこ
   とを特徴とする請求項５記載の遅延回路の校正装置。