JPH11101851A - 遅延時間測定回路及び遅延時間測定方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体集積回路のジャンクション温度の変動
に依存することなく、当該回路の伝搬遅延時間の試験及
び良否判定を可能とする。 【解決手段】 本発明に係る遅延時間測定回路は、立ち
上がり信号の伝搬遅延時間を決定する立ち上がり信号制
御回路と、立ち下がり信号の伝搬遅延時間を決定する立
ち下がり信号制御回路と、立ち上がり信号制御回路の出
力と立ち下がり信号制御回路の出力とが入力されること
により、生成するパルス信号のパルス幅及びデューティ
比が決定されるパルス信号生成回路とを備え、パルス信
号生成回路の出力を立ち上がり信号制御回路及び立ち下
がり信号制御回路に入力してフィードバックすることに
よりリングオシレータを形成したものである。本発明に
係る遅延時間測定方法は、上記回路を使用し、パルス信
号生成回路の出力のデューティ比を測定することによ
り、被測定回路の伝搬遅延時間を測定するものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は遅延時間測定回路及
び遅延時間測定方法に係り、特に、半導体集積回路の伝
搬遅延時間を測定し、その半導体集積回路の良否判定を
行う試験のための遅延時間測定回路及び遅延時間測定方
法に関する。

【０００２】

【従来の技術】半導体集積回路の試験の１つに、その半
導体集積回路の伝搬遅延時間を測定することによる良否
判定がある。ここでの良否判定の基準としては、異なる
経絡の伝搬遅延時間の差が所定値以下であること、伝搬
遅延時間の変化量が所定の許容範囲内の所定値であるこ
と等が考えられる。

【０００３】特に、同一チップ内の複数経路を測定し、
その相互関係からそのチップの良否判定を行う必要があ
る被測定デバイスの量産試験の場合に上記良否判定の基
準が適用される。例えば、クロック・ディストリビュー
ション回路においては、複数の出力クロック間スキュー
を所定値以下に抑制する必要がある。また、パルスジェ
ネレータ、ＬＳＩテスタのタイミング発生部等の各種測
定器やＬＳＩ内のタイミング調整用回路に利用されてい
る可変遅延素子は、その伝搬遅延時間が設定に応じて正
確に変化するものである必要がある。

【０００４】以上のような半導体集積回路の伝搬遅延時
間を測定する方法として、例えば、以下の３つの方法が
挙げられる。

【０００５】第１の方法は、ＬＳＩテスタ、パルスジェ
ネレータ、デジタルオシロスコープ等の個別測定器を用
いて、被測定回路の伝搬遅延時間を直接的に測定する方
法である。即ち、被測定回路の入力端及び出力端の信号
のある基準信号に対する遅延時間を測定し、それらの遅
延時間の差から被測定回路の伝搬遅延時間を得る方法で
ある。

【０００６】第２の方法は、被測定回路を含んだリング
オシレータを構成し、その発振周波数を周波数測定器に
より測定することにより、その被測定回路の伝搬遅延時
間を得る方法である。この方法は、広く一般に半導体集
積回路のＡＣ特性評価に利用されている技術である。

【０００７】図８は、リングオシレータを構成すること
により被測定回路の伝搬遅延時間を測定する場合におけ
る回路構成を示したブロック図である。ここでは、クロ
ック・ディストリビューション回路として使用する回路
の例を示す。

【０００８】図８の回路は、以下のように構成されてい
る。“０”端子に接続された入力端子１１と“１”端子
に接続されたインバータ１５とから入力される信号のい
ずれかを選択する入力選択回路１３と、入力選択回路１
３により選択された信号がそれぞれ入力される各経路の
遅延素子１６ａ，１６ｂ，１６ｃ，１６ｄと、各遅延素
子１６ａ，１６ｂ，１６ｃ，１６ｄの出力信号がそれぞ
れ入力される経路選択回路１４とから図８の回路は構成
されており、経路選択回路１４の出力はインバータ１５
に入力されている。また、遅延素子１６ａ，１６ｂ，１
６ｃ，１６ｄを含む各経路の出力信号が、出力端子１２
ａ，１２ｂ，１２ｃ，１２ｄから取り出される。

【０００９】この回路をクロック・ディストリビューシ
ョン回路として使用する場合は、入力選択回路１３の選
択信号を“０”として、入力端子１１から入力される信
号を内部回路に伝送し、出力端子１２ａ，１２ｂ，１２
ｃ，１２ｄから出力される信号を各ブロックで使用する
クロックとする。

【００１０】一方、量産試験時は、入力選択回路１３の
選択信号を“１”とし、測定を行う経路の信号が経路選
択回路１４を介して入力側にフィードバックされるよう
に設定する。このような量産試験時の設定の場合には、
経路選択回路１４に入力されている経路選択信号Ｓ０及
びＳ１を、例えば、Ｓ０＝Ｓ１＝“０”としたときに出
力端子１２ａから出力される信号の伝搬遅延時間が測定
可能となるようにする。

【００１１】図９は、図８のリングオシレータにおいて
半導体集積回路のジャンクション温度が安定した状態で
測定した場合における出力信号波形を示すタイミングチ
ャートである。上段から順に、出力端子１２ａ，１２
ｂ，１２ｃ，１２ｄにおける出力信号波形を示してい
る。

【００１２】この例では、出力端子１２ａの出力信号に
最大の伝搬遅延時間が発生し、以下、出力端子１２ｄ，
出力端子１２ｃの出力信号の順の大きさで伝搬遅延時間
が発生し、出力端子１２ｂの出力信号に発生する伝搬遅
延時間が最小となっている。図１０は、図８のリングオ
シレータにおいて電源投入後直ちに出力端子１２ａ，１
２ｂ，１２ｃ，１２ｄの順に出力信号波形を測定した場
合における出力信号波形を示すタイミングチャートであ
る。上段から順に、出力端子１２ａ，１２ｂ，１２ｃ，
１２ｄにおける出力信号波形を示している。

【００１３】この例では、出力端子１２ｄの出力信号に
最大の伝搬遅延時間が発生し、次いで、出力端子１２ａ
及び１２ｃ、出力端子１２ｂの出力信号の順の大きさで
伝搬遅延時間が発生している。即ち、半導体集積回路の
ジャンクション温度が安定した状態で測定した場合にお
いて最大の伝搬遅延時間が発生するのは、図９に示した
ように、出力端子１２ａの出力信号であったのに対し、
図１０の例では半導体集積回路のジャンクション温度の
変動により最後に測定した出力端子１２ｄの出力信号に
最大の伝搬遅延時間が発生している。その結果、被測定
デバイスの良否判定を誤る可能性がある。

【００１４】第３の方法は、位相差を電圧変換する方法
であり、被測定回路を通過した出力信号と基準信号との
位相差に応じた時間幅を有するパルス信号を積分し、電
圧に変換する。そして、その電圧値をアナログ−デジタ
ル変換し、伝搬遅延時間を得るものである。

【００１５】図１１は、位相差を電圧変換して被測定回
路の伝搬遅延時間を得る回路を示した回路図である。

【００１６】図１１の回路は、以下のように構成されて
いる。即ち、信号入力ノードＩＮから入力される入力信
号は、２つに分岐し、一方はエッジトリガ型ＳＲフリッ
プフロップ１１３のセット入力ノードＳに直接入力さ
れ、他方は被測定回路１１２を介してエッジトリガ型Ｓ
Ｒフリップフロップ１１３のリセット入力ノードＲに入
力される。エッジトリガ型ＳＲフリップフロップ１１３
の出力ノードＱには、抵抗ｒと容量Ｃとからなる積分回
路１１４が接続され、積分回路１１４には、ＡＤ変換器
１１５が接続されており、ＡＤ変換器１１５の出力が信
号出力ノードＯＵＴから出力される。

【００１７】図１２は、図１１の回路のノードＳ、Ｒ、
ＯＵＴにおける信号波形を示したタイミングチャートで
ある。

【００１８】ノードＳには、ノードＩＮからのパルス信
号が直接入力され、ノードＲには、ノードＩＮからのパ
ルス信号に被測定回路１１２により伝搬遅延時間が生じ
たパルス信号が入力される。従って、エッジトリガ型Ｓ
Ｒフリップフロップ１１３の出力端子Ｑからは、ノード
Ｓにおける信号の立ち上がりからノードＲにおける信号
の立ち上がりまでの時間、即ち、被測定回路における伝
搬遅延時間に等しい時間幅を有するパルス信号が出力さ
れ、この信号が積分回路１１４及びＡＤ変換器１１５を
経てノードＯＵＴから、図１２に示すような波形を有す
る電圧信号として出力される。

【００１９】

【発明が解決しようとする課題】しかしながら、上述し
た従来技術における第１から第３の方法には、以下のよ
うな共通の問題点があり、これについて説明する。

【００２０】通常、被測定回路を含む半導体集積回路の
試験を行う際には、電源投入から数十秒間程度の時間で
行われる。この時間は、ファンクション試験の複雑さ、
伝搬遅延時間を測定する経路数、可変遅延回路の設定可
能な状態の数等に依存して変化する。

【００２１】このような条件下では、電源投入後の時間
経過とともに、半導体集積回路のジャンクション温度が
変化するので、上記従来技術における第２の方法の例で
説明したように、被測定回路の伝搬遅延時間が変化す
る。従って、試験のシーケンスが変更されれば得られる
結果も変わり、被測定回路の良否判定を正確に行うこと
ができない。即ち、伝搬遅延時間が被測定回路の回路構
成に起因する遅延差により変化したのか、ジャンクショ
ン温度の変動により変化したのかを区別することはでき
ない。

【００２２】このため、量産試験に要求される精度で測
定を行うためには、被測定回路への電源投入後、半導体
集積回路のジャンクション温度が安定するまでの一定の
待ち時間経過後に試験を実施するといった対策が必要と
なり、量産試験ではスループットが低下することにな
る。

【００２３】本発明は上記問題点に鑑みてなされたもの
で、その目的は、半導体集積回路のジャンクション温度
の変動に依存することなく、半導体集積回路の伝搬遅延
時間の試験及び半導体集積回路の良否判定を可能とする
遅延時間測定回路及び遅延時間測定方法を提供すること
である。

【００２４】

【課題を解決するための手段】本発明に係る遅延時間測
定回路及び遅延時間測定方法によれば、半導体集積回路
の被測定回路を含むリングオシレータの構成を、被測定
回路の伝搬遅延時間に応じてリングオシレータの出力波
形のデューティ比が変化するように、立ち上がり信号が
伝搬する回路と立ち下がり信号が伝搬する回路とが異な
る回路となる構成とする。このように構成されたリング
オシレータの出力波形のデューティ比を測定し、その値
と事前に実施した評価結果から得られた立ち上がり信号
の伝搬遅延時間と立ち下がり信号の伝搬遅延時間とから
計算により被測定回路の伝搬遅延時間を得るものであ
る。

【００２５】この構成により、半導体集積回路のジャン
クション温度の変動に依存することなく、半導体集積回
路の伝搬遅延時間の試験及び半導体集積回路の良否判定
を行うことができる。

【００２６】半導体集積回路の量産試験においては、テ
スト時間の短縮が重要な課題となっている。即ち、被測
定デバイスへの電源投入から試験終了までの時間が短い
程、試験の量産性が優れていることになる。本発明に係
る遅延時間測定回路及び遅延時間測定方法により、従来
は不可欠であった、電源投入から被測定デバイスのジャ
ンクション温度が安定するまでの待ち時間が不要とな
り、量産時のスループットを容易に向上させることがで
きる。

【００２７】

【発明の実施の形態】以下、本発明に係る本発明に係る
遅延時間測定回路及び遅延時間測定方法の実施の形態に
ついて、図面を参照しながら説明する。

【００２８】図１は、本発明の第１の実施の形態に係る
遅延時間測定回路、即ち、本発明の第１の実施の形態に
係る遅延時間測定方法が実施される回路の回路図であ
る。

【００２９】図１の回路は、以下のように構成されてい
る。第１の被測定回路３１の出力ノード３７ｅと第２の
被測定回路３２の出力ノード３７ｆは、それぞれエッジ
トリガ型ＳＲフリップフロップ３３のセット入力ノード
Ｓとリセット入力ノードＲとに接続されている。エッジ
トリガ型ＳＲフリップフロップ３３の出力ノードＱ（ノ
ード３７ａ）は、インバータ３４の入力ノードに接続さ
れ、インバータ３４の出力ノード（ノード３７ｂ）は、
バッファ３５及びインバータ３６の入力ノードに共通に
接続されている。また、バッファ３５の出力ノードと第
１の被測定回路３１の入力ノード（ノード３７ｃ）とが
接続され、インバータ３６の出力ノードと第２の被測定
回路３２の入力ノード（ノード３７ｄ）とが接続されて
いる。

【００３０】以上の構成では、第１の被測定回路３１は
立ち上がり信号の伝搬遅延時間を決定する立ち上がり信
号制御回路として、第２の被測定回路３２は立ち下がり
信号の伝搬遅延時間を決定する立ち下がり信号制御回路
として、エッジトリガ型ＳＲフリップフロップ３３はパ
ルス信号生成回路としてそれぞれ機能し、エッジトリガ
型ＳＲフリップフロップ３３により生成されるパルス信
号のパルス幅は、第１の被測定回路３１及び第２の被測
定回路３２の出力によって決定される。

【００３１】図２は、図１に示した本発明の第１の実施
の形態に係る遅延時間測定回路の動作を示すタイミング
チャートである。上段から順に、ノード３７ａ，３７
ｂ，３７ｃ，３７ｄ，３７ｅ，３７ｆにおける信号波形
を示している。

【００３２】インバータ３４の出力ノード３７ｂにおけ
る信号波形の立ち上がりエッジは、バッファ３５（及び
ノード３７ｃ）と第１の被測定回路３１（及びノード３
７ｅ）とを通過し、エッジトリガ型ＳＲフリップフロッ
プ３３のセット入力ノードＳに印加される。これにより
エッジトリガ型ＳＲフリップフロップ３３の出力ノード
Ｑ（ノード３７ａ）には立ち上がりエッジが現れる。こ
れがインバータ３４により反転されて立ち下がりエッジ
がノード３７ｂを介してインバータ３６に入力され、さ
らに反転されて立ち上がりエッジとなる。この立ち上が
りエッジがノード３７ｄを介して第２の被測定回路３２
（及びノード３７ｆ）を通過し、エッジトリガ型ＳＲフ
リップフロップ３３のリセット入力ノードＲに印加され
る。この結果エッジトリガ型ＳＲフリップフロップ３３
の出力ノードＱ（ノード３７ａ）には立ち下がりエッジ
が現れ、インバータ３４に印加される。以上の動作を繰
り返すことで、各ノードには図２のタイミングチャート
に示されるような繰り返し波形が現れる。

【００３３】以上の動作説明に基づき、第１の被測定回
路３１が可変遅延回路である場合について説明する。最
初は、第１の被測定回路（可変遅延回路）３１の遅延値
設定を初期値とする。この場合は、第１の被測定回路３
１の伝搬遅延時間は第２の被測定回路３２の伝搬遅延時
間と等しいため、ノード３７ｂで観測される波形のデュ
ーティ比は５０％となる。

【００３４】このときの関係式は次のようになる。 Duty0 ＝Ｔpdr ／（Ｔpdr ＋Ｔpdf ）＝０．５ ここで、Ｔpdr は、立ち下がりエッジが、ノード３７ａ
に現れてから第１の被測定回路３１を通過して、エッジ
トリガ型ＳＲフリップフロップ３３がセットされノード
３７ａに立ち上がりエッジが出力されるまでの時間、Ｔ
pdf は、立ち上がりエッジが、ノード３７ａに現れてか
ら第２の被測定回路３２を通過して、エッジトリガ型Ｓ
Ｒフリップフロップ３３がリセットされノード３７ａに
立ち下がりエッジが出力されるまでの時間である。ここ
で得られたＴpdr 及びＴpdf を後述の計算式で利用す
る。

【００３５】以下に、実際の量産試験時の手順を説明す
る。先ず、第１の被測定回路３１の遅延値設定を初期値
から１ＬＳＢ（Least Significant Bit ：最下位ビッ
ト）分だけ変える。このとき、期待される遅延時間の変
化量をαとする。

【００３６】図３は、第１の被測定回路３１の遅延値設
定を初期値から１ＬＳＢ分だけ変えたときのタイミング
チャートである。

【００３７】第１の被測定回路３１における遅延時間の
増加分はαなので、ノード３７ｅに立ち上がりエッジが
現れるのが、図４に示した場合と比較してαだけ遅れ
る。従って、ノード３７ｂで観測される波形のデューテ
ィ比は次式で示される。 Duty1 ＝Ｔpdr ＋α／（Ｔpdr ＋α＋Ｔpdf ） （１） これをαについて解くと、 α＝｛Duty1 ×（Ｔpdr ＋Ｔpdf ）−Ｔpdr ｝／（１−Duty1 ） （２） となる。これに、先に得られているＴpdr とＴpdf 、及
びここで測定したデューティ比Duty1 を代入することに
より、αが得られる。さらにもう１ＬＳＢ分だけ遅延値
設定を変えた場合のデューティ比を測定し、式（２）に
代入することにより、２ＬＳＢの遅延時間が得られる。
以下、同様に繰り返す。

【００３８】この方法では、ジャンクション温度の影響
（以下、「Ｋｔ」）を無視するのと同時にプロセスばら
つきの影響（以下、「Ｋｐ」）も無視している。即ち、
上記測定で得られるデューティ比は、厳密には次式で表
される。 Duty1 _K ＝Ｋｐ×Ｋｔ×（Ｔpdr ＋α）／Ｋｐ×Ｋｔ×（Ｔpdr ＋α＋Ｔpdf ） （３） しかし、式（１）では、Ｋｐ×Ｋｔ＝１としている。即
ち、式（３）右辺の分子と分母とにそれぞれＫｐ×Ｋｔ
が乗ぜられているため、これをＫｐ×Ｋｔ＝１として無
視しても実質的な影響はないことになる。本来ならば、
Ｋｐも考慮したＫｐ×αを用いて量産試験の良否判定を
実施すべきであるが、この点に関しては、別途Ｋｐを求
めておいて容易に補正をすることができる。

【００３９】尚、以上説明した第１の実施の形態におい
ては、立ち上がり信号制御回路としての第１の被測定回
路３１と、立ち下がり信号制御回路としての第２の被測
定回路３２とをそれぞれ１つずつ使用したが、立ち上が
り信号制御回路又は立ち下がり信号制御回路のいずれか
一方又は双方を複数使用し、経路選択回路によってそれ
ぞれいずれかの立ち上がり信号制御回路、立ち下がり信
号制御回路を選択し得るようにしてもよい。

【００４０】図４は、本発明の第２の実施の形態に係る
遅延時間測定回路、即ち、本発明の第２の実施の形態に
係る遅延時間測定方法が実施される回路の回路図であ
る。

【００４１】図４の回路は、以下のように構成されてい
る。即ち、複数の被測定回路の中から任意の被測定回路
を選択する選択回路６２とＯＲ論理回路６７との間には
第１，第２，第３の被測定回路６１ａ，６１ｂ，６１ｃ
とが並列に接続され、ＯＲ論理回路６７の出力はエッジ
トリガ型ＳＲフリップフロップ６３のセット入力ノード
Ｓに入力される。また、エッジトリガ型ＳＲフリップフ
ロップ６３の出力ノードＱにはインバータ６４が接続さ
れ、インバータ６４の出力はバッファ６５を介して選択
回路６２に入力される一方、インバータ６６を介してエ
ッジトリガ型ＳＲフリップフロップ６３のリセット入力
ノードＲに入力されるように構成されている。

【００４２】以上の構成では、第１乃至第３の被測定回
路６１ａ，６１ｂ，６１ｃは立ち上がり信号の伝搬遅延
時間を決定する立ち上がり信号制御回路として、インバ
ータ６６は立ち下がり信号の伝搬遅延時間を決定する立
ち下がり信号制御回路として、エッジトリガ型ＳＲフリ
ップフロップ６３はパルス信号生成回路としてそれぞれ
機能し、エッジトリガ型ＳＲフリップフロップ６３によ
り生成されるパルス信号のパルス幅は、第１乃至第３の
被測定回路６１ａ，６１ｂ，６１ｃのうち選択されたい
ずれかの出力とインバータ６６の出力とによって決定さ
れる。

【００４３】本発明の第２の実施の形態に係る遅延時間
測定回路の構成により、各被測定回路の巣キューを求ま
ることができる。最初に、選択回路６２により第１乃至
第３の被測定回路６１ａ，６１ｂ，６１ｃの中から被測
定回路を任意に選択して、試験対象とする経路を切り替
え、各被測定回路を選択した場合のデューティ比を上述
の手順で求める。

【００４４】仮に、第１の被測定回路６１ａを選択した
場合のデューティ比が５０％、第２の被測定回路６１ｂ
を選択した場合のデューティ比が４９．５％、第３の被
測定回路６１ｃを選択した場合のデューティ比が５０．
５％であった場合は、各被測定回路のスキューは、以下
のようにして求めることができる。 Ｔpdr1／（Ｔpdr1＋Ｔpdf ）＝０．５ より Ｔpdr1＝Ｔpdf Ｔpdr2／（Ｔpdr2＋Ｔpdf ）＝０．４９５ より Ｔpdr2＝｛０．４９５／（１−０．４９５）｝Ｔpdf ＝
０．９８×Ｔpdf Ｔpdr3／（Ｔpdr3＋Ｔpdf ）＝０．５０５ より Ｔpdr3＝｛０．５０５／（１−０．５０５）｝Ｔpdf ＝
１．０２×Ｔpdf 以上より スキュー＝０．０４Ｔpdf となる。

【００４５】第２の実施の形態においては、エッジトリ
ガ型ＳＲフリップフロップ６３のセット側に選択回路６
２及び被測定回路を配設した例を示したが、選択回路及
び被測定回路はリセット側に配設してもよく、また、セ
ット側及びリセット側の双方に配設してもよい。

【００４６】以下、本発明に係る遅延時間測定回路及び
遅延時間測定方法と、従来技術におけるリングオシレー
タを構成して被測定回路の伝搬遅延時間を測定する方法
とについての実験データを示し、その効果について説明
する。ここでは本発明に係る遅延時間測定回路として、
図１に示した第１の実施の形態に係る遅延時間測定回路
を使用し、被測定回路は可変遅延回路を使用した。

【００４７】図５は、従来技術の構成により周波数方式
で伝搬遅延時間を測定した際の測定誤差を示すグラフ、
図６は、本発明の構成によりＤｕｔｙ方式で伝搬遅延時
間を測定した際の測定誤差を示すグラフであり、それぞ
れ、遅延時間制御の設定の態様をパラメータ（横軸）と
して理想遅延時間（従来技術のリングオシレータ構成で
ジャンクション温度が安定するまで十分待ってから測定
した結果から算出した伝搬遅延時間）に対する誤差時間
をプロットしたものである。

【００４８】図５と図６とを比較すると、従来技術の構
成では平均して２００ｐｓ程度の誤差が発生するのに対
し、本発明の構成で発生する誤差は平均して５０ｐｓ程
度に抑えられていることが分かる。

【００４９】図７は、ある遅延時間の設定において、被
測定回路への電源投入後の経過時間をパラメータ（横
軸）として、従来技術の構成により周波数方式測定した
伝搬遅延時間と、本発明の構成によりＤｕｔｙ方式で測
定した伝搬遅延時間とをプロットしたグラフである。

【００５０】図７より、従来技術の構成による測定で
は、電源投入後の一定時間内に得られる伝搬遅延時間が
急激に変化し、半導体集積回路のジャンクション温度の
変化に大きな影響を受けていることが分かる。一方、本
発明の構成による測定では、電源投入後の経過時間に依
存せず、ほぼ一定の伝搬遅延時間が得られることが分か
る。

【００５１】

【発明の効果】本発明に係る遅延時間測定回路及び遅延
時間測定方法によれば、半導体集積回路の被測定回路を
含むリングオシレータの構成を、被測定回路の伝搬遅延
時間に応じてリングオシレータの出力波形のデューティ
比が変化するように、立ち上がり信号が伝搬する回路と
立ち下がり信号が伝搬する回路とが異なる回路となる構
成としたので、リングオシレータの出力波形のデューテ
ィ比を測定することにより、電源投入後の経過時間、即
ち、被測定デバイスのジャンクション温度の変化による
影響を受けることなく被測定回路である半導体集積回路
の伝搬遅延時間を測定することが可能となり、そのスキ
ューや伝搬遅延時間の変化量に基づき、半導体集積回路
の良否判定を容易かつ高速に行うことが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る遅延時間測定
回路の回路図。

【図２】図１に示した本発明の第１の実施の形態に係る
遅延時間測定回路の動作を示すタイミングチャート。

【図３】第１の被測定回路３１の遅延値設定を初期値か
ら１ＬＳＢ分だけ変えたときのタイミングチャート。

【図４】本発明の第２の実施の形態に係る遅延時間測定
回路の回路図。

【図５】従来技術の構成により周波数方式で伝搬遅延時
間を測定した際の測定誤差を示すグラフ。

【図６】本発明の構成によりＤｕｔｙ方式で伝搬遅延時
間を測定した際の測定誤差を示すグラフ。

【図７】被測定回路への電源投入後の経過時間をパラメ
ータ（横軸）として、従来技術の構成により周波数方式
測定した伝搬遅延時間と、本発明の構成によりＤｕｔｙ
方式で測定した伝搬遅延時間とをプロットしたグラフ。

【図８】リングオシレータを構成することにより被測定
回路の伝搬遅延時間を測定する場合における回路構成を
示したブロック図。

【図９】図８のリングオシレータにおいて半導体集積回
路のジャンクション温度が安定した状態で測定した場合
における出力信号波形を示すタイミングチャート。

【図１０】図８のリングオシレータにおいて電源投入後
直ちに出力端子１２ａ，１２ｂ，１２ｃ，１２ｄの順に
出力信号波形を測定した場合における出力信号波形を示
すタイミングチャート。

【図１１】位相差を電圧変換して被測定回路の伝搬遅延
時間を得る回路を示した回路図。

【図１２】図１１の回路のノードＳ、Ｒ、ＯＵＴにおけ
る信号波形を示したタイミングチャート。

【符号の説明】

１３ 入力選択回路 １４ 経路選択回路 １５，３４，３６，６４ 反転回路 １６ 遅延素子 ３１，６１ａ，６１ｂ，６１ｃ 立ち上がり信号制御回
路（被測定回路） ３２，６６ 立ち下がり信号制御回路（被測定回路） ３３，６３，１１３ パルス信号生成回路（エッジトリ
ガ型ＳＲフリップフロップ） ３５，６５ バッファ ６７ ＯＲ論理回路 １１２ 被測定回路 １１４ 積分回路 １１５ ＡＤ変換器

Claims (11)

【特許請求の範囲】
1. 【請求項１】立ち上がり信号の伝搬遅延時間を決定する
   立ち上がり信号制御回路と、 立ち下がり信号の伝搬遅延時間を決定する立ち下がり信
   号制御回路と、 前記立ち上がり信号制御回路の出力と前記立ち下がり信
   号制御回路の出力とが入力されることにより、生成する
   パルス信号のパルス幅及びデューティ比が決定されるパ
   ルス信号生成回路とを備え、 前記パルス信号生成回路の出力を前記立ち上がり信号制
   御回路及び前記立ち下がり信号制御回路に入力してフィ
   ードバックすることによりリングオシレータを形成した
   ことを特徴とする遅延時間測定回路。
2. 【請求項２】請求項１に記載の遅延時間測定回路におい
   て、前記立ち上がり信号制御回路は複数備えられ、か
   つ、複数の前記立ち上がり信号制御回路の中からいずれ
   か任意の回路を選択し得る立ち上がり信号制御回路選択
   回路をさらに備えたことを特徴とする遅延時間測定回
   路。
3. 【請求項３】請求項１又は２のいずれかに記載の遅延時
   間測定回路において、前記立ち下がり信号制御回路は複
   数備えられ、かつ、複数の前記立ち下がり信号制御回路
   の中からいずれか任意の回路を選択し得る立ち下がり信
   号制御回路選択回路をさらに備えたことを特徴とする遅
   延時間測定回路。
4. 【請求項４】請求項１乃至３のいずれかに記載の遅延時
   間測定回路において、前記立ち上がり信号制御回路又は
   前記立ち下がり信号制御回路のいずれか又はすべてが、
   被測定回路であることを特徴とする遅延時間測定回路。
5. 【請求項５】請求項１乃至４のいずれかに記載の遅延時
   間測定回路において、前記立ち上がり信号制御回路又は
   前記立ち下がり信号制御回路のいずれか又はすべてが、
   可変遅延回路であることを特徴とする遅延時間測定回
   路。
6. 【請求項６】セット入力とリセット入力とに応じてパル
   ス信号を生成するパルス信号生成回路に対し、前記パル
   ス信号生成回路からの所定の信号のフィードバックに応
   じて、立ち下がり信号制御回路から前記セット入力を行
   うことにより、前記パルス信号の立ち下がり信号の伝搬
   遅延時間を決定し、前記パルス信号の立ち上がり信号を
   発生させる第１の過程と、 前記パルス信号生成回路に対し、前記パルス信号生成回
   路からの前記パルス信号の前記立ち上がり信号のフィー
   ドバックに応じて、立ち上がり信号制御回路から前記リ
   セット入力を行うことにより、前記パルス信号の立ち上
   がり信号の伝搬遅延時間を決定し、前記パルス信号の立
   ち下がり信号を発生させる第２の過程と、 前記パルス信号の前記立ち下がり信号を前記所定の信号
   とすることにより、前記第１及び第２の過程を繰り返す
   第３の過程と、 前記立ち下がり信号制御回路からの前記セット入力と前
   記立ち上がり信号制御回路からの前記リセット入力とに
   より、パルス幅及びデューティ比が決定されて、前記パ
   ルス信号生成回路により生成された前記パルス信号の前
   記デューティ比を測定することにより、前記立ち上がり
   信号の伝搬遅延時間又は前記立ち下がり信号の伝搬遅延
   時間を測定する第４の過程とを備えたことを特徴とする
   遅延時間測定方法。
7. 【請求項７】請求項７に記載の遅延時間測定方法におい
   て、前記立ち上がり信号制御回路は、複数の立ち上がり
   信号制御回路の中からいずれか任意の回路を選択し得る
   立ち上がり信号制御回路選択回路により選択された回路
   であることを特徴とする遅延時間測定方法。
8. 【請求項８】請求項６又は７のいずれかに記載の遅延時
   間測定方法において、前記立ち下がり信号制御回路は、
   複数の立ち下がり信号制御回路の中からいずれか任意の
   回路を選択し得る立ち下がり信号制御回路選択回路によ
   り選択された回路であることを特徴とする遅延時間測定
   方法。
9. 【請求項９】請求項７又は８のいずれかに記載の遅延時
   間測定方法において、測定された前記パルス信号生成回
   路の前記デューティ比から、前記立ち上がり信号制御回
   路又は前記立ち下がり信号制御回路のスキューを測定す
   ることを特徴とする遅延時間測定方法。
10. 【請求項１０】請求項６乃至９のいずれかに記載の遅延
    時間測定方法において、前記立ち上がり信号制御回路又
    は前記立ち下がり信号制御回路のいずれか又はすべて
    が、被測定回路であることを特徴とする遅延時間測定方
    法。
11. 【請求項１１】請求項６乃至１０のいずれかに記載の遅
    延時間測定方法において、前記立ち上がり信号制御回路
    又は前記立ち下がり信号制御回路のいずれか又はすべて
    が、可変遅延回路であることを特徴とする遅延時間測定
    方法。